CN100380683C - 集成电路卡 - Google Patents

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Abstract

本发明提供一种IC卡(集成电路卡)。该IC卡包括由多个存储元件构成的数据存储部(503)。该存储元件包括：半导体衬底、设置于半导体衬底内的阱区或配置于绝缘体上的半导体膜；在半导体衬底上、设置于半导体衬底内的阱区上或配置于绝缘体上的半导体膜上所形成的栅绝缘膜；在栅绝缘膜上所形成的单一的栅电极；在单一的栅电极侧壁的两侧所形成的2个存储功能体；配置于单一的栅电极下的沟道区；以及配置于上述沟道区的两侧的扩散层区。由此，通过安装使用了可进一步微细化的存储元件的存储器，提供低成本的IC卡。

Description

集成电路卡
技术领域
本发明涉及IC卡(集成电路卡)。更详细地说，涉及配备了由具有将电荷量或极化的变化变换为电流量的功能的场效应晶体管构成的存储元件的IC卡。
背景技术
在图24中示出了作为现有技术的IC卡的结构。在IC卡9内，内置MPU(超小型运算处理装置)部901、连接部902和数据存储部903。在MPU部901内，有运算部904、控制部905、ROM(只读存储器)906和RAM(随机存取存储器)907，它们被形成于1块芯片上。上述各部用布线908(包含数据总线、电源线等)连接。另外，连接部902与外部的读出器/写入器909当IC卡9被安装于读出器/写入器909中时被连接在一起，向卡供给电力，同时进行数据的交换。
数据存储部903由可改写的存储元件构成，一般来说，多采用EEPROM(可进行电擦除的可编程只读存储器)。另一方面，ROM906一般多采用掩模ROM，主要存储供驱动MPU用的程序。
IC卡可以有现金卡、信用卡、个人信息卡、预付卡等极多的应用，但用于更广泛的普及的关键之一是进一步低成本化。在构成IC卡的部件之中，存储部的低成本化也是重要的课题。
发明内容
本发明是鉴于上述课题而进行的，其目的在于，通过安装使用了可进一步微细化的存储元件的存储器，提供低成本的IC卡。
为了解决上述课题，本发明的IC卡是配备了具有多个存储元件的数据存储部的IC卡，其特征在于：
上述存储元件具备：
半导体衬底、设置于半导体衬底内的阱区或配置于绝缘体上的半导体膜；
在上述半导体衬底上、设置于半导体衬底内的阱区上或配置于绝缘体上的半导体膜上所形成的栅绝缘膜；
在上述栅绝缘膜上所形成的单一的栅电极；
在上述单一的栅电极侧壁的两侧所形成的2个存储功能体；
配置于上述单一的栅电极下的沟道区；以及
配置于上述沟道区的两侧的扩散层区，
在上述各存储功能体上不设置栅电极，
依赖于保持在上述存储功能体内的电荷的多寡或极化矢量，以使对上述栅电极施加电压时的从上述一个扩散层区流到另一扩散层区的电流量变化的方式而构成。
按照上述结构的IC卡，在具有上述数据存储部的上述存储元件中，存储功能体独立于栅绝缘膜而形成，并且是在栅电极的两侧形成。因此，由于各存储功能体被栅电极隔离，所以有效地抑制了改写时的干扰。另外，由于存储功能体所承担的存储功能与栅绝缘膜所承担的晶体管工作功能被分离，所以可减薄栅绝缘膜的膜厚以抑制短沟道效应。因此，存储元件的微细化变得容易。
上述存储元件的微细化是容易的，可缩小具有多个上述存储元件的上述数据存储部的面积。因而，可削减上述数据存储部的成本。因此，削减了配备了上述数据存储部的IC卡的成本。
在一种实施形态中，上述IC卡包括逻辑运算部。因此，对上述IC卡而言，并不限于单一的存储功能，而是可赋予各种功能。
在一种实施形态中，由于上述IC卡包括与外部设备的通信装置和将从外部照射的电磁波变换成电力的集电装置，所以无需配备与外部设备进行电连接用的端子。因此，可防止通过上述端子的静电击穿。另外，由于不一定必须与外部设备紧密接触，所以使用形态的自由度增大。此外，由于构成上述数据存储部的上述存储元件在较低的电源电压下工作，所以可使上述集电装置的电路小型化，削减成本。
在一种实施形态中，其特征在于，上述数据存储部和上述逻辑运算部在1块芯片上形成。
按照上述实施形态的结构，内置于IC卡中的芯片数减少，成本被削减。此外，由于形成构成上述数据存储部的上述存储元件的工艺与形成构成上述逻辑运算部的元件的工艺非常相似，两种元件的混合安装特别容易。因此，通过在1块芯片上形成上述逻辑运算部和上述数据存储部，可使成本削减效果特别大。
在一种实施形态中，其特征在于，上述逻辑运算部包括存储规定上述逻辑运算部的工作的程序的存储装置，上述存储装置可从外部进行改写，上述存储装置包括具有与上述数据存储部的存储元件相同的结构的存储元件。
按照上述实施形态，由于上述存储装置可从外部进行改写，所以根据需要，通过改写上述程序，可飞速地提高IC卡的功能。由于上述存储元件容易实现微细化，所以即使用上述存储元件置换例如掩模ROM，也可使芯片面积的增大限于最小限度。此外，由于形成上述存储元件的工艺和形成构成上述逻辑运算部的元件的工艺非常相似，两种元件的混合安装容易，可将成本增加抑制到最小限度。
在一种实施形态中，其特征在于，可使上述存储元件的每1个存储2位的信息。
按照上述实施形态，上述存储元件的每1个存储2位的信息是可能的，可充分地发挥其能力。所以，与1个元件存储1位的信息的情况相比，每1位的元件面积为1/2，可进一步减小上述数据存储部或上述存储装置的面积。因此，进一步削减了IC卡的成本。
在一种实施形态中，其特征在于，上述存储功能体具有第1绝缘体、第2绝缘体和第3绝缘体，上述存储功能体具有其中有蓄积电荷的功能的由上述第1绝缘体构成的膜被上述第2绝缘体和上述第3绝缘体夹持的结构，上述第1绝缘体是氮化硅，上述第2和第3绝缘体是氧化硅。
上述实施形态的结构可提高IC卡的工作速度，同时可使可靠性得到提高。
在一种实施形态中，由于在上述沟道区上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度薄，并且为0.8nm以上，可降低IC卡的电源电压。或者，可使IC卡的工作速度得到提高。
在一种实施形态中，由于在上述沟道区上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度厚，并且为20nm以下，可增大上述数据存储部的存储容量，使其功能得到提高。或者，可削减制造成本。
在一种实施形态中，由于上述有蓄积电荷的功能的由上述第1绝缘体构成的膜包含具有与上述栅绝缘膜的表面平行的表面的部分，可使IC卡的可靠性得到提高。
在一种实施形态中，由于上述有蓄积电荷的功能的由上述第1绝缘体构成的膜包含与上述栅电极的侧面平行地延伸的部分，可使IC卡的工作速度得到提高。
在一种实施形态中，由于上述存储功能体的至少一部分与上述扩散层区的一部分重叠而形成，可使IC卡的工作速度得到提高。
附图说明
图1是表示本发明实施形态10的IC卡的结构图。
图2是表示将构成本发明实施形态10的IC卡的一部分的存储元件排列成单元阵列状的例子的电路图。
图3是表示本发明实施形态11的IC卡的结构图。
图4是表示本发明实施形态12的IC卡的结构图。
图5是本发明实施形态1的存储元件的主要部分的概略剖面图。
图6是图5的主要部分的放大概略剖面图。
图7是图5的变形的主要部分的放大概略剖面图。
图8是表示本发明实施形态1的存储元件的电学特性的曲线图。
图9是本发明实施形态1的存储元件的变形的主要部分的概略剖面图。
图10是本发明实施形态2的存储元件的主要部分的概略剖面图。
图11是本发明实施形态3的存储元件的主要部分的概略剖面图。
图12是本发明实施形态4的存储元件的主要部分的概略剖面图。
图13是本发明实施形态5的存储元件的主要部分的概略剖面图。
图14是本发明实施形态6的存储元件的主要部分的概略剖面图。
图15是本发明实施形态7的存储元件的主要部分的概略剖面图。
图16是说明本发明的存储元件的写入工作用的图。
图17是说明本发明的存储元件的写入工作用的图。
图18是说明本发明的存储元件的第1擦除工作用的图。
图19是说明本发明的存储元件的第2擦除工作用的图。
图20是说明本发明的存储元件的读出工作用的图。
图21是表示本发明的存储元件的电学特性的曲线图。
图22是表示作为现有技术的EEPROM的电学特性的曲线图。
图23是表示构成标准逻辑部的晶体管的概略剖面图。
图24是表示现有技术的IC卡的结构图。
具体实施方式
首先，关于在本发明的IC卡中所使用的存储元件，将在以下说明其概略。
本发明的存储元件主要由栅绝缘膜、在栅绝缘膜上所形成的栅电极、在栅电极的两侧所形成的存储功能体、分别配置于与存储功能体的栅电极相反一侧的源/漏区(扩散层区)和配置于栅电极下面的沟道区构成。
该存储元件通过向1个存储功能体内存储2值或2值以上的信息，具有作为存储4值或4值以上的信息的存储元件的功能。可是，该存储元件不一定必须具有存储4值或4值以上的信息的功能，例如，也可具有存储2值信息的功能。
理想情况是，本发明的存储元件在半导体衬底上、最好在半导体衬底内所形成的第1导电类型的阱区上形成。
作为半导体衬底，只要是在半导体器件中使用的衬底，并无特别限定，例如，可使用硅、锗等元素半导体、GaAs、InGaAs、ZnSe等的化合物半导体衬底、SOI衬底或多层SOI衬底等各种衬底。也可使用在玻璃或塑料基板上具有半导体层的衬底。其中，最好是硅衬底或形成了硅层作为表面半导体层的SOI衬底。半导体衬底或半导体层尽管流过内部的电流量有多有少，但单晶(例如，外延生长的单晶)、多晶或无定形中的任何一种均可。
在该半导体衬底上或半导体层上，最好形成元件隔离区。进而，可将晶体管、电容器、电阻器等元件、由它们构成的电路、半导体器件或层间绝缘膜组合在一起，用单层或多层结构形成。再有，元件隔离区可由LOCOS(硅局部氧化)膜、沟槽氧化膜、STI膜等各种元件隔离膜形成。半导体衬底具有P型或N型的导电类型均可，在半导体衬底上最好至少形成1个第1导电类型(P型或N型)的阱区。半导体衬底和阱区的杂质浓度可使用在该领域内熟知的范围的浓度。再有，在使用SOI衬底作为半导体衬底的情况下，在表面半导体层内也可形成阱区，但在沟道区下也可具有体区。
栅绝缘膜通常只要是在半导体器件中使用的绝缘膜即可，并无特别限定，例如，可使用氧化硅膜、氮化硅膜等绝缘膜；氧化铝膜、氧化钛膜、氧化钽膜、氧化铪膜等强电介质膜的单层膜或层叠膜。其中，最好是氧化硅膜。栅绝缘膜例如取1～20nm左右，最好取1～6nm左右的膜厚是适当的。栅绝缘膜可仅在栅电极正下方形成，或者可形成得比栅电极大(在宽度方面)。
栅电极在栅绝缘膜上以通常在半导体器件中使用的形状形成。栅电极在实施形态之中除非特别指定，并无特别限定，导电膜例如可举出多晶硅；铜、铝等金属；钨、钛、钽等高熔点金属；以及与高熔点金属的硅化物等单层膜或层叠膜等。栅电极的膜厚例如用50～400nm左右的膜厚形成是适当的。再有，在栅电极的下面形成沟道区，但沟道区最好不仅在栅电极下面，而且包含栅电极和在栅长度方向上的栅端的外侧的区域下面形成。这样，在存在未被栅电极覆盖的沟道区的情况下，该沟道区最好被栅绝缘膜或后述的存储功能体覆盖。
存储功能体至少有保持电荷，或蓄积、保持电荷的功能，或包含具有陷获电荷的功能的膜或区域而构成。作为具有这些功能的物质，可举出氮化硅；硅；含磷、硼等杂质的硅酸盐玻璃；碳化硅；氧化铝；氧化铪、氧化锆、氧化钽等强电介质；氧化锌；以及金属等。存储功能体例如可用含氮化硅膜的绝缘体膜；导电膜或在内部含半导体层的绝缘体膜；以及含导体点或半导体点1个以上的绝缘体膜等的单层或层叠结构形成。其中，氮化硅膜因存在陷获电荷的多个能级而可获得大的滞后特性，另外，电荷保持时间长，不存在因漏泄通道的发生而造成的电荷漏泄问题，从而保持特性良好，进而，在LSI(大规模集成电路)工艺中是以极其标准的方式使用的材料，从而是理想的。
通过使用其内部含氮化硅膜等具有电荷保持功能的绝缘膜的绝缘膜作为存储功能体，可提高与存储保持相关的可靠性。这是因为氮化硅是绝缘体，即使在其一部分发生了电荷的漏泄的情况下，整个氮化硅膜中的电荷也不至立即消失的缘故。此外，在排列多个存储元件的情况下，即使缩短存储元件间的距离，邻接的存储功能体相接触，也不至像存储功能体由导体构成的情形那样失去存储在各自的存储功能体中的信息。另外，由于可使接触栓更接近存储功能体而配置，可视情况与存储功能体重叠地配置，所以存储元件的微细化变得容易。
此外，为了提高与存储保持相关的可靠性，具有保持电荷的功能的绝缘膜不一定必须是膜状，具有保持电荷的功能的绝缘体最好离散地存在于绝缘膜中。具体地说，难以保持电荷的材料例如最好以点状分散于氧化硅中。
另外，通过使用导电膜或其内部含半导体层的绝缘体膜作为存储功能体，由于可自由地控制电荷向导体或半导体中的注入量，具有容易多值化的效果。
此外，通过使用含1个以上导体点或半导体点的绝缘体膜作为存储功能体，容易进行因电荷的直接隧道效应所造成的写入·擦除，有降低功耗的效果。
也就是说，存储功能体最好还包含电荷难以逃逸的区域或具有电荷难以逃逸的功能的膜。作为具有电荷难以逃逸的功能的膜，可举出氧化硅膜等。
存储功能体直接地或经绝缘膜在栅电极的两侧形成，另外，直接地或经栅绝缘膜或绝缘膜配置在半导体衬底(阱区、体区或源/漏区或扩散层区)上。栅电极两侧的电荷保持膜可直接地或经绝缘膜覆盖栅电极的所有侧壁而形成，或者覆盖一部分而形成。在用导电膜作为电荷保持膜的情况下，电荷保持膜最好经绝缘膜配置，以免与半导体衬底(阱区、体区或源/漏区或扩散层区)或栅电极直接接触。例如，可举出导电膜与绝缘膜的层叠结构、使导电膜以点状等分散于绝缘膜内的结构；以及配置于在栅的侧壁上所形成的侧壁绝缘膜内的一部分上的结构等。
存储功能体最好具有用由第2绝缘体构成的膜和由第3绝缘体构成的膜夹持由蓄积电荷的第1绝缘体构成的膜的夹层结构。由于蓄积电荷的第1绝缘体呈膜状，因电荷的注入而在短时间内提高了第1绝缘体内的电荷密度，另外，可使电荷密度均匀。在蓄积电荷的第1绝缘体内的电荷分布不均匀的情况下，在保持过程中电荷在第1绝缘体内移动，有降低存储元件的可靠性的可能性。另外，蓄积电荷的第1绝缘体由于用另外的绝缘膜与导体部(栅电极、扩散层区、半导体衬底)隔开，可抑制电荷的漏泄，得到充分的保持时间。因此，在具有上述夹层结构的情况下，能够确保存储元件的高速改写、可靠性的提高和充分的保持时间。作为满足上述条件的存储功能体，尤其理想的情况是，将上述第1绝缘体定为氮化硅膜，将第2和第3绝缘体定为氧化硅膜。氮化硅膜因存在陷获电荷的多个能级。可得到大的滞后特性。另外，由于氧化硅膜和氮化硅膜在LSI工艺中是以极其标准的方式一起使用的材料，从而是理想的。另外，作为第1绝缘体，除氮化硅外，还可使用氧化铪、氧化钽、氧化钇等。此外，作为第2和第3绝缘体，除氧化硅外，还可使用氧化铝等。再有，上述第2和第3绝缘体可以是不同的物质，也可以是相同的物质。
存储功能体在栅电极的两侧形成，另外，配置在半导体衬底(阱区、体区或源/漏区或扩散层区)上。
存储功能体中所包含的电荷保持膜直接地或隔着绝缘膜在栅电极的两侧形成，另外，直接地或隔着栅绝缘膜或绝缘膜配置在半导体衬底(阱区、体区或源/漏区或扩散层区)上。栅电极两侧的电荷保持膜最好直接地或隔着绝缘膜覆盖栅电极的所有侧壁或者覆盖其一部分而形成。作为应用例，在栅电极的下端部具有凹部的情况下，可直接地或隔着绝缘膜，以完全填埋凹部或填埋凹部的一部分的方式形成。
栅电极最好仅在存储功能体的侧壁形成，或者不覆盖存储功能体的上部。由于通过这样的配置，接触栓可与栅电极更接近地配置，存储元件的微细化变得容易。另外，具有如此简单的配置的存储元件的制造容易，可提高成品率。
源/漏区作为与半导体衬底或阱区导电类型相反的扩散层区，分别配置在与存储功能体的栅电极相反的一侧。源/漏区与半导体衬底或阱区的结的杂质浓度最好是陡峻的。这是因为热电子或热空穴在低电压下高效地发生，在较低的电压下可高速工作的缘故。源/漏区的结深并无特别限定，可根据欲得到的存储元件的性能等作适当的调整。再有，在使用SOI衬底作为半导体衬底的情况下，源/漏区可具有比表面半导体层的膜厚小的结深，但最好具有与表面半导体层的膜厚大致相同程度的结深。
源/漏区可与栅电极端重叠地配置，也可偏移栅电极端而配置。特别是，在偏移的情况下，在对栅电极施加电压时的电荷保持膜下的偏移区的反型容易程度随蓄积于存储功能体内的电荷量而有大的变化，存储效应增大，同时短沟道效应减少，从而是理想的。但是，如果偏移过大，则由于源·漏之间的驱动电流显著地减小，所以比起与栅长度方向平行的方向上的电荷保持膜的厚度，以偏移量，即从栅长度方向上的一方的栅电极端到靠近一方的源·漏区的距离短的一方为宜。特别重要的是，存储功能体中的电荷蓄积区的至少一部分与扩散层区即源/漏区的一部分重叠。这是因为构成本发明的IC卡的存储元件的本质在于利用仅存在于存储功能体的侧壁部的栅电极与源/漏区之间的电压差，依靠横截存储功能体的电场而改写存储内容的缘故。源·漏之间的驱动电流显著地减小。因此，偏移量可通过存储效应和驱动电流双方取适当的值的方式来决定。
源/漏区的一部分可延伸至比沟道区表面，即栅绝缘膜的下表面高的位置。此时，在半导体衬底内所形成的源/漏区上，与该源/漏区一体化的导电膜被层叠地构成是适当的。作为导电膜，例如可举出多晶硅、无定形硅等半导体、硅化物、上述金属和高熔点金属等。其中，多晶硅是理想的。由于在多晶硅中的杂质扩散速度比在半导体衬底中要大得多，易于将半导体衬底内的源/漏区的结深做浅，易于抑制短沟道效应。再有，此时，该源/漏区的一部分最好与栅电极一起夹持电荷保持膜的至少一部分而配置。
本发明的存储元件以栅绝缘膜上所形成的单一的栅电极、源区、漏区和半导体衬底作为4个端子，通过赋予这4个端子的每一个以规定的电位，进行写入、擦除、读出各工作。具体的工作原理和工作电压的例子将在后面叙述。在将本发明的存储元件配置成阵列状而构成存储单元阵列的情况下，由于可用单一的控制栅控制各存储单元，所以可减少字线的条数。
本发明的存储元件可利用通常的半导体工艺，例如利用与在栅电极的侧壁形成层叠结构的存储元件侧壁衬垫的方法同样的方法来形成。具体地说，可举出在形成了栅电极后，形成绝缘膜(第2绝缘体)/电荷蓄积膜(第1绝缘体)/绝缘膜(第2绝缘体)的层叠膜，在适当的条件下进行刻蚀，以存储元件侧壁衬垫状的方式保留这些膜的方法。此外，可根据所希望的存储功能体的结构，选择适当侧壁形成时的条件及淀积物。
以下，对用于本发明的IC卡的存储元件，示出详细的具体例子。
(实施形态1)
如图5所示，本实施形态1的存储元件由存储功能体161、162保持电荷的区域(可以是蓄积电荷的区域，也可以是具有保持电荷的功能的膜)和电荷难以逃逸的区域(可以是具有电荷难以逃逸的功能的膜)构成。例如，具有ONO(氧化物-氮化物-氧化物)结构。即，作为由第1绝缘体构成的膜的一例的氮化硅膜142被作为由第2绝缘体构成的膜的一例的氧化硅膜141和作为由第3绝缘体构成的膜的一例的氧化硅膜143夹持，构成存储功能体162、162。在这里，氮化硅膜142具有保持电荷的功能。另外，氧化硅膜141、143起着具有使蓄积在氮化硅膜142中的电荷难以逃逸的功能的膜的作用。
另外，保持存储功能体161、162中的电荷的区域(氮化硅膜142)分别与扩散层区112、113重叠。在这里，所谓重叠，意味着在扩散层区112、113的至少一部分区域上，存在保持电荷的区域(氮化硅膜142)的至少一部分。再有，111是半导体衬底，114是栅绝缘膜，117是栅电极，171(栅电极与扩散层区的)偏移区。图中虽未示出，但在栅绝缘膜114的下面，半导体衬底111的最表面部形成沟道区。
现说明保持存储功能体161、162中的电荷的区域142与扩散层区112、113重叠的效果。
图6是图5右侧的存储功能体162外围部的放大图。W1表示栅电极117与扩散层区113的偏移量。另外，W2表示栅电极的沟道长度方向的截面上的存储功能体162的宽度，但存储功能体162之中远离氮化硅膜142的栅电极117的侧端由于与远离栅电极117一侧的存储功能体162的端部一致，所以将存储功能体162的宽度定义为W2。存储功能体162与扩散层区113的重叠量用W2-W1表示。特别重要的是，在存储功能体162之中，氮化硅膜142与扩散层区113重叠，也就是说，满足W2＞W1的关系。
再有，如图7所示，在存储功能体162a之中远离氮化硅膜142a的栅电极一侧的端部与远离栅电极一侧的存储功能体162a的端部不一致的情况下，可将W2定义为从栅电极端到氮化硅膜142a的远离栅电极一侧的端部。
图8表示在图6的结构中将存储功能体162的宽度W2固定在100nm，使偏移量W1变化时的漏电流Id。在这里，当假定存储功能体162为擦除状态(蓄积空穴)，假定扩散层区112、113分别为源区、漏区时，漏电流Id通过器件模拟求得。
从图8可知，在W1大于100nm(即，氮化硅膜142与扩散层区113不重叠)时，漏电流Id急剧减少。由于漏电流值与读出工作速度大致成正比，所以在W1大于100nm时存储器的性能急剧恶化。另一方面，在氮化硅膜142与扩散层区113重叠的范围内，漏电流的减少趋缓。因此，作为具有保持电荷的功能的膜的氮化硅膜142的至少一部分最好与源/漏区重叠。
依据上述器件模拟的结果，当假定W2固定在100nm，W1作为设计值为60nm和100nm时，制作了存储单元阵列。当W1为60nm时，氮化硅膜142与扩散层区112、113作为设计值重叠40nm；当W1为100nm时，作为设计值无重叠。在测定了这些存储单元阵列的读出时间的结果后，在考虑了其结果的分散性的最坏的情况下进行比较，将W1作为设计值为60nm的情况的一方在读出存取时间方面要快100倍。在实用上，读出存取时间最好为每1位为100纳秒以下，但在W1＝W2时可知，始终无法达到该条件。另外，在考虑了制造分散性的情况下，判明W2-W1＞10nm为更好。
存储功能体161中所存储的信息的读出与上述器件模拟相同，最好将扩散层区112定为源区，将扩散层区113定为漏区，在接近于沟道区中的漏区一侧形成夹断点。即，在读出存储于2个存储功能体161、162之中的一方的信息时，夹断点在沟道区内，最好使之在接近于2个存储功能体161、162之中的另一方的区域内形成。由此，一个重大的原因是，例如，不管存储功能体162的存储状况如何，均能以高灵敏度检测出存储功能体161的存储信息，可进行2位工作。
另一方面，在使信息仅存储在2个存储功能体161、162的一方的情况下，或者，在使2个存储功能体161、162在相同的存储状态下使用的情况下，读出时也可不一定形成夹断点。
再有，在图5中虽然没有示出，但最好在半导体衬底111的表面形成阱区(在N沟道元件的情况下，为P型阱)。通过形成阱区，使沟道区的杂质浓度最适合于存储工作(改写工作和读出工作)，并且控制其它的电学特性(耐压、结电容、短沟道效应)变得容易。
从提高存储器的保持特性的观点看，存储功能体最好包含具有保持电荷的功能的电荷保持膜和绝缘膜。在本实施形态中，作为电荷保持膜使用了具有陷获电荷的能级的氮化硅膜142，作为绝缘膜使用了具有防止蓄积在电荷保持膜内的电荷散逸的作用的氧化硅膜141、143。借助于存储功能体包含电荷保持膜和绝缘膜，可防止电荷的散逸，以提高保持特性。此外，与存储功能体仅用电荷保持膜构成的情况相比，可适度地减小电荷保持膜的体积。通过适度地减小电荷保持膜的体积，可限制电荷保持膜内的电荷的移动，抑制在存储保持中因电荷移动而引起特性变化。
另外，存储功能体包含与栅绝缘膜表面大致平行地配置的电荷保持膜，换言之，存储功能体中的电荷保持膜的上表面最好被配置成位于距栅绝缘膜上表面相等的距离处。具体地说，如图9所示，存储功能体162的电荷保持膜142b具有与栅绝缘膜114表面大致平行的面。换言之，电荷保持膜142b最好从与栅绝缘膜114表面对应的高度起以均匀的高度形成。在存储功能体162中，由于具有与栅绝缘膜114表面大致平行的电荷保持膜142b，可依据蓄积在电荷保持膜142b中的电荷的多寡，有效地控制偏移区171内的反型层的形成容易程度，进而可增大存储效应。另外，通过使电荷保持膜142b与栅绝缘膜114的表面大致平行，即使在偏移量(W1)分散的情况下也可使存储效应的变化保持为较小，可抑制存储效应的分散性。而且，可抑制电荷向电荷保持膜142b的上部方向移动，抑制在存储保持中因电荷移动而引起特性变化。
此外，存储功能体162最好包含隔开与栅绝缘膜114的表面大致平行的电荷保持膜142b与沟道区(或阱区)的绝缘膜(例如，氧化硅膜144之中偏移区171上的部分)。利用该绝缘膜，可抑制蓄积于电荷保持膜内的电荷的散逸，进而得到保持特性良好的存储元件。
再有，通过控制电荷保持膜142b的膜厚，同时将电荷保持膜142b下面的绝缘膜(氧化硅膜144之中偏移区171上的部分)的膜厚控制为恒定值，可使从半导体衬底表面到蓄积于电荷保持膜142b中的电荷的距离大体保持恒定。也就是说，可将从半导体衬底表面到蓄积于电荷保持膜142b中的电荷的距离控制在从电荷保持膜142b下面的绝缘膜的最小膜厚值到电荷保持膜142b下面的绝缘膜的最大膜厚值与电荷保持膜142b的最大膜厚值的和之间。由此，可大体上控制因蓄积于电荷保持膜142b中的电荷而发生的电力线的密度，可使存储元件的存储效应的很大的分散性减至非常小。
(实施形态2)
在本实施形态2中，如图10所示，存储功能体162的电荷保持膜142具有大致均匀的膜厚。此外，上述电荷保持膜142具有作为有与栅绝缘膜114的表面大致平行的表面的部分的一例的第1部181和作为与栅电极117的侧面大致平行地延伸的部分的一例的第2部182。
在对栅电极117施加正电压的情况下，存储功能体162中的电力线如箭头183那样，在第1部181和第2部182中两次通过氮化硅膜142。再有，在对栅电极117施加负电压时，电力线的方向相反。在这里，氮化硅膜142的介电常数约为6，氧化硅膜141、143的介电常数约为4。因此，与电荷保持膜142仅由第1部构成的情况相比，可使电力线183方向上的存储功能体162的有效的介电常数增大，使电力线的两端的电位差进一步减小。即，施加于栅电极117上的电压的大部分是为了使偏移区171中的电场增强而使用的。
在改写工作时，电荷之所以注入到氮化硅膜142中，是因为所发生的电荷系由偏移区171中的电场引入的缘故。因此，由于电荷保持膜142包含第2部182，在改写工作时，向存储功能体162注入的电荷增加，改写速度增大。
再有，在氧化硅膜143的部分也被氮化硅膜替代的情况下，也就是说，在电荷保持膜对于与栅绝缘膜114的表面对应的高度不均匀的情况下，电荷向氮化硅膜的上方向的移动变得显著，保持特性恶化。
电荷保持膜如不用氮化硅膜，而用介电常数非常大的氧化铪等强电介质形成则更好。
此外，存储功能体最好还包含隔开与栅绝缘膜表面大致平行的电荷保持膜与沟道区(或阱区)的绝缘膜(氧化硅膜141之中偏移区171上的部分)。利用该绝缘膜，可抑制蓄积于电荷保持膜中的电荷的散逸，进而提高保持特性。
另外，存储功能体最好还包含隔开栅电极与沿大致平行于栅电极侧面的方向延伸的电荷保持膜的绝缘膜(氧化硅膜141之中与栅电极相接的部分)。利用该绝缘膜，可防止电荷从栅电极注入到电荷保持膜中以改变电学特性，可提高存储元件的可靠性。
此外，与上述实施形态1一样，最好将电荷保持膜142下面的绝缘膜(氧化硅膜141之中偏移区171上的部分)的膜厚控制为恒定值，进而将配置在栅电极侧面上的绝缘膜(氧化硅膜141之中与栅电极117相接的部分)的膜厚控制为恒定值。由此，可大体上控制因蓄积于电荷保持膜142中的电荷而发生的电力线的密度，同时可防止电荷漏泄。
(实施形态3)
本实施形态3涉及栅电极、存储功能体和源/漏区之间距离的最优化。
如图11所示，A为沟道长度方向的截面上的栅电极长度，B为源/漏区之间的距离(沟道长度)，C为一方存储功能体的端部到另一方存储功能体的端部的距离，也就是说，示出从具有保持沟道长度方向的截面上的一个存储功能体内的电荷的功能的膜的端部(远离栅电极的一侧)到具有保持另一存储功能体内的电荷的功能的膜的端部(远离栅电极的一侧)的距离。
首先，最好是B＜C。在沟道区之中栅电极117下面的部分与源/漏区112、113之间存在偏移区171。由于B＜C，借助于蓄积在存储功能体161、162(氮化硅膜142)中的电荷，有效地改变了偏移区171的整个区域中反型的容易性。因此，存储效应增大，尤其可实现读出工作的高速化。
另外，在栅电极117与源/漏区112、113有偏移的情况下，也就是说，在A＜B成立的情况下，对栅电极117施加电压时的偏移区171的反型的容易性随蓄积于存储功能体161、162中的电荷量而有大的变化，存储效应增大，同时可减小短沟道效应。但是，只要存储效应有所体现，就不一定必须存在。在没有偏移区171的情况下，如果源/漏区112、113的杂质浓度足够低，则在存储功能体161、162(氮化硅膜142)中可发现存储效应。
因此，最好是A＜B＜C。
(实施形态4)
如图12所示，本实施形态4的存储元件除将上述实施形态1中的半导体衬底定为SOI(绝缘体上的硅)衬底外，具有与上述实施形态1的结构实质上相同的结构。
本存储元件系在半导体衬底186上形成掩埋氧化膜188，再在其上形成SOI层。在SOI层内，形成扩散层区112、113，在除此以外的区域形成体区(半导体层)187。
利用本存储元件，也可取得与上述实施形态3的存储元件同样的作用效果。此外，由于可显著地减小扩散层区112、113与体区182的结电容，所以元件的高速化及低功耗化成为可能。
(实施形态5)
如图13所示，本实施形态5的存储元件除了与N型的源/漏区112、113的沟道侧邻接、添加P型高浓度区191以外，具有与上述实施形态1实质上相同的结构。
即，赋予P型高浓度区191中的P型的杂质(例如硼)浓度比赋予区域192中的P型的杂质浓度高。P型高浓度区191中的P型的杂质浓度例如为5×1017～1×1019cm-3是适当的。另外，区域192的P型的杂质浓度例如可设定为5×1016～1×1018cm-3。
这样，通过设置P型高浓度取191，源/漏区112、113与半导体衬底111的结在存储功能体161、162的正下方为突变结。因此，写入和擦除工作时，容易发生热载流子，可使写入工作和擦除工作的电压降低，或者可使写入工作和擦除工作高速化。此外，由于区域192的杂质浓度较低，所以存储器处于擦除状态时的阈值降低，漏电流增大。因而，读出速度得到提高。因此，可降低改写电压或增高改写速度，而且可得到使读出速度为高速的存储元件。
另外，在图13中，在源/漏区112、113附近，在存储功能体161、162的下面(即，不是栅电极的正下方)，通过设置P型高浓度区191，作为晶体管整体的阈值显著地上升。该上升的程度显著地大于P型高浓度区191位于栅电极117的正下方的情形。在写入电荷(在晶体管为N沟道型的情况下，为电子)蓄积于存储功能体161、162中的情况下，其差值进一步增大。另一方面，在足够的擦除电荷(在晶体管为N沟道型的情况下，为空穴)蓄积于存储功能体中的情况下，作为晶体管整体的阈值降低至由栅电极117下面的沟道区(区域192)的杂质浓度决定的阈值。即，擦除时的阈值与P型高浓度区191的杂质浓度无关，另一方面，写入时的阈值却受到非常大的影响。因而，通过将P型高浓度区191位于存储功能体的下面，配置于源/漏区112、113附近，只有写入时的阈值有非常大的变动，可显著地增大存储效应(写入时与擦除时的阈值之差)。
(实施形态6)
如图14所示，本实施形态6的存储元件除了与隔开电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜(氧化硅膜141)的厚度T1比栅绝缘膜114的厚度T2薄以外，具有与实施形态1实质上相同的结构。
出于存储器在改写工作时的耐压的要求，栅绝缘膜114的厚度T2存在下限值。但是，绝缘膜的厚度T1可减至比厚度T2薄，而与耐压的要求无关。
在本实施形态6的存储元件中，如上所述，对绝缘膜的厚度T1的设计自由度之所以高，出于以下的原因。在本实施形态6的存储元件中，隔开电荷保持膜与沟道区或阱区的绝缘膜并不被栅电极117和沟道区或阱区夹持。因此，在栅电极117与沟道区或阱区之间起作用的高电场不直接作用于隔开电荷保持膜与沟道区或阱区的绝缘膜上，而是有在横向扩展较弱的电场从栅电极117作用于该绝缘膜上。因此，可使绝缘膜的厚度T1减至比栅绝缘膜114的厚度T2薄，而与对栅绝缘膜114的耐压的要求无关。另一方面，例如，在以闪速存储器为代表的EEPROM中，隔开浮置栅与沟道区或阱区的绝缘膜由于被栅电极(控制栅)和沟道区或阱区夹持，受到来自栅电极的高电场的直接作用。因此，在EEPROM中，隔开浮置栅与沟道区或阱区的绝缘膜的厚度受到限制，阻碍了存储元件的功能的最佳化。
从以上可知，在本实施形态6的存储元件中，隔开电荷保持膜与沟道区或阱区的绝缘膜并不被栅电极117和沟道区或阱区夹持，这成为提高绝缘膜的厚度T1的自由度的本质上的原因。
通过减薄绝缘膜的厚度T1，电荷向存储功能体161、162中的注入变得容易，可降低改写工作和擦除工作的电压，或者使改写工作和擦除工作高速化，另外，在电荷蓄积于氮化硅膜142中时，由于在沟道区或阱区上感生的电荷量增加，所以可使存储效应增大。
可是，如图10的箭头184所示，在存储功能体161、162中的电力线也很短，通不过氮化硅膜142。由于在这样短的电力线上电场强度较强，所以沿着该电力线的电场在改写工作时起了大的作用。通过减薄绝缘膜的厚度T1，氮化硅膜142向图的下侧移动，用箭头183表示的电力线通过氮化硅膜。因此，可使沿着电力线184的存储功能体161、162中的有效介电常数增大，进一步减小电力线两端的电位差。因此，对栅电极117施加的电压的大部分被用来增强偏移区中的电场，使写入工作和擦除工作高速化。
从以上可知，关于氧化硅膜141的厚度T1和栅绝缘膜114的厚度T2，由于T1＜T2，所以不会降低存储器的耐压性能，可使写入工作和擦除工作的电压降低，或者使写入工作和擦除工作高速化，从而进一步增大了存储效应。
再有，更为理想的是，绝缘膜的厚度T1可使制造工艺的均匀性及膜的品质维持恒定的水准，而且是保持特性不至极端恶化的界限的0.8nm以上。
具体地说，在设计规则需要很高耐压的液晶驱动器LSI的情况下，为了驱动液晶面板上的TFT(薄膜晶体管)，需要最大的15～18V的电压。因此，无法使栅氧化膜薄膜化。在将本发明的存储元件与上述液晶驱动器LSI混合安装，作为图像调整用的情况下，可用本发明的存储元件最佳地设计独立于栅绝缘膜厚、隔开电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜的厚度。例如，对于栅电极长度(字线宽度)为250nm的存储单元，可独立地设定T1＝20nm、T2＝10nm，可实现写入效率高的存储单元(即使T1比通常的逻辑晶体管厚也不会发生短沟道效应的原因是源·漏区相对于栅电极发生了偏移)。
(实施形态7)
如图15所示，本实施形态7的存储元件除了与隔开电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜(氧化硅膜141)的厚度T1比栅绝缘膜114的厚度T2厚以外，具有与实施形态1实质上相同的结构。
出于防止元件的短沟道效应的要求，栅绝缘膜114的厚度T2存在上限值。但是，绝缘膜的厚度T1可增至比栅绝缘膜114的T2厚，而与防止元件的短沟道效应的要求无关。即，在按比例微细化取得进展时(在对栅绝缘膜114进行了薄膜化时)，由于使绝缘膜的膜厚T1与栅绝缘膜的厚度独立地进行了最佳的设计，所以取得存储功能体161、162不妨碍按比例微细化的效果。
在本实施形态7的存储元件中，如上所述，对绝缘膜的厚度T1的设计自由度高的原因如已述的那样，隔开电荷保持膜与沟道区或阱区的绝缘膜并不被栅电极117和沟道区或阱区夹持。因此，可使绝缘膜的厚度T1增至比栅绝缘膜114的厚度T2厚，而与防止对栅绝缘膜114的短沟道的要求无关。
通过增厚栅绝缘膜114的T1，可防止蓄积于存储功能体161、162中的电荷散逸，改善元件的保持特性。
因此，关于绝缘膜的厚度T1和栅绝缘膜114的厚度T2，由于定为T1＞T2，所以不会使元件的短沟道效应恶化，可改善保持特性。
再有，考虑到改写速度的降低，绝缘膜的厚度T1最好在20nm以下。
具体地说，在以闪速存储器为代表的现有的非易失性存储器中，选择栅电极构成写入·擦除栅电极，与上述写入·擦除栅电极对应的栅绝缘膜(包含浮置栅)兼用电荷蓄积膜。因此，由于微细化(为了抑制短沟道效应，薄膜化是必须的)的要求与确保可靠性(为了抑制保持电荷的漏泄，隔开浮置栅与沟道区或阱区的绝缘膜的厚度无法减薄至7nm以下)的要求相反，所以微细化是困难的。实际上，按照ITRS(国际半导体技术路线图)，物理上的栅长度的微细化在约0.2微米以下，尚未引人注目。在本发明的存储元件中，如上所述，通过独立地设计绝缘膜的厚度T1和栅绝缘膜114的厚度T2，微细化成为可能。例如，在本发明中，对栅电极长度(字线宽度)为45nm的存储单元，按T2＝4nm、T1＝7nm独立地设定，实现了不会发生短沟道效应的存储元件。即使将栅绝缘膜114的厚度T2设定为比通常的逻辑晶体管厚也不会发生短沟道效应的原因是源/漏区112、113相对于栅电极117发生了偏移。另外，在本发明的存储元件中，由于源/漏区112、113相对于栅电极117发生了偏移，所以与通常的逻辑晶体管相比，更容易实现微细化。
如概括上述内容，则由于不存在对存储功能体161、162的上部辅助写入、擦除的电极，所以在辅助写入、擦除的电极与沟道区或阱区之间起作用的强电场不直接作用在隔开电荷保持膜与沟道区或阱区的绝缘膜上，而是只有在横向扩展的较弱的电场从栅电极117作用于该绝缘膜上。因此，对于相同的加工时代，保持微细化至与逻辑晶体管的栅长度相同程度以上的栅长度的存储单元的实现成为可能。
(实施形态8)
本实施形态8涉及存储元件的工作方法。
首先，用图16和图17说明存储元件的写入工作远离。在图中，203表示栅绝缘膜，204表示栅电极，WL表示字线，BL1表示第1位线，BL2表示第2位线。再有，在这里，说明第1存储功能体231a和第2存储功能体231b具有保持电荷的功能的情形。
在这里，所谓写入，是指在存储元件为N沟道型的情况下，向存储功能体231a、231b注入电子。以后，假定存储元件为N沟道型进行说明。
例如，为了将电子注入(写入)到第2存储功能体231b中，如图16所示，将第1扩散层区207a(具有N型的导电类型)定为源区，将第2扩散层区207b(具有N型的导电类型)定为漏区。例如，可对第1扩散层区207a和P型阱区202施加0V，对第2扩散层区207b施加+5V，对栅电极204施加+5V。按照这样的电压条件，反型层226虽然从第1扩散层区207a(源区)延伸，但达不到第2扩散层区207b(漏区)，夹断点发生了。电子在从夹断点到第2扩散层区207b(漏区)被强电场加速，形成所谓的热电子(高能的传导电子)。通过将该热电子注入到第2存储功能体231b中进行写入。再有，在第1存储功能体231a附近，由于不发生热电子，所以不进行写入。
这样一来，可将电子注入到第2存储功能体231b中，进行写入。
另一方面，为了将电子注入(写入)到第1存储功能体231a中，如图17所示，将第2扩散层区207b定为源区，将第1扩散层区207a定为漏区。例如，可对第2扩散层区207b和P型阱区202施加0V，对第1扩散层区207a施加+5V，对栅电极204施加+5V。这样，所谓将电子注入到第2存储功能体207b的情况，是指通过调换源/漏区，可将电子注入到第1存储功能体231a中，进行写入。
接着，在图18、图19和图20中说明上述存储元件的擦除工作原理。
在擦除存储于第1存储功能体231a中的信息的第1方法中，如图18所示，可对第1扩散层区207a施加正电压(例如+5V)，对P型阱区202施加0V，对第1扩散层区207a与P型阱区202的PN结施加反向偏压，进而对栅电极204施加负电压(例如-5V)。这时，在上述PN结之中栅电极204附近，由于施加了负电压的栅电极204的影响，电势的梯度尤为陡峻。因此，因带间隧穿，在PN结的P型阱区202一侧发生了热空穴(高能的空穴)。该热空穴在具有负电位的栅电极204方向被吸引的结果是，向第1存储功能体231a进行空穴注入。这样一来，就进行了第1存储功能体231a的擦除。这时，可对第2扩散层区207b施加0V。
在擦除存储于第2存储功能体231b中的信息时，在上述情况中，可调换第1扩散层区207a与第2扩散层区231b的电位。也就是说，可使第1扩散层区207a的施加电压为0V，使第2扩散层区207b的施加电压为+5V。
在擦除存储于第1存储功能体231a中的信息的第2方法中，如图19所示，可对第1扩散层区207a施加正电压(例如+4V)，对第2扩散层区207b施加0V，对栅电极204施加负电压(例如-4V)，对P型阱区202施加正电压(例如+0.8V)。这时，在P型阱区202与第2扩散层区207b之间施加正向电压，电子被注入到P型阱区202中。所注入的电子扩散至P型阱区202与第1扩散层区207a的PN结，在该处受到强电场加速，成为热电子。该热电子在PN结中产生电子-空穴对。即，通过在P型阱区202与第2扩散层区207b之间施加正向电压，注入到P型阱区202的电子成为引发剂，在位于相反一侧的PN结处发生热空穴。在PN结处发生的热空穴在具有负电位的栅电极204方向被吸引的结果是，向第1存储功能体231a进行空穴注入。
按照该第2方法，在P型阱区202与第1扩散层区207a的PN结中，即使在仅施加靠带间隧穿不足以发生热空穴的电压的情况下，从第2扩散层区207b注入的电子成为在PN结处产生电子-空穴对的引发剂，可使热空穴发生。因此，可降低擦除工作时的电压。特别是，在扩散层区207a、207b与栅电极204发生偏移的情况下，利用施加了负电位的栅电极204，减少了上述PN结变为突变结的效应。因此，虽然靠带间隧穿难以发生热空穴，但第2方法可补足其缺点，在低电压下实现擦除工作。
再有，在擦除存储于第1存储功能体231a中的信息的情况下，在第1擦除方法中，必须向第1扩散层区207a施加+5V，但在第2擦除方法中，用+4V就足够了。这样，按照该第2方法，由于可降低擦除时的电压，从而可减少功耗，抑制热载流子引起的存储元件的恶化。
无论采取第1、第2擦除方法中的哪一种方法，本发明的存储元件均具有难以引起过擦除的特征。所谓过擦除，是随着蓄积于存储功能体中的空穴的量增大而不饱和的阈值降低的一种现象。采用以闪速存储器为代表的EEPROM成了大问题，特别是产生了在阈值为负时存储单元的选择变得不可能这样致命的工作不良。在本发明的存储元件中，即使在有大量的空穴蓄积于存储功能体中的情况下，通过仅在存储功能体下面感生电子，对栅绝缘膜下面的沟道区的电势几乎不产生影响。由于擦除时的阈值由栅绝缘膜下面的电势决定，所以难以引起过擦除。
接着，用图20说明上述存储元件的读出工作原理。
在读出存储于第1存储功能体231a中的信息的情况下，如图20所示，将第1扩散层区207a定为源区，将第2扩散层区207b定为漏区，使晶体管在饱和区工作。例如，可对第1扩散层区207a和P型阱区202施加0V，对第2扩散层区207b施加+1.8V，对栅电极204施加+2V。这时，在电子不蓄积于第1存储功能体231a中的情况下，漏电流容易流过。另一方面，在电子蓄积于第1存储功能体231a中的情况下，由于在第1存储功能体231a附近难以形成反型层，所以漏电流难以流过。因此，通过检测漏电流，可读出第1存储功能体231a的存储信息。这时，由于在漏附近被夹断，所以第2存储功能体231b中的电荷蓄积的有无对漏电流不产生影响。
在读出存储于第2存储功能体231b中的信息的情况下，将第2扩散层区207b定为源区，将第1扩散层区207a定为漏区，使晶体管在饱和区工作。例如，可对第2扩散层区207b和P型阱区202施加0V，对第1扩散层区207a施加+1.8V，对栅电极204施加+2V。这样，所谓读出存储于第1存储功能体231a中的信息的情况，是指通过调换源/漏区，可进行存储于第2存储功能体231b中的信息的读出。
再有，在保留未被栅电极204覆盖的沟道区的情况下，在未被栅电极204覆盖的沟道区中，利用存储功能体231a、231b的剩余电荷的有无使反型层消失或形成的结果是，得到了大的滞后(阈值的变化)。但是，如偏移区的宽度太大，则漏电流大大减少，读出速度大幅度变慢。因此，最好决定偏移区的宽度，以得到充分的滞后和读出速度。
即使是扩散层区207a、207b达到栅电极204端部的情况，也就是扩散层区207a、207b与栅电极204重叠的情况，虽然晶体管的阈值几乎不因写入工作而变化，但源/漏端处的寄生电阻却发生很大的变化，漏电流大大减少(1个数量级以上)。因此，通过检测出漏电流，读出是可能的，可得到作为存储器的功能。但是，在需要较大的存储滞后效应的情况下，以扩散层区207a、207b与栅电极204不重叠为宜。
按照以上的工作方法，每1个晶体管可有选择地进行2位的写入和擦除。另外，通过将字线WL与存储元件的栅电极204连接，将第1位线BL1与第1扩散层区207a连接，将第2位线BL2与第2扩散层区207b连接，以此排列存储元件，可构成存储单元阵列。
另外，在上述工作方法中，通过调换源区与漏区，每1个晶体管可进行2位的写入和擦除，但可固定源区和漏区，使之作为1位存储器而工作。这时，可使源/漏区的一方定为共同固定电压，使与源/漏区连接的位线的条数减半。
从以上的说明可知，按照上述存储元件，存储功能体231a、231b独立于栅绝缘膜203而形成，并且在栅电极204的两侧形成。因此，2位工作是可能的。此外，由于各存储功能体231a、231b被栅电极204隔离，所以有效地抑制了改写时的干扰。另外，由于存储功能体231a、231b被栅电极204隔离，所以可使栅绝缘膜203薄膜化，抑制短沟道效应。因此，存储元件的微细化变得容易。
(实施形态9)
本实施形态9涉及进行了存储元件的改写时的电学特性的变化。
图21是在N沟道型存储元件的存储功能体中的电荷量发生了变化时的漏电流Id对栅电压Vg的特性(实测值)。再有，在图21中，实线表示在擦除状态下的漏电流Id与栅电压Vg的关系，虚线表示在写入状态下的漏电流Id与栅电压Vg的关系。
从图21可知，在从擦除状态(在图21中，为实线表示的状态)进行写入工作的情况下，不仅阈值简单地上升，而且尤其是在亚阈区曲线的斜率显著地减少。因此，即使在栅电压Vg比较高的区域，擦除状态与写入状态下的漏电流之比增大。例如，即使在Vg＝2.5V时，电流比可保持在2个数量级以上。这样的特性与EEPROM的情况(图22)有很大的不同。再有，在图22中，实线表示在擦除状态下的漏电流的对数Log(Id)与栅电压Vg的关系，虚线表示在写入状态下的漏电流的对数Log(Id)与栅电压Vg的关系。
这种特性的出现是为使栅电极与扩散层区发生偏移，栅电场难以及于偏移区而引起的特有的现象。在存储元件处于写入状态时，即使对栅电极施加正电压，在存储功能体下面的偏移区中成为反型层极难生成的状态。这成为在图21的写入状态下亚阈区的Id-Vg曲线的斜率减小的原因。另一方面，在存储元件处于擦除状态时，在偏移区感生了高密度的电子。而且，在对栅电极施加0V时(即处于关断状态时)，在栅电极下面的沟道不感生电子(因而关断电流小)。这成为在擦除状态下亚阈区的Id-Vg曲线的斜率大、且在阈值以上的区域电流的增加率(电导)也大的原因。
从以上的说明可知，本发明的存储元件可使写入时和擦除时的漏电流之比特别地增大。
以下，记述配备了上述实施形态1～7中所述的存储元件的IC卡的实施例。
(实施形态10)
用图1和图2说明本实施形态10的IC卡。图1是表示IC卡的结构的图。图2表示将由用于IC卡的存储元件构成的单元形成为阵列状时的电路图的例子。
在图1中，1是IC卡，501是MPU部，502是连接部，503是数据存储部，504是运算部，505是控制部，506是ROM，507是RAM，508是布线，509是读出器/写入器。本实施形态10的IC卡由于具有与图24所示的现有的IC卡相同的结构，所以其说明从略。
本实施形态10的IC卡之所以与图24的现有的IC卡不同，是使用了在数据存储部503中可微细化、从而可削减制造成本的存储元件，也就是说使用了在实施形态1～7中所述的存储元件。
在将由上述存储元件构成的数据存储部和由通常的逻辑晶体管构成的逻辑运算部混合安装于1块芯片上的情况下，由于存储元件和通常的逻辑晶体管的混合安装工艺极为容易，所以进一步增大了本发明的IC卡的制造成本降低效果。以下，说明上述存储元件和通常的逻辑晶体管的混合安装工艺的容易性。
该存储元件可经与通常的逻辑晶体管大致相同的工序形成。作为一例，说明图5所示的存储元件的形成顺序。首先，用熟知的顺序在半导体衬底111上形成栅绝缘膜114和栅电极117。接着，在半导体衬底111的整个面上，用热氧化法形成或用CVD(化学气相淀积)法淀积膜厚为0.8～20nm的氧化硅膜，如为膜厚为3～10nm的氧化硅膜则更好。接着，在上述氧化硅膜的整个面上，用CVD法淀积膜厚为2～15nm的氮化硅膜，如为膜厚为3～10nm的氮化硅膜则更好。进而，在上述氮化硅膜的整个面上，用CVD法淀积20～70nm的氧化硅膜。
接着，通过用各向异性刻蚀法刻蚀氧化硅膜/氮化硅膜/氧化硅膜，在栅电极的侧壁将最适合于存储的存储功能体形成为存储元件侧壁衬垫状。
其后，以栅电极117和侧壁衬垫状的存储功能体作为掩模，通过离子注入，形成扩散层区(源/漏区)112、113。其后，可用熟知的顺序进行硅化物工序及上部布线工序。
从上述顺序可知，形成存储元件用的顺序是与通常的标准逻辑晶体管形成工艺的亲和性非常高的顺序。构成标准逻辑部的晶体管在图23中所示的结构是一般的。图23所示的晶体管7由半导体衬底311、栅绝缘膜312、栅电极313、用绝缘膜构成的侧壁衬垫314、源区317、漏区318和IDD(轻掺杂漏)区319的结构要素构成。上述结构接近于上述存储元件的结构。为了将构成上述标准逻辑部的晶体管变更为上述存储元件，例如，只要将作为存储功能体的功能附加到上述侧壁衬垫314上，除去LDD区319即可。更具体地说，可将侧壁衬垫314例如变更为与图5的存储功能体161、162相同的结构。这时，可选择氧化硅膜141、143、氮化硅膜142的膜厚构成比，使存储元件进行恰当的工作。构成上述标准逻辑部的晶体管7的存储元件侧壁衬垫314的膜结构即使是与图5的存储功能体161、162相同的结构，存储元件侧壁衬垫宽度(即氧化硅膜141、143与氮化硅膜142的总膜厚)也是恰当的，只要使之在不引起改写工作的电压范围内工作，就不会损害晶体管性能。另外，为了将构成上述标准逻辑部的晶体管和上述存储元件混合安装，还有必要只在上述存储元件部不形成LDD结构。为了形成LDD结构，在形成了上述栅电极后、形成上述存储功能体(存储元件侧壁衬垫)前，可进行LDD形成用的杂质注入。因此，在进行上述LDD形成用的杂质注入时，用光致抗蚀剂仅掩蔽上述存储元件部，即可容易地将上述存储元件和构成上述标准逻辑部的晶体管进行混合安装。此外，如果用构成上述标准逻辑部的晶体管构成SRAM，则可容易地将非易失性存储器、逻辑电路、SRAM(静态随机存取存储器)进行混合安装。
可是，在上述存储元件部中，在必须施加比上述标准逻辑部高的电压的情况下，只要将高耐压阱形成用掩模和高耐压栅绝缘膜形成用掩模添加到标准逻辑形成用掩模中即可。可是，多在现有的IC卡中使用的EEPROM的形成工艺与标准逻辑工艺有显著的不同。所以，比起将EEPROM用作非易失性存储器、与逻辑电路混合安装的现有的情况，可飞速地削减掩模块数和工艺数。因此，提高了混合安装了逻辑电路和非易失性存储器的芯片的成品率，削减了成本。
按照上述存储元件，存储功能体独立于栅绝缘膜形成，并且在栅电极的两侧形成。因此，2位工作是可能的。此外，各存储功能体由于被栅电极隔离，所以有效地抑制了改写时的干扰。另外，由于存储功能体所承担的存储功能与栅绝缘膜所承担的晶体管工作功能被分离，所以可减薄栅绝缘膜膜厚，抑制短沟道效应。因此，存储元件的微细化变得容易。
图2是排列上述存储元件而构成的存储单元阵列的一例的电路图。在图2中，Wm表示第m条字线(因此，W1表示第1条字线)，B1n表示第n条第1位线，B2m表示第m条第2位线，Mmn表示与第m条字线(第m条第2位线)和第n条第1位线连接的存储单元。存储单元阵列的排列不限于上述例子，可将第1位线与第2位线平行地配置，也可将第2位线全部连接在一起，作为共同的源线等。
由于上述存储元件容易实现微细化，而且2位工作是可能的，所以要缩小排列了上述存储元件的存储单元阵列的面积也变得容易。因此，可削减存储单元阵列的成本。如果将该存储单元阵列用于IC卡的数据存储部503，则削减了IC卡的成本。
再有，也可用上述存储元件构成ROM506。这样一来，对存储驱动MPU部501用的程序的ROM506，可从外部进行改写，可飞速地提高IC卡的功能。由于上述存储元件容易实现微细化，而且2位工作是可能的，所以即使用上述存储元件置换掩模ROM，也几乎不招致芯片面积的增大。另外，形成上述存储元件的工序与通常的CMOS形成工艺几乎没有不同，所以与逻辑电路部的混合安装是容易的。
用于本发明的IC卡的存储元件的存储功能体例如如图5所示的存储元件那样，由蓄积电荷的第1绝缘体构成的膜最好具有被由第2绝缘体构成的膜和由第3绝缘体构成的膜夹持的夹层结构。这时，上述第1绝缘体是氮化硅、上述第2和第3绝缘膜是氧化硅的情况尤为理想。具有这样的存储功能体的存储元件可进行高速改写，具有高可靠性和充分的保持特性。因此，如果将这样的存储元件用于本发明的IC卡，则可提高IC卡的工作速度，提高可靠性。
另外，用于本发明的IC卡的存储元件最好使用实施形态6的存储元件。即，隔开电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)薄，最好为0.8nm以上。这样的存储元件在低电压下进行写入工作和擦除工作，或者写入工作和擦除工作高速化。此外，存储元件的存储效应变大。因此，如果将这样的存储元件用于本发明的IC卡，则可降低IC卡的电源电压，或提高工作速度。
另外，用于本发明的IC卡的存储元件最好用实施形态7的存储元件。即，隔开电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)厚，最好为20nm以下。由于这样的存储元件不使存储元件的短沟道效应恶化，可改善保持特性，所以即使高集成化，也能得到充分的存储保持特性。因此，如果将这样的存储元件用于本发明的IC卡，则可增大数据存储部的存储容量，提高性能，或者可削减成本。
另外，用于本发明的IC卡的存储元件最好如实施形态1中所述的那样，保持存储功能体161、162中的电荷的区域(氮化硅膜142)分别与扩散层区112、113重叠。这样的存储元件可使读出速度成为充分高的速度。因此，如果将这样的存储元件用于本发明的IC卡，则可提高IC卡的工作速度。
另外，用于本发明的IC卡的存储元件最好如实施形态1中所述的那样，存储功能体包含与栅绝缘膜表面大体平行地配置的电荷保持膜。这样的存储元件由于可减小存储元件的存储效应的分散性，所以可抑制读出电流的分散性。此外，由于可减小存储保持中的存储元件的特性变化，所以提高了存储保持特性。因此，如果将这样的存储元件用于本发明的IC卡，则可提高IC卡的可靠性。
另外，用于本发明的IC卡的存储元件最好如实施形态2中所述的那样，存储功能体包含与栅绝缘膜表面大体平行地配置的电荷保持膜，而且包含与栅电极侧面大体平行地延伸的部分。因此，如果将这样的存储元件用于本发明的IC卡，则可提高IC卡的工作速度。
(实施形态11)
用图3说明本实施形态11的IC卡。
图3的IC卡2的结构与IC卡1的结构不同之处在于，MPU部501和数据存储部503在1块半导体芯片上形成，构成了混合安装数据存储部的MPU部510。
如在实施形态1中所述的那样，由于构成数据存储部503的存储元件与构成MPU部510的逻辑电路部(运算部504和控制部505)的元件的形成工艺非常相似，混合安装两种元件非常容易。如果将数据存储部503内置于MPU部510中，并在1块芯片上形成，则可大大减少IC卡的成本。这时，如果将上述存储元件用于数据存储部503中，则与使用了例如EEPROM的情况相比，混合安装工艺被显著地简化。因此，因在1块芯片上形成MPU部和数据存储部而造成的成本削减效果尤其会增大。
再有，与实施形态1的情况一样，也可用上述存储元件构成ROM506。这样一来，对存储驱动MPU部510用的程序的ROM506，可从外部进行改写，可飞速地提高IC卡的功能。由于上述存储元件容易实现微细化，而且2位工作是可能的，所以即使用上述存储元件置换掩模ROM，也几乎不招致芯片面积的增大。另外，形成上述存储元件的工序与通常的CMOS形成工艺几乎没有不同，所以与逻辑电路部的混合安装是容易的。
(实施形态12)
用图4说明本实施形态12的IC卡。
图4的IC卡3的结构与IC卡2的结构不同之处在于，是非接触型。因此，控制部505不与连接部连接，而与RF接口部511连接。RF接口部511还与天线部512连接。天线部512具有与外部设备的通信和集电功能。RF接口部511具有对从天线部512传递的高频信号进行整流、供给电力的功能和信号的调制和解调功能。再有，RF接口部511和天线部512可与MPU部510混合安装在1块芯片上。
由于本实施形态的IC卡3是非接触型，可防止通过了连接部的静电击穿。另外，由于不一定需要与外部设备紧密接触，所以使用形态的自由度增大。此外，构成数据存储部503的存储元件如上述实施形态8中详细叙述的那样，由于与现有的EEPROM(约12V的电源电压)相比，可在低的电源电压(约9V)下工作，所以可使RF接口部111的电路小型化，削减成本。

Claims (12)

1.一种集成电路卡，它是配备了具有多个存储元件的数据存储部(503)的集成电路卡，其特征在于，
上述存储元件具备：
半导体衬底(111)、设置于半导体衬底内的阱区(202)或配置于绝缘体(188)上的半导体膜(187)；
在上述半导体衬底(111)上、设置于半导体衬底内的阱区(202)上或配置于绝缘体(188)上的半导体膜(187)上所形成的栅绝缘膜(114、203)；
在上述栅绝缘膜(114、203)上所形成的单一的栅电极(117、204)；
在上述单一的栅电极(117、204)侧壁的两侧所形成的2个存储功能体(161、162、162a、231a、231b)；
配置于上述单一的栅电极(117、204)下的沟道区；以及
配置于上述沟道区的两侧的扩散层区(112、113、207a、207b)，
在上述各存储功能体上不设置栅电极，
依赖于保持在上述存储功能体(161、162、162a、231a、231b)内的电荷的多寡或极化矢量，以使对上述栅电极(117、204)施加电压时的从上述一个扩散层区(112、113、207a、207b)流到另一扩散层区(112、113、207a、207b)的电流量变化的方式而构成。
2.如权利要求1所述的集成电路卡，其特征在于，
包括逻辑运算部(504)。
3.如权利要求2所述的集成电路卡，其特征在于，
包括：
用于与外部设备(509)进行通信的通信装置(502、512)；以及
将从外部照射的电磁波变换成电力的集电装置(511)。
4.如权利要求2所述的集成电路卡，其特征在于，
上述数据存储部(503)和上述逻辑运算部(504)在1块芯片上形成。
5.如权利要求2所述的集成电路卡，其特征在于，
上述逻辑运算部(504)包括存储规定上述逻辑运算部(504)的工作的程序的存储装置(506)，
上述存储装置(506)可从外部进行改写，
上述存储装置(506)包括具有与上述数据存储部的存储元件相同的结构的存储元件。
6.如权利要求1所述的集成电路卡，其特征在于，
可使上述存储元件的每1个存储2位的信息。
7.如权利要求1所述的集成电路卡，其特征在于，
上述存储功能体(161、162、162a、231a、231b)具有第1绝缘体、第2绝缘体和第3绝缘体，
上述存储功能体(161、162、162a、231a、231b)具有：
有蓄积电荷的功能的由上述第1绝缘体构成的膜(142、142a、142b)被上述第2绝缘体和上述第3绝缘体夹持的结构，
上述第1绝缘体是氮化硅，
上述第2和第3绝缘体是氧化硅。
8.如权利要求7所述的集成电路卡，其特征在于，
在上述沟道区上的由上述第2绝缘体构成的膜(141)的厚度(T1)比上述栅绝缘膜(114、203)的厚度(T2)薄，并且为0.8nm以上。
9.如权利要求7所述的集成电路卡，其特征在于，
在上述沟道区上的由上述第2绝缘体构成的膜(141)的厚度(T1)比上述栅绝缘膜(114、203)的厚度(T2)厚，并且为20nm以下。
10.如权利要求7所述的集成电路卡，其特征在于，
上述有蓄积电荷的功能的由第1绝缘体构成的膜(142、142a、142b)包含具有与上述栅绝缘膜(114、203)的表面平行的表面的部分(181)。
11.如权利要求10所述的集成电路卡，其特征在于，
上述有蓄积电荷的功能的由上述第1绝缘体构成的膜(142、142a、142b)包含与上述栅电极(117、204)的侧面平行地延伸的部分(182)。
12.如权利要求1所述的集成电路卡，其特征在于，
上述存储功能体(161、162、162a、231a、231b)的至少一部分与上述扩散层区的一部分重叠而形成。
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