CN100423272C - 半导体存储装置及其动作方法、半导体装置及便携电子设备 - Google Patents
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Abstract
半导体存储装置具有：半导体基片，其在表面部分形成了元件分离区及未形成该元件分离区的有源区；在有源区形成的作为源极或漏极来动作的2个源极/漏极扩散区；在这2个源极/漏极扩散区之间确定的沟道区；在第1方向延伸的多个第1位线；在第1方向延伸的多个第2位线；在第2方向延伸并排列在该第2方向的有源区的沟道区上隔着绝缘体来设置，在沟道区上作为栅电极来起作用的多个字线；对该栅电极，在源极/漏极扩散区的一方侧与另一方侧的侧壁形成，具有保持电荷或极化的功能的存储功能体。根据选择规定的字线及第1位线及第2位线而被特定的存储功能体中所保持的电荷或极化的多寡，流经沟道区的电荷量发生变化。
Description
技术领域
本发明涉及半导体存储装置及其动作方法、半导体装置及便携电子设备。更具体地说，涉及配置具备了具有保持电荷或极化的功能的存储功能体的场效应晶体管而成的半导体存储装置及其动作方法，以及具有上述半导体存储装置的半导体装置及便携电子设备。
背景技术
作为传统的非易失性存储器的代表，以快速存储器为例在以下作以说明。图57是快速存储单元阵列一例的概略平面图(参照比如特开05-304277号公报)。图58是图57中截面线58-58的概略剖面图。图57及图58中，901表示半导体基片，FG表示浮置栅，WL表示字线，SL表示源极线，BL表示位线，908表示元件分离区，931表示绝缘膜。
构成存储单元阵列的各存储元件具有浮置栅，作为浮置栅中电荷量的多寡来保持存储。根据配置存储元件来构成的图57所示的存储单元阵列，通过选择特定的字线、位线来施加规定的电压，可进行所希望的存储元件的改写及读出动作。
图59是模式地表示快速存储器的浮置栅中的电荷量发生变化时，漏电流(Id)对栅电压(Vg)的特性的附图。实线表示删除时的特性，虚线表示写入时的特性。浮置栅中的负电荷量增加后，阈值便增加，Id-Vg曲线在Vg的增加方向几乎平行移动。
然而，在上述传统技术的快速存储器中，在字线(栅电极)与沟道区之间有浮置栅，而且用于防止来自上述浮置栅的电荷泄漏的使浮置栅与字线隔离的绝缘膜以及使浮置栅与沟道区隔离的绝缘膜的厚度难以变薄。因此，实际的栅绝缘膜难以实现薄膜化，从而阻碍了存储元件的细微化。
发明内容
为此，本发明的目的在于，提供一种能容易地实现细微化的半导体存储装置。
为达到上述目的，本发明的第1侧面所涉及的半导体存储装置的结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区以由第1方向、与该第1方向交叉的第2方向定义的矩阵状来配置有多个，
在上述各有源区，形成作为源极或漏极来动作的2个源极/漏极扩散区，在这2个源极/漏极扩散区之间确定沟道区，
在上述半导体基片上，设置在上述第2方向延伸的多个字线，该字线在按上述第2方向排列的有源区的沟道区上，隔着绝缘体来设置，
在上述半导体基片上，设置在上述第1方向延伸的多个第1位线、在上述第1方向延伸的多个第2位线，
上述第1位线，与按上述第1方向排列的有源区中形成的上述源极/漏极扩散区的一方连接，
上述第2位线，与按上述第1方向排列的有源区中形成的上述源极/漏极扩散区的另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，
对上述栅电极，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
根据选择规定的字线及第1位线及第2位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及第1位线及第2位线而被特定的上述沟道区的电荷量变化。
根据上述结构，通过选择规定的字线及第1位线及第2位线，可改写或读出特定的存储功能体的存储信息。
此外在上述字线的上述栅电极的侧壁，形成有具有保持电荷或极化的功能的存储功能体，该存储功能体与使上述沟道区与字线相隔的绝缘体分离来形成。因此，可易于使上述绝缘体薄膜化，来抑制短沟道效果。因而可使元件细微化，削减制造成本。
本发明的第2侧面所涉及的半导体存储装置的结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，
在上述半导体基片上，设置在上述第1方向延伸的多个第1位线、在上述第1方向延伸的多个第2位线，
上述第1位线，与在同一有源区上形成的上述源极/漏极扩散区的一方连接，
上述第2位线，与在同一有源区上形成的上述源极/漏极扩散区的另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，
对上述栅电极，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
根据选择规定的字线及第1位线及第2位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及第1位线及第2位线而被特定的上述沟道区的电荷量变化。
根据上述结构，通过选择规定的字线及第1位线及第2位线，可改写或读出特定的存储功能体的存储信息。
此外在上述字线的上述栅电极的侧壁，形成有具有保持电荷或极化的功能的存储功能体，该存储功能体与使上述沟道区与字线相隔的绝缘体分离来形成。因此，可易于使上述绝缘体薄膜化来抑制短沟道效果。因而可使元件细微化，削减制造成本。
此外，由于在上述第1方向相邻的存储元件(系指由上述栅电极、在该栅电极的两侧侧壁形成的上述存储功能体、关于该栅电极相邻的上述源极/漏极扩散区来构成的存储元件)共有扩散区，因而可大幅缩小存储元件的面积。因此半导体存储装置的集成度更高，可削减制造成本。
本发明第3侧面涉及的半导体存储装置的结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，
在上述半导体基片上，设置在上述第1方向延伸的多个位线，
对与相邻的2个上述位线连接的上述有源区，上述2个位线的一方与在上述有源区上形成的上述源极/漏极扩散区的一方连接，上述2个位线的另一方与在上述有源区上形成的上述源极/漏极扩散区的另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，
对上述栅电极，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
由上述栅电极、在该栅电极的两侧侧壁形成的上述存储功能体、关于该栅电极相邻的上述源极/漏极扩散区来构成存储元件，
根据选择规定的字线及互相邻接的2个位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及互相邻接的2个位线而被特定的上述沟道区的电荷量变化。
根据上述结构，通过选择规定的字线及互相邻接的2个位线，可改写或读出特定的存储功能体的存储信息。
此外在上述字线的上述栅电极的侧壁，形成有具有保持电荷或极化的功能的存储功能体，该存储功能体与使上述沟道区与字线相隔的绝缘体分离来形成。因此，可易于使上述绝缘体薄膜化来抑制短沟道效果。因而可使元件细微化，削减制造成本。
此外，由于在上述第1方向延伸的1个位线共有在该第1方向延伸的2个有源区，因而可大幅缩小存储元件的面积。因此半导体存储装置的集成度更高，可削减制造成本。
本发明的第4侧面涉及的半导体存储装置的结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，
在上述半导体基片上，设置在上述第1方向延伸的多个位线，
关于依次相邻的第1位线、第2位线、第3位线，对于与上述第1位线和第2位线连接的第1有源区、与上述第2位线和第3位线连接的第2有源区，
上述第2位线，与上述第1有源区中形成的上述源极/漏极扩散区的一方连接，同时与上述第2有源区中形成的上述源极/漏极扩散区的一方连接，
上述第1位线，与上述第1有源区中形成的上述源极/漏极扩散区的另一方连接，
上述第3位线，与上述第2有源区中形成的上述源极/漏极扩散区的另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，
对上述栅电极，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
由上述栅电极、在该栅电极的两侧侧壁形成的上述存储功能体、关于该栅电极相邻的上述源极/漏极扩散区来构成存储元件，
根据选择规定的字线及互相邻接的2个位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及互相邻接的2个位线而被特定的上述沟道区的电荷量变化。
根据上述结构，通过选择规定的字线及互相邻接的2个位线，可改写或读出特定的存储功能体的存储信息。
此外在上述字线的上述栅电极的侧壁，形成有具有保持电荷或极化的功能的存储功能体，该存储功能体与使上述沟道区与字线相隔的绝缘体分离来形成。因此，可易于使上述绝缘体薄膜化来抑制短沟道效果。因而可使元件细微化，削减制造成本。
此外，属于上述第1有源区的规定的源极/漏极扩散区如果是源极/漏极的一方，则便是对该规定的源极/漏极扩散区第2方向上邻接的源极/漏极扩散区，属于上述第2有源区的源极/漏极扩散区也成为上述源极/漏极的一方。即，相邻的2个字线之间所裹夹的源极/漏极扩散区，属于上述第1有源区的源极/漏极扩散区与属于上述第2有源区的源极/漏极扩散区，作为源极或漏极的动作是相同的。因此，连接上述位线与上述源极/漏极扩散区的配线可简化，其结果是，半导体存储装置的集成度更提高，可削减制造成本。
本发明的第5侧面涉及的半导体存储装置的特征在于：
具有
半导体基片，其具有被区分为元件分离区和有源区的表面；
多个场效应晶体管即存储元件，其在上述有源区形成，并配置成矩阵状；
字线，其与同一行的上述存储元件的栅电极连接；
位线，其通过触点，与同一列的上述存储元件的源极/漏极扩散区共通电连接，
关于相邻的2个上述位线，一方的上述位线与同一列的上述源极/漏极扩散区的一方电连接，而另一方的上述位线与上述同一列的上述源极/漏极扩散区的另一方电连接，
上述存储元件包含
上述栅电极，其在上述半导体基片上隔着栅绝缘膜来形成；
2个存储功能体，其在上述栅电极的两侧形成，具有保持电荷或极化的功能；
配置到上述栅绝缘膜之下的沟道区；
配置到上述沟道区两侧的上述源极/漏极扩散区，
基于上述存储功能体所保持的电荷或极化的多寡，对上述栅电极施加了电压时的从上述源极/漏极扩散区的一方向上述源极/漏极扩散区的另一方流动的电流量发生变化。
根据上述结构，由于上述栅电极两侧所形成的2个存储功能体与栅绝缘膜独立，因而存储功能体所承担的存储功能与栅绝缘膜所承担的晶体管动作功能被分离。这样，可易于具有足够的存储功能，同时使栅绝缘膜薄膜化，抑制短沟道效果。因此，由于可使上述存储元件细微化，因而可容易地实现小型化，同时可抑制制造成本。
由于上述栅电极两侧所形成的2个存储功能体由字线而分离，因而改写时的干涉可被有效抑制，换言之，由于2个存储功能体由栅电极而分离，因而可缩小2个存储功能体之间的距离。因此可使上述存储元件进一步细微化。
由于在上述栅电极的两侧形成存储功能体，因而可实现一种具有存储功能体在物理上被分离了的结构的存储单元的存储单元阵列。
通过选择特定的字线及位线，可改写或读出特定的存储功能体的存储信息。
本发明第6侧面涉及的半导体存储装置的特征在于：
具有
半导体基片，其在表面上有元件分离区和有源区；
多个场效应晶体管即存储元件，其在上述有源区形成，并配置成矩阵状；
字线，其与上述存储元件的栅电极连接；
位线，其与上述存储元件的源极/漏极扩散区连接，
关于相邻的2个上述位线，一方的上述位线与同一列的上述源极/漏极扩散区的一方电连接，而另一方的上述位线与上述同一列的上述源极/漏极扩散区的另一方电连接，
在同一行相邻的上述存储元件共有上述源极/漏极扩散区的一方，
在同一列相邻的上述存储元件共有上述源极/漏极扩散区的一方，
上述存储元件包含
上述栅电极，其在上述半导体基片上隔着栅绝缘膜来形成；
存储功能体，其在上述栅电极的侧面形成，具有保持电荷或极化的功能；
配置到上述栅绝缘膜之下的沟道区；
配置到上述沟道区两侧的上述源极/漏极扩散区，
基于上述存储功能体中保持的电荷或极化的多寡，对上述栅电极施加了电压时的从上述源极/漏极扩散区的一方向上述源极/漏极扩散区的另一方流动的电流量发生变化。
根据上述结构，在上述字线的侧壁，形成有具有保持电荷的功能或保持极化的功能的存储功能体。该存储功能体与使沟道区与字线电极相隔的绝缘体(栅绝缘膜)分离来形成。因此，可易于使上述绝缘体薄膜化，以抑制短沟道效果。因而可使上述元件细微化，削减制造成本。
此外，在上述同一行相邻的存储元件共有源极/漏极扩散区的一方，在同一列相邻的存储元件共有源极/漏极扩散区的一方。即，1个源极/漏极扩散区由4个场效应晶体管而被共有。因此，在上述位线减少的同时，连接位线与源极/漏极扩散区的接触孔数也减少。因此，由于上述位线及接触孔所涉及的裕度较小，因而可进一步缩小半导体存储装置，降低制造成本。
一种实施方式的半导体存储装置中，上述触点与在同一行相邻的上述源极/漏极扩散区共通连接。
即，在上述实施方式的半导体存储装置中，在上述同一行相邻的2个源极/漏极扩散区共有1个位线。因此可减小上述元件分离区所占有的面积，同时可简化元件分离的形状。因此可高度集成化，进一步降低制造成本。
在同一列相邻的存储元件中，通过使共有源极/漏极扩散区，可大幅缩小存储单元的面积。
一种实施方式的半导体存储装置中，上述触点具有椭圆柱形状。
根据上述实施方式的半导体存储装置，可简化上述触点的形成，可使位线间隔收窄，可实现占有面积小的半导体存储装置。
一种实施方式的半导体存储装置中，上述触点通过椭圆片形状的导电体，来与上述源极/漏极扩散区电连接。
根据上述实施方式的半导体存储装置，即使在对蚀刻装置有限制的场合下，也可实现高密度存储器。
一种实施方式的半导体存储装置中，上述存储功能体具有绝缘膜、该绝缘膜中形成的点状的多个金属体，
上述金属体的直径处于0.1nm以上20nm以下的范围内。
根据上述实施方式的半导体存储装置，可进行更低电压下的动作，可实现低电耗。或者可进行更高速的动作，实现高速的存储器。
一种实施方式的半导体存储装置具有液晶驱动器。
根据上述实施方式的半导体存储装置，通过将存储液晶驱动器的初始值等的存储器装入到液晶驱动器内，可以以低成本来制造高功能的液晶驱动器。
一种实施方式的半导体存储装置中，上述字线分别逶迤延伸，在相邻的2个上述字线之间，与上述位线延伸方向平行的方向的距离，在上述元件分离区上要比在上述有源区上短。
根据上述实施方式的半导体存储装置，上述字线分别逶迤延伸。这样在多个字线中相邻的2个字线之间，与位线延伸方向平行的方向的距离，在元件分离区上要比在有源区上短。这样，可在保证上述位线和源极/漏极扩散区的连接部与字线的裕度的同时，缩小元件分离区的长度。即，可确保针对上述连接部的字线的裕度，同时减小元件分离区的表面积。因此，在将上述存储元件用作存储单元阵列的存储单元的场合下，可进一步缩小存储单元阵列(或高密度化)及降低制造成本。
一种实施方式的半导体存储装置中，上述存储功能体，作为分别独立的存储单位，来进行改写动作及读出动作。
根据上述实施方式，可容易地实现1个存储单元的多值化。因此，可使半导体存储装置进一步大容量化，并可削减制造成本。
由于可以由1个存储元件来存储2位以上的数据，因而每个位单位的成本进一步减小。
在将上述存储元件用作存储单元阵列的存储单元的场合下，可容易地实现1个存储单元的多值化。其结果是，可使上述存储单元阵列进一步大容量化，并可削减制造成本。
在一种实施方式的半导体存储装置中，上述存储功能体的至少一部分形成为与上述源极/漏极扩散区的一部分重叠。
根据上述实施方式，可使上述半导体存储装置的读出速度达到足够的高速。
一种实施方式的半导体存储装置中，上述存储功能体，包含具有保持电荷的功能的电荷保持膜，
上述电荷保持膜，具有对上述栅绝缘膜的表面大致平行的部分。
根据上述实施方式，可减小构成上述半导体存储装置的存储元件的存储效果离差，因而可抑制半导体存储装置中读出电流的离差。此外，由于可减小存储保持中的存储元件的特性变化，因而可提高半导体存储装置的存储保持特性。
一种实施方式的半导体存储装置中，上述电荷保持膜，具有对上述栅电极的侧面大致平行的部分。
根据上述实施方式，可高速进行上述半导体存储装置的改写动作。
此外一种实施方式的半导体存储装置包括绝缘膜，其使上述电荷保持膜对上述栅绝缘膜的表面大致平行的部分与上述半导体基片相隔离，
上述绝缘膜的膜厚比上述栅绝缘膜的膜厚薄，而且为0.8nm以上。
根据上述实施方式，可降低上述半导体存储装置的写入动作及删除动作的电压，可高速进行写入动作及删除动作。此外由于构成半导体存储装置的存储元件的存储效果增大，因而可使半导体存储装置的读出速度达到高速。
通过使在上述电荷保持膜与有源区之间形成的绝缘膜的膜厚比栅绝缘膜的膜厚薄，而且处于0.8nm以上，可以提高存储元件的可靠性。
此外一种实施方式的半导体存储装置包括绝缘膜，其使上述电荷保持膜对上述栅绝缘膜的表面大致平行的部分与上述半导体基片相隔离，
上述绝缘膜的膜厚比上述栅绝缘膜的膜厚厚，而且为20nm以下。
根据上述实施方式，可不使构成上述半导体存储装置的存储元件的短沟道效果恶化，来改善保持特性。因此，即使使上述半导体存储装置高集成化，也可获得足够的存储保持特性。
一种实施方式的半导体存储装置中，上述存储功能体，具有氮化硅膜被氧化硅膜裹夹的结构。
根据上述实施方式，在改写动作时，对存储功能体的电荷注入效率提高，可进行上述半导体存储装置的更高速的动作。
由氧化硅膜来裹夹上述氮化硅膜的结构，可采用与逻辑LSI(大规模集成电路)的工序几乎相同的工序来制造，因而可实现存储器逻辑混载LSI的工艺。
本发明第7侧面涉及的半导体存储装置的动作方法是上述半导体存储装置的动作方法，其特征在于：
有关使动作的存储功能体所属的存储元件即选择存储元件，在向与该选择存储元件连接的字线提供用于进行动作的电位之前，
将与上述选择存储元件连接的2个位线的一方预充电到第1电位，同时将另一方预充电到第2电位，
关于上述一方位线，将与上述另一方位线的相反侧邻接的位线预充电到上述第1电位，
关于上述另一方位线，将与上述一方位线的相反侧邻接的位线预充电到上述第2电位。
根据上述结构的动作方法，由于将与上述选择存储元件连接的2个位线的一方预充电到第1电位，同时将另一方预充电到第2电位，因而在向与上述选择存储元件连接的字线提供用于进行动作的电位后，可迅速读出所希望的存储功能体的信息。即，上述半导体存储装置可以以高效率来动作，高速动作成为可能。
此外可由较简单的控制电路，来进行随机访问的读出、写入·删除动作。
此外可缩小存储器的占有面积。
另外，关于上述一方位线，将与上述另一方位线的相反侧邻接的位线预充电到上述第1电位，关于上述另一方位线，将与上述一方位线的相反侧邻接的位线预充电到第2电位。这样，可通过检测流经上述选择存储元件的电流，来减小噪声电流。其结果是，可获得误动作少的半导体存储装置。
本发明第8侧面涉及的半导体装置中，上述半导体存储装置与列解码器、传感放大器及行解码器的至少1个在同一个半导体基片上形成。
根据上述结构，可选择特定的存储元件，来进行改写及读出动作。此外由于可容易地混载构成列解码器、传感放大器及行解码器等逻辑电路及模拟电路的普通晶体管、以及本发明的半导体存储装置，因而上述半导体装置可由简易的制造工艺，以低成本来提供。
上述半导体装置也可以包含上述列解码器、传感放大器及行解码器，并由1个芯片来组成。在该场合下，可实现一种高速非易失性高密度存储器。
此外本发明第9侧面涉及的便携电子设备的特征在于：具有上述半导体存储装置。
根据上述结构，通过采用上述半导体存储装置，可使控制电路中包含的非易失性存储器大容量化，提高便携电子设备的功能。
此外上述半导体存储装置电耗少，具有高速非易失性。因此，可以只由上述半导体存储装置来实现需要采用多个部件实现的功能。其结果是，可以减少部件数，以低电耗来实现一种小型的便携电子设备。
此外通过将上述半导体存储装置用于便携电子设备，可使控制电路中包含的非易失性存储器大容量化，提高便携电子设备的功能。
本发明第10侧面涉及的便携电子设备的特征在于：具有上述半导体装置。
根据上述结构，通过采用上述半导体装置，可削减控制电路的制造成本，因而可削减便携电子设备的成本。
附图说明
根据以下的详细说明及附图，可更充分理解本发明。附图只用于说明，并不对本发明构成限制。
图1是本发明实施方式1的存储元件的概略剖面图。
图2是表示实施方式1的存储元件变形例的附图。
图3是说明实施方式1中存储元件的写入动作的附图。
图4是说明实施方式1中存储元件的写入动作的附图。
图5是说明实施方式1中存储元件的删除动作的附图。
图6是说明实施方式1中存储元件的删除动作的附图。
图7是说明实施方式1中存储元件的读出动作的附图。
图8是表示实施方式2的存储元件的概略剖面图。
图9是图8的存储元件的部分剖面图。
图10是表示实施方式2的存储元件变形例的部分剖面图。
图11是表示实施方式2的存储元件电特性的附图。
图12是表示实施方式2的存储元件变形例的部分剖面图。
图13是实施方式3的存储元件的部分剖面图。
图14是实施方式4的存储元件的部分剖面图。
图15是实施方式5的存储元件的部分剖面图。
图16是实施方式6的存储元件的部分剖面图。
图17是实施方式7的存储元件的部分剖面图。
图18是实施方式8的存储元件的部分剖面图。
图19是表示实施方式9的存储元件的电特性的附图。
图20是表示实施方式10的半导体存储装置的平面图。
图21是图20的截面线21-21的剖面图。
图22是图20的截面线22-22的剖面图。
图23是实施方式10的半导体存储装置的电路图。
图24是实施方式11的半导体存储装置的平面图。
图25是图24的截面线25-25的剖面图。
图26是实施方式12的半导体存储装置的平面图。
图27是图26的截面线27-27的剖面图。
图28是实施方式12的半导体存储装置的电路图。
图29是说明实施方式12中半导体存储装置的第1层金属配线的配置的附图。
图30是实施方式13的半导体存储装置的平面图。
图31是图30的截面线31-31的剖面图。
图32是说明实施方式13中半导体存储装置的第1层金属配线的配置的附图。
图33是说明本发明实施方式14的半导体存储装置的附图，是对构成存储单元阵列的存储元件与构成逻辑电路部的开关元件的概略剖面图进行排列比较的图。
图34是上述实施方式14的半导体存储装置的框图。
图35是表示实施方式15的便携电子设备的框图。
图36是本发明实施方式16的存储单元阵列的概略平面图。
图37是图36的37-37线的概略剖面图。
图38是图36的38-38线的概略剖面图。
图39是上述实施方式16的存储单元阵列的电路图。
图40是上述实施方式16的存储单元阵列的变形例的概略平面图。
图41是本发明实施方式17的存储单元阵列的概略平面图。
图42图41的42-42线的概略剖面图。
图43是本发明实施方式18的存储单元阵列的概略平面图。
图44是说明上述实施方式18中存储单元阵列的第1层金属配线的配置的附图。
图45是说明本发明实施方式19中存储单元阵列的存储单元的形成工序的附图。
图46是上述实施方式19的存储单元阵列的概略剖面图。
图47是上述实施方式19的存储单元阵列的其它概略剖面图。
图48是说明上述实施方式19的存储单元阵列的金属配线的配置的附图。
图49是上述实施方式19的存储单元阵列变形例的概略剖面图。
图50是本发明实施方式21的半导体存储装置的概略平面图。
图51是图50的51-51线的概略剖面图。
图52是图50的52-52线的概略剖面图。
图53是图50的53-53线的概略剖面图。
图54是上述实施方式21的半导体存储装置的电路图。
图55是本发明实施方式22的半导体存储装置的概略平面图。
图56是本发明实施方式23的便携电子设备的框图。
图57是传统的快速存储单元阵列的概略平面图。
图58是图57的截面线58-58的剖面图。
图59是表示传统的快速存储器的电特性的附图。
具体实施方式
本发明的半导体存储装置(存储单元阵列)配置可存储2位的信息，易于实现细微化，易于形成的存储元件来构成。
构成本发明的半导体存储装置的存储元件主要由扩散区即第1导电型区、第2导电型区、跨越第1及第2导电型区的边界来配置的存储功能体、隔着绝缘膜来设置的电极来构成，或者主要由栅绝缘膜、在栅绝缘膜上形成的栅电极、在栅电极两侧形成的存储功能体、在存储功能体的栅电极的相反侧所分别配置的源极/漏极区(扩散区)、在栅电极之下配置的沟道区来构成。
该存储元件通过在1个电荷保持膜中存储2值或之上的信息，作为存储4值或之上的信息的半导体存储元件来起作用，此外由基于存储功能体的可变电阻效果，还可作为兼具选择晶体管及存储晶体管的功能的存储单元来起作用。不过，该存储元件不必一定要具有存储4值或之上的信息的功能，也可以具有存储比如2值的信息的功能。
本发明的半导体存储装置最好在半导体基片上，最好是在半导体基片内形成的第1导电型阱区上形成。
作为半导体基片，如果是用于普通的半导体装置，则没有特别限定，可举出基于比如硅、锗等元素半导体、硅锗、GaAs、InGaAs、ZnSe、GaN等化合物半导体的体基片。此外，作为在表面具有半导体层的器件，可采用在SOI(Silicon on Insulator)基片或多层SOI基片等各种基片、玻璃及塑料基片上具有半导体层的器件。其中，硅基片或在表面形成有硅层的SOI基片等最好。虽然会或多或少地产生在内部流动的电流量，但半导体基片或半导体层可以是单晶(比如基于外延生长)、多晶或非晶形的任意一种。
最好在该半导体基片或半导体层上，形成元件分离区，也可以对晶体管、电容、电阻等元件；基于它们的电路；半导体装置及层间绝缘膜进行组合，以单层或多层结构来形成。此外元件分离区可由LOCOS(Local Oxidation of Silicon)膜、沟槽氧化膜、STI(Shallow TrenchIsolation)膜等各种元件分离膜来形成。半导体基片可以具有P型或N型导电型，在半导体基片上，最好形成至少1个第1导电型(P型或N型)阱区。半导体基片及阱区的杂质浓度可采用该领域内公知范围内的浓度。在作为半导体基片采用SOI基片的场合下，虽然可在表面半导体层中形成阱区，但也可以在沟道区之下具有本体区。
栅绝缘膜或绝缘膜如果用于普通半导体装置，则没有特别限定，比如可使用氧化硅膜、氮化硅膜等绝缘膜；氧化铝膜、氧化钛膜、氧化钽膜、氧化铪膜等高电介体膜的单层膜或层叠膜。其中氧化硅膜最好。栅绝缘膜的膜厚可达到比如1nm～20nm，最好为1nm～6nm。栅绝缘膜可以只在栅电极之下形成，也可以大于栅电极(宽幅)来形成。
栅电极或电极在栅绝缘膜上，以普通半导体装置中使用的形状或在下端部具有凹部的形状来形成。所谓单一的栅电极，意味着一种作为栅电极，不由单层或多层导电膜来分离，而作为一体形状来形成的栅电极。栅电极可以在侧壁上有侧壁绝缘膜。如果是半导体装置中使用的材料，则栅电极的材料通常没有特别限定，可以举出导电膜、比如多晶硅；铜、铝等金属；钨、钛、钽等高融点金属；与高融点金属的硅化物等单层膜或层叠膜等。栅电极的膜厚可形成为比如50nm～400nm。此外，在栅电极之下形成有沟道形成区。
存储功能体的构成最好至少包含具有保持电荷或存储·保持电荷的功能、或具有捕集电荷或保持电荷极化状态的功能的膜或区域。作为发挥这些功能的材料，可举出氮化硅物；硅；包含磷、硼等杂质的硅酸盐玻璃；碳化硅；氧化铝；氧化铪、氧化锆、氧化钽等高电介体；氧化锌；强电介体；金属等。存储功能体可以由比如包含氮化硅膜的绝缘体膜；内部包含导电膜或半导体层的绝缘体膜；包含1个以上的导电体或半导体点的绝缘体膜；包含内部电荷由电场而极化并保持该状态的强电介体膜的绝缘膜等的单层或层叠结构来形成。其中由于氮化硅膜存在多个捕集电荷的能级，因而可得到较大的磁滞特性，此外电荷保持时间长，不产生基于发生漏电路径的电荷泄漏问题，因而保持特性良好，此外，由于在LSI工艺中是标准的应用材料，因而是好的。
通过将在内部含有氮化硅膜等具有电荷保持功能的绝缘膜的绝缘膜作为存储功能体来采用，可提高有关存储保持的可靠性。由于氮化硅膜是绝缘体，因而即使在它的一部分内发生了电荷泄漏的场合下，氮化硅膜整体的电荷也不会立刻消失。此外，在配置多个存储元件的场合下，即使存储元件之间的距离缩小，并与邻接的存储功能体接触，各存储功能体中存储的信息也不会像存储功能体由导电体组成的那样消失。此外，由于可使接触插头更靠近存储功能体来配置，并可根据情况而配置为与存储功能体重叠，因而存储元件的细微化变得容易。
此外为提高有关存储保持的可靠性，具有保持电荷功能的绝缘膜不必一定是膜状，具有保持电荷功能的绝缘体最好离散地存在于绝缘膜中。具体地说，最好在难以保持电荷的材料比如氧化硅中呈点状来分散。
通过将在内部含有导电膜或半导体层的绝缘体膜作为存储功能体来采用，可自由地控制对导电体或半导体的电荷注入量，因而具有易于实现多值化的效果。
此外，通过将包含1个以上的导电体或半导体点的绝缘体膜作为存储功能体来采用，可易于进行基于电荷的直接隧道效应的写入·删除，具有低电耗效果。
此外，作为存储功能体，也可以采用极化方向由电场而变化的PZT(钛酸锆酸铅)、PLZT(镧掺杂锆酸钛酸铅)等强电介体膜。在该场合下，强电介体膜的表面由极化而实质性产生电荷，并在该状态下被保持。因此，可从具有存储功能的膜外提供电荷，并可获得与捕集电荷的膜同样的磁滞特性，而且强电介体膜的电荷保持不需要来自膜外的电荷注入，只由膜内的电荷极化便可得到磁滞特性，因而具有可进行高速写入·删除的效果。
即，存储功能体最好还包含难以逃逸电荷的区域或具有使电荷难以逃逸的功能的膜。作为具有使电荷难以逃逸的功能的材料，可举出氧化硅膜等。
存储功能体中包含的电荷保持膜直接或隔着绝缘膜，在栅电极的两侧形成，并直接或隔着栅绝缘膜或绝缘膜，在半导体基片(阱区、本体区或源极/漏极区或扩散区)上配置。栅电极两侧的电荷保持膜最好形成为直接或隔着绝缘膜，来覆盖栅电极侧壁的全部或一部分。作为应用示例，在下端部有凹部的场合下，栅电极可以形成为直接或隔着绝缘膜，完全埋入凹部或凹部的一部分。
栅电极最好只在存储功能体的侧壁形成，或者不覆盖存储功能体的上部。通过这种配置，可使接触插头更靠近栅电极来配置，因而存储元件的细微化变得容易。此外具有这种单纯配置的存储元件的制造变得容易，可提高成品率。
在作为电荷保持膜采用导电膜的场合下，电荷保持膜最好隔着绝缘膜配置为与半导体基片(阱区、本体区或源极/漏极区或扩散区)或栅电极不直接接触。比如，可举出导电膜与绝缘膜的层叠结构、在绝缘膜内使导电膜以点状等来分散的结构、配置到形成于栅的侧壁的侧壁绝缘膜内的一部分的结构等。
源极/漏极区作为与半导体基片或阱区相反的导电型的扩散区，被分别配置到与电荷保持膜的栅电极相反的一侧。源极/漏极区与半导体基片或阱区的结中，杂质浓度的斜率最好急陡。因为热电子及热空穴可以以低电压来有效地发生，并以更低的电压来高速动作。源极/漏极区的结深没有特别限定，可根据能得到的半导体存储装置的性能等，来适宜调整。此外在将SOI基片作为半导体基片来使用的场合下，源极/漏极区可以具有小于表面半导体层的膜厚的结深，但最好具有与表面半导体层的膜厚几乎相同的结深。
源极/漏极区可以配置为与栅电极端重叠，也可以配置为与栅电极端相一致，还可以配置为对栅电极端偏置。尤其在被偏置的场合下，在对栅电极施加了电压时，电荷保持膜下偏置区的反转容易度随着存储功能体中存储的电荷量而有较大变化，存储效果增大，同时可减小短沟道效果，因而较好。但如果过度偏置，则源极/漏极间的驱动电流将显著减小，因而对栅长度方向，与平行方向的电荷保持膜的厚度相比，偏置量即从栅长度方向一方的栅电极端至较近一方的源极/漏极区为止的距离，最好较短。光其重要的一点是，存储功能体中电荷存储区的至少一部分与扩散区即源极/漏极区的一部分重叠。这是因为构成本发明的半导体存储装置的存储元件的本质在于：由因只存在于存储功能体的侧壁部的栅电极与源极/漏极区之间的电压差而横切存储功能体的电场来改写存储。
源极/漏极区的一部分可以延伸到沟道区表面，即高于栅绝缘膜下面的位置。在该场合下可以构成为：在半导体基片内形成的源极/漏极区上，与该源极/漏极区一体化了的导电膜被层叠。作为导电膜，可举出比如多晶硅、非晶形硅等半导体、硅化物、上述的金属、高融点金属等。其中多晶硅最好。这是因为多晶硅中，杂质扩散速度与半导体基片相比非常大，因而可容易地使半导体基片内的源极/漏极区的结深变浅，短沟道效果的抑制变得容易。此外在该场合下，该源极/漏极区的一部分最好配置为与栅电极一起来裹夹存储功能体的至少一部分。
本发明的存储元件，可由普通的半导体工艺，由比如与在栅电极的侧壁形成单层或层叠结构的侧壁隔片的方法相同的方法来形成。具体地说，可举出以下方法：即，在形成了栅电极或电极以后，形成包含电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等电荷保持膜的单层膜或层叠膜，在适当的条件下进行回蚀，使这些膜作为侧壁隔片形状来保留的方法；形成绝缘膜或电荷保持膜，在适当的条件下进行回蚀，并以侧壁隔片状来保留，接着形成电荷保持膜或绝缘膜，同样进行回蚀，并以侧壁隔片状来保留的方法；将分散了粒子状电荷保持材料的绝缘膜材料涂布或堆积到包含栅电极的半导体基片上，在适当的条件下进行回蚀，使绝缘膜材料以侧壁隔片形状来保留的方法；在形成了栅电极后，形成上述单层膜或层叠膜，并利用掩膜来形成图案的方法等。此外还可举出在形成栅电极或电极之前，形成电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等，在这些膜的成为沟道区的区域形成开口，在它上面全面形成栅电极材料膜，按照包含开口并大于开口的形状，来使该栅电极材料膜形成图案的方法等。
在配置本发明的存储元件来构成了存储单元阵列的场合下，存储元件的最佳形式，满足比如以下的必要条件：(1)多个半导体存储元件的栅电极成为一体，具有字线功能，(2)在上述字线的两侧形成存储功能体，(3)在存储功能体内保持电荷的部分是绝缘体，尤其是氮化硅膜，(4)存储功能体由ONO(Oxide Nitride Oxide)膜来构成，氮化硅膜具有与栅绝缘膜的表面大致平行的表面，(5)存储功能体中的氮化硅膜由字线及沟道区和氧化硅膜来隔开，(6)存储功能体内的氮化硅膜与扩散层重叠，(7)使具有与栅绝缘膜的表面大致平行的表面的氮化硅膜与沟道区或半导体层相隔离的绝缘膜的厚度，与栅绝缘膜的厚度相异，(8)1个存储元件的写入及删除动作由单一的字线来进行，(9)在存储功能体上，没有具有辅助写入及删除动作的功能的电极(字线)，(10)在紧靠存储功能体的下方，在与扩散区相接的部分中，具有与扩散区导电型相反的导电型的杂质浓度较浓的区域。虽然全部满足上述必要条件的场合是最佳方式，但不必一定全部满足上述必要条件。
在满足上述多个必要条件的场合下，存在尤其最佳的组合。比如以下的场合：即，(3)在存储功能体内保持电荷的部分是绝缘体，尤其是氮化硅膜，(9)在存储功能体上没有具有辅助写入及删除动作的功能的电极(字线)，(6)存储功能体内的绝缘膜(氮化硅膜)与扩散层重叠的场合。在存储功能体内保持电荷的部分是绝缘体，而且在存储功能体上没有具有辅助写入及删除动作的功能的电极的场合下，只在存储功能体内的绝缘膜(氮化硅膜)与扩散区重叠的场合下，才发现了写入动作能良好地进行。即，判明在满足必要条件(3)及(9)的场合下，必须满足必要条件(6)。另一方面，在存储功能体内保持电荷的部分是导电体的场合下，即使存储功能体内的导电体与扩散区不重叠，也可进行写入动作(因为存储功能体内的导体由与写入电极的电容耦合，而进行写入辅助)。此外在存储功能体上有具有辅助写入及删除动作的功能的电极的场合下，即使存储功能体内的绝缘膜与扩散区不重叠，也可进行写入动作。
不过，在存储功能体内保持电荷的部分不是导电体而是绝缘体，而且在存储功能体上没有具有辅助写入及删除动作的功能的电极的场合下，可获得以下非常大的效果。
首先，由于可使位线触点更靠近字线侧壁的存储功能体来配置，或者即使存储元件之间的距离接近，也可使多个存储功能体不发生干涉来保持存储信息，因而易于实现存储元件的细微化。在存储功能体内的电荷保持区是导体的场合下，由电容耦合，随着存储元件之间的接近，电荷保持区之间将发生干涉，不再能保持存储信息。
此外在存储功能体内的电荷保持区是绝缘体(比如氮化硅膜)的场合下，不必在每个存储元件内使存储功能体独立。比如，多个存储元件所共有的1个字线的两侧所形成的存储功能体不必按每个存储元件来分离，可以由共有字线的多个存储元件来共有在1个字线的两侧所形成的存储功能体。因此，无需分离存储功能体的光处理以及蚀刻工序，可简化制造工序。此外由于无需光处理中的位置对中裕量以及蚀刻中的薄膜减少裕量，因而可缩小存储元件之间的裕量。因此，与存储功能体内的电荷保持区是导电体(比如多晶硅膜)的场合相比，即使按同一细微加工精度来形成，也具有可使存储元件占有面积细微化的效果(在存储功能体内的电荷保持区是导电体的场合下，需要使存储功能体按每个存储元件来分离的光处理及蚀刻工序，因而需要光处理中的位置对中裕量以及蚀刻中的薄膜减少裕量)。
此外由于在存储功能体上没有具有辅助写入及删除动作的功能的电极，元件结构简单，因而工序数减少，成品率提高，可容易地进行与构成逻辑电路及模拟电路的晶体管的混载。
此外，作为非常重要的设计事项，我们发现：即使在存储功能体内电荷保持区是绝缘体，而且在存储功能体上没有具有辅助写入及删除动作的功能的电极的场合下(通过满足上述2个条件，可获得基于单元占有面积的缩小以及制造方法的简化的成品率提高、以及成本削减这一非常重要的效果)，通过使存储功能体内的电荷保持区与扩散区重叠，也可以在非常低的电压下进行写入及删除。具体地说，确认出由5V以下的低电压，来进行写入及删除动作这一事实。该作用在电路设计上具有非常大的效果。即，由于不必在芯片内形成快速存储器之类的高电压，因而可省略需要很大的占有面积的充电泵激电路，或者可缩小规模。尤其在将小规模容量的存储器用于调整用途，并内置到逻辑LSI的场合下，由于存储部的占有面积与存储元件相比，驱动存储元件的外围电路的占有面积处于支配地位，因而可省略存储元件用电压升压电路，或者可缩小规模，这对于缩小芯片尺寸是最有效果的。
如上所述，满足必要条件(3)、(9)及(6)尤其为好。
本发明的半导体存储装置中，通过对逻辑元件或逻辑电路等进行组合，可广泛用于以下设备：即，个人计算机、笔记本电脑、个人便携机、个人辅助装置/发送机、微计算机、工作站、底盘、多处理计算机或其它所有类型的计算机系统等数据处理系统；构成CPU、存储器、数据存储装置等数据处理系统的电子部件；电话、PHS、解调解调器、路由器等通信设备；显示器面板、投影仪等图像显示设备；打印机、扫描仪、复印机等办公设备；摄像机、数字照相机等摄像装置；游戏机、音乐播放器等娱乐设备；便携信息终端、手表、电子辞典等信息设备；车载导航系统、车载音频装置等车载设备；记录并再生运动画面、静止画面、音乐等信息的AV设备；洗衣机、电烤箱、冷藏库、电饭煲、洗碗机、扫除机、空调等电化产品；按摩器、体重计、血压计等健康管理设备；IC卡、存储卡等便携型存储装置等的电子设备。尤其是，可有效应用于便携电话、便携信息终端、IC卡、存储卡、便携型计算机、便携型游戏机、数字照相机、便携动画播放器、便携音乐播放器、电子辞典、手表等便携电子设备。此外，本发明的半导体存储装置，也可以作为电子设备的控制电路或数据存储电路的至少一部分来内置，或者根据需要来可装、卸地装入。
在以下实施方式中，对将N沟道型元件作为存储器的场合作以记述，但也可以将P沟道型元件作为存储器来使用。在该场合下，可以使杂质的导电型完全相反。
此外，在以下的附图记载中，对采用同一材料及物质的部分，附加同一符号，不一定表示同一形状。
此外以下的附图是一种模式图，厚度与平面尺寸的关系、各层及各部的厚度及大小的比率等与实际相异，对此应予以注意。因此，对具体的厚度及大小尺寸，应参考以下说明来判断。当然即使在附图相互之间，也包含互相的尺寸关系及比率各异的部分。
在以下的实施方式中，对上述存储元件作进一步详细说明。
(实施方式1)
图1是表示构成本发明的半导体存储装置的存储元件一例的剖面图。该存储元件1在半导体基片101的表面上所形成的P型阱区102上形成。在P型阱区102上，隔着栅绝缘膜103来形成栅电极104。在上述栅电极104的两侧，形成存储功能体105a、105b。这里，所谓存储功能体，系指由改写动作来实际存储电荷的部分。
在图1的示例中，具有保持电荷的捕集能级并成为电荷保持膜的氮化硅膜109覆盖栅电极104的上面及侧面，上述氮化硅膜109中栅电极104的两侧壁部分分别成为实际保持电荷的存储功能体105a、105b。扩散区107a、107b分别作为源极区或漏极区来起作用。在作为该源极区或漏极区来起作用的扩散区107a、107b之间，确定沟道区122。
该存储元件1的扩散区具有偏置结构。即，扩散区107a、107b不到达栅电极下区121，使该栅电极104与上述扩散区107a、107b相隔的偏置区120、120位于上述存储功能体105a、105b的下方。由上述栅电极下区121及偏置区120、120来构成沟道区122。
图2表示存储元件的其它示例。图2的存储元件2与图1的存储元件1的不同之处在于：存储功能体131a、131b分别具有保持电荷的捕集能级，成为电荷保持膜的氮化硅膜113由氧化硅膜111、112来裹夹。如图2所示，通过设置成氮化硅膜由氧化硅膜来裹夹的结构，改写动作时的电荷注入效率可提高，可进行更高速的动作。
此外图2中，也可以由强电介体来置换氮化硅膜113。此外图1中，存储功能体105a、105b也可以具有以下结构：即，由毫微级金属尺度的导电体或半导体来组成的微粒子在绝缘膜中呈散点状来分布。此时，如果上述微粒子不足1nm，则量子效果将过大，因而电荷难以在点内穿过势垒，如果超过10nm，则在室温下将不再能出现显著的量子效果。因而上述微粒子的直径最好处于1nm～10nm的范围内。此外存储功能体131a、131b不必一定如同存储元件2(图2)那样成为侧壁隔距片形状。比如在存储元件1(图1)中，具有保持电荷的捕集能级的氮化硅膜109覆盖栅电极104的侧面及上面，但作为实际保持电荷的存储功能体来起作用的是栅电极的两侧壁部分(105a、105b)。即，可以在这些区域中配置保持电荷的功能或保持极化的物质。
利用图3及图4，对上述存储元件1、2的写入动作原理作以说明。这里对存储功能体131a、131b具有保持电荷的功能的场合作以说明。
这里的所谓写入，系指在存储元件1、2为N沟道型的场合下，向存储功能体131a、131b注入电子。以下，将存储元件1、2作为N沟道型来作以说明。
如图3所示，为向第2存储功能体131b注入(写入)电子，将第1扩散区107a(具有N型导电型)设为源极电极，将第2扩散区107b(具有N型导电型)设为漏极电极。比如，可以向第1扩散区107a及P型阱区102施加0V，向第2扩散区107b施加+5V，向栅电极104施加+5V。根据这种电压条件，反转层226虽然从第1扩散区107a(源电极)延伸，但不到达第2扩散区107b(漏电极)，从而发生夹断点。从夹断点至第2扩散区107b(漏电极)为止，电子由高电场而加速，成为所谓热电子(高能传导电子)。该热电子被注入到第2存储功能体131b，由此来进行写入。由于在第1存储功能体131a附近不发生热电子，因而不进行写入。
这样，可向第2存储功能体131b注入电子，进行写入。
另一方面，如图4所示，为向第1存储功能体131a注入(写入)电子，将第2扩散区107b设为源极电极，将第1扩散区107a设为漏极电极。比如，可以向第2扩散区107b及P型阱区102施加0V，向第1扩散区107a施加+5V，向栅电极104施加+5V。这样，在向第2存储功能体131b注入电子的场合下，通过交换源极/漏极区，可向第1存储功能体131a注入电子，进行写入。
接下来，利用图5及图6，对上述存储元件的删除动作原理作以说明。
如图5所示，在删除第1存储功能体131a中存储的信息的第1方法中，可向第1扩散区107a施加正电压(比如+5V)，向P型阱区102施加0V，对第1扩散区107a与P型阱区102的PN结施加逆向偏压，并向栅电极104施加负电压(比如-5V)。此时，在上述PN结中的栅电极104附近，由于施加了负电压的栅电极的影响，电势斜率将变得很陡。因此，由带间隧道，在PN结的P型阱区102侧发生热空穴(高能空穴)。该热空穴被引向具有负电位的栅电极104方向，其结果是，在第1存储功能体131a中进行空穴注入。由此来进行第1存储功能体131a的删除。此时可向第2扩散区107b施加0V。
在删除第2存储功能体131b中存储的信息的场合下，可以在上述交换第1扩散区与第2扩散区的电位。
在删除第1存储功能体131a中存储的信息的第2方法中，如图6所示，可向第1扩散区107a施加正电压(比如+4V)，向第2扩散区107b施加0V，向栅电极104施加负电压(比如-4V)，向P型阱区102施加正电压(比如+0.8V)。此时，在P型阱区102与第2扩散区107b之间施加顺向电压，向P型阱区102注入电子。所注入的电子扩散至P型阱区102与第1扩散区107a的PN结为止，在此由强电场来加速，成为热电子。该热电子在PN结中发生电子-空穴对。即，通过在P型阱区102与第2扩散区107b之间施加顺向电压，注入P型阱区102的电子成为触发器，在位于相反侧的PN结中发生热空穴。在PN结中发生的热空穴被引向具有负电位的栅电极104方向，其结果是，在第1存储功能体131a中进行空穴注入。
根据该第2方法，在P型阱区与第1扩散区107a的PN结中，即使在只施加不足以由带间隧道而发生热空穴的电压的场合下，从第2扩散区107b注入的电子也可成为在PN结中发生电子-空穴对的触发器，可使热空穴得以发生。因此，可使删除动作时的电压降低。尤其是，在存在偏置区120的场合下(参照图1及图2)，由施加了负电位的栅电极而使上述PN结变陡的效果将减小。因此，将难以发生基于带间隧道的热空穴，但第2方法可以补偿该不足，可以以低电压来实现删除动作。
在删除第1存储功能体131a中存储的信息的场合下，在第1删除方法中，必须对第1扩散区107a施加+5V，而在第2删除方法中，+4V便足够。因此根据第2方法，可降低删除时的电压，因而可减少电耗，可抑制基于热载流子的存储元件的劣化。
不论采用哪一种删除方法，本发明的存储元件均具有难以引起过删除的特征。所谓过删除，是一种随着存储功能体中存储的空穴量增大，不发生饱和，而且阈值降低的现象。这在以快速存储器为代表的EEPROM(Electrically Erasable Programmable ROM：可电擦除的只读存储器)中是一个大问题，尤其在阈值成为负值的场合下，会发生不可能选择存储元件的这种致命的不良动作。在本发明的存储元件中，即使在存储功能体中存储有大量的空穴的场合下，也只在存储功能体之下感应出电子，而对栅绝缘膜之下的沟道区的电势几乎不产生影响。由于删除时的阈值由栅绝缘膜之下的电势来决定，因而难以引起过删除。
接下来利用图7，对上述存储元件的读出动作原理作以说明。
在读出第1存储功能体131a中存储的信息的场合下，如图7所示，将第1扩散区107a作为源电极，将第2扩散区107b作为漏电极，使晶体管动作。比如，可对第1扩散区107a及P型阱区102施0V，对第2扩散区107b施加+2V，对栅电极104施加+2V。此时，在第1存储功能体131a中未存储电子的场合下，漏电流易于流动。另一方面，在第1存储功能体131a中存储有电子的场合下，由于在第1存储功能体131a附近难以形成反转层，因而漏电流难以流动。因此，通过检测漏电流，可以读出第1存储功能体131a的存储信息。尤其是，在提供使其进行夹断动作的电压来读出的场合下，对第2存储功能体131a中的电荷存储状态，可以不受131b中有无电荷存储的影响来进行更高精度的判断。
在读出第2存储功能体131b中存储的信息的场合下，将第2扩散区107b作为源电极，将第1扩散区107a作为漏电极，来使晶体管动作。比如，可对第2扩散区107b及P型阱区102施加0V，对第1扩散区107a施加+1.8V，对栅电极104施加+2V。这样，在读出第1存储功能体131a中存储的信息的场合下，通过更替源极/漏极区，可进行第2存储功能体131b中存储信息的读出。
在未由栅电极104覆盖的沟道区(偏置区120)被保留的场合下，在未由栅电极104覆盖的沟道区中，由存储功能体131a、131b中剩余电子的有无，反转层消失或形成，其结果是，可获得较大的磁滞(阈值变化)。但是，偏置区120的幅度过大后，漏电流将大为减少，读出速度将大幅下降。因此，最好按照能获得足够的磁滞及读出速度的原则，来决定偏置区102的幅度。
即使在扩散区107a、107b到达栅电极104端的场合下，即，在扩散区107a、107b与栅电极104重叠的场合下，由写入动作，晶体管的阈值也几乎不变，但源极/漏极端的寄生电阻有较大变化，漏电流大为减少(1位以上)。因此可由漏电流的检测来进行读出，可获得作为存储器的功能。但是，在需要更大的存储磁滞效果的场合下，扩散区107a、107b与栅电极104最好不重叠(存在偏置区120)。
由上述动作方法，每1个晶体管可有选择地进行2位写入及删除。此外，通过将字线WL连接到存储元件的栅电极104，将第1位线BL1连接到第1扩散区107a，将第2位线BL2连接到第2扩散区107b，并配置存储元件，可构成存储单元阵列。
此外在上述动作方法中，通过更替源电极与漏电极，可进行每1个晶体管2位的写入及删除，但也可以固定源电极与漏电极，使其作为1位存储器来动作。该场合下，可将源极/漏极区的一方设为共通固定电压，可使与源极/漏极区连接的位线根数减少一半。
从上述说明可看出，根据上述存储元件，存储功能体相对栅绝缘膜独立来形成，并形成于栅电极的两侧。因此，可进行2位动作。此外，由于各存储功能体由栅电极来分离，因而改写时的干涉可被有效地抑制。此外由于存储功能体被分离，因而可使栅绝缘膜变薄，以抑制短沟道效果。因此存储元件的细微化变得容易。
(实施方式2)
图8是表示本发明实施方式2的存储元件的概略剖面图。
该实施方式2的存储元件中，存储功能体261、262由保持电荷的区域(是存储电荷的区域，也可以是具有保持电荷的功能的膜)和使电荷难以逃逸的区域(可以是具有使电荷难以逃逸的功能的膜)来构成，比如如图8所示，具有ONO结构。即，在氧化硅膜241与氧化硅膜243之间，裹夹氮化硅膜242，来构成存储功能体261、262。这里，氮化硅膜242具有保持电荷的功能。此外氧化硅膜241、243发挥着具有使氮化硅膜中所存储的电荷难以逃逸的功能的膜的作用。
此外保持存储功能体261、262中的电荷的区域(氮化硅膜242)与扩散区212、213分别重叠。这里所谓重叠，意味着在扩散区212、213的至少一部分区域上，存在着保持电荷的区域(氮化硅膜242)的至少一部分。在本实施方式中，在面向扩散区212、213的一侧的端部上方，存在氮化硅膜242的水平部281的前端部。此外211是半导体基片，214是栅绝缘膜，217是栅电极，271是(栅电极与扩散区的)偏置区。上述扩散区212、213之间，即上述半导体基片211的最表面部，成为沟道区272。
以下对基于保持存储功能体261、262中的电荷的区域242(氮化硅膜242)与扩散区212、213重叠的效果作以说明。
图9是图8右侧的存储功能体262外围部的放大图。W1表示栅电极217与扩散区213的偏置量。W2表示栅电极沟道长度方向的切断面中存储功能体262的幅度。这里，由于存储功能体262中氮化硅膜242与栅电极217相离的侧端(氮化硅膜242所具有的水平部281的前端)，与远离栅电极217的一侧的存储功能体262端相一致，因而将存储功能体262的幅度定义为W2。W2-W1是存储功能体262与扩散区213的重叠量。特别重要的是，要满足存储功能体262中氮化硅膜242的部分与扩散区213重叠，即W2＞W1的关系。
此外如图10所示，在存储功能体262中氮化硅膜242a与栅电极相离的侧端与远离栅电极的一侧的存储功能体262端不一致的场合下，可将W2定义为从栅电极端至远离氮化硅膜242a的栅电极217的侧端为止。
图11表示在图9的结构中，在将存储功能体262的幅度W2固定为100nm，并使偏置量W1变化时的漏电流Id。这里，使存储功能体262处于删除状态(存储有空穴)，将扩散区212、213分别作为源电极、漏电极，由装置模拟来求出漏电流。
从图11可看出，W1处于100nm以上后(即，氮化硅膜242与扩散区213不重叠的状态)，漏电流急剧减小。由于漏电流值与读出动作速度几乎成正比例，因而W1超过100nm后，存储器的性能急剧变劣。另一方面，在氮化硅膜242与扩散区213重叠的范围内，漏电流的减小程度趋缓。因此，在批量生产中考虑到离差的场合下，具有保持电荷的功能的膜即氮化硅膜242的至少一部分如果与源极/漏极区不重叠，则事实上将难以获得存储功能。
根据上述的装置模拟结果，将W2固定为100nm，作为设计值，将W1设为60nm及100nm，来制作出存储单元阵列。在W1为60nm的场合下，在设计值中，氮化硅膜与扩散区重叠40nm，在W1为100nm的场合下，设计值中不重叠。对这些存储单元阵列的读出时间进行了测定，其结果与考虑了离差的最差状况相比，在作为设计位将W1设为60nm的场合下，在读出访问时间速度提高100倍。在实用上，读出访问时间最好为每1位100毫微秒以下，但在W1＝W2的情况下，发现无论如何也达不到该条件。此外，在考虑了制造离差的场合下，判明W2-W1＞10nm更好。
在读出存储功能体261中存储的信息中，与实施方式1同样，最好将扩散区212作为源电极，将扩散区213作为漏极区，在接近于沟道区中漏极区的一侧形成夹断点。即，在读出2个存储功能体中一方中所存储的信息时，最好在沟道区内，即在接近于另一方存储功能体的区域内形成夹断点。这样便成为一个不论存储功能体262的存储状况如何，均可灵敏地检测出存储功能体261的存储信息，可进行2位动作的重要因素。
另一方面，在只使2个存储功能体的一方存储信息的场合，或使2个存储功能体均处于同一存储状态来使用的场合下，在读出时也可以不一定形成夹断点。
此外图8中未图示，最好在半导体基片211的表面形成阱区(在N沟道元件的场合下为P型阱)。通过形成阱区，可容易地根据存储器动作(改写动作及读出动作)，将沟道区的杂质浓度调至最佳，同时控制其它电特性(耐压、结电容、短沟道效果)。
从提高存储器的保持特性的现点出发，存储功能体最好包含作为具有保持电荷的功能的电荷保持膜和绝缘膜。在该实施方式中，作为电荷保持膜，采用具有捕集电荷的能级的氮化硅膜242，作为绝缘膜，采用具有防止电荷保持膜中所保持的电荷的散逸的作用的氧化硅膜241、243。存储功能体通过包含电荷保持膜及绝缘膜，可以防止电荷散逸，提高保持特性。此外，与存储功能体只由电荷保持膜构成的场合相比，可适度减小电荷保持膜的体积。通过适度减小电荷保持膜的体积，可限制电荷保持膜内的电荷移动，可抑制存储保持中基于电荷移动的特性变化的发生。
此外存储功能体最好包含与栅绝缘膜表面大致平行配置的电荷保持膜。换言之，存储功能体中电荷保持膜最好被配置为位于离开与栅绝缘膜上面对应的高度相等的距离之处。具体地说，如图12所示，存储功能体262的电荷保持膜242b与栅绝缘膜214表面大致平行。换言之，电荷保持膜942b最好从与栅绝缘膜214表面对应的高度，按均匀的高度来形成。存储功能体262中，具有与栅绝缘膜214表面大致平行的电荷保持膜242b，由此可由电荷保持膜242b中所存储的电荷的多寡，来有效地控制偏置区271中反转层形成的容易性，进而可增大存储效果。通过使电荷保持膜242b与栅绝缘膜214的表面大致平行，即使在偏置量(W1)发生了离差的场合下，也可使存储效果的变化保持到较小，可抑制存储效果的离差。而且，可抑制电荷向电荷保持膜242b上部方向的移动，并可抑制存储保持中基于电荷移动的特性变化的发生。
此外，存储功能体262最好包含使与栅绝缘膜214的表面大致平行的电荷保持膜242b与沟道区(或阱区)相隔的绝缘膜(比如，氧化硅膜244中偏置区271上的部分)。由该绝缘膜，可抑制电荷保持膜中所保持的电荷的散逸，并可获得保持特性良好的存储元件。
在控制电荷保持膜242b的膜厚的同时，将电荷保持膜242b下的绝缘膜(氧化硅膜244中偏置区271上的部分)的膜厚控制到固定不变，由此可将从半导体基片表面至电荷保持膜中存储的电荷为止的距离大致保持到固定不变。即，可以将从半导体基片表面至电荷保持膜中存储的电荷为止的距离，控制到从电荷保持膜242b下的绝缘膜的最小膜厚值至电荷保持膜242b下的绝缘膜的最大膜厚值与电荷保持膜242b的最大膜厚值之和为止的之间。这样，可对由电荷保持膜242b中存储的电荷所发生的电力线的密度进行大致的控制，可使存储元件的存储效果的大小离差达到非常之小。
(实施方式3)
本实施方式中，存储功能体262的电荷保持膜242如图13所示，具有大致均匀的膜厚，同时具有对栅绝缘膜214的表面大致平行的水平部分281，此外，还具有与栅电极217的侧面大致平行的垂直部分282。
在对栅电极217施加了正电压的场合下，存储功能体262中的电力线如箭头283所示，在上述垂直部分与282及水平部分281，2次穿过氮化硅膜242。在对栅电极217施加了负电压时，电力线的方向成为相反侧。这里，氮化硅膜242的比介电率大约为6，氧化硅膜241、243的比介电率大约为4。因此，电荷保持膜与只有水平部分281的场合相比，电力线283方向上的存储功能体262的实际比介电率增大，可进一步减小电力线两端的电位差。即，施加到栅电极217的电压的大部分，被用于增强偏置区271中的电场。
在改写动作时电荷被注入到氮化硅膜242的原因，在于所发生的电荷由偏置区271中的电场而被引入。因此，通过电荷保持膜包含水平部分282，改写动作时被注入到存储功能体262的电荷可增加，改写速度增大。
此外在氧化硅膜243的部分也由氮化硅膜来形成的场合下，即在电荷保持膜对与栅绝缘膜214的表面对应的高度不均匀的场合下，电荷向氮化硅膜上部方向的移动将变得显著，保持特性恶化。
电荷保持膜如能取代氮化硅膜，而由比介电率非常大的氧化铪等高电介体来形成则更好。
此外，存储功能体最好还包含使与栅绝缘膜的表面大致平行的电荷保持膜与沟道区(或阱区)相隔的绝缘膜(氧化硅膜241中偏置区271上的部分)。由该绝缘膜，可抑制电荷保持膜中所存储的电荷的散逸，并可进一步提高保持特性。
存储功能体最好还包含使栅电极与在与栅电极侧面大致平行的方向延伸的电荷保持膜相隔的绝缘膜(与氧化硅膜241中栅电极217相接的部分)。由该绝缘膜，可防止从栅电极向电荷保持膜注入电荷从而使电特性发生变化，可提高存储元件的可靠性。
此外，与实施方式2同样，最好将电荷保持膜242下的绝缘膜(氧化硅膜241中偏置区271上的部分)的膜厚控制为固定不变，并将配置到栅电极侧面上的绝缘膜(与氧化硅膜241中栅电极217相接的部分)的膜厚控制为固定不变。这样，可大致控制由电荷保持膜242中存储的电荷所发生的电力线的密度，同时还可防止电荷泄漏。
(实施方式4)
本实施方式涉及栅电极、存储功能体及源极/漏极区域间距离的最佳化。
如图14所示，A表示沟道长度方向的切断面中的栅电极长，B表示源极/漏极区之间的距离(沟道长)，C表示从一方存储功能体端至另一方存储功能体端为止的距离，即沟道长度方向的切断面中从具有保持一方存储功能体内的电荷的功能的膜端(离开栅电极的一侧)至具有保持另一方存储功能体内的电荷的功能的膜端(离开栅电极的一侧)为止的距离。
首先，最好B＜C。在沟道区中栅电极217之下的部分与源极/漏极区212、213之间存在偏置区271。通过B＜C，由存储功能体261、262(氮化硅膜242)中存储的电荷，在偏置区271的整个区域，反转的容易性可有效地变动。因此存储效果增大，尤其可实现读出动作的高速化。
在栅电极217与源极/漏极区212、213偏置的场合下，即在A＜B成立的场合下，对栅电极施加了电压时的偏置区的反转容易性由存储功能体中存储的电荷量而产生较大变化，在存储效果增大的同时，可减小短沟道效果。但是只要能发现存储效果，则不必一定存在。即使在没有偏置区271的场合下，如果源极/漏极区212、213的杂质浓度很薄，便可在存储功能体261、262(氮化硅膜242)中发现存储效果。
因此，最好A＜B＜C。
(实施方式5)
本实施方式的存储元件如图15所示，除了将实施方式2中的半导体基片设为SOI基片之外，与实施方式2具有实质相同的结构。
该存储元件在半导体基片286上埋入形成氧化膜288，并在它上面形成SOI层。在SOI层内形成扩散区212、213，除此之外的区域成为本体区287。
该存储元件也具有与实施方式2的存储元件同样的作用效果。由于可以显著减小扩散区212、213与本体区287的结电容，因而可实现元件的高速化及低电耗化。
(实施方式6)
本实施方式的存储元件如图16所示，在实施方式2中，除了与N型源极/漏极区212、213的沟道侧邻接，来追加了P型高浓度区291之外，与实施方式2实质上具有相同的结构。
即，提供P型高浓度区291中的P型的杂质(比如硼)浓度，比提供区域292中的P型的杂质浓度高。P型高浓度区291中的P型杂质浓度达到比如5×1017～1×1019cm-3左右是适当的。区域292的P型杂质浓度可达到比如5×1016～1×1018cm-3。
这样，通过设置P型高浓度区291，扩散区212、213与半导体基片211的结在存储功能体261、262之下将变得急陡。因此，在写入及删除动作时便易于发生热载流子，可使写入动作及删除动作的电压降低，或者可高速进行写入动作及删除动作。此外由于区域292的杂质浓度比较薄，因而存储器处于删除状态时的阈值降低，漏电流增大。因此读出速度提高。这样，便可获得一种改写电压低或改写速度高，而且读出速度高的存储元件。
图16中，在源极/漏极区附近，即在存储功能体之下(即，不是栅电极之下的位置)，设置P型高浓度区291，这样，晶体管整体的阈值将显著上升。该上升程度显著大于P型高浓度区291处于栅电极917之下的场合。在存储功能体中存储有写入电荷(在N沟道型晶体管的场合下为电子)的场合下，该差更大。另一方面，在存储功能体中存储有足够的删除电荷(在N沟道型晶体管的场合下为空穴)的场合下，晶体管整体的阈值将降低至由栅电极之下的沟道区(区域292)的杂质浓度来决定的阈值为止。即，删除时的阈值不取决于P型高浓度区291的杂质浓度，而写入时的阈值却受到非常大的影响。因此，通过将P型高浓度区291配置到存储功能体之下，即源极/漏极区附近，则只有写入时的阈值发生极大的变动，可以显著增大存储效果(写入时与删除时的阈值之差)。
(实施方式7)
本实施方式的存储元件如图17所示，除了实施方式2中，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)薄之外，与实施方式2实质上具有相同的结构。
根据存储器改写动作时的耐压要求，栅绝缘膜214的厚度T2有下限值。但绝缘膜的厚度T1与耐压要求无关，可比T2薄。
在本实施方式的存储元件中，上述针对T1的设计自由度之所以高，是基于以下理由。即在本实施方式的存储元件中，使电荷保持膜与沟道区或阱区相隔的绝缘膜不由栅电极与沟道区或阱区来裹夹。因此，使电荷保持膜与沟道区或阱区相隔的绝缘膜中，在栅电极与沟道区或阱区之间动作的高电场不直接起作用，而是从栅电极向横向扩展的较弱的电场起作用。因此，可与针对栅绝缘膜的耐压要求无关，来使T1比T2薄。另一方面，在比如快速存储器中代表性的EEPROM中，由于使浮置栅与沟道区或阱区相隔的绝缘膜由栅电极(控制栅)与沟道区或阱区来裹夹，因而来自栅电极的高电场直接产生作用。因此在EEPROM中，使浮置栅与沟道区或阱区相隔的绝缘膜的厚度被限制，存储元件的功能的最佳化受到阻碍。从以上可知，本实施方式的存储元件中，使电荷保持膜与沟道区或阱区相隔的绝缘膜不由栅电极与沟道区或阱区来裹夹，这一点是提高T1的自由度的本质性理由。
通过使上述T1变薄，向存储功能体的电荷注入变得容易，可降低写入动作及删除动作的电压，或者可高速进行写入动作及删除动作，此外由于在氮化硅膜242中存储了电荷时，沟道区或阱区中所感应出的电荷量增加，因而可增大存储效果。
不过，存储功能体中的电力线还存在着如图13的箭头284所示的不从氮化硅膜242中通过的短电力线。由于在这种短电力线上电场强度较大，因而沿着该电力线的电场在改写动作时具有大作用。通过使T1变薄，氮化硅膜242向图的下侧移动，箭头283所示的电力线将穿过氮化硅膜。因此，沿着电力线284的存储功能体中的实际比介电率将增大，可使电力线两端的电位差进一步缩小。因此施加到栅电极217的电压中的大部分，将被用于增强偏置区中的电场，写入动作及删除动作可达到高速。
由以上可知，通过设置为T1＜T2，可不降低存储器的耐压性能，而使写入动作及删除动作的电压降低，使写入动作及删除动作达到高速，进一步增大存储效果。
绝缘膜的厚度T1为0.8nm以上更好，该值是基于制造工艺的均匀性及膜质可维持稳定的水准、而且保持特性不极端劣化的极限。
具体地说，在根据设计规则，要求高耐压的液晶驱动器LSI等的场合下，为驱动液晶面板TFT，最大需要15～18V的电压。因此，不能使栅氧化膜实现薄膜化。在上述液晶驱动器LSI中作为图像调整用而混载本发明的非易失性存储器的场合下，在本发明的存储元件中可独立于栅绝缘膜厚，将使电荷保持膜(氮化硅膜242)与沟道区或阱区相隔的绝缘膜的厚度设计到最佳。比如，对于栅电极长(字线幅度)为250nm的存储元件，可按T1＝20nm，T2＝10nm来个别设定，可实现一种写入效率良好的存储元件。(即使T1厚于普通的逻辑晶体管也不发生短沟道效果的理由在于：源极/漏极区对栅电极偏置)。
(实施方式8)
本实施方式的存储元件如图18所示，除了实施方式2中，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)厚之外，与实施方式2实质上具有相同的结构。
根据防止元件短沟道效果的要求，栅绝缘膜214的厚度T2有上限值。但绝缘膜的厚度T1与防止短沟道效果的要求无关，可比T2厚。即，由于在推行细微化定标时(在进行栅绝缘膜的薄膜化时)，可独立于栅绝缘膜厚，将使电荷保持膜(氮化硅膜242)与沟道区或阱区相隔的绝缘膜的厚度设计到最佳，因而具有存储功能体不妨碍定标的效果。
在本实施方式的存储元件中，上述针对T1的设计自由度高的理由在于：如上所述，使电荷保持膜与沟道区或阱区相隔的绝缘膜不由栅电极与沟道区或阱区来裹夹。因此，与针对栅绝缘膜的防止短沟道效果的要求无关，可使T1比T2厚。
通过增厚上述T1，可防止存储功能体中所存储的电荷发生散逸，可改善存储器的保持特性。
因此，通过设置为T1＞T2，可不使存储器的短沟道效果恶化来改善保持特性。
考虑到改写速度的降低，绝缘膜的厚度T1最好为20nm以下。
具体地说，以快速存储器为代表的传统的非易失性存储器中，选择栅电极构成写入删除栅电极，与上述写入删除栅电极对应的栅绝缘膜(内含浮置栅)兼作电荷存储膜。因此，由于细微化(为抑制短沟道效果，必须实现薄膜化)的要求与确保可靠性(为抑制保持电荷泄漏，使浮置栅与沟道区或阱区隔离的绝缘膜的厚度为7nm以下时，不能实现薄膜化)的要求相反，因而难以实现细微化。实际上，根据ITRS(International Technology Roadmap for Semiconductor)，物理栅长的细微化在0.2微米以下达不到目的。本发明的存储元件中，通过如上所述对T1与T2进行个别设计，可实现细微化。比如在本发明中，对于栅电极长(字线幅度)为45nm的存储元件，按T2＝4nm，T1＝7nm来进行个别设定，便实现了不发生短沟道效果的存储元件。即使将T2设定为厚于普通的逻辑晶体管也不发生短沟道效果的理由是：源极/漏极区对栅电极偏置。此外，由于在本发明的存储元件中，源极/漏极区对栅电极偏置，因而与普通的逻辑晶体管相比，更易于实现细微化。
综上所述，由于在存储功能体的上部不存在用于辅助写入及删除的电极，因而在使电荷保持膜与沟道区或阱区隔离的绝缘膜中，在辅助写入及删除的电极与沟道区或阱区之间动作的高电场不直接作用，而只有从栅电极向横向扩展的较弱的电场起作用。因此，对同一加工世代，可实现保持逻辑晶体管的栅长及相同程度以上细微化了的栅长的存储元件。
(实施方式9)
本实施方式涉及在进行了存储元件的改写时的电特性变化。
图19是N沟道型存储元件的存储功能体中电荷量变化时，漏电流(Id)对栅电压(Vg)的特性(实测值)。实线表示删除状态的特性，虚线表示写入状态的特性。从图19可看出，在从删除状态进行了写入动作的场合下，不仅单纯阈值上升，而且主要在亚阈值区，曲线的斜率显著降低。因此，即使在栅电压(Vg)较高的区域，删除状态与写入状态下的漏电流比也增大。比如，即使Vg＝2.5V，电流比也可保持2位以上。该特性与快速存储器的场合(图37)有极大的不同。
这种特性的出现，是一种由于栅电极与扩散区偏置，栅电场难以波及到偏置区而引起的特有现象。当存储元件处于写入状态时，即使对栅电极施加正电压，在存储功能体之下的偏置区，反转层也将处于极难以出现的状态。这成为在写入状态下，亚阈值区内的Id-Vg曲线的斜率变小的原因。另一方面，当存储元件处于删除状态时，在偏置区中感应出高密度的电子。而且在对栅电极施加0V时(即当处于截止状态时)，在栅电极之下的沟道中不感应电子(因此截止电流减小)。这成为在删除状态下，亚阈值区内的Id-Vg曲线的斜率增大，而且即使在阈值以上的区域电流的增加率(电导)也增大的原因。
由上可知，构成本发明的半导体存储元件的存储元件可特别增大写入时与删除时的漏电流比。
(实施方式10)
本实施方式是一种配置上述存储元件来构成的半导体存储装置(存储单元阵列)。
图20是实施方式10的存储单元阵列的概略平面图，图21是图20中截面线21-21的概略剖面图，图22是图20中截面线22-22的概略剖面图。但在图20中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图20～22表示一种3列×3列的存储单元阵列，但行数及列数是任意的。此外本发明的第1方向相当于行方向，第2方向相当于列方向。以下对第1及第2方向均相同。
在半导体基片1101上，形成有P型阱区1102。在上述P型阱区1102的表面部分，形成有元件分离区1108。半导体基片表面上未形成元件分离区1108的区域成为一种有源区。在半导体基片上配置有有源区。字线WL1、WL2、WL3(1104)在纸面横向上延伸，相对纸面纵向排列形成。在各有源区上，字线WL1、WL2、WL3隔着栅绝缘膜1103来通过，在各字线的两侧(有源区，而且未由字线覆盖的区域)形成有扩散区1107。字线(栅电极)与形成于字线两侧的2个扩散区(源极区或漏极区)1107构成1个场效应晶体管。在上述字线WL1、WL2、WL3(1104)的侧壁及上面，形成有氮化硅膜1109。上述氮化硅膜1109中，位于字线两侧侧壁的部分成为存储功能体1105a、1105b。形成于字线两侧的2个扩散区1107中的一方与第1位线BL11、BL12、BL13的任意一个连接，另一方与第2位线BL21、BL22、BL23的任意一个连接。在本实施方式中，第1位线由第1层金属配线1132来构成，第2位线由第2层金属配线1134来构成，但配线方法不限于此。
图21及图22中，1131是接触孔(用于连接活化层或字线与第1层金属配线的孔)，1133是通路孔(用于连接第1层金属配线与第2层金属配线的孔)。
图23表示上述存储单元阵列的电路图。为了简便，存储元件用表示普通场效应晶体管的符号来表现。存储元件Mij(i＝1，2，3，j＝1，2，3)中，栅电极与字线WLi(i＝1，2，3)连接，扩散区的一方与第1位线BL1j(j＝1，2，3)连接，扩散区的另一方与第2位线BL2j(j＝1，2，3)连接。
上述存储单元阵列的动作可通过特定的字线及第1位线与第2位线，将上述存储元件的动作方法所必需的电压提供给所希望的存储单元。比如，在向存储元件M11的存储功能体的一方进行写入的场合下，比如可向字线WL1提供+5V，向第1位线BL11提供+5V，向第2位线BL21提供0V。在向存储元件M11的存储功能体的另一方进行写入的场合下，比如可向字线WL1提供+5V，向第1位线BL11提供0V，向第2位线BL21提供+5V。此时，可向其它的非选择字线及非选择位线提供比如0V。
从上述说明可看出，本实施方式的存储单元阵列配置上述存储元件来构成。如上所述，上述存储元件中，1个元件可进行2位存储，可实现栅绝缘膜的薄膜化，因而可容易地实现细微化。因此，配置上述存储元件来构成的本实施方式的存储单元阵列也可容易地实现细微化，制造成本可降低。
如上所述，形成上述存储元件的工艺与通常的CMOS工艺很接近，与传统的EBPROM等具有浮置栅的非易失性存储器相比，可非常简单地制造。因此，本实施方式的存储单元阵列易于制造，也易于与逻辑电路混载。
本实施方式中采用的存储元件最好如实施方式2的记载所示，保持存储功能体261、262中的电荷的区域(氮化硅膜242)与扩散区212、213分别重叠。如将这种存储元件用于本实施方式的半导体存储装置，则半导体存储装置的读出速度可达到足够高。
本实施方式中采用的存储元件最好如实施方式2的记载所示，上述存储功能体包含与栅绝缘膜表面大致平行配置的电荷保持膜。如将这种存储元件用于本实施方式的半导体存储装置，则可减小存储元件存储效果的离差，因而可抑制半导体存储装置的读出电流离差。此外，由于可以减小存储保持中存储元件的特性变化，因而半导体存储装置的存储保持特性得到提高。
本实施方式中所用的存储元件最好如实施方式3的记载所示，存储功能体包含电荷保持膜，该电荷保持膜具有与栅绝缘膜表面大致平行的延伸部分、以及与栅电极侧面大致平行来延伸的部分。如将这种存储元件用于本实施方式的半导体存储装置，则存储元件的改写速度可增大，因而可高速进行半导体存储装置的改写动作。
本实施方式中所用的存储元件最好采用实施方式7的存储元件。即，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)最好比栅绝缘膜的厚度(T2)薄，并为0.8nm以上。如将这种存储元件用于本实施方式的半导体存储装置，则可降低写入动作及删除动作的电压，或者可高速进行写入动作及删除动作。此外，由于存储元件的存储效果增大，因而可使半导体存储装置的读出速度达到高速。
本实施方式中所用的存储元件最好采用实施方式8的存储元件。即，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)最好比栅绝缘膜的厚度(T2)厚，并为20nm以下。如将这种存储元件用于本实施方式的半导体存储装置，则可不使存储元件的短沟道效果恶化来改善保持特性，因而即使半导体存储装置高度集成，也可以获得足够的存储保持特性。
本实施方式中所用的存储元件最好如比如实施方式2(图8)所示，具备具有氮化硅膜由氧化硅膜来裹夹的结构的存储功能体。如将这种存储元件用于本实施方式的半导体存储装置，则可提高半导体存储装置的动作速度，使可靠性提高。
本实施方式中所用的存储元件最好采用上文已述的最佳方式的存储元件。这样可使半导体存储装置的性能达到最佳。
(实施方式11)
利用图24及图25，对本发明的实施方式11作以说明。图24是实施方式11的半导体存储装置(存储单元阵列)的概略平面图，图25是图24中截面线25-25的概略剖面图。但在图24中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图24及图25表示一种3列×3列的存储单元阵列，但行数及列数是任意的。图24及图25中，对具有与图20及图21所示的部分相同的功能的部分附加同一参照号。
本实施方式的存储单元阵列与实施方式10的存储单元阵列的不同之处在于：相邻的存储元件(与纸面的纵向排列的存储元件)共有扩散区。这样，通过共有扩散区，扩散区自身的面积可减小，而且不需要基于用于分离扩散区自身的元件分离区的裕度，因而可大幅缩小存储元件的面积。
即使由相邻的存储元件来共有扩散区，也可由与实施方式1中所述的动作方法同样的方法，来向所希望的存储元件提供用于进行所希望的动作的电压。本实施方式的存储单元阵列的电路图与图23相同。
根据本实施方式的存储单元阵列，与实施方式10的存储单元阵列相比，字线之间的节距减小，因而可大幅缩小单元面积，进一步削减制造成本。
(实施方式12)
利用图26～29，对本发明的实施方式12作以说明。图26是实施方式12的存储单元阵列的概略平面图，图27是图26中截面线27-27的概略剖面图。图28是该存储单元阵列的电路图。图29是表示该存储单元阵列的第1层金属配线的配置的附图。但在图26中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图26～29表示一种3列×3列的存储单元阵列，但行数及列数是任意的。图29中，为明确针对第1层金属配线的下层部的位置关系，还描绘了元件分离区1108。在图26～29中，对具有与图20～25所示的部分相同的功能的部分附加同一参照号。
本实施方式的存储单元阵列与实施方式11的存储单元阵列的不同之处在于：将第1位线与第2位线的对，作为1个位线来共通化。即，如果使图24中的第2位线BL21与第1位线BL12、第2位线BL22与第1位线BL13分别共通化，来作为1个位线BL2、BL 3，则将成为图26的存储单元阵列。
即，在选择了相邻2个上述位线1134、1134时，在这2个位线1134、1134之间，特定1个上述有源区1107。属于上述被特定的有源区1107的扩散区，与上述位线的一方1134及另一方1134交互地连接。由于属于上述被特定的有源区1107的扩散区每隔1个便成为源极区或漏极区，因而也可以表现为：上述所选择的2个位线的一方1134与属于上述被特定的有源区1107的上述源极/漏极区的一方连接，上述所选择的2个位线的另一方1134与属于上述被特定的有源区1107的上述源极/漏极区的另一方连接。
这样，通过使第1位线与第2位线成为共通的线，可减少配线(位线)的个数。因此，可更大幅地缩小存储元件的面积，以削减制造成本。
接下来，对该单元阵列的动作作以说明。
首先参照图28，对读出方法作以说明。图28中，为了简便，存储器阵列所包含的存储元件用表示普通的场效应晶体管的符号来表现。由上述存储元件组成的存储单元Mij(i＝1，2，3，j＝1，2，3)中，栅电极与字线WLi(i＝1，2，3)连接，2个源极/漏极扩散区的一方与位线BLj(j＝1，2，3)连接，该源极/漏极扩散区的另一方与位线BLj+1(j＝1，2，3)连接。此外上述存储单元Mij分别包含2个存储功能体M1、M2(1105a、1105b)。
这里，假设读出存储元件M22的位线BL2侧的存储功能体(M1)的存储信息。首先，对位线BL1及BL2预充电至逻辑电平L，对BL3及BL4预充电至逻辑电平H。预充电结束后，使字线WL2达到逻辑电平H。在使字线WL2达到逻辑电平H的瞬间，存储元件M22及M23成为导通状态。此时，在存储元件M22的源极·漏极之间有高电压(逻辑电平H-逻辑电平L)，电流流通，但电流量由存储功能体M1的状态来变化。因此，通过检测流经位线BL2或BL 3的电流量，或监视位线BL2或BL3的电位变化，可以获知存储功能体M1的状态。
在上述动作中，在未将位线BL1预充电至逻辑电平L的场合下，在字线WL2达到逻辑电平H的瞬间，存储元件M21成为导通状态，从位线BL1向位线BL2流动电流。这种电流对所选择的存储元件M22中流通的电流的检测产生阻碍。因此，位线BL1最好预充电至与位线BL2相同的逻辑电平L。同样，位线BL4最好预充电至与位线BL3相同的逻辑电平H。
此外在调出存储元件M22的位线BL3侧的存储功能体(M2)的存储信息的场合下，将位线BL1及BL2预充电至逻辑电平H，将BL 3及BL4预充电至逻辑电平L。预充电结束后，可使字线WL2处于逻辑电平H。
表1表示本实施方式的存储单元阵列的写入、读出、删除各动作中具体的电压一例。Lbw、Hbw、Lww、Hww分别是写入时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbr、Hbr、Lwr、Hwr分别是读出时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbe1、Lbe2、Hbe、Lwe、Hwe分别是删除时位线的低电平电位1、位线的低电平电位2、位线的高电平电位、字线的低电平电位、字线的高电平电位。其任意一个均在括号内表示具体的电压一例。
表1所记载的删除方法采用了上述第2删除方法。其中，在删除时在P型阱区施加Lbe2(表1中为+0.8V)。在删除存储元件M22的存储功能体M1的场合下，由施加到P型阱区及位线BL3的顺向电压所注入的电子成为触发器，从而进行删除。虽然向位线BL1提供Lbe2，但这用于防止误删除存储元件M21。
【表1】
| 动作 | BL1 | BL2 | BL3 | BL4 | WL1 | WL2 | WL3 |
| 写入(M1) | Hbw(+5V)或开路 | Hbw(+5V) | Lbw(0V) | Lbw(0V)或开路 | Lww(0V) | Hww(+5V) | Lww(0V) |
| 写入(M2) | Lbw(0V)或开路 | Lbw(0V) | Hbw(+5V) | Hbw(+5V)或开路 | Lww(0V) | Hww(+5V) | Lww(0V) |
| 读出(M1) | Lbr(0V) | Lbr(0V) | Hbr(+2V) | Hbr(+2V) | Lwr(0V) | Hwr(+2V) | Lwr(0V) |
| 读出(M2) | Hbr(+2V) | Hbr(+2V) | Lbr(0V) | Lbr(0V) | Lwr(0V) | Hwr(+2V) | Lwr(0V) |
| 删除(M1) | Lbe2(+0.8V) | Hbe(+5V) | Lbe1(0V) | Lbe1(0V)或开路 | Lwe(0V) | LWe(-4V) | Hwe(0V) |
| 删除(M2) | Lbe1(0V)或开路 | Lbe1(0V) | Hbe(+5V) | Lbe2(+0.8V) | Lwe(0V) | LWe(-4V) | Hwe(0V) |
从表1可看出，本实施方式的存储单元阵列可进行随机访问(每1位的读出及改写动作)。因此，与必须一揽子删除的装置相比，可提高访问效率。由于无需存储器状态的暂时存储、一揽子删除、写入等序列，因而具有可简化控制电路的效果。
根据上述读出动作，在将某存储单元的2位存储连续读出的场合(比如，连续读出存储元件M22的存储功能体M1、M2等)，必须使附近位线的电位完全反转(在上例中使位线BL1～BL4的电位完全反转)，因而效率不佳。为此如后所述，最好通过采取配置地址解码器电路等，使用于左右存储功能体的访问的地址相分离等对策，来回避连续交互读出的状态。
(实施方式13)
利用图30～32，对本发明的实施方式13作以说明。图30是成为实施方式13的存储单元阵列的概略平面图，图31是图30中截面线31-31的概略剖面图。图32是说明该存储单元阵列的第1层金属配线的配置的附图。但在图30中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图30～32表示一种3列×3列的存储单元阵列，但行数及列数是任意的。图32中，为明确针对第1层金属配线的下层部的位置关系，还描绘了元件分离区1108。在图30～32中，对具有与图20～29所示的部分相同的功能的部分，附加同一参照号。
本实施方式的存储单元阵列与实施方式12的存储单元阵列的不同点是扩散区与位线的连接图形，以下作以说明。
这里，选择邻接的3个位线(比如BL1、BL2、BL3)，按排列顺序设为位线1(BL1)、位线2(BL2)、位线3(BL3)。位线1相当于本发明的第1位线，位线2相当于本发明的第2位线，位线3相当于本发明的第3位线。
此时，将在上述位线1(BL1)与位线2(BL2)之间存在的有源区设为有源区1(A1)。同样，将在位线2(BL2)与位线3(BL3)之间存在的有源区设为有源区2(A2)。此时，上述位线2(BL2)与属于上述有源区1(A1)及有源区2(A2)的上述源极/漏极区的一方连接。上述位线1(BL1)与属于上述有源区1(A1)的上述源极/漏极区的另一方连接。上述位线3(BL3)与属于上述有源区2(A2)的上述源极/漏极区的另一方连接。即，上述有源区1相当于本发明的第1有源区，上述有源区2相当于本发明的第2有源区。
此外，在选择了邻接的2个上述字线(比如WL1、WL2)时，属于上述有源区1(A1)并由上述2个字线来裹夹的扩散区、与属于上述有源区2(A2)并由上述2个字线来裹夹的扩散区共同与位线2(BL2)连接，或者分别与位线1(BL1)及位线3(BL3)连接。换言之，如果属于上述有源区1(A1)并由上述所选择的2个字线(WL1及WL2)来裹夹的扩散区是上述源极/漏极区的一方，则属于上述有源区2(A2)并由上述所选择的2个字线来裹夹的上述扩散区也成为上述源极/漏极区的一方。
对图32与图29进行比较可看出，根据本实施方式的存储单元阵列，即使缩小纸面横向的节距，也可以增大第1层金属配线1132之间的裕度。这是因为将扩散区与位线的连接图形设置成上述形式，因而第1层金属配线1132的一部分被合并，其数量减少。在图29及图32的示例中，图29中，第1层金属配线1132存在12个，但在图32中减少到8个。因此，可以更大幅度地缩小存储元件的面积，削减制造成本。
本实施方式的存储单元阵列的电路图与图28相同。因此，动作方法也可以与实施方式12的存储单元阵列相同。
(实施方式14)
利用图33及图34，对本发明的实施方式14作以说明。本实施方式的半导体存储装置包含上述实施方式1或上述实施方式2的存储单元阵列及逻辑电路部，由1个芯片来构成。
图33是对构成存储单元阵列的存储元件13与构成逻辑电路部的开关元件14的概略剖面图进行排列比较的附图。这里，对已出现过的符号省略说明。存储元件13与开关元件14在结构上的唯一不同在于：在开关元件14中，扩散区1207a、1207b到达栅端。即，开关元件14没有偏置区1120。扩散区1207a、1207b具有比如LDD(Light DopedDrain)结构。此外开关元件14的侧壁隔片1205具有与存储元件13的存储功能体1105a、1105b完全相同的结构。
用于形成存储元件13的序列，与普通的标准逻辑(逻辑)晶体管形成工艺的亲和性非常高。如上所述，构成逻辑电路部的开关元件14具有与存储元件13的结构相近的结构。上述开关元件14与上述存储元件13的相异点在于：在开关元件14中，不将侧壁隔片1205作为存储功能体来使用、以及开关元件14具有LDD区。氧化硅膜1111、1112与氮化硅膜1113的膜厚构成比可以选择为使存储元件13进行适当的动作。即使上述开关元件14的侧壁隔片的膜结构与存储元件13的结构相同，只要侧壁隔片幅度(即氧化硅膜1111、1112与氮化硅膜1113的总膜厚)适当，而且使其在不引发改写动作的电压范围内动作，便不会损害晶体管性能。
有关图33的参照号，1107a及1107b是作为源极/漏极扩散区的一例的扩散区，1121是栅电极下区。
由上述说明可知，为使构成上述逻辑电路部的开关元件14与构成上述存储单元阵列的存储元件13混载，有必要只在开关元件14中形成LDD结构。为形成LDD结构，可在形成了上述栅电极后，即在形成上述存储功能体(侧壁隔片)之前，进行用于LDD形成的杂质注入。因此，在进行用于上述LDD形成的杂质注入时，只有上述存储元件13由光致抗蚀膜来屏蔽，仅由此便可容易地混载存储元件13及构成上述逻辑电路部的开关元件14。此外，如果由开关元件14来构成SRAM(静态随机访问存储器)，则可容易地混载非易失性存储器、逻辑电路、SRAM。
此外，开关元件14不必一定具有LDD结构，存储元件13也未必不一定具有LDD结构。然而最好开关元件14具有LDD结构，而存储元件13不一定具有LDD结构。这样，可在增大开关元件14的驱动电流的同时，增大存储元件13的存储效果。因此由开关元件14构成的上述逻辑电路部可高速动作，而通过由存储元件13构成的存储单元阵列，则可获得良好的存储特性。
图34是本实施方式的半导体存储装置的结构图。半导体存储装置15包含由存储元件13构成的存储单元阵列1301。半导体存储装置15还包含分别由开关元件14构成的用于特定访问对象的存储单元的列地址缓冲器1302、行地址缓冲器303、列地址解码器1304、行地址解码器1305、传感放大器1306、控制上述各部的控制电路1307、MPU(微处理器单元)1308。
通过将后文中说明的实施方式21或实施方式22的存储单元阵列以及逻辑电路部混载到1个芯片上，可以搭载大容量的非易失性存储器，以容易的制造方式来提供低成本的LSI芯片。
不过，在设计上述的半导体存储装置时，如果考虑读出动作的效率，则如上所述，连续读出某存储单元的2位存储的效率会变劣。其原因是，如果如上所述连续读出存储单元的2位信息，则有必要使读出电流的方向处于反向(交换源极与漏极)，而且必须使附近位线的电位全部反转。因此，某存储单元中存储的2位地址最好互相隔离。比如，可以将属于同一字线而且互相邻接的存储单元的存储位的一方设为连续的地址，同一存储单元内存储位的一方与另一方的地址相隔离。
(实施方式15)
本实施方式表示采用了实施方式10～13的存储单元阵列的便携电子设备一例。图35是本实施方式的便携电子设备的框图。便携电子设备14由中央运算装置1401、存储部1402、电源1403、输入输出部1404、图像输出部1405来构成。存储部1402包含实施方式10～13的存储单元阵列。
作为存储部1402的功能，除了主存储器的功能之外，还可具有作为可改写的固件存储装置(存储硬件的基本序列等)的功能、以及作为存储系统的设定的存储装置的功能。该存储部1402最好特别作为便携电话、电子手册等便携设备、游戏机的存储装置来使用。
上述存储部1402由于由实施方式10～13的存储单元阵列来构成，因而可易于实现高集成化，可削减便携电子设备的制造成本。此外由于可容易地将中央运算装置1401等与存储部1402混载到1个芯片上，因而可进一步削减制造成本。此外，上述存储部1402也可以由实施方式14的半导体装置的存储单元阵列来构成。本发明的便携电子设备通过搭载本发明的半导体装置，可进一步削减部件个数，进一步降低制造成本。
(实施方式16)
在本实施方式中，对配置存储元件来构成的半导体存储装置(存储单元阵列)作以说明。
图36是实施方式16的存储单元阵列的概略平面图，图37是从图36的37-37线看去的概略剖面图，图38是从图36的38-38线看去的概略剖面图。但在图36中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图36～图38表示一种3列×3列的存储单元阵列，但行数及列数是任意的。
根据上述存储单元阵列，如图37所示，半导体基片5101具有p型阱区5102。该p型阱区5102的表面如图36所示，被区分为元件分离区5108、以及配置成矩阵状的多个有源区5110。在上述有源区5110中，分别形成作为存储元件一例的存储元件。在上述半导体基片5101上，作为存储元件的栅电极来起作用的字线5104(WL1、WL2、WL3)在图36的纸面横向延伸，并相对图36的纸面纵向排列来形成。
如图37所示，在上述字线5104(WL1、WL2、WL3)的侧面及上面，形成氮化硅膜5109。即，上述字线5104的侧面及上面由氮化硅膜5109来覆盖。上述氮化硅膜5109中存在于字线5104的两侧壁的部分，成为存储功能体5105a、5105b。在上述字线5104与各有源区5110之间，形成有栅绝缘膜5103。该栅绝缘膜5103之下的区域成为存储元件的沟道区5111，在沟道区5111的两侧，形成有源极/漏极扩散区5107。这样如图36所示，同一列的源极/漏极扩散区5107与位线5132(BL1，BL2，BL3，BL4)共通电连接。关于该位线5132中相邻的2个位线5132(比如BL1，BL2)，一方位线5132(BL1)与同一列的源极/漏极扩散区5107的一方电连接，而另一方的位线5132(BL2)与同一列的源极/漏极扩散区5107的另一方电连接。此外上述位线5132(BL1，BL2，BL3，BL4)与源极/漏极扩散区5107通过触点5131(参照图37)来电连接。
上述触点5131通过在接触孔(连接源极/漏极扩散区5107与第1层金属配线的孔)内填满导电性材料来形成。为能连接源极/漏极扩散区5107与第1层金属配线，上述接触孔有必要足够大，同时有必要延长连接源极/漏极扩散区5107与第1层金属配线的方向上的长度。因此，使上述接触孔的形状成为椭圆柱形状。即在图36中，在比如由实线的四个角围成的部分C的内侧，形成椭圆柱形状触点5131。此外图36未图示，上述椭圆柱形状触点5131在平面上，形成为与后述实施方式19中图48所示的触点4131大致相同的形状。此外在上述部分C以外的部分也形成椭圆柱形状触点5131。
这样，通过采用椭圆柱形状触点5131，可像比如图36所示的存储单元阵列那样，使扩散区与金属配线(位线)在图面水平方向大距离错开来配置(图36所示的存储单元阵列中，在元件分离区5108上配置金属配线。)因此，各金属配线可不重叠，以适当的间隔来配置。
此外与不采用椭圆柱形状触点，而将金属配线引导到扩散区之上的场合相比，可较大地保持金属配线之间的距离。因此，可在所容许的范围内缩小金属配线之间的距离，以缩小存储单元阵列的面积。
此外如图38所示，上述位线5132在元件分离区5108的上方形成。这样，在上述位线5132与氮化硅膜5109之间便存在层间绝缘膜5141。
图39表示上述存储单元阵列的电路图。图39中，为了简化，上述存储器阵列所包含的存储元件用表示普通场效应晶体管的符号来表现。由上述存储元件组成的存储单元Mij(i＝1，2，3，j＝1，2，3)中，栅电极与字线WLi(i＝1，2，3)连接，2个源极/漏极扩散区5107的一方与位线BLj(j＝1，2，3)连接，该源极/漏极扩散区5107的另一方与位线BLj+1(j＝1，2，3)连接。此外上述存储单元Mij分别包含2个存储功能体m1、m2(5105a、5105b)。
为使上述存储单元阵列动作，可以通过特定的字线WLi、位线BLj以及位线BLj+1，将存储单元Mij的动作方法所必需的电压提供到所希望的存储单元。比如，在向存储单元M11的存储功能体m1、m2的一方进行写入的场合下，可向字线WL1提供+5V，向位线BL1提供+5V，向位线BL2提供0V。在向存储单元M11的存储功能体m1、m2的另一方进行写入的场合下，可向字线WL1提供+5V，向位线BL1提供0V，向位线BL2提供+5V。此时，可向其它的非选择字线及非选择位线提供比如0V。
此外，有关构成上述存储单元Mij的存储元件的动作方法，在其它的实施方式中详述。
从上述说明可知，本实施方式的存储单元阵列具有配置成矩阵状的存储单元Mij。1个该存储单元Mij可进行2位的存储，可实现栅绝缘膜5103的薄膜化。因此，上述存储单元Mij易于实现细微化，因而可易于使存储单元阵列小型化，同时制造成本也可削减。
如上所述，形成上述存储元件的工艺与普通的CMOS(互补型金属氧化膜半导体)工艺非常接近，与传统的EEPROM(ElectricallyErasable Programmable ROM：电可擦只读存储器)等具有浮置栅的非易失性存储器相比，可极简单地制造。因此，本发明的存储单元阵列的制造更为容易，也易于对存储单元阵列混载逻辑电路。
上述实施方式中采用的存储元件中，栅电极(字线5104)的侧面及上面由氮化硅膜5109来覆盖，但也可以利用氮化硅膜来只覆盖栅电极(字线5104)的侧面。
也可以取代上述氮化硅膜5109，而形成具有保持电荷或极化的功能的存储功能体。上述存储功能体在有源区上在字线的两侧形成。对这种存储功能体，在上述实施方式2中有记述。
上述存储功能体可以由比如保持电荷的氮化硅膜、以及裹夹该氮化硅膜的氧化硅膜来构成。在该场合下，上述氮化硅膜最好对源极/漏极扩散区分别重叠。如将包含这种存储功能体的存储元件用于本实施方式的半导体存储装置，可使半导体存储装置的读出速度达到足够高。
上述存储功能体最好包含对栅绝缘膜表面大致平行配置的电荷保持膜。如将包含这种存储功能体的存储元件用于本实施方式的半导体存储装置，则可缩小存储元件的存储效果离差，因而可抑制半导体存储装置的读出电流离差。此外，由于可减小存储保持中存储元件的特性变化，因而可提高半导体存储装置的存储保持特性。
上述存储功能体所包含的电荷保持膜最好具有含有与栅绝缘膜表面大致平行的表面的部分，而且具有与栅电极侧面大致平行延伸的部分。如将这种存储功能体用于本实施方式的半导体存储装置，则可增大存储元件的改写速度，因而可高速地进行半导体存储装置的改写动作。
在上述电荷保持膜与沟道区或阱区之间，在绝缘膜中形成了绝缘膜的场合下，该绝缘膜的膜厚最好比栅绝缘膜的厚度薄，而且为0.8nm以上。如将包含这种绝缘膜的存储元件用于本实施方式的半导体存储装置，可使写入动作及删除动作的电压降低，或者可高速进行写入动作及删除动作。此外，由于存储元件的存储效果增大，因而可使半导体存储装置的读出速度达到高速。
在上述电荷保持膜与沟道区或阱区之间，在绝缘膜中形成了绝缘膜的场合下，该绝缘膜的膜厚最好比栅绝缘膜的厚度厚，而且为20nm以下。如将包含这种绝缘膜的存储元件用于本实施方式的半导体存储装置，可不使存储元件的短沟道效果恶化来改善保持特性，因而即使半导体存储装置高集成化，也可获得足够的存储保持性能。
本实施方式的存储元件最好具有2个由氮化硅膜、以及裹夹该氮化硅膜的氧化硅膜来构成的存储功能体。如将这种存储元件用于本实施方式的半导体存储装置，可提高半导体存储装置的动作速度，并使可靠性提高。
图40表示上述存储单元阵列的变形例。
在上述变形例中，与图36所示的存储单元阵列相比，相对字线5104延伸的方向，触点-触点之间的距离增大。因此，可在所容许的范围内缩小触点-触点之间的距离，并缩小位线之间的距离。在该场合下，在图40中比如由实线的四个角围成的部分C5的内侧，形成椭圆柱形状触点。此外在上述部分C5的内侧之外的部分，也形成椭圆柱形状触点。上述椭圆柱形状触点在平面上，形成为与后述图48的触点4131大致相同的形状。上述各触点对在同一行相邻的2个源极/漏极扩散区电连接。
在上述变形例中同样，通过利用椭圆柱形状触点，与由上部的金属配线等来连接的场合相比，可不需要金属配线之间的裕度，可缩小占有面积，制造工序可简化。即，可使位线5132的线间隔收窄，简化制造工序。
在上述实施方式中，存储元件的栅电极是字线5104的一部分，但也可以不是字线的一部分。即，上述存储元件的栅电极也可以是独立于字线的另一个单体。在该场合下，上述字线连接同一行的存储元件的栅电极。
(实施方式17)
利用图41及图42，对本实施方式的存储单元阵列作以说明。
图41是本发明实施方式17的存储单元阵列的概略平面图，图42是从图41的42-42线看去的概略剖面图。上述存储单元阵列的电路图与图39相同。但在图41中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图41及图42表示一种3列×3列的存储单元阵列，但行数及列数是任意的。
观察图41可看出，本实施方式的存储单元阵列与实施方式16的存储单元阵列的不同之处在于：在同一列相邻的2个存储元件(与图41的纸面的纵向排列的存储元件)共有1个源极/漏极扩散区2107。这样，通过在同一列相邻的存储元件共有1个源极/漏极扩散区2107，源极/漏极扩散区2107自身的面积减小。即，存储单元阵列所必需的源极/漏极扩散区2107的数量减少。此外不需要基于用于分离上述源极/漏极扩散区2107自身的元件分离区2108的裕度。即，在同一列相邻的元件之间也可以不形成元件分离区2108。因此，可大幅缩小存储单元的面积。
此外，由于上述元件分离区2108的形状被单纯化，因而易于制造，成品率提高。
在本实施方式的存储单元阵列中同样，可由与上述实施方式16同样的方法，对所希望的存储单元提供用于进行所希望的动作的电压。
在本实施方式的存储单元阵列中同样，在图41中比如由实线的四个角围成的部分C6的内侧，形成图42所示的椭圆柱形状触点2131。此外在上述部分C6之外的部分，也形成椭圆柱形状触点2131。该椭圆柱形状触点2131在平面上，形成为与后述图48的触点4131大致相同的形状。该触点2131由导电性材料来构成，按照对位线2132(BL1，BL2，BL3，BL4)与有源区2110的源极/漏极扩散区2107进行电连接的状态来设计。
这样，由于采用椭圆柱形状触点2131，因而与不采用椭圆柱形状触点，而将金属配线引导到扩散区之上的场合相比，可较大地确保金属配线之间的距离。因此可在所容许的范围内缩小金属配线之间的距离，以缩小存储单元阵列的面积。
根据本实施方式的存储单元阵列，与上述实施方式16的存储单元阵列相比，可使字线2104(WL1，WL2，WL3)之间的节距收窄。因此，本实施方式的存储单元阵列可比上述实施方式16的存储单元阵列更小型化，同时可进一步削减制造成本。
在选择了上述位线2132中相邻的2个位线2104时，在这2个位线2132之间，规定1个有源区2110。属于上述被规定的有源区2110的多个源极/漏极扩散区2107，与上述2个位线2132的一方及上述2个位线2132的另一方交互地连接。即，多个源极/漏极扩散区2107中相邻的2个源极/漏极扩散区的一方与上述2个位线2132的一方连接，同时该源极/漏极扩散区的另一方与上述2个位线2132的另一方连接。或者也可以表现为：由于属于上述被规定的有源区2110的源极/漏极扩散区2107每隔1个便成为源极区或漏极区，因而上述2个位线2104的一方与属于上述被规定的有源区2110的上述源极/漏极扩散区2107的一方连接，上述选2个位线2104的另一方与属于上述被规定的有源区2110的上述源极/漏极扩散区2107的另一方连接。
以下利用图39，对上述存储单元阵列的动作作以说明。
首先，对上述存储单元阵列的读出方法作以说明。这里，假设比如读出存储单元M22的位线BL2侧的存储功能体m1的存储信息。
首先，对上述位线BL1、BL2预充电至逻辑电平L，同时对位线BL3、BL4预充电至逻辑电平H。上述位线BL1、BL2、BL3、BL4的预充电结束后，使字线WL2达到逻辑电平H。在上述字线WL2达到逻辑电平H的瞬间，存储单元M22成为导通状态。此时，在上述存储单元M22的源极·漏极之间有高电压(逻辑电平H-逻辑电平L)，电流流通，但电流量由存储功能体m1的状态来变化。因此，通过检测流经上述位线BL2或位线BL3的电流量，或监视位线BL2或位线BL3的电位变化，可以获知存储功能体m1的状态。
在上述读出动作中，在未将位线BL1预充电至逻辑电平L的场合下，在字线WL2达到逻辑电平H的瞬间，存储单元M21成为导通状态，从位线BL1向位线BL2流动电流。这种电流对所选择的存储单元M22中流通的电流的检测产生阻碍。因此，上述位线BL1最好预充电至与位线BL2相同的逻辑电平L。同样，位线BL4最好预充电至与位线BL3相同的逻辑电平H。
另一方面，在调出上述存储单元M22的位线BL3侧存储功能体m2的存储信息的场合下，可将位线BL1及位线BL2预充电至逻辑电平H，同时将BL3及BL4预充电至逻辑电平L，然后使字线WL2达到逻辑电平H。
下列表2表示本实施方式的存储单元阵列的写入、读出、删除各动作中具体的电压一例。表2中，Lbw、Hbw、Lww、Hww分别是写入时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbr、Hbr、Lwr、Hwr分别是读出时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbe1、Lbe2、Hbe、Lwe、Hwe分别是删除时位线的低电平电位1、位线的低电平电位2、位线的高电平电位、字线的低电平电位、字线的高电平电位。上述Lbw、Hbw、...、Lwe、Hwe的任意一个在表2的括号内均表示具体的电压一例。
表2中所记载的删除方法采用了后述的第2删除方法。其中，在删除时在半导体基片2101上的p型阱区2102中施加Lbe2(表2中为+0.8V)。比如在删除存储单元M22的存储功能体m1的信息的场合下，由施加到p型阱区2102及位线BL3的顺向电压所注入的电子成为触发器，存储功能体m1的信息被删除。此外虽然向上述位线BL1提供Lbe2，但这用于防止误删除存储单元M21。
【表2】
从表2可看出，本实施方式的存储单元阵列可进行随机访问(每1位的读出及改写动作)。因此，与必须一揽子删除的装置相比，可提高访问效率。由于无需存储器状态的暂时存储、一揽子删除、写入等序列，因而具有可简化控制电路的效果。
根据上述读出动作，在要将某存储单元的2位存储连续读出的场合(比如，连续读出存储单元M22的存储功能体m1、m2的场合)，必须使附近的位线BL1～BL4的电位完全反转，因而效率不佳。为此如后所述，最好通过采取配置地址解码器电路等，使用于左右存储功能体m1、m2的访问的地址相分离等对策，来回避连续交互读出的状态。
在上述实施方式中，存储元件的栅电极是字线2104的一部分，但也可以不是字线的一部分。即，上述存储元件的栅电极也可以独立于字线。在该场合下，上述字线连接同一行的存储元件的栅电极。
(实施方式18)
利用图43及图44，对本发明的实施方式18作以说明。
图43是本实施方式的存储单元阵列的概略平面图，图44是说明上述存储单元阵列的第1层金属配线的配置的附图。但在图43中，为了简化，上部配线结构(位线及触点)以接线图形式来表现。图43及图44表示一种3列×3列的存储单元阵列，但行数及列数是任意的。
本实施方式的存储单元阵列与上述实施方式17的存储单元阵列的不同之处是源极/漏极扩散区3107与位线3132(BL1，BL2，BL3，BL4)的连接图形。
在本实施方式的存储单元阵列中，阱区的表面被区分为元件分离区3108和带状的多个有源区3110(A1，A2，A3)。位于上述位线BL1与位线BL2之间的有源区A1中，相邻的2个源极/漏极扩散区3107的一方与位线BL1连接，该2个源极/漏极扩散区3107的另一方与位线BL2连接。位于上述位线BL2与位线BL 3之间的有源区A2中，相邻的2个源极/漏极扩散区3107的一方与位线BL2连接，这2个源极/漏极扩散区3107的另一方与位线BL3连接。这样，位于上述位线BL3与位线BL4之间的有源区A3中，相邻的2个源极/漏极扩散区3107的一方与位线BL3连接，这2个源极/漏极扩散区3107的另一方与位线BL4连接。
在同一行相邻的2个源极/漏极扩散区3107通过椭圆柱形状触点，与1个位线3132(BL1，BL2，BL3，BL4)电连接。具体地说，在与上述字线WL1相比处于图中上侧的区域中，属于有源区A1的源极/漏极扩散区3107与属于有源区A2的源极/漏极扩散区3107通过椭圆柱形状触点3131(参照图44)，来与位线BL2共通电连接。在上述字线WL1与字线WL2之间，属于有源区A2的源极/漏极扩散区3107与属于有源区A3的源极/漏极扩散区3107通过椭圆柱形状触点3131，与位线BL3共通电连接。在上述字线WL2与字线WL3之间，属于有源区A1的源极/漏极扩散区3107与属于有源区A2的源极/漏极扩散区3107通过椭圆柱形状触点3131，与位线BL2共通电连接。在与上述字线WL3相比处于图中下侧的区域中，在实线的四角部分C8，属于有源区A2的源极/漏极扩散区3107与属于有源区A3的源极/漏极扩散区3107通过椭圆柱形状触点3131，与位线BL3共通电连接。
换言之，比如在上述字线WL1与字线WL2之间，属于有源区A1的源极/漏极扩散区3107是源极区的场合下，在字线WL1与字线WL2之间，属于有源区A2的源极/漏极扩散区3107也成为源极区。
根据本实施方式的存储单元阵列，即使缩小图43中左右方向(行方向)的节距，也可增大第1层金属配线之间的裕度。因此，可更大幅度地缩小存储单元的面积，以削减制造成本。
本实施方式的存储单元阵列的电路图与图39相同。因此，动作方法也可以与上述实施方式17的存储单元阵列相同。
换言之，对于主装置的结构，在半导体基片上元件分离区与有源区以线状来交互形成，按照对元件分离区与有源区交叉的状态来形成字线。因此，在上述有源区中，与字线交叉的区域成为沟道区，字线不交叉的区域成为源极/漏极扩散区。这样，使裹夹上述元件分离区在同一行相邻的2个源极漏极区通过1个触点来与1个位线电连接。此外也可以称为以下结构：即，在着眼于同一列的3个沟道区的场合下，沟道区之间一方元件分离区两侧的2个源极/漏极扩散区通过1个触点来电连接，沟道区之间另一方元件分离区两侧的2个源极/漏极扩散区不电连接。
在上述实施方式中，存储元件的栅电极是字线3104的一部分，但也可以不是字线的一部分。即，上述存储元件的栅电极也可以独立于字线。在该场合下，上述字线连接同一行的存储元件的栅电极。
(实施方式19)
利用图45～图48，对本实施方式的存储单元阵列的制造方法作以说明。
图45表示从上方观看实施方式19存储单元阵列的存储单元形成工序时的半导体基片的概略图，图46表示上述存储单元阵列的概略剖面图。
以下利用图45及图46，对上述存储单元阵列的存储单元的形成工序作以说明。
首先如图45所示，在比如由比电阻为数Ωcm的单晶硅组成的p型半导体基片4101(参照图46)中，形成作为元件分离区一例的沟槽元件分离(沟型元件分离)4108后，形成p型阱4102(参照图46)。上述p型阱4102由沟槽元件分离4108(沟型元件分离)来分离。
上述沟槽元件分离4108在对半导体基片进行干蚀刻并形成沟后，在包含该沟的内部的半导体基片上通过CVD(化学气相生长)法，来堆积氧化硅膜。接着通过化学机械研磨(Chemical MechanicalPolishing：CMP)法，对上述氧化硅膜来进行研磨，只在沟的内部保留氧化硅膜，由此来形成。
上述p型阱101通过以下方法来形成：即，在半导体基片上进行p型杂质比如B(硼)的离子注入，然后退火，以使杂质热扩散。
接下来，洗净上述半导体基片的表面，然后进行氧化工序，在半导体基片上形成膜厚为1～20nm的栅氧化膜(未图示)，并由CVD法，在该栅氧化膜上形成膜厚为50～400nm的多晶硅膜。
接下来，对上述多晶硅膜及栅氧化膜形成图案，形成作为栅电极来起作用的字线4104(WL1，WL2，WL3)、以及栅绝缘膜4103(参照图46)。在上述图案形成中，将多晶硅膜上形成的光致抗蚀膜作为掩膜来使用。
接下来，在上述字线4104上形成覆盖作为栅电极来起作用的部分的上面及侧面的膜厚为0.8～200nm的氮化硅膜4109(参照图46)。在该氮化硅膜4109中，字线4104的两侧部分成为存储功能体。
接下来，在上述字线4104两侧的p型阱4102，形成作为源极/漏极扩散区一例的扩散区4107(参照图46)，由此来形成存储单元。
上述扩散区4107通过在n型半导体区即p型阱4102中，离子注入n型杂质比如P(磷)来形成。
图47表示本实施方式的存储单元阵列的其它概略剖面图，图48是用于说明上述存储单元阵列的金属配线的配置的附图。
以下利用图46～图48，对上述存储单元形成后的工序即层间绝缘膜工序、触点工序及其余的工序作以说明。
首先如图46所示，由CVD法，来全面堆积膜厚为20～100nm的氧化硅膜(未图示)及膜厚为70～200nm的氮化硅膜4201，并全面堆积用于形成层间绝缘膜4141的膜厚为200～700nm的氧化硅膜。上述氮化硅膜在此后的触点蚀刻时作为蚀刻阻挡膜来使用。
接下来，通过CMP法，对上述氧化硅膜进行研磨，使其表面平坦。
接下来，在表面已平坦的氧化硅膜上形成光致抗蚀膜，然后将该光致抗蚀膜作为掩膜，在氧化硅膜上，通过各向异性蚀刻，来形成接触孔4202。此时，在氧化硅膜的蚀刻速率高于氮化硅膜的蚀刻速率的条件下，进行上述各向异性蚀刻。在上述接触孔4202之间，由氧化硅膜形成的层间绝缘膜4141被保留下来。在上述氧化硅膜的各向异性蚀刻之后，对氮化硅膜进行相对氧化硅膜的选择性蚀刻。这样，可不蚀刻元件分离区4108，来使接触孔4202开口至扩散区4107为止。对上述扩散区4107蚀刻后，会造成结漏电，但通过利用上述方法(在氧化硅膜的各向异性蚀刻之后，对氮化硅膜进行相对氧化硅膜的选择性蚀刻的方法)来对接触孔开口，则可以防止发生结漏电。
接下来，通过将上述接触孔4202内填满钨，来形成由钨组成的椭圆柱形状触点4131。
上述触点4131由以下方法来形成：即，在比如接触孔4202内部的氧化硅膜上，由CVD法来堆积钨，然后通过CMP法(或回蚀法)来除去钨的上部，只在接触孔4202内部保留钨。
接下来，在上述触点4131及层间绝缘膜4141上形成金属膜。
上述金属配线通过以下方法来形成：利用比如溅射法，对合计膜厚为600nm的钛氮化膜/铝铜合金膜/钛氮化膜进行依次制膜。
最后，通过对上述金属膜进行光刻及金属蚀刻，来形成图47及图48所示的位线4132(BL1，BL2，BL3，BL4)。
在对上述各扩散区4107(n型半导体区)与各位线4132进行电连接时，按以下规则来配线。在下文中，将与上述字线4104延伸的方向(图中的左右方向)平行的部分称为行，将与位线4132延伸的方向(图中的上下方向)平行的部分称为列。
在着眼于某1列的多个扩散区4107的场合下，多个扩散区4107对旁边的1个位线4132按每2个来连接。此时，上述1个位线4132每隔1行来与扩散区4107连接。这样，与上述1个位线4132相邻的其它位线4132在该1个位线4132未与扩散区4107连接的行中，与扩散区4107连接。即，上述1个位线4132与扩散区4107连接的行与上述其它位线4132与扩散区4107连接的行错开1行。换言之，上述1个位线4132与上述其它位线4132不与同一行的扩散区4107连接。
此外，在着眼于某相邻2列的多个扩散区4107的场合下，在同一行相邻的2个扩散区4107，每隔1行便通过1个触点4131，来与该2列之间的1个位线4132电连接。
通过这种连接，在选择了相邻的2个位线4134与1个字线4104的场合下，不会误选2个以上的存储单元，可个别地选择存储单元，可实现随机访问。
此外，在按上述规则来具有配线的结构中，由于栅与元件分离具有接近于直线的形状，因而易于制造，所以成品率提高。
在上述实施方式中，虽然由氮化硅膜4109的一部分来形成存储功能体，但存储功能体并非限定于此。比如，也可以进行上述字线4104的侧壁氧化，并形成覆盖该侧壁的氧化硅膜，然后由CVD法，来依次全面堆积膜厚为5～200nm的氮化硅膜、以及膜厚为5～200nm的氧化硅膜，并由回蚀法，在字线4104的侧壁形成侧壁隔片形状的存储功能体。该存储功能体的一例如图1所示。
此外1个位线4132与2个扩散区4107的电连接也可以按图49所示来进行。即，也可以通过触点4231及椭圆片形状导电体4331，将1个位线4132电连接到2个扩散区4107。
在上述实施方式中，存储元件的栅电极是字线4104的一部分，但也可以不是字线的一部分。即，上述存储元件的栅电极也可以独立于字线。在该场合下，上述字线连接同一行的存储元件的栅电极。
(实施方式20)
在本实施方式中，对图49的存储单元阵列的具体制造方法作以说明。本实施方式的存储单元阵列在不能使用具有高选择比的条件(氧化硅膜的蚀刻速率大于氮化硅膜的蚀刻速率的条件)的蚀刻装置的场合下被制造。
在上述存储单元阵列的制造方法中，按下述方法来追加1个掩膜，由此与上述实施方式19同样制造出专有面积较少的高密度单元。
即，与上述实施方式19的制造方法同样，进行到存储单元的形成工序为止。然后，利用CVD来进行氮化硅的制膜。在制膜后的氮化硅上形成图案并开口，然后附着钨·硅化物并形成图案，进行基于钨·硅化物的局部配线。然后在金属工序中形成位线。
在本实施方式的制造方法中，与上述实施方式19相比，掩膜数量虽然增加，但即使在不能使用具有高选择比的条件(氧化硅膜的蚀刻速率大于氮化硅膜的蚀刻速率的条件)的蚀刻装置的场合下，也可以形成相同程度的高密度存储单元。
在基于钨·硅化物的局部配线以外，也可以采用多晶硅配线。在本实施方式中，也可采用在进行了多晶硅配线后，在形成硅化物时进行局部配线的方法。尤其在形成硅化物中，由于是一种自匹配的工艺，因而具有不再需要高融点金属干蚀刻，工艺可简化的优点。此外也可以采用多晶硅、钛、钛·硅化物、钴·硅化物等硅化物配线。
本实施方式的制造方法同样，可利用与普通的逻辑晶体管同样的工序来制造栅电极，因而可通过具有可靠性的制造方法来进行制造，所以成品率提高。此外可易于实现存储器逻辑混载工艺。由于在本实施例中，可通过1层金属配线来实质性制造存储器，因而成品率提高。
此外在本实施方式的说明中，形成存储功能体的氮化硅膜及局部配线时的保护膜是其它的膜，但在工序中存在膜厚匹配性的场合下，在氮化硅膜及局部配线的形成中，也可以兼用1个保护膜。在该场合下，在栅电极形成后的回蚀时，如果通过抗蚀掩膜来形成图案，则可同时形成侧壁及保护图案。这样，可进一步简化工序。
无论是本实施方式还是上述实施方式19，对扩散区与位线进行电连接的配线材料中，由于任意一种配线材料及结构均互相相似，因而配线电阻几乎互相相等，而且没有大的离差。其结果是，具有可较简单地设计传感放大器的长处。
本实施方式中，对由氮化硅膜及绝缘膜来作成的所谓ONO(OxideNitride Oxide)膜来形成存储功能体的场合作了说明，但如果是由比如电荷存储等而像可变电阻那样可使电阻变化的膜，则存储功能体可以是任意形式。毋庸赘言，可由比如浮置栅及硅点膜之类的可存储电荷的膜来形成存储功能体。
(实施方式21)
在本实施方式中，对将上述实施方式1～8的存储元件作为存储单元来配备的存储单元阵列作以说明。
图50是本发明实施方式21的存储单元阵列的概略平面图，图51是从图50的51-51线观看的概略剖面图，图52是从图50的52-52线观看的概略剖面图，图53是从图50的53-53线观看的概略剖面图。但在图50中，为了简化，上述配线结构(位线及触点)作为接线图来表现。图50～图52中，表示一种4行×5列存储单元阵列，但行数及列数是任意的。
如图52及图53所示，在半导体基片6101上，形成P型阱区6102。在上述P型阱区6102的表面，形成元件分离区6108。半导体基片表面上未形成元件分离区6108的区域成为有源区。字线WL1、WL2、WL3、WL4(6104)在图50的纸面横向延伸，相对图50的纸面纵向排列来形成。
在各有源区上，如图51所示，字线6104(WL1、WL2、WL3、WL4)隔着栅绝缘膜6103来通过。即，在上述字线6104与各有源区之间，形成栅绝缘膜6103。这样，在各字线6104(WL1、WL2、WL3、WL4)的两侧(有源区而且未由字线6104覆盖的区域)，形成作为源极/漏极扩散区一例的扩散区6107。该扩散区6107之间的区域成为存储元件的沟道区6110。
这样，1个场效应晶体管即存储元件便包含字线6104(栅电极)、以及在字线6104两侧形成的扩散区6107(源极区或漏极区)。
这里在图50中，选择相邻的3个字线6104(比如WL1、WL2、WL3)，按排列顺序来作为第1字线(WL1)、第2字线(WL2)、第3字线(WL3)。此时，在第1字线与第2字线之间，成为由这些第1、第2字线与元件分离区6108(T1)围成的源极/漏极区的一方的第1扩散区(图50中由D1来表示)，相对字线1、2的延伸方向来并列。同样，在第2字线(WL2)与第3字线(WL3)之间，成为由这些第2、第3字线与元件分离区6108(T2)围成的源极/漏极区的另一方的第2扩散区(图50中由D2来表示)，相对第2、第3字线的延伸方向来并列。上述第1扩散区(D1)与2个上述第2扩散区(D2)分别共有1个沟道区，分别构成1个场效应晶体管。同样，上述第2扩散区(D2)与2个上述第1扩散区(D1)分别共有1个沟道区，分别构成1个场效应晶体管。这样，1个扩散区便由4个场效应晶体管来共有。
即，作为上述存储单元阵列的存储单元的多个存储元件被配置为矩阵状。在这些多个存储元件中，在同一行相邻的2个存储元件共有被配置到这2个存储元件的栅电极之间的区域之下的扩散区。此外，在同一列相邻的2个存储元件也共有被配置到这2个存储元件的栅电极之间的区域之下的扩散区。
有关元件分离区6108及扩散区6107的配置的上述说明可换为以下说法。图50中跨越第1字线(WL1)与第2字线(WL2)来配置的第1元件分离区(T1)、以及跨越第2字线(WL2)与第3字线(WL3)来配置的第2元件分离区(T2)，相对字线的延伸方向来交互配置。2个上述第1元件分离区(T1)、以及由第1和第2字线来包围的成为源极/漏极区的一方的第1扩散区(D1)被规定。同样，2个上述第2元件分离区(T2)、以及由第2和第3字线来包围的成为源极/漏极区的另一方的第2扩散区(D2)被规定。元件分离区与扩散区的配置可以换成上述说法。
如图51所示，在上述字线6104(WL1、WL2、WL3、WL4)的侧壁及上面，形成氮化硅膜6109。即，上述字线6104的侧面及上面由氮化硅膜6109来覆盖。上述氮化硅膜6109中，存在于字线6104的两侧壁的部分成为存储功能体6105a、6105b。在上述氮化硅膜6109上，层叠层间绝缘膜6141。
上述源极/漏极区的一方(D1)与由第1层金属配线构成的位线6132(BL2、BL4、BL6)连接，源极/漏极区的另一方(D2)与该位线6132的相邻位线6132(BL1、BL3、BL5)连接。上述位线在与字线的延伸方向垂直的方向延伸。在本实施方式中，位线6132与扩散区6107通过由导电性材料构成的触点6131(图50中由CH来表示)来连接。
图54表示上述存储单元阵列的电路图。为了简化，存储元件用表示普通的场效应晶体管的符号来表现。存储单元Mij(i＝1，2，3，4，j＝1，2，3，4，5)中，栅电极与字线WLi(i＝1，2，3，4)连接，扩散区的一方与位线BLj(j＝1，2，3，4，5)连接，扩散区的另一方与位线BLj+1(j＝1，2，3，4，5)连接。此外上述存储单元Mij分别包含2个存储功能体m1、m2(6105a、6105b)。
接下来，对上述存储单元阵列的动作方法作以说明。
首先，对读出方法作以说明。这里，假设读出存储单元M23的位线BL3侧存储功能体(m1)的存储信息。首先，将位线BL3预充电至逻辑电平L，将BL4预充电至逻辑电平H。这里，最好将在位线BL3的图中左侧(位线4的相反侧)相邻的位线BL2预充电至逻辑电平L，将在位线BL4的图中右侧(位线3的相反侧)相邻的位线BL5预充电至逻辑电平H。预充电结束后，使字线WL2达到逻辑电平H。在字线WL2达到逻辑电平H的瞬间，存储单元M22及M23成为导通状态。此时，在存储单元M23的源极/漏极之间施加高电压(逻辑电平H-逻辑电平L)，电流流动，但电流量由存储功能体m1的状态来变化。因此，通过检测流经位线BL3或BL4的电流量，或监视位线BL3或BL4的电位变化，可以获知存储功能体m1的状态。
在上述动作中，在未将位线BL2预充电至逻辑电平L的场合下，在字线WL2达到逻辑电平H的瞬间，存储单元M22成为导通状态，从位线BL2向位线BL3流动电流。这种电流对所选择的存储单元M23中流通的电流的检测产生阻碍。因此，位线BL2最好预充电至与位线BL3相同的逻辑电平L。同样，位线BL5最好预充电至与位线BL4相同的逻辑电平H。
在调出存储单元M23的位线BL4侧存储功能体(m2)的存储信息的场合下，分别将位线BL2及BL3预充电至逻辑电平H，将BL4及BL5预充电至逻辑电平L。预充电结束后，可使字线WL2达到逻辑电平H。
表3表示本实施方式的存储单元阵列的写入、读出、删除各动作中具体的电压一例。Lbw、Hbw、Lww、Hww分别是写入时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbr、Hbr、Lwr、Hwr分别是读出时位线的低电平电位、位线的高电平电位、字线的低电平电位、字线的高电平电位。Lbe1、Lbe2、Hbe、Lwe、Hwe分别是删除时位线的低电平电位1、位线的低电平电位2、位线的高电平电位、字线的低电平电位、字线的高电平电位。任意一个均在括号内表示具体的电压一例。
下表3中所记载的删除方法采用了上述第2删除方法。其中，在删除时对P型阱区施加Lbe2(表3中为+0.8V)。在比如删除存储单元M23的存储功能体m1的场合下，由施加到p型阱区及位线BL4的顺向电压所注入的电子成为触发器，以进行删除。此外虽然向位线BL2提供Lbe2，但这用于防止误删除存储单元M21。
【表3】
从上述表3可看出，本实施方式的存储单元阵列可进行随机访问(每1位的读出及改写动作)。因此，与必须一揽子删除的装置相比，可提高访问效率。由于无需存储器状态的暂时存储、一揽子删除、写入等序列，因而具有可简化控制电路的效果。在采用了上述第1删除方法的场合下，在表3中可使Lbe2与Lbe1相同(0V)，可将Hbe设到适当的电压值(比如+6V)。在该场合下，删除动作减少，可一揽子进行2位动作。
根据上述读出动作，在将某存储单元的2位存储连续读出的场合(比如，连续读出存储单元M23的存储功能体m1、m2等)，必须使旁边的位线的电位完全反转(在上例中使位线BL2～BL5的电位全部反转)，因而效率不佳。为此，最好通过采取配置地址解码器电路等，使左右存储功能体的地址互相分离等对策，来回避连续交互读出的状态。
从以上说明可知，本实施方式的存储单元阵列通过配置上述存储元件来构成。如上所述，上述存储元件中，1个元件可进行2位存储，可实现栅绝缘膜的薄膜化，因而易于实现细微化。因此，配置上述存储元件来构成的本实施方式的存储单元阵列也易于缩小面积(或高密度化)，可削减制造成本。
在本实施方式的存储单元阵列中，由于1个扩散区由4个存储元件(场效应晶体管)来共有，因而位线数及连接位线与扩散区的接触孔数减少。因此位线及接触孔所涉及的裕度减小，所以存储单元阵列可进一步缩小(或高密度化)，可削减制造成本。
如上所述，形成上述存储元件的工艺与通常的CMOS(互补型金属氧化膜半导体)工艺很接近，与传统的EEPROM等具有浮置栅的非易失性存储器相比，可非常简单地制造。因此，本发明的存储单元阵列的制造也容易，并易于与逻辑电路混载。
本实施方式中采用的存储元件最好如实施方式2的记载所示，保持存储功能体261、262中的电荷的区域(氮化硅膜242)与扩散区212、213分别重叠。如将这种存储元件用于本实施方式的半导体存储装置，则半导体存储装置的读出速度可达到足够高。
本实施方式中采用的存储元件最好如上述实施方式2的记载所示，存储功能体包含与栅绝缘膜表面大致平行配置的电荷保持膜。如将这种存储元件用于本实施方式的半导体存储装置，则可减小存储元件存储效果的离差，因而可抑制半导体存储装置的读出电流离差。此外，由于可以减小存储保持中的存储元件的特性变化，因而半导体存储装置的存储保持特性得到提高。
本实施方式中所用的存储元件最好如上述实施方式3的记载所示，存储功能体最好包含配置为与栅绝缘膜表面大致平行的电荷保持膜，而且包含与栅电极侧面大致平行来延伸的部分。如将这种存储元件用于本实施方式的半导体存储装置，则存储元件的改写速度可增大，因而可高速进行半导体存储装置的改写动作。
本实施方式中所用的存储元件，最好采用上述实施方式7的存储元件。即，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)最好比栅绝缘膜的厚度(T2)薄，并为0.8nm以上。如将这种存储元件用于本实施方式的半导体存储装置，则可降低写入动作及删除动作的电压，或者可高速进行写入动作及删除动作。此外，由于存储元件的存储效果增大，因而可使半导体存储装置的读出速度达到高速。
本实施方式中所用的存储元件，最好采用上述实施方式8的存储元件。即，使电荷保持膜(氮化硅膜242)与沟道区或阱区隔离的绝缘膜的厚度(T1)最好比栅绝缘膜的厚度(T2)厚，并为20nm以下。如将这种存储元件用于本实施方式的半导体存储装置，则可不使存储元件的短沟道效果恶化来改善保持特性，因而即使半导体存储装置高度集成，也可以获得足够的存储保持特性。
本实施方式中所用的存储元件最好如比如上述实施方式1(图7)所示，具备具有氮化硅膜由氧化硅膜来裹夹的结构的存储功能体。如将这种存储元件用于本实施方式的半导体存储装置，则可提高半导体存储装置的动作速度，使可靠性提高。
本实施方式中所用的存储元件，最好采用上文已述的最佳方式的存储元件。这样可使半导体存储装置的性能达到最佳。
(实施方式22)
利用图55，对本发明的实施方式22作以说明。本实施方式的半导体存储装置通过在上述实施方式21的半导体存储装置中，使字线6104(WL1，WL2，WL3，WL4)逶迤延伸，来缩小存储单元面积。在图55中，对与图50所示的构成部相同的构成部，附加与图50中的构成部相同的参照号，省略说明。
字线6104(WL1，WL2，WL3，WL4)，与元件分离区6108排列的周期同步来逶迤延伸。互相邻接的字线6104的逶迤延伸成为一种反相位(错开180度)。因此，互相邻接的2个字线6104中，与字线6104的延伸方向垂直的方向(图55中的纸面上下方向)的距离，与元件分离区108排列的周期同步来变化。具体地说，在上述相邻的2个字线6104之间，与位线6132的延伸方向平行的方向的距离，在元件分离区1608上要比在有源区上短。具体地说，在互相邻接的字线6104之间，在裹夹第1或第2扩散区D1、D2的部分中，上述距离长，在互相邻接的字线从1个元件分离区6108上通过的部分中，上述距离短。
如上所述，通过使字线6104(WL1，WL2，WL3，WL4)逶迤延伸，可在保持字线6104与触点CH的裕度的同时，缩短元件分离区6108的长度。将图50与图55作以比较可看出，本实施方式的半导体存储装置的存储单元的大小，在图54纸面上下方向的长度被缩小。因此，可进一步缩小存储单元阵列(或高密度化)及降低制造成本。
(实施方式23)
可将上述第14、第21及实施方式22的半导体存储装置用于电池驱动的便携电子设备，尤其是便携信息终端。作为便携电子设备，可举出便携信息终端、便携电话、游戏机等。
图56表示便携电话的示例。在该便携电话的控制电路1411中，装入本发明的半导体存储装置1411a。此外有关图56的参照号，1412是电池，1413是RF(无线频率)电路部，1414是显示部，1415是天线部，1416是信号线，1417是电源线。
通过将本发明的半导体存储装置1411a用于便携电子设备，可削减控制电路1411的制造成本，因而可削减便携电子设备自身的成本。此外可使控制电路1411中包含的非易失性存储器实现大容量化，提高便携电子设备的功能。
上述控制电路1411中，也可以装入本发明的半导体装置。通过将本发明的半导体装置装入到控制电路1411，可以进一步减少便携电子设备的部件数，进一步削减制造成本。
以上对本发明作了说明，但显然这也可以做各种变更。这种变更不应脱离本发明的的精神及范围，业内人士可理解的变更均被包含到下列权利要求范围中。
Claims (23)
1. 一种半导体存储装置，其结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区以由第1方向、与该第1方向交叉的第2方向定义的矩阵状来配置有多个，
在上述各有源区，形成作为源极或漏极来动作的2个源极/漏极扩散区，在这2个源极/漏极扩散区之间确定沟道区，
在上述半导体基片上，设置在上述第2方向延伸的多个字线，该字线在按上述第2方向排列的有源区的沟道区上，隔着绝缘体来设置，各上述字线与对应的上述绝缘体直接相接，
在上述半导体基片上，设置在上述第1方向延伸的多个第1位线、在上述第1方向延伸的多个第2位线，
上述第1位线，与按上述第1方向的列排列的有源区中形成的上述扩散区的交替的一方连接，
上述第2位线，与按上述第1方向的上述列排列的有源区中形成的且在上述扩散区的上述交替的一方之间分布的上述扩散区的所有另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，各栅电极是对应的上述字线的一部分，
上述绝缘体在上述沟道区上作为栅绝缘膜来起作用，
对作为上述栅电极的上述字线，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
根据选择规定的字线及第1位线及第2位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及第1位线及第2位线而被特定的上述沟道区的电荷量变化。
2. 一种半导体存储装置，其结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，各上述字线与对应的上述绝缘体直接相接，
在上述半导体基片上，设置在上述第1方向延伸的多个第1位线、在上述第1方向延伸的多个第2位线，
上述第1位线，与在同一有源区上形成的上述扩散区的交替的一方连接，
上述第2位线，与在同一有源区上形成的上述扩散区的所有另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，各栅电极是对应的上述字线的一部分，
上述绝缘体在上述沟道区上作为栅绝缘膜来起作用，
对作为上述栅电极的上述字线，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
根据选择规定的字线及第1位线及第2位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及第1位线及第2位线而被特定的上述沟道区的电荷量变化。
3. 一种半导体存储装置，其结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，各上述字线与对应的上述绝缘体直接相接，
在上述半导体基片上，设置在上述第1方向延伸的多个位线，
对与相邻的2个上述位线连接的上述有源区，上述2个位线的一方与在上述有源区上形成的上述扩散区的交替的一方连接，上述2个位线的另一方与在上述有源区上形成的上述扩散区的所有另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，各上述字线的一部分是对应的上述栅电极，
上述绝缘体在上述沟道区上作为栅绝缘膜来起作用，
对作为上述栅电极的上述字线，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
由上述栅电极、在该栅电极的两侧侧壁形成的上述存储功能体、关于该栅电极相邻的上述源极/漏极扩散区来构成存储元件，
根据选择规定的字线及互相邻接的2个位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及互相邻接的2个位线而被特定的上述沟道区的电荷量变化。
4. 一种半导体存储装置，其结构特征在于：
在半导体基片的表面部分，形成元件分离区、未形成该元件分离区的有源区，
上述有源区在第1方向延伸，同时在与该第1方向交叉的第2方向并排配置有多个，
在上述有源区，形成作为源极或漏极来动作的多个源极/漏极扩散区，在同一有源区相邻的上述源极/漏极扩散区之间，分别确定沟道区，
在上述半导体基片上，在上述第2方向延伸的多个字线，在上述多个有源区的沟道区上隔着绝缘体来设置，各上述字线与对应的上述绝缘体直接相接，
在上述半导体基片上，设置在上述第1方向延伸的多个位线，
关于依次相邻的第1位线、第2位线、第3位线，对于与上述第1位线和第2位线连接的第1有源区、与上述第2位线和第3位线连接的第2有源区，
上述第2位线，与上述第1有源区中形成的上述扩散区的交替的一方连接，同时与上述第2有源区中形成的上述扩散区的交替的一方连接，
上述第1位线，与上述第1有源区中形成的上述扩散区的所有另一方连接，
上述第3位线，与上述第2有源区中形成的上述扩散区的所有另一方连接，
上述字线在上述沟道区上作为栅电极来起作用，各上述字线作为对应的上述栅电极来动作，
上述绝缘体在上述沟道区上作为栅绝缘膜来起作用，
对作为上述栅电极的上述字线，在上述源极/漏极扩散区的一方侧与另一方侧的侧壁，各自形成具有保持电荷或极化的功能的存储功能体，
由上述栅电极、在该栅电极的两侧侧壁形成的上述存储功能体、关于该栅电极相邻的上述源极/漏极扩散区来构成存储元件，
根据选择规定的字线及互相邻接的2个位线而被特定的上述存储功能体中所保持的电荷或极化的多寡，来使流经选择上述规定的字线及互相邻接的2个位线而被特定的上述沟道区的电荷量变化。
5. 一种半导体存储装置，其特征在于：
具有
半导体基片，其在表面上有元件分离区和有源区；
多个场效应晶体管即存储元件，其在上述有源区形成，并配置成矩阵状；
字线，其具有作为同一行的上述存储元件的栅电极来动作的部分；
位线，其通过触点，与同一列的上述存储元件的源极/漏极扩散区共通电连接，
关于相邻的2个上述位线，一方的上述位线与同一列的上述扩散区的交替的一方电连接，而另一方的上述位线与上述同一列的上述扩散区的所有另一方电连接，
上述存储元件包含
上述栅电极，其在上述半导体基片上隔着栅绝缘膜来形成；
2个存储功能体，其在作为上述栅电极的上述字线的两侧形成，具有保持电荷或极化的功能；
配置到上述栅绝缘膜之下的沟道区；
配置到上述沟道区两侧的上述源极/漏极扩散区，
基于上述存储功能体所保持的电荷或极化的多寡，对上述栅电极施加了电压时的从上述源极/漏极扩散区的一方向上述源极/漏极扩散区的另一方流动的电流量发生变化。
6. 权利要求5中记载的半导体存储装置，其特征在于：
上述触点与在同一行相邻的上述源极/漏极扩散区共通连接。
7. 权利要求5中记载的半导体存储装置，其特征在于：
上述触点具有椭圆柱形状。
8. 权利要求5中记载的半导体存储装置，其特征在于：
上述触点通过椭圆片形状的导电体，来与上述源极/漏极扩散区电连接。
9. 权利要求5中记载的半导体存储装置，其特征在于：
上述存储功能体具有绝缘膜、该绝缘膜中形成的点状的多个金属体，
上述金属体的直径处于0.1nm以上20nm以下的范围内。
10. 权利要求5中记载的半导体存储装置，其特征在于：
具有液晶驱动器。
11. 一种半导体存储装置，其特征在于：
具有
半导体基片，其在表面上有元件分离区和有源区；
多个场效应晶体管即存储元件，其在上述有源区形成，并配置成矩阵状；
字线，其具有作为上述存储元件的栅电极来动作的部分；
位线，其与上述存储元件的源极/漏极扩散区连接，
关于相邻的2个上述位线，一方的上述位线与同一列的上述扩散区的交替的一方电连接，而另一方的上述位线与上述同一列的上述扩散区的所有另一方电连接，
在同一行相邻的上述存储元件共有上述源极/漏极扩散区的一方，
在同一列相邻的上述存储元件共有上述扩散区的一方，
上述存储元件包含
上述栅电极，其在上述半导体基片上隔着栅绝缘膜来形成；
存储功能体，其在作为上述栅电极的上述字线的侧面形成，具有保持电荷或极化的功能；
配置到上述栅绝缘膜之下的沟道区；
配置到上述沟道区两侧的上述源极/漏极扩散区，
基于上述存储功能体中保持的电荷或极化的多寡，对上述栅电极施加了电压时的从上述源极/漏极扩散区的一方向上述源极/漏极扩散区的另一方流动的电流量发生变化。
12. 权利要求11中记载的半导体存储装置，其特征在于：
上述字线分别逶迤延伸，
在相邻的2个上述字线之间，与上述位线延伸方向平行的方向的距离，在上述元件分离区上要比在上述有源区上短。
13. 权利要求1至5及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，作为分别独立的存储单位，来进行改写动作及读出动作。
14. 权利要求1至4及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体的至少一部分形成为与上述源极/漏极扩散区的一部分重叠。
15. 权利要求1至4及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，包含具有保持电荷的功能的电荷保持膜，
上述电荷保持膜，具有对上述栅绝缘膜的表面平行的部分。
16. 权利要求1至4及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，包含具有保持电荷的功能的电荷保持膜，
上述电荷保持膜，具有对上述栅绝缘膜的表面平行的部分、对上述栅电极的侧面平行的部分。
17. 权利要求1至5及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，包含具有保持电荷的功能的电荷保持膜，
上述电荷保持膜，具有对上述栅绝缘膜的表面平行的部分，
包括绝缘膜，其使上述电荷保持膜对上述栅绝缘膜的表面平行的部分与上述半导体基片相隔离，
上述绝缘膜的膜厚比上述栅绝缘膜的膜厚薄，而且为0.8nm以上。
18. 权利要求1至5及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，包含具有保持电荷的功能的电荷保持膜，
上述电荷保持膜，具有对上述栅绝缘膜的表面平行的部分，
包括绝缘膜，其使上述电荷保持膜对上述栅绝缘膜的表面平行的部分与上述半导体基片相隔离，
上述绝缘膜的膜厚比上述栅绝缘膜的膜厚厚，而且为20nm以下。
19. 权利要求1至5及11任一中记载的半导体存储装置，其特征在于：
上述存储功能体，具有氮化硅膜被氧化硅膜裹夹的结构。
20. 一种半导体存储装置的动作方法，是一种权利要求3至5及11任一中记载的半导体存储装置的动作方法，其特征在于：
进行动作的存储功能体所属的存储元件即选择存储元件，在向与该选择存储元件连接的字线提供用于进行动作的电位之前，将与上述选择存储元件连接的2个位线的一方预充电到第1电位，同时将另一方预充电到第2电位，
关于上述一方位线，将与上述另一方位线的相反侧邻接的位线预充电到上述第1电位，
关于上述另一方位线，将与上述一方位线的相反侧邻接的位线预充电到上述第2电位。
21. 一种半导体装置，其特征在于：
具有权利要求1至5及11任一中记载的半导体存储装置和列解码器、传感放大器及行解码器，
上述列解码器、传感放大器及行解码器的至少1个与上述半导体存储装置，在同一个半导体基片上形成。
22. 一种便携电子设备，其特征在于：
具有权利要求1至5及11任一中记载的半导体存储装置。
23. 一种便携电子设备，其特征在于：
包括半导体装置，其具有权利要求1至5及11任一中记载的半导体存储装置和列解码器、传感放大器及行解码器，
上述列解码器、传感放大器及行解码器的至少1个与上述半导体存储装置，在同一个半导体基片上形成。
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