JPH0426163A

JPH0426163A - 化合物半導体集積回路装置

Info

Publication number: JPH0426163A
Application number: JP2131794A
Authority: JP
Inventors: Masaaki Kuzuhara; 正明葛原; Kyoko Hori; 恭子堀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は化合物半導体を用いた集積回路装置、訂しくは
ＡｌＧａＡｓ／ＧａＡｓ選択ドープ構造を用いた不揮発
性メモリ集積回路装置に関する。

（従来の技術）従来、電気的に消去可能でプログラム可能な読み出し専
用メモリ（以降、ＥＥＰＲＯＭと記す）のメモリセルと
しては、大別するとフローテイングゲ−１・型セル（ダ
ブリュー・ニス・ジョンソン等、国際固体回路会議、１
９８０年、１５２頁；　Ｗ、　Ｓ、　Ｊｏｈｎｓｏｎ　
ｅｔ　ａｌ、　、　１９８０ＩＳＳＣＣｐ、　１５２）
とＭＮＯ８型セル（ティー・ハギヮラ等、アイ、イー・
イー・イージャーナル・オン・ソリッドステーｌ−・サ
ーギ７　）　、　１５巻、３４６頁、１９８０年；Ｔ。

Ｈａｇｉｗａｒａ　ｅｔ　ａｌ、　、　ＩＥＥＥ　Ｋ、
　５ｏｌｉｄ−ｓｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　５Ｃ
−１５、１９８０，ｐ、　３４６）の２通りのセル構造
が提案されている。−例どして、第４図に従来がらある
フローティングゲ−１・型セルの構造断面図の例を示す
。第４図において、４１はｐ型シリコン基板、４２はｎ
＋型シリコン層、４３はトンネル絶縁膜、４４はフロー
ティングゲート、４５はコントロールゲートである。

（発ｆｙｌが解決しようとする課題）フローティングゲート型セルでは、ファウラー・ノード
ハイム型トンオ、リング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍＴｕｎｎｅｌｉｎｇ）やボッ）・エレクトロン注入
により薄いゲート絶縁膜を通してフローティングゲート
に電荷を充放電することで情報の記憶を行い不揮発性の
メモリセルを構成している。また、ＭＮＯ８型セルでは
、２種の絶縁膜の界面に存在するＩ・ラップに電荷を蓄
積することで情報の記憶を行い不揮発性のメモリセルを
構成している。いずれのメモリセルも、動作特性が半導
体ｌ絶縁膜の界面特性に強く依存するため、母体材料に
は良好な半導体／絶縁膜界面が実現できるシリコン（以
降、Ｓｉと記す）が従来用いられてきた。ＥＥＰＲＯＭ
のアクセス時間は、セルを構成する半導体の電子移動度
に大きく依存するため、より高速のＥＥＰＲＯＭの実現
には電子移動度のより大きなイ・１料を用いてメモリセ
ルを構成する必要がある。しかし、Ｓｉ半導体に比べて
電子移動度が５〜６倍大きなガリ・クム砒素（以降、Ｇ
ａＡｓと記す）半導体を用いて上述のメモリセルを実現
しようとしても、現状では、ＧａＡｓには界面特性が良
好な絶縁膜が存在しないため、フローティングゲート型
およびＭＮＯＳ型のいずれのＥＥＰＲＯＭセル構造もＧ
ａＡｓの場合には適用できない問題点があった。

本発明の目的は、上記の課題を解決し、化合物半導体を
用いた高速のＥＥＰＲＯＭセルを提供することにある。

（課題を解決するだめの手段）本発明の化合物半導体集積回路装置は、選択ドープ構造
電界効果トランジスタのゲーＩ・電極がワード線に接続
され、ドレイン電極がビット線に接続された基本セルを
有することを特徴とする。

（作用）本発明によれば、化合物半導体、詳しくはＡｌＧａＡｓ
／ＧａＡｓ選択ドープ構造に特有に現れる現象を用いた
新しい型の不揮発性メモリセルが得られる。これは、ド
レイン電界によって加速された電子（ホットエレクトロ
ン）が、不純物無添加のＧａＡｓチャネル層からドナー
不純物を高濃度に添加したＮ＋型ＡｌＧａＡｓ電子供給
層に注入されるとき、この注入された電子がＮ＋現型Ａ
ｌＧａＡｓ中存在する高濃度の深いエネルギ準位（一般
に、ＤＸ準位と呼ばれている）に捕獲されることによっ
て生じるドレイン電流の変調作用が、印加するドレイン
電圧によって制御できる以下に示す実験事実に基づく。

第５図は、不純物としてＳｉを２Ｘ１０１８ｃｍ−３添
加したＡＩ□、３Ｇａ□、７Ａｓを電子供給層とするＮ
＋型ＡｌＧａＡｓ／１−ＧａＡｓ選択ドープ構造ＦＥＴ
（ゲート超は０．２５ｐｍ）において、暗中でのチャネ
ル伝導率（光照射時の伝導率で規格化しである）を伝導
率測定前にソース・ドレイン間に印加したストレス電圧
の関数として示したものである。測定はすべて液体窒素
、量度（７７Ｋ）の下で行い、ストレスの印加時間は１
００秒である。ストレスを印加しない場合のチャネルの
伝導率は光照射時の伝導率に等しい（すなわち、規格化
伝導イテ＝１）。しかし、ストレス電圧を印加すると、
規格化伝導率は次第に減少する。特に、ストレス電圧１
．０〜１．４Ｖでは規格化伝導率がほぼゼロになる。

チャネル伝導率がストレス電圧とともに減少する現象は
Ｉ−Ｖコラプス（Ｉ−Ｖ　ｃｏｌｌａｐｓｅ）として既
に良くしられた現象である（エイチ・モルコソヂ、エイ
チ・・ンンル、セミコンダクターズ・アンド・セミメタ
ルズ、第２４巻、１６８頁、１９８７年、アカデミツク
・プレス；ＨｌＭｏｒｋｏｃ　ａｎｄ　Ｉ−ｆ、　Ｕｎ
ｌｅ、　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　ａｎｄＳｅｍ
ｉｍｅｔａｌｓ、　ｖｏｌ、　２４．　ｐ、　１６８．
１９８７．　Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ）。

しかし、ストレス電圧が１．６Ｖ以上になるとＩ−Ｖコ
ラプスは逆に回復し始める。特に、ストレス電圧が約３
Ｖになるとチャネル伝導率が初期状態の約７０％にまで
回復している。これはＦＥＴに高電界が加わり、ＤＸ＄
位が正にイオン化されるためである。

この現象は以前には知られていなかった現象である。こ
の低チャネル伝導率状態（ストレス電圧〜１．２Ｖ）と
高チャネル伝導率状態（ストレス電圧〜３Ｖ）の２つの
状態は、光照射がない限り電源電圧を取り去ってもその
状態が長時間保持される。しかも、印加するストレス電
圧を制御することにより、この２つの状態間を互いに反
復してスイッチすることが可能である。したがって、こ
の低チャネル伝導；仝−状態と高チャネル伝導率状態の
２つの安定状態をもつ選択ドープ構造ＦＥＴは、不揮発
性メモリセルの記憶用ｌ・ランジスタとして用いること
ができる。

この特性を用いると化合物半導体の高い電子移動度を利
用した高速の読出し特性をもつＥＥＰＲＯＭが実現でき
る。

（実施例〉以下、図面を参照しつつ本発明の詳細な説明する。

第１図は、本発明の化合物半導体集積回路装置の実施例
を示す回路図である。本実施例においては、選択ドープ
構造ＦＥＴからなる一つの記憶用）・うンジスタ１が一
つのメモリセルを構成する。３はワード線Ｗｉ、４はワ
ード線Ｗｉ＋１．５はビット線Ｂｊ、６はビット線Ｂｊ
＋１を表わすが、各ワード線と各ビット線の交点に一つ
のメモリセルが配置されており、各ビット線に対して、
メモリセルは並列に接続されている。本実施例において
、実際的な素子配置を考慮して回路図を描くと第２図の
ようになる。第２図に示す配置を用いると、１個のコン
タクト孔７を２個のメモリセルが共有できるため、集積
効果が高い長所がある。

第１図あるいは第２図の回路図で表される化合物半導体
集積回路装置の一実施例を示す構造断面図を第３図に示
す。第３図に示す構造をもつ化合物半導体集積回路装置
は、次に説明する方法を用いて製造することができる。

まず、半絶縁性ＧａＡｓ基板上に、高純度の不純物無添
加ＧａＡｓ層１１を厚さ２０Ｏｎ、ｍ程度、次にＳｉを
２×１０１８ｃｍ　”程度に添加したＮ＋型Ａ１．Ｇａ
Ａｓ層１２を厚さ５０ｎｍ程度、さらにＳｉを３×１０
１８ｃｍ−３程度に添加したｎ＋型ＧａＡｓ層１３を厚
さ８０ｎｍｉＺ度それぞれ全面成長する。ここで、Ｎ＋
型ＡｌＧａＡｓ層１２のＡ１組成比は０．３とするが、
必ずしもこの組成に限られるものではない。また上記の
結晶構造は、例えば、分子線エピタキシャル成長法や有
機金属気相成長法を用いて形成することができる。次に
、例えば光露光技術を用いて、ゲート電極２１が形成さ
れる各リセス部分の計則ＧａＡｓ１３およびＮ＋型Ａｌ
ＧａＡｓ１２の一部をエツチング除去する。

リセスのための選択エツチングには、燐酸（ＦＩ３ＰＯ
４，）系の溶液エツチング、あるいは塩素（ＣＩ２）系
のガスを用いたドライ・エツチングなどの方法を用いる
ことができる。次に、光露光技術または電子線露光記述
を用いて、Ｔｉ−ＡＩ（チタン−アルミニウム）からな
るゲー　ト電極２１を形成する。次に、各ゲート電極２
１を４火んでＡｕＧｅ−Ｎ１（金ゲルマニウム−ニッケ
ルからなるソース電４！Ｉ２ｏ、ドレイン電極２２を蒸
着Ｌ、４２０°Ｃ程度の熱処理を行う。次に、第１層絶
縁膜１４としてＳｉ０２を全面に堆積さぜ、光露光技術
どリフトオフ技術を用いてワード線３２、接地線３３な
どの第１層配線を形成する。次に、第２層絶縁膜１５と
してＳｉ０２を再び全面に堆積させ、光露光技術とリフ
ｌ−オフ技術を用いて第２層配線としてビット線３１を
形成し、第３図に示す実施例の化合物半導体集積回路装
置が完成する。第１層および第２層の配イカ１には、Ｔ
ｉ−Ｐｔ−Ａｕ（チタン−白金−金）やＡＩ（アルミニ
ウム）等の金属が使用できる。

ゲート長０．２５ｐｍでしきい値電圧が一〇．８ｖのデ
イプリージョン型の選択ドープＦＥＴで構成した本実施
例第３図の構造をもつ化合物半導体集積回路装置を例に
とって以下にその動作を説明する。本実施例では、メモ
リセルを暗中で７７Ｋにおいて動作させた場合について
説明するが、動作温度は１５０に以下であれば必要に応
じて変化させてもよい。いま、ワード線に０．５ｖ、ビ
ット線に１．５ｖを印加すると、電子供給層であるＡＩ
ＧａＡｓ層に電子注入が起こり、Ｉ−Ｖコラプス現象に
より記憶用ｌ・ランジスタは非導通な状態は（ここでは
消去状態と呼ぶ）となる。また、ワード線に０．５ｖ、
ビット線に高電圧（〜３．５Ｖ）を印加すると、記憶用
トランジスタのＡＩＧａＡｓ層中のＤＸ準位がイオン化
するため、記憶用ｌ・ランジスタは導通状態（ここでは
書込み状態と呼ぶ）となる。メモリセルの読出しは、選
択するワード線の電位を０、５Ｖに設定し、ビット線に
０．５Ｖを印加することによって行う。記憶用！・ラン
ジスタが書込み状態にあれば、ビット線からメモリセル
を辿して接地線に電流が流れてビット線の電位は低レベ
ルとなるが、記憶用トランジスタが消去状態にあれば、
ビット線から接地線に電；Ａコが流れずビット線の電位
は高レベルのまま保たれる。非選択のワード線は記憶用
トランジスタのしきい値電圧以下（ここでは、−０．８
Ｖ以下）に設定されているため、非選択のワード線にゲ
ート按続されている記憶用トランジスタの状態はビット
線の電位レベルに影響を与えない。本実施例では、記憶
用トランジスタのしきい値電圧が−０．８■である場合
について説明したが、このしきい値電圧は用途や回路設
計に応じて変化させることが可能であることはいうまで
もないこのようにして、本実施例第３図の構造をもつ化合物半
導体集積回路装置においては、ワード線とビット線によ
って指定された任意のメモリセルに対して、データの書
込み、消去、読出しが可能であることが実証された。

（発明の効果）以上説明したように、本発明によれば、化合物半導体Ｆ
ＥＴに固有の現象に基づく新しい型のＥＥＰＲＯＭが得
られる。ＧａＡｓの高い電子移動度により、従来のＳｉ
半導体を用いたＥＥＰＲＯＭに比較して高速な読出し特
性が実現できる。また、本発明の化合物半導体集積回路
装置は１つのトランジスタで１つのメモリセルが構成で
きるため集積効果で高くでき、且つ比較的容易なプロセ
スで製造することができるため、広い分野にわたる応用
が可能である。

【図面の簡単な説明】

第１図は本発明の化合物半導体集積回路装置の実施例を
示す回路図、第２図は本発明の化合物半導体集積回路装
置の実施例の実用的な素子配置を考慮した回路図、第３
図は本発明の化合物半導体集積回路装置の一実施例を示
す構造断面図、ｖＪ４図は従来からあるフローティング
ゲート型セルの構造断面図、第５図は本発明の化合物半
導体集積回路装置の動作原理を説明するための図である
。図において、ｌ・・・記憶用トランジスタ、３・・・ワ
ード線Ｗｉ、４・・・ワードＷｉ＋１．５・・、ビット
線Ｂｊ、６１０．ビット線ＢＪ＋１．７・・・コンタク
ト孔、８，３３・・・接地線、１１．・、不純物無添加
ＧａＡｓ層、１２・・・Ｎ＋＋ＡｌＧａＡｓ層、１３・
・・ｎ＋＋ＧａＡｓ層、１４・・・第１層絶縁層、１５
・・・第２層絶縁膜、２０・・・ソース電極、２１１．
・ゲート電極、２２８８．ドレイン電極、３１・・・ビ
ット線、３２・・・ワード線、４１・・・ｐ型シリコン
基板、４２・・・ｎ＋型多シリコン層４３・・・トンネ
ル絶縁膜、４４・・・フローティングゲート、４５・・
・コントロールゲートである。

Claims

【特許請求の範囲】

選択ドープ構造電界効果トランジスタのゲート電極がワ
ード線に接続され、ドレイン電極がビット線に接続され
た基本セルを有することを特徴とする化合物半導体集積
回路装置。