JPS627164A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、新規なＭＯ８電界効果トランジスタ（以下、
ＭＯＳＦＥＴと略記）および複数個のＭＯＳ　Ｆ　ＥＴ
を有してなるＭＯＳ集積回路（以下、ＭＯ３ＩＣと略記
）の製造方法に係り、特に、微小チャネル長を持ち、し
かもしきい電圧のばらつきの小さいＭＯＳＦＥＴおよび
ＭＯ８ＩＣの製造方法に関する。

〔発明゛の背景〕

まず、従来技術とその問題点を第４図〜第６図を用いて
説明する。

第４図（ａ）は従来の一般的ＭＯ３ＦＥＴの断面図であ
り、同図（ｂ）はその要部の構造説明図である。（ａ）
に示すように、例えばｐ形（１００）面、１０Ω・口の
シリコン基板ｌ上に厚さ２０Ωｍのゲート酸化膜２を１
０００℃、２０分間の乾燥酸素中における酸化により成
長させた後、多結晶シリコン（以下、ｐｏｌｙＳｉと略
記）を化学蒸着法（以下、ＣＶＤ法と略記）により、モ
ノシラン（ＳｉＨ４）の熱分解で厚さ０．３μｍに堆積
し、オキシ塩化リン（Ｐｏｃｋｇ）を拡散源としてリン
（Ｐ）を拡散させ、通常のホトエッチ法によりレジスト
パターンを形成し、反応性スパツタエッチにより加工し
てｐｏｌｙ　Ｓｉより成るゲート３を形成し、さらにゲ
ート３をマスクとして、シリコン基板１にヒ素（Ａｓ）
をイオン打込み己、熱アニールで上記ヒ素を活性化しソ
ース４およびドレイン５を形成する。典型的なイオン打
込み条件ハ、加速を圧８０ｋｅＶ、　打込み量５　Ｘ　
１０１５．、−２、アニール条件は乾燥窒素中で９５０
’Ｃ，３０分である。

上記ソース４、ドレイン５、ゲート３はそれぞれ絶縁膜
６を介してアルミニウム電極（配線）７が施されている
。　　　　　　　　　　　　　　　　１このような構造
においては、第４図（ｂ）に示したように、ソース、ド
レインの間隔で定義されるチャネル長し。ｆｆは、ゲー
ト長しｇおよびソース、ドレイン領域の横方同店がりＸ
、により。

Ｌｅｆｒ　＝　Ｌｇ　−２Ｘｔ（１） で表わされる。すなわち、ＭＯＳＦＥＴの性能を決める
重要なパラメータであるチャネル長し。ｆｆはゲートの
加工および横方向拡散という２つのパラメータにより決
まることがわかる。

ＭＯＳＦＥＴの重要な性能の１つに、ゲイン定数βがあ
る。βは、電界効果移動度μＦＫ＋ゲート酸化膜容量Ｃ
８Ｘ、チャネル幅Ｗ。ｆｆおよびチャネル長し。ｆｆに
より、次式で表わされる。

すなわち、ＭＯＳＦＥＴを高性能にするために、βを大
きくするには、μＦＥ　ｔ　ＣＯＸ　＋　Ｗｅｆｆを大
きくし、Ｌ８ｆｆを小さくすればよい。しかし、μＦＫ
はチャネル領域の不純物濃度Ｎ。ｆｆにより、ＣＯＸは
ゲート酸化膜厚によりおのおの決まるため、βを大きく
するためには、他の構造定数、すなわちり。ｆｆを小さ
くするか、Ｗｅｆｆを太き（する他に途はない。

Ｌ８ｆｆ、Ｗｏｆｆは共に設計上決まる量であるから、
結局、従来構造の素子では、ＭＯＳ　Ｆ　ＥＴの構造定
数を設計変更する以外に途はない。すなわち、ある性能
のＭＯＳＦＥＴを得ようとすると、その大きさは（１）
式により必然的に決まってしまうため、従来構造のまま
では一層の高密度化をすることはできなかった。

これに対処して、本発明者等は、先に１、ＭＯＳＦＥＴ
のチャネル部分へ集束イオン線を用いて部分的に不純物
を導入することにより、実質的なチャネル長し。ｆｆを
短かくし、高いゲイン定数βを得ることのできる、ＭＯ
ＳＦＥＴおよびその製造方法を提案した〔特開昭５９．
−６１９６５号公報、あるいは日本応用物理学会誌（Ｊ
ａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆＡｐｐｌｉｅｄ
　Ｐｈｙｓｉｃｓ）、　Ｖｏｌ、　２３．　Ｎ（１８，
（１９８４）　ｐｐ、　Ｌ　５４３〜Ｌ５４５参照〕。

第５図は上記提案ＭＯ３ＦＥＴの要・部構成の代表的−
例を示した断面図であり、ｐ形（１００）面、１０Ω・
口のシリコン基板１．厚さ２０　ｎｍのゲート酸化膜２
．厚さＱ、３μｍのｐｏｌｙ　Ｓｉゲート３．ヒ素（Ａ
ｓ）拡散層からなるソース４．ドレイン５を持つ構造に
おいて、集束イオン線を用い、高濃度不純物層８を付加
している。この高濃度不純物層８は、ここでは、幅０．
１μｍの高濃度ボロッ（Ｂ）打込み層を形成している。

なお、２５は低濃度不純物層を示している。

高濃度不純物層（高濃度ボロン打込み層）８を付加する
ことにより、前記チャネル長し。ｆｆは実質的に上記ボ
ロン打込み層の幅と等しくなるため、ｐｏｌｙ　Ｓｉゲ
ート３の幅で表わされるゲート長しｇに比較し、チャネ
ル長Ｌｄｆｆをはるかに短か（することができる。この
理由は、リングラフィや加工によってゲート長を決める
従来方法の代りに、集束イオン線を用い、チャネル部分
での幅が０．１μｍという微細な幅の不純物濃度が制御
できるためである。

ところが、ＭＯＳＦＥＴの重要な性能の１つであるしき
い電圧Ｖｔｈの上記集束イオン線による高濃。

麿ボロン打込み層の打込み位置依存性を実験的に調べて
みたところ、第６図に示す結果が得られた＝実験では、
加速電圧２０ｋｅＶ、　ビーム径０．２μｍの集束ボロ
ンイオン線を、ゲート酸化膜厚２０ｎｍ、最終的チャネ
ル長（Ｌｅｆｒ”）　０．８　ｐｍのＭＯＳＦＥＴのチ
ャネル領域の任意の位置に打込んで試作し、それぞれの
しきい電圧Ｖｔｈを測定した。第゛６図から、しきい電
圧Ｖｔｈのばらつきを±ｏ、ｉｖ以内にするためには、
集束イオン線の打込み位置すなわち位置合せの精度を±
０．１５μｍ程度に制御する必゛要のあることがわかる
。しかしながら、集束イオン線の位置合せ方法、イオン
線を走査するために用いる偏向装置の偏向歪み等から考
えて、集束イオン線を±０．１５μｍの精度で任意の位
置に合せることは非常に困難であり、その結果、しきい
電圧Ｖｔｈのばらつきが±０．３ｖにも及んだ。

以上に述べたように、第５図に示した構造をもつ高性能
ＭＯ３ＦＥＴによれば、ＭＯＳＦＥＴの特性が構造定数
によって決まるという従来構造の欠点を解消できる反面
、ＭＯＳＦＥＴのしきい電圧Ｖｔｈのばらつきが制御し
にくいという、ＭＯＳＦＥＴを構成する上で致命的とな
る問題点があった。

〔発明の目的〕

本発明の目的は、上述のようなＭＯＳＦＥＴのしきい電
圧Ｖｔｈのばらつきを小さく制御でき、しかも実質的な
チャネル長し。ｆｆを小、ゲイン定数βを大とすること
のできるＭＯＳＦＥＴおよびＭＯ８ＩＣの製造方法を提
供することにある。

〔発明の概要〕

本発明では、上記目的を達成するために、半導体基板上
に形成した薄膜の所望部分に開孔部を形成する工程と、
上記開孔部を通して不純物イオンを打込んで不純物領域
を形成する工程と、少なくとも上記開孔部の開孔幅より
大きな幅、をもつゲ〒トを形成する工程と、上記ゲート
で覆われていない部分を通して不純物を打込んでソース
、ドレイン領域を形成する工程とを含む製造方法とする
。

すなわち、本発明は、第５図に示した構造を有するＭＯ
ＳＦＥＴのチャネル領域ζ゛と形成すべき微細な幅の高
濃度不純物層８、あるいは上記高濃度不。

鈍物層８と低濃度不純物層２５の両方と、ゲート３゜ソ
ース４およびドレイン５を１回のりソグラフィ加工によ
って自己整合的に形成するものである。

第１図は本発明の概要説明図で（ａ）　、　（ｂ）　、
　（Ｃ）　、　（ｄ）は各工程途中の断面図を示す。図
において、前出と同一の符号のものは同一または均等部
分を示すものとする。なお、説明を簡明にするため、半
導体基板や各部の材質、導電形９寸法等を規定して説明
することにする（後述の実施例説明においても同様）が
、本発明はこれに限定されるものではない。

以下、各工程ごとに順を追って説明する。まず第１図（
ａ）は、ｐ形（１００’）面、１０Ω・１のシリコン基
板１上に厚さ２Ｑｎｍのゲート酸化膜２を乾燥漣素中に
おける酸化により成長させ、上記ゲート酸化膜２を通し
て１００　ｋｅＶに加速したＡｓイオンを打込み量ｌＸ
ｌＯ１２α−２で打込んで低濃度不純物層２５を形成し
た後、減圧ＣＶＤ法により成長させてＰＯＣ１！、を拡
散源としてＰを拡散させた厚さ０．２ｐｍ　（７）　ｐ
ｏｌｙ　Ｓｉ膜９の上に、厚さ３Ｑｎｍの酸化膜１０を
乾燥酸素中における酸化により成長させ、次に、酸化膜
１０上にレジスト１１を塗布して、リソグラフィ加工に
より開孔部１２を設けた後、レジスト１１をマスクとし
て酸化膜１０を、少なくとも開孔部１２より大きくエツ
チング除去し、さらに、１５Ｑ　ｋｅＶに加速したＢイ
オン１３を打込み、高濃度不純物層８の形成までを行っ
た状態を示している。

次に、第１図（ｂ）に示すように、レジスト１１を除去
し、六フッ化タングステン（ＷＦ３）の水素（Ｈ２）還
元によるＣＶＤ法によって、酸化膜１０の開孔部分のｐ
ｏｌｙ　Ｓｉ　Ｑ上へのみ選択的にＷ膜１４を厚さ０．
１μｍ堆積させる。さらに、酸化膜１０をエツチング除
去した後、Ｗ膜１４をマスクとして、反応性スパッタエ
ッチ法によりｐｏｌｙ　Ｓｉ膜９を異方的にエツチング
除去してゲート３を形成し、熱アニールでＡｓを活性化
してソース４およびドレイン５を形成した状態が第１図
（Ｃ）である。その後、第１図（ｄ）に示すように、絶
縁膜６の形成、コンタクト穴明け、アルミニウム電極（
配線）７の形成によりＭＯＳＦＥＴを完成する。

以上に述べた本発明によれば、第５図構成の高性能ＭＯ
３ＦＥＴを、高濃度不純物層８とゲート３とを１回のリ
ングラフィ加工によって自己整合的に製造することがで
きる。その結果、先に提案した集束イオンビームを用い
る製造方法では実現が困難であった高濃度不純物層８と
ゲート３との高精度の位置合せが可能となり、さらに、
問題点と　　　□して残っていたしきい電圧Ｖｔｈのば
らつきを十分に小さく制御できるようになり、ＭＯ８Ｉ
Ｃの製造に適用することができる。

〔発明の実施例〕

以下、本発明の詳細な説明する。

実施例１ 第２図は本発明製造方法の一実施例を説明するための断
面図であり、順を追って各工程ごとに示しである。

第２図（ａ）は、ｐ形＜　ｉｏｏ　＞面、　１０Ω・ａ
ｎＯ）’／！Ｊ：７ン基板１に、１０００℃、２０分間
の乾燥酸化により厚さ２０Ωｍの酸化膜（熱酸化膜）１
６を成長させ、さらに、ＣＶＤ法により窒化シリコン膜
１７を厚さ３０Ωｍに成長させ、ホトエッチ法によりＭ
ＯＳＦＥＴが形成されるべき部分以外の窒化シリコン膜
１７を除去し、窒化シリコン膜１７の除去された部分の
シリコン基板１上に通常のイオン打込み法により、Ｂイ
オンを加速電圧７ＱｋｅＶ、打込み量３　Ｘ　１０１２
ｃｍ　”という条件で打込んだ後、１０００℃、２時間
のウェット酸化を行い、フィールド酸化膜１８およびそ
の下部に上記イオン打込みにより形成されるチャネルス
トッパ層１９を形成した状態を示している。

次に、第２図（ｂｌに示すように、窒化シリコン膜■７
および酸化膜１６を除去し、１０００℃、２０分間のド
ライ酸化により厚さ２０Ωｍのゲート酸化膜２を成長さ
せ、その上に、減圧ＣＶＤ法により成長させてＰＯＣＩ
！３を拡散源としてＰをドープした層抵抗５０Ω／口、
厚さ０．２　ｐｍのｐｏｌｙ　Ｓｉｉｏｏ形成し、さら
にこ）ｐｏｌｙ　Ｓｉｉｏｏ上に、１ｏｏｏ℃、３０分
間ノドライ峻化により厚さ３Ｑｎｍの酸化膜ｌＯを成長
させる。

その後、第２図（Ｃ１に示すように、酸化膜１０上に厚
さ０．８μｍのポリメチルメタクロレート（ＰＭＭＡ）
レジスト１１を塗布し、電子ビーム（ＥＢ）リソグラフ
ィ加工により線幅０．１μｍの開孔部１２を形成し、こ
の開孔部１２の下の酸化膜１０を反応性スパッタエッチ
法により除去した後、加速電圧１５０　ｋｅＶのＢイオ
ン１３を打込んで高濃度不純物層８を形成した。

この場合のイオン打込み量は、ＭＯＳＦＥＴのしき−い
電圧Ｖｔｈの設定値により決まるが、本実施例では、８
　Ｘ　１０１２ｃｍ−２の打込み量で、しきい電圧Ｖｔ
ｈを０．５■とすることができた。

さらに、第２図（ｄ）は、上記ＰＭＭＡレジスト１１を
酸素（０２）プ５ラズマアッシャーにより除去し、ＷＦ
６のＨ２還元によるＣＶＤ法により、開孔部１２の下の
ｐｏｌｙ　Ｓｉ膜膜上上のみ選択的にＷ膜１４を厚さ５
．Ｑｎｍ堆積させた後、酸化膜工０をエツチング除去し
、上記Ｗ膜１４をマスクとして反応性スパッタエッチ法
によりｐｏｌｙ　Ｓｉｉｏｏ異方的にエツチング除去し
てゲート３を形成し、ＣＶＤ法により厚さ０．２μｍの
酸化膜２０を堆積させた状態を示している次に、第２図
（ｅｌに示すように、反応性スパッタエッチ法により、
底部の幅が０．１μｍのサイドウオール２１を残して酸
化膜２０をエツチング除去し、このサイドウオール２１
およびＷ膜１４をマスクとして加速電圧５０　ｋ　ｅＶ
のＡｓイオン１５を打込み量２ｘｔ。

ｃｒｎ−２で打込み、９００℃で３０分間のアニールを
行い、接合深さ０．１μｍ２層抵抗２０Ω／口のソース
４およびドレイン５の領域を形成する。最後に、第２図
（ｆ）に示すように、層間絶縁膜６の形成、コンタクト
穴明け、アルミニウム電極（配線）７の形成により、Ｍ
ＯＳＦＥＴを完成させた。

上記工程で完成したＭＯＳＦＥＴのしきい電圧Ｖｔｈの
ばらつきは設定値の０．５Ｖから±０．０５Ｖの範囲に
おさめることができ、集束イオンビームを用いた従来の
製造方法によるＭＯＳＦＥＴと比較するとＶｔｈのばら
つきは１／６になった。また、第２図（ｆ）における高
濃度不純物層８のない従来構造のＭＯＳＦＥＴと比較す
ると、ゲイン定数βは約２倍、ドレイン耐圧は約１．５
倍に向上しており、本実施例の製造方法によっても、第
５図に示した構造の　　　　１高性能ＭＯ３ＦＥＴの特
徴は損なわれないことが分かった。− なお、本実施例でのＷ膜１４の代りに、スパッタ法によ
り厚さ５ＱｎｍのＴｉ膜を６５０℃、２０分間の熱アニ
ールを行った後、未反応Ｔｉをエツチングにより除去し
たＴｉ膜を用いても同様の効果が得られた。

実施例２ 第３図は本発明の他の実施例を説明するための断面図で
、以下、各工程ごとに順を追って説明する。

第３図（ａ）は、ｐ形（１００）面、１０Ω”（ｍのシ
リ、コン基板ｌに、１０００℃、２０分間のドライ酸化
により厚さ２Ｑｎｍの酸化膜を成長させ、さらにＣＶＤ
法により窒化シリコン膜を厚さ３０ｎｍに成長させ、Ｍ
ＯＳＦＥＴが形成されるべき部分以外の上記窒化シリコ
ン膜をホトエッチ法により除去し、この窒化シリコン膜
の除去された部分のシリコン基板ｌに通常のイオン打込
み法により、Ｂイオンを加速電圧７ＱｋｅＶ、打込み量
３×１０１２ｃｍ−２という条件で打込んだ後、１００
０℃、２時間のウェット酸化を行い、フィールド酸化膜
１８およびその下部に上記イオン打込みにより形成され
たチャネルストッパ層１９を形成した後、上記の窒化シ
リコン膜、酸化膜を除去し、１０００℃、１０分間のド
ライ酸化により厚さ１５　ｎｍのゲート酸化膜２を成長
させ、その上に、減圧ＣＶＤ法により成長させてＰＯＣ
ｌｓを拡散源としてＰをドープした層抵抗４０Ω／口、
厚さ０．２５μｍのｐｏｌｙ　Ｓｉ膜９を形成し、さら
にその上へＣＶＤ法により堆積した厚さ０．５μｍの酸
化膜を、ＥＢクリソラフィ加工、反応性スパッタエッチ
法により、幅０．１μｍの微細酸化膜パターン２２に加
工した後にこの微細酸化膜パターン２２をマスクとして
、５００ｋｅＶに加速したＡｓイオン１５を打込み量２
　Ｘ　１０１２ＣＩｌ！”で打込んで低濃度不純物層２
５を形成した状態を示している。

次に、第３図（ｂ）に示すように、ＣＶＤ法°により堆
積した厚さ０．５μｍの窒化シリコン膜を、反応性スパ
ッタエッチ法により、底部の幅が０．２μｍとなるサイ
ドウオール２１に加工し、プラズマＣＶＤ法により堆積
し平坦化した厚さ０５μｍのリンガラス（ＰＳＧ）膜２
３を形成し、このＰＳＧ膜をマスクとして、上記微細酸
化膜パターン２２をエツチング除去して開孔部１２を形
成した後、Ｂイオン１３を加速電圧１５０　ｋｅＶ、打
込み量Ｉ　Ｘ　１０１３ｃｍ−２で打込んで高濃度不純
物層８を形成した。

さらに、第３図（Ｃ）は、上記開孔部１２をＣＶＤ法に
より酸化膜２４で埋め込み、ＰＳＧ膜２３をエツチング
除去した後、上記窒化シリコンのサイドウオール２１お
よび酸化膜２４をマスクとして、ｐｏｌｙ　Ｓｉ膜９を
反応性スパッタエッチによりエツチングしてゲート３を
形成し、Ａｓイオン１５を加速電圧１３ＱｋｅＶ、　　
　　′打込み量３Ｘ１０１５Ｃｒｎ−２で打込み、赤外
線ランプを用いて１１００℃、１０秒間の高温短時間ア
ニールを行い、接合深さ０．１μｍ２層抵抗５ｏΩ／口
のソース４およびドレイン５の領域を形成した状態を示
している。最後に、第３図（ｄｌに示すように、上記窒
化シリコンのサイドウオール２１および酸化膜２４のエ
ツチング除去、層間絶縁膜６の形成、コンタクト穴明け
、アルミニウム電極（配線）７の形成により、ＭＯＳＦ
ＥＴを完成させた。

上記工程で完成したＭＯＳＦＥＴのしきい電圧Ｖｔｈは
、０．６Ｖ±０．１ｖのばらつきを示し、マタ、ゲイン
定数βは、高濃度不純物層８のない従来構造のＭＯＳＦ
ＥＴと比較して約３倍に向上した。これは、チャネル幅
Ｗ８ｆｆを１／３に小さくしても同一性能のＭＯ３ＩＣ
が信頼性よく製造できることを示しており、本発明の有
効性が確かめられた。

〔発明の効果〕

本発明によれば、１回のリングラフィ加工によってＭＯ
ＳＦＥＴのチャネル部に高濃度不純物層とゲート電極と
を自己整合的に形成する方法で、従来の集束イオン線に
よる打込みでは困難であった高精度の位置合せが可能と
なり、この結果、ＭＯＳＦＥＴのしきい電圧Ｖｔｈのば
らつきを実用に　　　　□＃、ｌ！＋６’８；１ｉｌｚ
８　＜　’！Ｑ′ｌ″Ｉ°ｚ　Ｌ／　ｈ゛０　、　＄ａ
＆　　　。

のＭＯＳ　Ｆ　ＥＴ本来の高性能を実現できるようにな
った。したがって、従来に比較して、ＭＯ３ＩＣの高密
度化、高信頼性化が可能になるため、その技術的効果は
非常龜大きい。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　（Ｃ）　、　（ｄ）は
本発明製造方法の概要を説明する、各１綽途中の断面図
、第２図（ａ）　、　（ｂｌ（Ｃ）　、　（ｄ）　、　
ｆｅ）　、　（ｆ）、第３図（ａｌ　、　（ｂｌ　、　
（Ｃ）　、　（ｄ）はそれぞれ本発明の詳細な説明する
各工程途中の断面図、第４図（ａ）は従来の一般的ＭＯ
５ＦＥＴの断面図、同図（ｂ）はその要部の構造説明図
、第５図は本発明の対象とする高性能ＭＯ５ＦＥＴの要
部構成の代表的−例を示した断面図、第６図は従来方法
で製造した高性能ＭＯ３ＦＥＴの問題点を説明するため
の図である。 く符号の説明〉 ｌ・・・シリコン基板　　　２・・・ゲート酸化膜３・
・・ゲート　　　　　　　４・・・ソース５・・・ドレ
イン　　　　　６・・・絶縁膜７・・・電極（配線）　
　　８・・・高濃度不純物層９・・・ｐｏｌｙ　Ｓｉ膜
　　　　１０．１６　、２０．２４・・・酸化膜１１・
・・レジスト　　　　　１２・・・開孔部１３・・・Ｂ
イオン　　　　１４・・・Ｗ膜１５・・・Ａｓイオン　
　　　１７・・・窒化シリコン膜１８・・・フィールド
酸化膜 １９・・・チャネルストッパ層 ２１・・・サイドウオール ２２・・・微細酸化膜パターン ２３・・・ＰＳＧ膜 ２５・・・低濃度不純物層

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成した薄膜の所望部分に開孔部
   を形成する工程と、上記開孔部を通して不純物イオンを
   打込んで不純物領域を形成する工程と、少なくとも上記
   開孔部の開孔幅より大きな幅をもつゲートを形成する工
   程と、上記ゲートで覆われていない部分を通して不純物
   を打込んでソース、ドレイン領域を形成する工程とを含
   むことを特徴とする半導体装置の製造方法。
2. （２）前記不純物領域を形成する工程は、前記半導体基
   板と同一の導電形を有し、かつ少なくとも半導体基板よ
   りも高濃度の不純物領域を形成する工程であることを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。