CN116705840A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件及其制造方法。该半导体器件包括形成在半导体衬底的有源区域中的阱区域、经由栅极电介质膜形成在阱区域上的栅极电极，以及形成在阱区域中的源极区域和漏极区域。在有源区域在第一方向上的两个端部附近，在阱区域形成第一区域和第二区域，第一区域和第二区域具有与阱区域相同的导电类型并且具有比阱区域的杂质浓度高的杂质浓度。第一区域和第二区域在垂直于第一方向的第二方向上彼此间隔开，并且它们中的每个的至少一部分位于栅极电极之下。第一区域和第二区域未形成在有源区域在第一方向上的中心部分处。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，并且本发明可以适当地适用于例如包括MISFET的半导体器件及其制造方法。
背景技术
存在下面列出的公开技术。
[专利文献1]日本未审查专利申请公开号H9-045906
专利文献1描述了在形成源极/漏极区域之后形成口袋区域的技术。
发明内容
期望改进包括MISFET的半导体器件的性能。
根据本说明书的描述和附图，其他目的和新颖特征将变得明显。
根据一个实施例，半导体器件包括：半导体衬底；形成在半导体衬底的有源区域中的第一导电类型的阱区域；经由栅极电介质膜形成在半导体衬底的阱区域上的栅极电极；以及源极区域和漏极区域，源极区域和漏极区域形成在阱区域中并且具有与第一导电类型相反的第二导电类型。栅极电极在第一方向上延伸，并且源极区域和漏极区域在垂直于第一方向的第二方向上彼此间隔开。源极区域包括第一半导体区域和第一高浓度区域，第一高浓度区域与第一半导体区域相邻，并且具有比第一半导体区域的杂质浓度高的杂质浓度。漏极区域包括第二半导体区域和第二高浓度区域，第二高浓度区域与第二半导体区域相邻，并且具有比第二半导体区域的杂质浓度高的杂质浓度。在有源区域在第一方向上的两个端部附近，在阱区域中形成与第一半导体区域相邻的第一导电类型的第一区域和与第二半导体区域相邻的第一导电类型的第二区域。第一区域和第二区域在第二方向上彼此间隔开，并且具有比阱区域的杂质浓度高的杂质浓度。第一区域的至少一部分和第二区域的至少一部分位于栅极电极之下。在有源区域在第一方向上的中心部分中，未形成第一区域和第二区域。
附图说明
图1是一个实施例的半导体器件的主要部分平面图。
图2是一个实施例的半导体器件的主要部分平面图。
图3是一个实施例的半导体器件的主要部分截面图。
图4是一个实施例的半导体器件的主要部分截面图。
图5是在一个实施例的半导体器件的制造过程期间的主要部分截面图。
图6是在与图5中相同的半导体器件的制造过程期间的主要部分截面图。
图7是在图5之后的半导体器件的制造过程期间的主要部分截面图。
图8是在与图7中相同的半导体器件的制造过程期间的主要部分截面图。
图9是在图7之后的半导体器件的制造过程期间的主要部分截面图。
图10是在与图9中相同的半导体器件的制造过程期间的主要部分截面图。
图11是在与图9中相同的半导体器件的制造过程期间的主要部分平面图。
图12是在图9之后的半导体器件的制造过程期间的主要部分截面图。
图13是在与图12中相同的半导体器件的制造过程期间的主要部分截面图。
图14是在图12之后的半导体器件的制造过程期间的主要部分截面图。
图15是在与图14中相同的半导体器件的制造过程期间的主要部分截面图。
图16是在与图14中相同的半导体器件的制造过程期间的主要部分平面图。
图17是在图14之后的半导体器件的制造过程期间的主要部分截面图。
图18是在与图17中相同的半导体器件的制造过程期间的主要部分截面图。
图19是在图17之后的半导体器件的制造过程期间的主要部分截面图。
图20是在与图19中相同的半导体器件的制造过程期间的主要部分截面图。
图21是在图19之后的半导体器件的制造过程期间的主要部分截面图。
图22是在与图21中相同的半导体器件的制造过程期间的主要部分截面图。
图23是第一检查示例的半导体器件的主要部分平面图。
图24是第一检查示例的半导体器件的主要部分截面图。
图25是第一检查示例的半导体器件的主要部分截面图。
图26是第一检查示例的半导体器件的主要部分平面图。
图27是第一检查示例的半导体器件的主要部分截面图。
图28是第一检查示例的半导体器件的主要部分截面图。
图29是示出杂质轮廓的一个示例的图。
图30是在另一实施例的半导体器件的制造过程期间的主要部分截面图。
图31是在与图30中相同的半导体器件的制造过程期间的主要部分截面图。
图32是在与图30中相同的半导体器件的制造过程期间的主要部分平面图。
图33是在图30之后的半导体器件的制造过程期间的主要部分截面图。
图34是在与图33中相同的半导体器件的制造过程期间的主要部分截面图。
图35是在与图33中相同的半导体器件的制造过程期间的主要部分平面图。
图36是在图33之后的半导体器件的制造过程期间的主要部分截面图。
图37是在与图36中相同的半导体器件的制造过程期间的主要部分截面图。
图38是在与图36中相同的半导体器件的制造过程期间的主要部分平面图。
图39是在图36之后的半导体器件的制造过程期间的主要部分截面图。
图40是在与图39中相同的半导体器件的制造过程期间的主要部分截面图。
图41是在图39之后的半导体器件的制造过程期间的主要部分截面图。
图42是在与图41中相同的半导体器件的制造过程期间的主要部分截面图。
图43是在另一实施例的半导体器件的制造过程期间的主要部分平面图。
具体实施方式
在以下实施例中，当为方便起见需要时，将通过划分为多个部分或实施例来进行描述，但除非特别说明，否则它们彼此不独立，并且一个部分与其他部分或全部其他部分的修改示例、细节、补充描述等相关。在下面实施例中，元件的数目等(包括元件的数目、数值、数量、范围等)不限于特定数目，而是可以不小于或等于特定数目，除非数目被具体指示并且在原则上明显限于特定数目。此外，在以下实施例中，不用说，组成元素(包括元素步骤等)不一定是必需的，除非它们被具体指定以及它们在原则上被视为明显必需。类似地，在以下实施例中，当参考组件等的形状、位置关系等时，假设形状等基本接近或类似于形状等，除非它们被具体指定以及它们在原则上被认为是明显的等。这同样适用于上述数值和范围。
在下文中，将参考附图详细描述实施例。在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略对其的重复描述。在以下实施例中，除非特别必要，否则原则上不再重复相同或相似部分的描述。
在实施例中使用的附图中，为了使附图容易看清，即使是在截面图的情况下也可以省略影线。此外，为了使附图容易看清，即使在平面图的情况下，也可以使用影线。
第一实施例
<半导体器件的结构>
图1和图2是本实施例的半导体器件的主要部分平面图，并且图3和图4是本实施例的半导体器件的主要部分截面图。图1和图2中的A1-A1线的位置处的截面图对应于图3，并且图1和图2中的B1-B1线的位置处的截面图对应于图4。当图4中的符号H1a和H2a分别由符号H1b和H2b代替时，图1和图2中的C1-C1线的位置处截面图与图4相同。顺便提及，图1和图2中所示的X方向和Y方向是相互垂直的方向。X方向和Y方向中的每个方向是平行于半导体衬底SB的主表面或背面的方向，即，水平方向。X方向对应于栅极电极GE的栅极长度方向，并且Y方向对应于栅极电极GE的栅极宽度方向。图1和图2示出了相同的平面区域，但是为了简单起见，在图1中，元件隔离区域ST、n-型半导体区域EX1、EX2和n+型半导体区域SD1、SD2由影线表示，并且在图2中，形成栅极电极GE的位置由虚线指示，并且形成p型晕状区域HA1、HA2的区域由虚线指示。
本实施例的半导体器件是包括MISFET(金属绝缘体半导体场效应晶体管)1的半导体器件。在下文中，MISFET 1也将被描述为n沟道型晶体管，但也可以是导电类型相反的p沟道型晶体管。
如图1至图4中所示，在由例如具有大约1Ωcm至10Ωcm的比电阻的p型单晶硅制成的半导体衬底(半导体晶片)SB中，形成用于隔离元件的元件隔离区域ST，并且作为形成MISFET 1的区域(有源区域)的MISFET形成区域1A由元件隔离区域ST限定。元件隔离区域ST嵌入在半导体衬底SB的主表面的沟槽中。MISFET形成区域1A在平面图中被元件隔离区域ST围绕。即，MISFET形成区域1A对应于半导体衬底SB中的被元件隔离区域ST围绕的区域。在图1和图2中，示出了如下情况：其中MISFET形成区域1A的平面形状是具有与X方向基本平行的边和与Y方向基本平行的边的矩形形状。注意，该平面图对应于在基本平行于半导体衬底SB的主表面的平面中察看时的情况。
通过浅沟槽隔离(STI)方法形成元件隔离区域ST。因此，元件隔离区域ST由嵌入在半导体衬底SB中形成的沟槽中的绝缘体(绝缘膜)制成。元件隔离区域ST主要由氧化硅制成。p型阱(p型阱区域)PW形成在MISFET形成区域1A中的半导体衬底SB中。p型阱PW是p型杂质被注入到其中的p型半导体区域。
在下文中，将通过参考图1至图4详细描述MISFET 1的配置。
MISFET 1包括经由栅极电介质膜GF形成在半导体衬底SB(p型阱PW)上的栅极电极GE，并且包括在平面图中形成在栅极电极GE的两侧上的用于源极-漏极(源极或漏极)的n型半导体区域SR、DR。
栅极电介质膜GF由例如氧化硅膜的绝缘膜制成。栅极电介质膜GF插入在半导体衬底SB和栅极电极GE之间。
栅极电极GE由例如硅膜的导电膜制成。硅膜优选是多晶硅膜，并且也可以使用n型杂质或p型杂质被注入到其中的掺杂多晶硅膜。
栅极电极GE在Y方向上延伸以在平面图中跨越MISFET形成区域1A。因此，栅极电极GE连续地形成在MISFET形成区域1A中的半导体衬底SB之上，以及MISFET形成区域1A周围的元件隔离区域ST之上。然而，栅极电极GE可以与元件隔离区域ST接触，但不与MISFET形成区域1A的半导体衬底SB接触，并且栅极电介质膜GF插入在MISFET形成区域1A的半导体衬底SB与栅极电极GE之间。
在MISFET形成区域1A的半导体衬底SB(p型阱PW)中，栅极电极GE之下的区域是形成沟道的区域，即沟道形成区域。沟道形成区域形成在半导体衬底SB的表面层部分上，并且与栅极电极GE之下存在的栅极电介质膜GF相邻。
在栅极电极GE的侧壁中的每个侧壁上，侧壁间隔件SW被形成为侧壁绝缘膜。侧壁间隔件SW由绝缘膜形成，但可以由单个膜或堆叠膜形成。
在平面图中，一对n型半导体区域SR、DR被形成为在X方向上将栅极电极GE夹在中间，该对n型半导体区域SR、DR中的一个区域(这里，n型半导体区域SR)用作MISFET 1的源极区域，该对n型半导体区域SR、DR中的另一个区域(这里，n型半导体区域DR)用作MISFET 1的漏极区域。n型半导体区域SR、DR形成在MISFET形成区域1A的半导体衬底SB(p型阱PW)中。
n型半导体区域SR、DR中的每个区域具有轻掺杂漏极(LDD)结构。因此，n型半导体区域SR由具有较低杂质浓度的n-型半导体区域(延伸区域、LDD区域)EX1和具有比n-型半导体区域EX1高的杂质浓度的n+型半导体区域SD1形成。此外，n型半导体区域DR由具有较低杂质浓度的n-型半导体区域(延伸区域、LDD区域)EX2和具有比n-型半导体区域EX2高的杂质浓度的n+型半导体区域SD2形成。与n-型半导体区域EX1相比，n+型半导体区域SD1具有更高的n型杂质浓度和更深的结深度，并且与n-型半导体区域EX2相比，n+型半导体区域SD2具有更高的n型杂质浓度和更深的结深度。
n-型半导体区域EX1、EX2通过栅极电极GE以自对准的方式被形成，并且n+型半导体区域SD1、SD2通过提供在栅极电极GE的侧壁中的每个侧壁上的侧壁间隔件SW以自对准的方式被形成。因此，n-型半导体区域EX1位于栅极电极GE的一个侧壁上的侧壁间隔件SW之下，n-型半导体区域EX2位于栅极电极GE的另一个侧壁上的侧壁间隔件SW之下，并且n-型半导体区域EX1和n-型半导体区域EX2彼此间隔开，两者之间插入有沟道形成区域(在X方向上间隔开)。然后，高浓度n+型半导体区域SD1、SD2形成在低浓度n-型半导体区域EX1、EX2的外侧(远离沟道形成区域的一侧)。n+型半导体区域SD1通过n-型半导体区域EX1与沟道形成区域间隔开(在X方向上间隔开)，并且形成在与n-型半导体区域EX1相邻的位置处。n+型半导体区域SD2通过n-型半导体区域EX2与沟道形成区域间隔开(在X方向上间隔开)，并且形成在与n-型半导体区域EX2相邻的位置处。n-型半导体区域EX1插入在沟道形成区域与n+型半导体区域SD1之间，并且n-型半导体区域EX2插入在沟道形成区域与n+型半导体区域SD2之间。
n型半导体区域SR、DR中的每个区域形成在MISFET形成区域1A(p型阱PW)的半导体衬底SB中，并且沿着栅极电极GE在Y方向上延伸。因此，形成n型半导体区域SR的n-型半导体区域EX1和n+型半导体区域SD1中的每个区域沿着栅极元件GE在Y方向上延伸，并且形成n型半导体区域DR的n-型半导体区域EX2和n+型半导体区域SD2中的每个区域沿着栅极元件GE在Y方向上延伸。
p型晕状区域(p型半导体区域、p型口袋区域)HA1、HA2形成在MISFET形成区域1A的半导体衬底SB(p型阱PW)中。在截面图(大致垂直于Y方向的截面图)中，p型晕状区域HA1被形成为覆盖(包裹)n-型半导体区域EX1，并且在截面图(大致垂直于Y方向的截面图)中，p型晕状区域HA2被形成为覆盖(包裹)n-型半导体区域EX2。因此，p型晕状区域HA1与n-型半导体区域EX1的侧面(面向n-型半导体区域EX2的侧面)和底面相邻，并且p型晕状区域HA2与n-型半导体区域EX2的侧面(面向n-型半导体区域EX1的侧面)和底面相邻。在平面图中，p型晕状区域HA1、HA2中的每个区域的一部分与栅极电极GE重叠。p型晕状区域HA1、HA2中的每个区域具有与n-型半导体区域EX1、EX2的导电类型相反的导电类型，并且具有与p型阱PW的导电类型相同的导电类型，并且具有比p型阱PW的杂质浓度高的杂质浓度(p型杂质浓度)。p型晕状区域HA1、HA2的p型杂质浓度可以是例如大约2×1017cm3～1×1019cm3。p型阱PW的p型杂质浓度可以是例如大约1×1017cm3～5×1018cm3。
尽管p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近(因此，在Y方向上，形成在靠近元件隔离区域ST的区域中)，但p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分中(并且因此，在Y方向上，未形成在远离元件隔离区域ST的区域中)。p型晕状区域HA1、HA2被形成为与元件隔离区域ST接触。
形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2中的一个端部TB1附近的p型晕状区域HA1和p型晕状区域HA2，分别被称为p型晕状区域HA1a和p型晕状区域HA2a。形成在另一端部TB2附近的p型晕状区域HA1和p型晕状区域HA2分别被称为p型晕状区域HA1b和p型晕状区域HA2b。在Y方向上，MISFET形成区域1A的端部TB1和端部TB2位于相对侧。p型晕状区域HA1a和p型晕状区域HA2a在X方向上间隔开，p型晕状区域HA1b和p型晕状区域HA2b在X方向上间隔开，p型晕状区域HA1a和p型晕状区域HA1b在Y方向上间隔开，并且p型晕状区域HA2a和p型晕状区域HA2b在Y方向上间隔开。p型晕状区域HA1未形成在p型晕状区域HA1a和p型晕状区域HA1b之间，并且p型晕状区域HA2未形成在p型晕状区域HA2a和p型晕状区域HA2b之间。在MISFET形成区域1A的端部TB1处，p型晕状区域HA1a和p型晕状区域HA2a与元件隔离区域ST接触。此外，在MISFET形成区域1A的端部TB2处，p型晕状区域HA1b和p型晕状区域HA2b与元件隔离区域ST接触。另一方面，在Y方向上，n-型半导体区域EX1、n-型半导体区域EX2、n+型半导体区域SD1和n+型半导体区域SD2中的每个区域从MISFET形成区域1A在Y方向上的端部TB1到端部TB2连续地形成。
如将在后面描述的，用于形成p型晕状区域HA1、HA2的离子注入使用倾斜(oblique)离子注入(倾斜(incline)离子注入)，由此p型晕状区域HA1、HA2可以被形成为覆盖(包裹)n-型半导体区域EX1、EX2。在一般的离子注入(竖直离子注入)中，杂质离子被加速并且在垂直于半导体衬底SB的主表面的方向上被注入，而在倾斜离子注入中，杂质离子被加速并且在从垂直于半导体衬底SB的主表面的方向倾斜预先确定角度的方向上被注入。
在X方向上，n-型半导体区域EX1和p型晕状区域HA1相邻，并且n-型半导体区域EX2和p型晕状区域HA2相邻。p型晕状区域HA1在X方向上与n-型半导体区域EX1相邻的部分位于栅极电极GE之下，并且p型晕状区域HA2在X方向上与n-型半导体区域EX2相邻的部分位于栅极电极GE之下。换句话说，p型晕状区域HA1在X方向上与n-型半导体区域EX1相邻的部分在平面图中与栅极电极GE重叠，并且p型晕状区域HA2在X方向上与n-型半导体区域EX2相邻的部分在平面图中与栅极电极GE重叠。即，p型晕状区域HA1a、HA1b中的每个区域的一部分(在X方向上与n-半导体区域EX1相邻的部分)位于栅极电极GE之下，并且因此在平面图中与栅极电极GE重叠。此外，p型晕状区域HA2a、HA2b中的每个区域的一部分(在X方向上与n-半导体区域EX2相邻的部分)位于栅极电极GE之下，并且因此在平面图中与栅极电极GE重叠。位于栅极电极GE之下的p型晕状区域HA1、HA2(即在平面图中与栅极电极GE重叠的p型晕状区域HA1、HA2)，可以用作沟道形成区域的一部分。
更优选的是，通过使用自对准硅化物(salicide)(自对准硅化物)技术，在n+型半导体区域SD1、SD2的表面(上表面)中的每个表面上形成金属硅化物层(金属化合物层)SL。
金属硅化物层SL可以是钴硅化物层、镍硅化物层、掺铂镍硅化物层等。此外，在图3和图4的情况下，也在形成栅极电极GE的硅膜的表面(上表面)上形成金属硅化物层SL。形成在栅极电极GE上的金属硅化物层SL也可以被视为栅极电极GE的一部分。此外，优选形成金属硅化物层SL，但如果不需要，可以省略其形成。
在半导体衬底SB上，绝缘膜IL1被形成为层间绝缘膜以覆盖栅极电极GE和侧壁间隔件SW。绝缘膜IL1的上表面被平坦化。在绝缘膜IL1中形成接触孔(通孔)，并且在接触孔中，导电插塞PG被嵌入作为连接导体部分。接触孔和嵌入在接触孔中的插塞PG形成在n+半导体区域SD1、SD2、栅极电极GE等上。在绝缘膜IL1的接触孔的底部，例如在n+型半导体区域SD1、SD2的表面上的金属硅化物层SL的一部分、在栅极电极GE的表面上的金属硅化物层SL的一部分等被露出，并且插塞PG连接到其露出部分。
布线M1形成在插塞PG被嵌入在其中的绝缘膜IL1上。布线M1例如是大马士革(damascene)布线，并且被嵌入在形成在绝缘膜IL1上的绝缘膜IL2中提供的布线沟槽中。布线M1经由插塞PG与诸如n+型半导体区域SD1、n+型半导体区域SD2或栅极电极GE电连接。还形成了上层的另外的布线和绝缘膜，但是这里将省略其图示和描述。布线M1和上层中的布线不限于大马士革布线，而是还可以通过对用于布线(例如钨布线或铝布线)的导电膜进行图案化来形成。
<半导体器件的制造过程>
将通过参考附图说明制造本实施例的半导体器件的方法。
图5至图22是在本实施例的半导体器件的制造过程期间的主要部分截面图或主要部分平面图。其中，图5、图7、图9、图12、图14、图17、图19和图21示出了基本对应于图3的截面(在图1的A1-A1线的位置处的截面)，此外，图6、图8、图10、图13、图15、图18、图20和图22示出了基本对应于图4的截面(在图1的B1-B1线或C1-C1线的位置处的截面)。图11和图16是主要部分平面图。
为了制造半导体器件，如图5和图6中所示，首先制备(提供)由例如具有大约1Ωcm至10Ωcm的电阻率的p型单晶硅制成的半导体衬底(半导体晶片)SB。然后，在半导体衬底SB的主表面上，形成元件隔离区域ST。
元件隔离区域ST由诸如氧化硅的绝缘体制成，并且可以通过STI方法来形成。具体地，在半导体衬底SB的主表面上形成用于元件隔离的沟槽之后，例如通过在用于元件隔离的沟槽中嵌入由氧化硅制成的绝缘膜，可以形成元件隔离区域ST。元件隔离区域ST限定MISFET形成区域1A，MISFET形成区域1A是其中形成MISFET 1的有源区域。
接下来，如图7和图8中所示，p型阱PW形成在MISFET形成区域1A的半导体衬底SB中。可以通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中来形成p型阱PW。p型阱PW形成在距半导体衬底SB的主表面超过预先确定深度处。
接下来，如图7和图8中所示，在MISFET形成区域1A的半导体衬底SB上(即，p型阱PW上)经由栅极电介质膜GF形成栅极电极GE。例如，该步骤可以被实施如下。
即，在通过稀释氢氟酸清洗等清洗半导体衬底SB(p型阱PW)的表面之后，在半导体衬底SB的主表面(p型阱PW的表面)上形成用作栅极电介质膜GF的绝缘膜。该绝缘膜例如由氧化硅膜制成，并且可以使用热氧化法等形成。接下来，在半导体衬底SB的主表面(整个主表面)上，即在用作栅极电介质膜GF的绝缘膜上形成用于形成栅极电极GE的导电膜(例如多晶硅膜)，然后通过使用光刻方法和干法蚀刻方法对导体膜进行图案化来形成栅极电极GE。留在栅极电极GE之下的绝缘膜(用作栅极电介质膜GF的绝缘膜)是MISFET1的栅极电介质膜GF。用作MISFET 1的栅极电极的栅极电极GE经由栅极电介质膜GF形成在MISFET形成区域1A的半导体衬底SB上(即，在p型阱PW上)。顺便提及，由于栅极电极GE在Y方向上延伸以在平面图中跨越MISFET形成区域1A，所以栅极电极GE的一部分位于元件隔离区域ST上。
接下来，如图9和图10中所示，将诸如磷(P)或砷(As)的n型杂质离子注入到MISFET形成区域1A的半导体衬底SB(p型阱PW)中的栅极电极GE两侧上的区域中，以形成n-型半导体区域EX1、EX2。用于形成n-半导体区域EX1、EX2的离子注入在下文中被称为离子注入IM1，并且在图9和图10中，离子注入IM1由箭头示意性地示出。
在该离子注入IM1中，由于栅极电极GE可以用作掩模(离子注入阻挡掩模)，n-型半导体区域EX1被形成为与栅极电极GE的一个侧壁对准，n-型半导体区域EX2被形成为与栅极电极GE的另一个侧壁对齐，并且没有杂质被注入到半导体衬底SB(p型阱PW)中的栅极电极GE正下方的区域中。n-型半导体区域EX1、EX2中的每个区域的深度(结深度)比之后形成的n+型半导体区域SD1、SD2的深度(结深度)浅。优选地，用于形成n-半导体区域EX1、EX2的离子注入IM1不是倾斜离子注入，而是垂直于半导体衬底SB的主表面的离子注入(即，竖直离子注入是优选的)。
此外，还可以在形成光致抗蚀剂图案(抗蚀剂图案)PR1的状态下执行离子注入IM1，在形成栅极电极GE之后使用光刻技术在半导体衬底SB上形成光致抗蚀剂图案PR1。在这种情况下，通过不利用光致抗蚀剂图案PR1覆盖MISFET形成区域1A，n-半导体区域EX1、EX2在MISFET形成区域1A的半导体衬底SB(p型阱PW)中的形成不会被光致抗蚀剂图案PR1阻碍。图11是离子注入IM1的过程的平面图。在图11中，为了易于理解，光致抗蚀剂图案PR1由影线表示，MISFET形成区域1A由双点划线指示，栅极电极GE由点虚线表示，并且通过离子注入IM1将杂质离子注入其中的区域由点指示。图11中的A1-A1线的位置处的截面图对应于图9，并且图11中的B1-B1线或C1-C1线的位置处的截面图对应于图10。当在形成光致抗蚀剂图案PR1的情况下执行离子注入IM1时，在离子注入IM1之后通过灰化等去除光致抗蚀剂图案PR1。
接下来，如图12和图13中所示，使用光刻技术在半导体衬底SB上形成光致抗蚀剂图案(抗蚀剂图案)PR2。光致抗蚀剂图案PR2覆盖MISFET形成区域1A在Y方向上的中心部分，但不覆盖MISFET形成区域1A在Y方向上的两个端部附近。
接下来，如图14和图15中所示，通过将诸如硼(B)的p型杂质离子注入(晕状离子注入)到MISFET形成区域1A的半导体衬底SB(p型阱PW)中，来形成p型晕状区域HA1、HA2。用于形成p型晕状区域HA1、HA2的离子注入在下文中将被称为离子注入IM2，并且在图14和图15中，离子注入IM2由箭头示意性地指示。图16是离子注入IM2的过程的平面图。在图16中，为了易于理解，光致抗蚀剂图案PR2由影线表示，MISFET形成区域1A由双点划线示出，栅极电极GE由点虚线示出，并且通过离子注入IM2将杂质离子注入到其中的区域用点来示出。图16中的A1-A1线的位置处的截面图对应于图14，并且图16中的B1-B1线或C1-C1线的位置处的截面图对应于图15。在离子注入IM2之后，通过灰化等去除光致抗蚀剂图案PR2。
在用于形成p型晕状区域HA1、HA2的离子注入IM2中，栅极电极GE也可以用作掩模(离子注入阻挡掩模)。然而，在用于形成p型晕状区域HA1、HA2的离子注入IM2中应用倾斜离子注入。因此，p型晕状区域HA1被形成为覆盖(包裹)n-型半导体区域EX1，p型晕状区域HA2被形成为覆盖(包裹)n-型半导体区域EX2，p型晕状区域HA1、HA2的每个部分位于栅极电极GE正下方(即，在平面图中与栅极电极GE重叠)。p型晕状区域HA1和p型晕状区域HA2在Y方向上彼此间隔开。p型晕状区域HA1、HA2中的每个区域具有与p型阱PW相同的导电类型，但是具有比p型阱PW的p型杂质浓度高的p型杂质浓度。
在用于形成p型晕状区域HA1、HA2的离子注入IM2中，光致抗蚀剂图案PR2也可以用作掩模(离子注入阻挡掩模)。因此，在离子注入IM2中，p型杂质未被注入到MISFET形成区域1A的半导体衬底SB(p型阱PW)的被光致抗蚀剂图案PR2覆盖的部分中。因此，p型晕状区域HA1、HA2未形成在MISFET形成区域1A的半导体衬底SB(p型阱PW)的被光致抗蚀剂图案PR2覆盖的部分中，并且p型晕状区域HA1、HA2形成在未被光致抗蚀剂图案PR2覆盖的部分中。因此，p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近(并且因此，在Y方向上，形成在靠近元件隔离区域ST的区域中)，但是p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分中(因此，在Y方向上，未形成在远离元件隔离区域ST的区域中)。
此外，虽然作为优选实施例描述了在首先形成n-型半导体区域EX1、EX2之后形成p型晕状区域HA1、HA2的情况，但是作为另一个实施例，也可以在首先形成p型晕状区域HA1、HA2之后形成n-型半导体区域EX1、EX2。然而，需要至少在形成栅极电极GE之后和形成栅极电极GE的侧壁上的侧壁间隔件SW之前，执行用于形成n-半导体区域EX1、EX2的离子注入IM1和用于形成p型晕状区域HA1、HA2的离子注入IM2。
接下来，如图17和图18中所示，在栅极电极GE的侧壁中的每个侧壁上形成侧壁间隔件SW，侧壁间隔件SW由例如氧化硅或氮化硅或其堆叠膜制成。例如，可以通过在半导体衬底SB的整个主表面上沉积氧化硅膜或氮化硅膜或其堆叠膜，然后使用各向异性蚀刻技术对其进行回蚀，来形成侧壁间隔件SW。
接下来，如图19和图20中所示，在MISFET形成区域1A的半导体衬底SB(p型阱PW)中，将诸如磷(P)或砷(As)的n型杂质离子注入到由栅极电极GE和栅极电极GE的侧壁上的侧壁间隔件SW形成的结构的两侧上的区域中，以形成n+型半导体区域SD1、SD2。用于形成n+半导体区域SD1、SD2的离子注入在下文中被称为离子注入IM3，并且在图19和图20中，离子注入IM3由箭头示意性地示出。
在该离子注入IM3中，栅极电极GE和栅极电极GE的侧壁上的侧壁间隔件SW可以用作掩模(离子注入阻挡掩模)。因此，n+型半导体区域SD1被形成为与栅极电极GE的一个侧壁上的侧壁间隔件SW对准，n+型半导体区域SD2被形成为与栅极电极GE的另一个侧壁上的侧壁间隔件SW对准，并且没有杂质被注入到半导体衬底SB(p型阱PW)在栅极电极GE和侧壁间隔件SW正下方的区域中。优选地，用于形成n+半导体区域SD1、SD2的离子注入IM3不是倾斜离子注入，而是垂直于半导体衬底SB的主表面的离子注入(即，竖直离子注入是优选的)。
n+半导体区域SD1、SD2的中的每个区域的深度(结深度)比n-半导体区域EX1、EX2的深度(结深度)深。此外，n+型半导体区域SD1、SD2和n-型半导体区域EX1、EX2的导电类型相同，并且n+型半导体区域SD1、SD2具有比n-型半导体区域EX1、EX2的n型杂质浓度高的n型杂质浓度。因此，用作MISFET 1的源极或漏极中的一者的n型半导体区域SR由n+型半导体区域SD1和n-型半导体区域EX1形成，并且用作MISFET 1的源极或漏极中的另一者的n型半导体区域DR由n+型半导体区域SD2和n-型半导体区域EX2形成。
接下来，如果需要，执行激活退火，该激活退火是用于激活迄今为止通过离子注入注入的杂质的热处理。
以该方式，形成了MISFET 1。
接下来，如图21和图22中所示，通过自对准硅化物技术形成金属硅化物层SL。金属硅化物层SL形成在n+半导体区域SD1、SD2的表面中的每个表面上，并且形成在形成栅极电极GE的硅膜的上表面上。
金属硅化物层SL的形成过程例如可以被执行如下。首先，在半导体衬底SB的主表面上形成金属膜以覆盖栅极电极GE、侧壁间隔件SW和n+型半导体区域SD1、SD2。金属膜由例如钴膜、镍膜、镍铂合金膜等制成。然后，通过热处理，使金属膜与n+半导体区域SD1、SD2和栅极电极GE反应。结果，形成作为金属和半导体的反应层(化合物层)的金属硅化物层SL。此后，去除未反应的金属膜。在图21和图22中图示了该步骤。当金属膜是镍膜时，金属硅化物层SL是镍硅化物层，并且当金属膜是镍铂合金膜时，金属硅化物层SL是镍铂硅化物层。
接下来，如上面的图3和图4中所示，在半导体衬底SB的主表面上形成绝缘膜IL1作为层间绝缘膜，以覆盖栅极电极GE、侧壁间隔件SW和金属硅化物层SL。作为绝缘膜IL1，可以使用单层绝缘膜(例如，氧化硅膜)或多层绝缘膜(例如，氮化硅膜和其上的氧化硅膜的多层膜)，并且可以由例如CVD方法等形成。在形成绝缘膜IL1之后，还可以通过例如用CMP方法抛光绝缘膜IL1的上表面来提高绝缘膜IL1的上表面的平坦度。
接下来，使用光刻和蚀刻技术在绝缘膜IL1中形成接触孔。然后，在接触孔中，形成由钨(W)等制成的导电插塞PG，作为用于连接的导电部分。例如，为了形成插塞PG，在绝缘膜IL1(包括接触孔的底面和侧壁)上形成屏障导体膜，然后在屏障导体膜上形成由这种钨膜制成的主导体膜以嵌入接触孔。此后，通过CMP方法、回蚀刻方法等去除在接触孔外部的不需要的主导体膜和屏障导体膜，从而可以形成插塞PG。
接下来，在其中嵌入插塞PG的绝缘膜IL1上形成绝缘膜IL2，以用于形成布线。然后，使用光刻和蚀刻技术，在绝缘膜IL2中形成布线沟槽，并且使用大马士革技术在布线沟槽中形成布线M1。此后，形成上层布线和上层绝缘膜，在这里将省略其图示和描述。
如上所述，制造了本实施例的半导体器件。
<研究的背景>
图23是本发明人考虑的第一检查示例的半导体器件的主要部分平面图，并且图24和图25是第一检查示例的半导体器件的主要部分截面图。图23中的A2-A2线的位置处的截面图对应于图24，并且图23中的B2-B2线或C2-C2线的位置处的截面图对应于图25。为了易于理解，在图23中，对元件隔离区域ST附加了影线，栅极电极GE的形成位置由点虚线示出。此外，图26是本发明人考虑的第二检查示例的半导体器件的主要部分平面图，并且图27和图28是第二检查示例的半导体器件的主要部分截面图。图26中的A3-A3线的位置处的截面图对应于图27，并且图26中的B3-B3线或C3-C3线的位置处的截面图对应于图28。为了易于理解，在图26中，对元件隔离区域ST附加了影线，栅极电极GE的形成位置由点虚线指示，并且其中形成p型晕状区域HA1、HA2的区域用点来示出。
图23至图25中所示的第一检查示例的半导体器件，在以下点上与图1至图4中的本发明实施例的半导体器件不同。即，在图23至图25中所示的第一检查示例的半导体器件中，在MISFET形成区域1A的半导体衬底SB(p型阱PW)中根本没有形成p型晕状区域HA1、HA2。在第一检查示例中，形成在MISFET形成区域1A中的MISFET由附图标记101表示，并且被称为MISFET 101。
当MISFET 101形成在被元件隔离区域ST围绕的有源区域(在这里，MISFET形成区域1A)上，并且MISFET 101被操作时，在有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界附近可能出现电场集中。因此，与图23中所示的路径LP3相比，电流倾向于流过图23中所示的路径LP1、LP2。在这里，路径LP1、LP2中的每个路径对应于如下路径：通过该路径，电流(源极-漏极电流)沿着有源区域(MISFET形成区域1A)与元件隔离区域ST之间的边界，在MISFET的源极区域(n型半导体区域SR)和漏极区域(n型半导体区域DR)之间流动。此外，路径LP3对应于如下路径：通过该路径，电流在距元件隔离区域ST一定距离的位置处(例如，MISFET形成区域1A在Y方向上的中心部分)处，在MISFET的源极区域(n型半导体区域SR)和漏极区域(n型半导体区域DR)之间流动。
在第一检查示例中，由于电流可能流过路径LP1、LP2而不是路径LP3，显然，与在某种程度上远离元件隔离区域ST的位置(例如，MISFET形成区域1A在Y方向上的中心部分)相比，MISFET 101的阈值电压在有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界附近变得相对较小。即，MISFET 101(对应于在作为电流路径的路径LP1、LP2的部分处的MISFET 101)在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的阈值电压，小于MISFET 101(对应于在作为电流路径的路径LP3的部分处的MISFET101)在MISFET形成区域1A在Y方向上的中心部分处的阈值电压。在本申请中，“阈值电压大”意指“阈值电压的绝对值大”，并且“阈值电压小”意指“阈值电压的绝对值小”。
为此，在第一检查示例的MISFET 101中，担心在沿着有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界的路径LP1、LP2中的电流集中。这可以导致包括MISFET的半导体器件的性能降低。为了改进包括MISFET的半导体器件的性能，期望抑制在路径LP1、LP2处的电流集中。
图26至图28中所示的第二检查示例的半导体器件，在以下方面与图1至图4中的本发明实施例的半导体器件不同。即，在图26至图28中所示的第二检查示例的半导体器件中，p型晕状区域HA1、HA2形成在MISFET形成区域1A的半导体衬底SB(p型阱PW)中，但是p型晕状区域HA1、HA2从MISFET形成区域1A在Y方向上的端部TB1到端部TB2连续地形成。即，在第二检查示例中，p型晕状区域HA1、HA2也形成在MISFET形成区域1A在Y方向上的中心部分中。在第二检查示例中，形成在MISFET形成区域1A中的MISFET将被称为MISFET 102，具有附图标记102。p型晕状区域HA1、HA2的部分位于栅极电极GE之下。p型晕状区域HA1、HA2的位于栅极电极GE之下的部分(即在平面图中，p型晕状区域HA1、HA2与栅极电极GE重叠的部分)，可以用作沟道形成区域的一部分。因此，当对第一检查示例的MISFET 101和第二检查示例的MISFET102进行比较时，第二检查示例的MISFET 102的阈值电压大于第一检查示例的MISFET 101的阈值电压。这是因为，在n沟道MISFET的情况下，沟道形成区域中的p型杂质浓度越高，MISFET的阈值电压就趋向于越高。由于p型晕状区域HA1、HA2中的每个区域具有比p型阱PW的p型杂质浓度高的p型杂质浓度，因此p型晕状区域HA1、HA2的形成起到增加沟道形成区域中由p型晕状区域HA1、HA2形成的部分的p型杂质浓度的作用，并且起到增加MISFET的阈值电压的作用。因此，在第二检查示例的MISFET 102中，通过形成p型晕状区域HA1、HA2，可以使阈值电压大于第一检查示例的MISFET 101的阈值电压。
然后，在图26至图28的第二检查示例的情况下，与图23至图25中图示的第一检查示例相同，当MISFET 102被操作时，在有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界附近可能出现电场集中，并且与图26中图示的路径LP3相比，电流容易在图26中图示的路径LP1、LP2中流动。因此，即使在第二检查示例的情况下，显然，与在某种程度上远离元件隔离区域ST的位置(例如，MISFET形成区域1A在Y方向上的中心部分)相比，MISFET 102的阈值电压在有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界附近处相对较小。即，MISFET 102在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的阈值电压，小于MISFET102在MISFET形成区域1A在Y方向上的中心部分中的阈值电压。
因此，在第二检查示例的MISFET 102中，也担心在沿着有源区域(MISFET形成区域1A)与元件隔离区域ST之间的边界的路径LP1、LP2中的电流集中。
<主要特征和效果>
本实施例的半导体器件包括：半导体衬底SB；形成在半导体衬底SB的MISFET形成区域1A中的p型阱PW；经由栅极电介质膜形成在p型阱PW上并且在Y方向上延伸的栅极电极GE；以及形成在p型阱中并且在X方向上彼此间隔开的源极区域(这里，n型半导体区域SR)和漏极区域(这里，n型半导体区域DR)。n型半导体区域SR包括n-型半导体区域EX1和n+型半导体区域SD1，n+型半导体区域SD1与n-型半导体区域EX1相邻，并且具有比n-型半导体区域EX1的杂质浓度高的杂质浓度。n型半导体区域DR包括n-型半导体区域EX2和n+型半导体区域SD2，n+型半导体区域SD2与n-型半导体区域EX2相邻，并且具有比n-型半导体区域EX2高的杂质浓度。在X方向上，n-型半导体区域EX1和n-型半导体区域EX2经由栅极元件GE正下方的区域彼此间隔开。
本实施例的主要特征之一是，与n-型半导体区域EX1相邻的p型晕状区域HA1和与n-型半导体区域EX1相邻的p型晕状区域HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近，并且p型晕状区域TB1、TB2未形成在MISFET形成区域1A在Y方向上的中心部分处。p型晕状区域HA1、HA2中的每个区域是具有比p型阱PW的杂质浓度高的杂质浓度的p型区域。p型晕状区域HA1和p型晕状区域HA2在X方向上彼此间隔开，并且p型晕状区域HA1的至少一部分和p型晕状区域HA2的至少一部分位于栅极电极GE之下。
由于p型晕状区域HA1、HA2中的每个区域的一部分位于栅极电极GE之下(并且因此在平面图中与栅极电极GE重叠)，因此p型晕状区域HA1、HA2位于栅极电极GE之下的部分可以用作沟道形成区域的一部分。由于p型晕状区域HA1、HA2中的每个区域具有比p型阱PW的p型杂质浓度高的p型杂质浓度，所以与未形成p型晕状区域HA1、HA2的情况相比，在形成p型晕状区域HA1、HA2时可以增加MISFET的阈值电压，如上面参考第二检查示例所述的。
因此，在本实施例中，由于p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近，所以可以获得通过p型晕状区域HA1、HA2增加MISFET 1的阈值电压的效果。另一方面，由于p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分处，因此无法获得通过p型晕状区域HA1、HA2增加MISFET 1的阈值电压的效果。这起到以下作用：与MISFET形成区域1A在Y方向上的中心部分相比，将MISFET 1在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的阈值电压增加。因此，如本实施例中那样仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处形成p型晕状区域HA1、HA2，起到抑制电流流过路径LP1、LP2的作用(如与图1中所示的路径LP3相比)。
如上面参考第一检查示例和第二检查示例描述的，当MISFET 1被操作时，电场集中倾向于在有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界附近处出现。这起到与图1中所示的路径LP3相比，增加流过路径LP1、LP2的电流的作用。在本实施例中，通过仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处形成p型晕状区域HA1、HA2来抑制电流流过路径LP1、LP2的效果，可以抵消由电场集中引起的流过路径LP1、LP2的电流的增加。出于该原因，在本实施例中，通过仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处形成p型晕状区域HA1、HA2，可以抑制或防止在沿着有源区域(MISFET形成区域1A)和元件隔离区域ST之间的边界的路径LP1、LP2中出现电流集中。因此，可以改进包括MISFET 1的半导体器件的性能。
在上述第二检查示例中，由于在整个MISFET 102中出现了由于p型晕状区域HA1、HA2的形成而增加阈值电压的效果，因此与由于p型晕状区域HA1、HA2的形成而抑制电流流过路径LP3的效果相比，没有获得抑制电流流过上述路径LP1、LP2的效果。在本实施例中，由于由p型晕状区域HA1、HA2的形成导致MISFET 1的阈值电压增加的效果仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处出现，因此，与上述路径LP3相比，通过形成p型晕状区域HA1、HA2，可以获得抑制电流流过路径LP1、LP2的效果。
在本实施例中，在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处，由于电场集中而可能出现的阈值电压的减小效果，可以通过由形成p型晕状区域HA1、HA2获得的阈值电压的增加效应来抵消。另一方面，在MISFET形成区域1A在Y方向上的中心部分处，由于未出现由电场集中引起的阈值电压的减小效果，这反映了几乎不出现电场集中，因此p型晕状区域HA1、HA2未被形成。因此，可以使MISFET 1在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的阈值电压(即，在路径LP1、LP2处的阈值电压)，等于或大于MISFET 1在MISFET形成区域1A在Y方向上的中心部分处的阈值电压(即，在路径LP3处的阈值电压)。
在第一检查示例中，MISFET 101的阈值电压在路径LP1、LP2(MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近)处比在路径LP3(MISFET形成区域1A在Y方向上的中心部分)处低。因此，整个MISFET 101的有效阈值电压主要由MISFET 101在路径LP1、LP2处的阈值电压确定。这里，根据Perigrom定律，MISFET 101在路径LP3处的阈值电压的相对准确性与1/(LW)1/2成比例地被改进。由于该式中的L为栅极长度，并且该式中的W为栅极宽度，因此根据Perigrom定律，栅极长度和栅极宽度越大，阈值电压的相对准确性就越大(即，阈值电压的变化减小)。然而，MISFET 101在路径LP1、LP2处的阈值电压的相对准确性与栅极宽度无关，并且即使栅极宽度变大也不会改进。因此，在第一检查示例的情况下，即使栅极宽度增加，MISFET 101的有效阈值电压的相对准确性也没有被改进，因为整个MISFET 101的有效阈值电压主要由MISFET 101在路径LP1、LP2处的阈值电压确定。这可以是将MISFET 101的阈值电压的相对准确性减小的一个因素。对于第二检查示例，这也可能出现。这是因为即使在第二检查示例中，MISFET 102的阈值电压在路径LP1、LP2处也比在路径LP3处低，因此整个MISFET 102的有效阈值电压主要由MISFET 102在路径LP1、LP2处的阈值电压确定。
另一方面，在本实施例中，通过仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处形成p型晕状区域HA1、HA2，可以使MISFET 1在路径LP1、LP2处的阈值电压与MISFET 1在路径LP3处的阈值电压相当或更大。因此，在本实施例中，可以防止整个MISFET1的有效阈值电压主要由MISFET 1在路径LP1、LP2处的阈值电压确定。此外，更优选的是，MISFET 1在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的阈值电压(即，在路径LP1、LP2处的阈值电压)，大于MISFET 1在MISFET形成区域1A在Y方向上的中心部分处的阈值电压(即，在路径LP3处的阈值电压)。这使得可以精确地抑制MISFET 1在路径LP1、LP2处的阈值电压影响整个MISFET 1的有效阈值电压。因此，根据Perigrom定律，MISFET 1的有效阈值电压的相对准确性可以与1/(L W)1/2成比例地被改进。例如，随着栅极宽度增加，MISFET 1的有效阈值电压的相对准确性增加(阈值电压的变化减小)。因此，可以改进包括MISFET 1的半导体器件的性能。
p型晕状区域HA1、HA2也可以起到减小阈值电压的相对准确性的作用。然而，在本实施例中，由于p型晕状区域HA1、HA2仅形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近，因此通过p型晕状区域HA1、HA2降低阈值电压的相对准确性的效果仅在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处出现。因此，在本实施例中，与第二检查示例相比，可以抑制由于p型晕状区域HA1、HA2的形成而引起的阈值电压的相对准确性的降级。因此，与第一检查示例和第二检查示例相比，本实施例可以改进MISFET的有效阈值电压的相对准确性。因此，可以改进半导体器件的性能。
图29是示出杂质轮廓的一个示例的图。在图29中，沿着图1中的路径LP1的杂质的浓度分布由实线示出，并且沿着路径LP3的杂质的浓度分布由虚线示出。图29的图的水平轴线对应于在X方向上的位置。沿着路径LP2的杂质浓度分布与沿着路径LP1的杂质浓度分布(实线)相同。此外，在图29中，由附图标记GE指示的范围基本对应于栅极电极GE正下方的区域(沟道形成区域)，由附图标记SR指示的范围基本对应于n型半导体区域SR的表层部分，由附图标记DR指示的范围基本对应于n型半导体区域DR的表层部分。
如从图29可以看出的，在沿着路径LP1(或路径LP2)的路径中，由于未形成p型晕状区域HA1、HA2，因此栅极电极GE正下方的区域(沟道形成区域)的p型杂质浓度变为在栅极电极GE的中心(在X方向上的中心)的正下方最高，并且p型杂质浓度从那里向栅极电极GE在X方向上的两个侧壁逐渐减小。在另一方面，在沿着路径LP3的路径中，由于形成了p型晕状区域HA1、HA2，因此栅极电极GE正下方的区域(沟道形成区域)的p型杂质浓度在栅极电极GE的中心(在X方向上的中心)正下方显示出最小值，并且p型杂质浓度从那里向栅极电极GE在X方向上的侧壁逐渐增加，出现一次峰值，然后逐渐减小。该峰值反映出p型晕状区域HA1、HA2的p型杂质浓度高于p型阱PW的p型杂质浓度。
形成p型晕状区域HA1、HA2起到增加沟道形成区域的两个端部(在X方向上的两个端部)处的p型杂质浓度的作用。因此，在本实施例中，沟道形成区域的两个端部(在X方向上的两个端部)处的p型杂质浓度，在MISFET形成区域1A在Y方向上的两个端部TB1、TB2处比在MISFET形成区域1A在Y方向上的中心部分处高。
接下来，将描述p型晕状区域HA1、HA2的优选形成范围。在MISFET形成区域1A的端部TB1处，p型晕状区域HA1a、HA2a与元件隔离区域ST接触，并且在MISFET形成区域1A的端部TB2处，p型晕状区域HA1b、HA2b与元件隔离区域ST接触。优选的是，p型晕状区域HA1、HA2形成在距MISFET形成区域1A在Y方向上的两个端部TB1、TB2 0.5μm的范围内。换句话说，优选的是，p型晕状区域HA1a、HA2a形成在距MISFET形成区域1A在Y方向上的端部TB1 0.5μm内的范围内，并且优选的是，p型晕状区域HA1b、HA2b形成在距MISFET形成区域1A在Y方向上端部TB2 0.5μm内的范围内。结果，可以更准确地抑制由于p型晕状区域HA1、HA2的形成而引起的阈值电压的相对准确性的降级。因此，可以改进MISFET的有效阈值电压的相对准确性。
此外，优选的是，p型晕状区域HA1、HA2形成在距MISFET形成区域1A在Y方向上的两个端部TB1、TB2超过0.1μm或更大处。换句话说，优选的是，p型晕状区域HA1a、HA2a形成在距MISFET形成区域1A在Y方向上的端部TB1超过0.1μm或更大处，并且优选的是，p型晕状区域HA1b、HA2b形成在距MISFET形成区域1A在Y方向上的端部TB2超过0.1μm或更大处。因此，在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近，可以通过由形成p型晕状区域HA1、HA2获得的阈值电压的增加效果，来有效地抵消由于电场集中而可能出现的阈值电压的减小效果，可以更准确地抑制或防止路径LP1、LP2中电流集中的出现。
因此，优选的是，p型晕状区域HA1a、HA1b、HA2a、HA2b中的每个区域在Y方向上的尺寸(长度)L2为0.1μm以上且0.5μm以下(即，0.1μm≤L2≤0.5μm)(见图2)。
第二实施例
本第二实施例是制造上述第一实施例的半导体器件的方法的修改示例。该第二实施例与上述第一实施例的主要不同在于，在本第二实施例中，在公共光致抗蚀剂图案PR3形成在半导体衬底SB上的情况下，执行用于形成n-半导体区域EX1、EX2的离子注入IM1和用于形成p型晕状区域HA1、HA2的离子注入IM2。参考图30至图42，将描述制造本第二实施例的半导体器件的方法。
图30至图42是在本第二实施例的半导体器件的制造过程期间的主要部分截面图或主要部分平面图。其中，图30、图33、图36、图39和图41示出了基本对应于图3的截面(在图1和图2中的A1-A1线的位置处的截面)，并且图31、图34、图37、图40和图42示出了基本对应于图4的截面(在图1和图2中的B1-B1线或C1-C1线的位置处的截面)。图32、图35和图38是主要部分平面图，并且光致抗蚀剂图案PR3由影线表示，栅极电极GE的形成位置由点虚线示出，MISFET形成区域1A由双点划线示出。图32中的A1-A1线的位置处的截面图对应于图30，并且图32中的B1-B1线或C1-C1线的位置处的截面图对应于图31。此外，图35中的A1-A1线的位置处的截面图对应于图33，并且图35中的B1-B1线或C1-C1线的位置处的截面图对应于图34。此外，图38中的A1-A1线的位置处的截面图对应于图36，并且图38中的B1-B1线或C1-C1线的位置处的截面图对应于图37。
由于到通过执行直至栅极电极形成过程获得图7和图8的结构为止，本第二实施例也与上述第一实施例相同，因此这里省略对其的重复描述。在以与第一实施例中的上述方式相同的方式获得图7和图8的结构之后，在本第二实施例中，使用光刻技术在半导体衬底SB上形成光致抗蚀剂图案(抗蚀剂图案)PR3，如图30至图32中所示。
接下来，如图33至图35中所示，将诸如磷(P)或砷(As)的n型杂质离子注入到MISFET形成区域1A的半导体衬底SB(p型阱PW)中的栅极电极GE两侧上的区域中，以形成n-型半导体区域EX1、EX2。该离子注入IM1在图33和图34中由箭头示意性地示出。优选的是，离子注入IM1使用竖直离子注入，而不是倾斜离子注入。
光致抗蚀剂图案PR3在X方向上与MISFET形成区域1A的半导体衬底SB上的栅极电极GE间隔开。即，MISFET形成区域1A的半导体衬底SB上的栅极电极GE未被光致抗蚀剂图案PR3覆盖，光致抗蚀剂图案PR3的侧壁与栅极电极GE的侧壁间隔开预先确定距离。因此，在对其应用竖直离子注入的离子注入IM1中，可以将n型杂质注入到在光致抗蚀剂图案PR3和栅极电极GE之间的MISFET形成区域1A的半导体衬底SB(p型阱PW)中。因此，可以在MISFET形成区域1A的半导体衬底SB(p型阱PW)中的栅极电极GE两侧上的区域中形成n-半导体区域EX1、EX2。n-半导体区域EX1、EX2不仅形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处，而且形成在MISFET形成区域1A在Y方向上的中心部分处。
接下来，如图36至图38中所示，通过将诸如硼(B)的p型杂质离子注入到MISFET形成区域1A的半导体衬底SB(p型阱PW)中，来形成p型晕状区域HA1、HA2。该离子注入IM2在图36和图37中由箭头示意性地示出。离子注入IM2应用倾斜离子注入。
与在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处相比，光致抗蚀剂图案PR3和栅极电极GE之间的距离L1(在X方向上的距离)在MISFET形成区域1A在Y方向上的中心部分处更小。即，满足L1a<L1b。这里，如图32中所示，距离L1a对应于在MISFET形成区域1A在Y方向上的中心部分处的光致抗蚀剂图案PR3和栅极电极GE之间的距离(在X方向上的距离)。此外，距离L1b对应于在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的光致抗蚀剂图案PR3和栅极电极GE之间的距离(在X方向上的距离)。
在离子注入IM2中，应用倾斜离子注入。此时，在光致抗蚀剂图案PR3和栅极电极GE之间的距离L1较大的位置(即，在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处)，在光致抗蚀剂图案PR3和栅极电极GE之间，p型杂质离子可以被倾斜地注入到MISFET形成区域1A的半导体衬底SB(p型阱PW)中。因此，p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处(因此，在Y方向上，形成在元件隔离区域ST附近处)。
然而，在光致抗蚀剂图案PR3和栅极电极GE之间的距离L1较小的位置(即，在MISFET形成区域1A在Y方向上的中心部分处)，在光致抗蚀剂图案PR3和栅极电极GE之间，由于光致抗蚀剂图案PR3的屏蔽作用，p型杂质离子不会被倾斜地注入到半导体衬底SB(p型阱PW)中。因此，p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分处(因此，在Y方向上，未形成在远离元件隔离区域ST的区域处)。
距离L1b应当被设置为如下值，该值使得光致抗蚀剂图案PR3可以屏蔽p型杂质离子注入到光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB(p型阱PW)中。具体地，距离L1b被设置为使得以下等式1成立。
Tan(θ)×T≥L1b 等式1
这里，等式1中的θ是离子注入IM2的倾斜角度，具体地，对应于杂质离子相对于半导体衬底SB的行进方向相对于半导体衬底SB的主表面的法线方向倾斜的角度。此外，等式1中的T是光致抗蚀剂图案PR3的厚度(高度)。
在光致抗蚀剂图案PR3和栅极电极GE之间在X方向上的距离L1被设置为距离L1b以满足等式1的位置中，由于被光致抗蚀剂图案PR3屏蔽，离子注入IM2的杂质离子未被注入到在光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB中(p型阱PW)。
另一方面，距离L1a需要被设置为如下值，该值使得光致抗蚀剂图案PR3不屏蔽p型杂质离子注入到在光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB(p型阱PW)中。具体地，距离L1a被设置为使得以下等式2成立。
Tan(θ)×T<L1b 等式2
等式2中的θ和T与等式1中的θ和T类似。
在光致抗蚀剂图案PR3和栅极电极GE之间在X方向上的距离L1被设置为距离L1a以满足等式2的位置处，离子注入IM2的杂质离子可以被注入到在光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB(p型阱PW)中。
因此，n-型半导体区域EX1和n-型半导体区域EX2中的每个区域从MISFET形成区域1A在Y方向上的端部TB1到端部TB2连续地形成。另一方面，p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处，但p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分处。
在光致抗蚀剂图案PR3形成在半导体衬底SB上的情况下，在执行用于形成n-半导体区域EX1、EX2的离子注入IM1和用于形成p型晕状区域HA1、HA2的离子注入IM2之后，通过灰化等去除光致抗蚀剂图案PR3。
此外，作为优选实施例，已经描述了首先形成n-型半导体区域EX1、EX2、然后形成p型晕状区域HA1、HA2的情况，但是作为另一个实施例，也可以在首先形成p型晕状区域HA1、HA2之后形成n-型半导体区域EX1、EX2。然而，需要至少在形成栅极电极GE之后和形成栅极电极GE的侧壁上的侧壁间隔件SW之前，执行用于形成n-半导体区域EX1、EX2的离子注入IM1和用于形成p型晕状区域HA1、HA2的离子注入IM2。
在本第二实施例中，后续步骤与上述第一实施例的那些步骤相同。即，如图39和图40中所示，在栅极电极GE的侧壁上形成侧壁间隔件SW。然后，如图41中所示，执行离子注入IM3以形成n+型半导体区域SD1、SD2。然后，如果需要，执行激活退火，该激活退火是用于激活迄今为止通过离子注入注入的杂质的热处理。以该方式，形成了MISFET 1。
此后，以与上述第一实施例相同的方式执行形成金属硅化物层SL的过程和后续步骤，但这里省略其图示和说明。
在本第二实施例中，在公共光致抗蚀剂图案PR3形成在半导体衬底SB上的情况下，执行用于形成n-半导体区域EX1、EX2的离子注入IM1和用于形成p型晕状区域HA1、HA2的离子注入IM2。因此，可以减少半导体器件的制造步骤的数目。此外，可以减少光刻过程中使用的光掩模的数目。因此，可以抑制半导体器件的制造成本。它还减少了半导体器件的制造时间并且改进了产量。
第三实施例
图43是在本第三实施例的半导体器件的制造过程期间的主要部分平面图。图43是对应于上面的图32的主要部分平面图，光致抗蚀剂图案PR3由影线表示，栅极电极GE的形成位置由点虚线示出，并且MISFET形成区域1A由双点划线示出。图43中的A1-A1线的位置处的截面图与图30中的相同，并且图43中的B1-B1线及C1-C1线的位置处的截面图与图31中的相同。
本第三实施例是在上述第二实施例中使用的光致抗蚀剂图案PR3的修改示例。本第三实施例中的光致抗蚀剂图案PR3与第二实施例中的光致抗蚀剂图案PR3主要在以下几点不同。
即，如图32中所示，在上述第二实施例的光致抗蚀剂图案PR3中，光致抗蚀剂图案PR3和栅极电极GE之间的距离L1是距离L1a的区域，与光致抗蚀剂图案PR3和栅极电极GE之间的距离L1是距离L1b的区域在Y方向上相邻。
相比之下，在图43中所示的本第三实施例的光致抗蚀剂图案PR3中，在Y方向上，在光致抗蚀剂图案PR3和栅极电极GE之间的距离L1是距离L1a的区域，与光致抗蚀剂图案PR3和栅极电极GE之间的距离L1是距离L1b的区域之间，插入了光致抗蚀剂图案PR3和栅极电极GE之间的距离L1从距离L1a逐渐变为距离L1b的区域。在图43的情况下，在光致抗蚀剂图案PR3和栅极电极GE之间的距离L1从距离L1a逐渐变为距离L1b的区域中，距离L1以弧形形状从距离L1a变为距离L1b。
类似于上面的第二实施例，在本第三实施例中，当应用倾斜离子注入作为离子注入IM2时，在光致抗蚀剂图案PR3和栅极电极GE之间在X方向上的距离L1是距离L1b的位置中，p型杂质被注入到光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB(p型阱PW)中。另一方面，在光致抗蚀剂图案PR3和栅极电极GE之间在X方向上的距离L1是距离L1a的位置中，p型杂质未被注入到在光致抗蚀剂图案PR3和栅极电极GE之间的半导体衬底SB(p型阱PW)中。因此，类似于上述第二实施例，在本第三实施例中，p型晕状区域HA1、HA2也形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处。p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分处。
此外，在本第三实施例的光致抗蚀剂图案PR3中，提供了光致抗蚀剂图案PR3和栅极电极GE之间的距离L1从距离L1a逐渐变为距离L1b的区域。因此，p型晕状区域HA1、HA2形成在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处的区域，可逐渐移动到p型晕状区域HA1、HA2未形成在MISFET形成区域1A在Y方向上的中心部分处的区域。因此，在MISFET的阈值电压较大的区域(在MISFET形成区域1A在Y方向上的两个端部TB1、TB2附近处)与MISFET 1的阈值电压较小的区域(在MISFET形成区域1A在Y方向上的中心部分处)之间，MISFET 1的阈值电压相对缓慢地改变。因此，在整个MISFET形成区域1A中，容易缓和电场集中。
在上面已经基于实施例对本发明人做出的发明进行了详细描述，但本发明不限于上述实施例，并且当然可以在不脱离其要旨的情况下进行各种修改。

Claims (16)

1.一种包括MISFET的半导体器件，包括：
半导体衬底，具有主表面、嵌入在所述主表面的沟槽中的元件隔离区域，以及被所述元件隔离区域围绕的有源区域；
第一导电类型的阱区域，所述阱区域形成在所述半导体衬底的所述有源区域中；
所述MISFET的栅极电极，所述栅极电极经由栅极电介质膜形成在所述半导体衬底的所述阱区域上，并且在第一方向上延伸；以及
所述MISFET的源极区域和所述MISFET的漏极区域，所述源极区域和所述漏极区域中的每个区域形成在所述阱区域中，具有与所述第一导电类型相反的第二导电类型，并且在垂直于所述第一方向的第二方向上彼此间隔开，
其中所述源极区域包括：
第一半导体区域；以及
第一高浓度区域，与所述第一半导体区域相邻，并且具有比所述第一半导体区域的杂质浓度高的杂质浓度，
其中所述漏极区域包括：
第二半导体区域；以及
第二高浓度区域，与所述第二半导体区域相邻，并且具有比所述第二半导体区域的杂质浓度高的杂质浓度，
其中所述第一半导体区域和所述第二半导体区域在所述第二方向上经由所述栅极电极正下方的区域彼此间隔开，
其中在所述有源区域在所述第一方向上的两个端部附近，与所述第一半导体区域相邻的所述第一导电类型的第一区域和与所述第二半导体区域相邻的所述第一导电类型的第二区域形成在所述阱区域中，而在所述有源区域在所述第一方向上的中心部分处，所述第一区域和所述第二区域未形成在所述阱区域中，
其中所述第一区域和所述第二区域在所述第二方向上彼此间隔开，并且各自具有比所述阱区域的杂质浓度高的杂质浓度，并且
其中所述第一区域的至少一部分和所述第二区域的至少一部分位于所述栅极电极之下。
2.根据权利要求1所述的半导体器件，还包括：
侧壁间隔件，形成在所述栅极电极的两个侧壁中的每个侧壁上，
其中所述第一半导体区域位于在所述栅极电极的所述侧壁中的一个侧壁上形成的所述侧壁间隔件之下，并且
其中所述第二半导体区域位于在所述栅极电极的所述侧壁中的另一个侧壁上形成的所述侧壁间隔件之下。
3.根据权利要求1所述的半导体器件，
其中所述第一区域和所述第二区域是晕状区域。
4.根据权利要求1所述的半导体器件，
其中所述MISFET在所述有源区域在所述第一方向上的所述两个端部附近处的阈值电压，大于所述MISFET在所述有源区域在所述第一方向上的所述中心部分处的阈值电压。
5.根据权利要求1所述的半导体器件，
其中所述第一区域和所述第二区域形成在距所述有源区域在所述第一方向上的所述两个端部0.5μm以内处。
6.根据权利要求5所述的半导体器件，
其中所述第一区域和所述第二区域形成在距所述有源区域在所述第一方向上的所述两个端部超过0.1μm或更大处。
7.一种制造包括MISFET的半导体器件的方法，包括以下步骤：
(a)制备半导体衬底，所述半导体衬底具有主表面、嵌入在所述主表面的沟槽中的元件隔离区域，以及被所述元件隔离区域围绕的有源区域；
(b)在所述半导体衬底的所述有源区域中形成第一导电类型的阱区域；
(c)在所述(b)之后，经由栅极电介质膜在所述半导体衬底的所述阱区域上形成所述MISFET的栅极电极，所述栅极电极在第一方向上延伸；
(d)在所述(c)之后，通过第一离子注入，在所述阱区域中形成各自具有与所述第一导电类型相反的第二导电类型的第一半导体区域和第二半导体区域，所述第一半导体区域和所述第二半导体区域在垂直于所述第一方向的第二方向上经由所述栅极电极正下方的区域彼此间隔开；
(e)在所述(c)之后，通过第二离子注入，在所述阱区域中形成在所述第二方向上彼此间隔开的所述第一导电类型的第一区域和所述第一导电类型的第二区域，所述第一区域和所述第二区域中的每个区域具有比所述阱区域的杂质浓度高的杂质浓度；
(f)在所述(d)和所述(e)之后，在所述栅极电极的两个侧壁中的每个侧壁上形成侧壁间隔件；以及
(g)在所述(f)之后，通过第三离子注入，在所述阱区域中形成所述第二导电类型的第一高浓度区域，所述第一高浓度区域具有比所述第一半导体区域的杂质浓度高的杂质浓度，以及在所述阱区域中形成所述第二导电类型的第二高浓度区域，所述第二高浓度区域具有比所述第二半导体区域的杂质浓度高的杂质浓度，
其中所述MISFET的源极区域由所述第一半导体区域和所述第一高浓度区域形成，
其中所述MISFET的漏极区域由所述第二半导体区域和所述第二高浓度区域形成，
其中所述第一区域与所述第一半导体区域相邻，所述第二区域与所述第二半导体区域相邻，并且所述第一区域的至少一部分和所述第二区域的至少一部分位于所述栅极电极之下，并且
其中所述第一区域和所述第二区域形成在所述有源区域在所述第一方向上的两个端部附近，而所述第一区域和所述第二区域未形成在所述有源区域在所述第一方向上的中心部分处。
8.根据权利要求7所述的方法，
其中所述第二离子注入是倾斜离子注入。
9.根据权利要求8所述的方法，
其中所述第一离子注入是竖直离子注入。
10.根据权利要求9所述的方法，
其中所述第三离子注入是竖直离子注入。
11.根据权利要求7所述的方法，
其中在所述(d)中，所述第一离子注入是在第一抗蚀剂图案形成在所述半导体衬底上的状态下执行的，并且
其中在所述(e)中，所述第二离子注入是在与所述第一抗蚀剂图案不同的第二抗蚀剂图案形成在所述半导体衬底上的状态下执行的。
12.根据权利要求11所述的方法，
其中在所述(e)中，所述第二离子注入的杂质离子被注入到在所述有源区域在所述第一方向上的所述两个端部附近处的所述阱区域中，而通过被所述第二抗蚀剂图案屏蔽，所述第二离子注入的杂质离子不被注入到在所述有源区域在所述第一方向上的所述中心部分处的所述阱区域中。
13.根据权利要求7所述的方法，
其中所述(d)和所述(e)是在公共抗蚀剂图案形成在所述半导体衬底上的状态下执行的。
14.根据权利要求13所述的方法，
其中所述公共抗蚀剂图案在所述第二方向上与位于所述有源区域上的所述栅极电极间隔开，
其中所述公共抗蚀剂图案与在所述有源区域在所述第一方向上的所述中心部分处的所述栅极电极之间的距离，小于所述公共抗蚀剂图案与在所述有源区域在所述第一方向上的所述两个端部附近的所述栅极电极之间的距离。
15.根据权利要求14所述的方法，
其中在所述(e)中，所述第二离子注入的杂质离子被注入到在所述有源区域在所述第一方向上的所述两个端部附近处的所述阱区域中，而通过被所述公共抗蚀剂图案屏蔽，所述第二离子注入的杂质离子不被注入到在所述有源区域在所述第一方向上的所述中心部分处的所述阱区域中。
16.根据权利要求7所述的方法，
其中所述MISFET在所述有源区域在所述第一方向上的所述两个端部附近处的阈值电压的绝对值，大于所述MISFET在所述有源区域在所述第一方向上的所述中心部分处的阈值电压的绝对值。
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