JP4462400B2

JP4462400B2 - 静電気保護半導体装置

Info

Publication number: JP4462400B2
Application number: JP2003091719A
Authority: JP
Inventors: 隆行齊木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2010-05-12
Anticipated expiration: 2023-03-28
Also published as: JP2004303774A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に半導体集積回路装置の入出力回路に設けられる静電気保護回路に有用な半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体集積回路装置の入出力回路に設けられる静電気保護回路では、ＭＯＳトランジスタなどの保護素子が、端子と電源ラインとの間に接続されている。前記電源ラインは電源電圧ライン（Ｖｄｄ配線層）または接地電圧ライン（Ｖｓｓ配線層）であり、たとえば、静電気により高電圧パルスが前記端子に印加された場合、前記端子から前記保護素子を経由して前記電源ラインへと放電されることにより、内部回路が静電気から保護される。
【０００３】
たとえば、ＭＯＳトランジスタを保護素子として用いる場合に、一のコンタクトで放電が集中して行なわれると、そのコンタクトは電荷の集中により破壊されやすいため、充分な静電保護を実現できないことがあった。すなわち、静電保護回路においては、電界の集中を防ぎ、より均一な放電が行なわれることが重要である。
【０００４】
本発明の目的は、均一な放電が実現される構造を有し、静電保護特性の良好な半導体装置を提供することにある。
【０００５】
【特許文献１】
特開２００１−１８９４２９号公報
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、
前記半導体層内に形成された第１不純物層および第２不純物層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極であって、第１方向に延在する主軸部と前記第１方向に直交する第２方向に延在する複数の分岐部とを有するゲート電極と、
前記ゲート電極の前記分岐部の相互間に形成され、前記第１不純物層に配置された複数の第１コンタクトと、
前記ゲート電極の前記主軸部に対して前記第１コンタクトと対向する位置に形成され、前記分岐部近傍を除く前記第２不純物層に配置された複数の第２コンタクトと、を含み、
対向する前記第１コンタクトと前記第２コンタクトとは、前記第２方向に延在する仮想直線上に配置される。
【０００７】
本発明の半導体装置において、ゲート電極は、第１方向に延在する主軸部と第１方向に直交する第２方向に延在する分岐部を有する。第１コンタクトは、分岐部の相互間の第１不純物層側に形成される。第２コンタクトは、ゲート電極の主軸部に対して第１コンタクトと対向する位置に形成され、分岐部の近傍を除く第２不純物層側に形成される。分岐部の近傍とは、分岐部と隣り合う第２方向の領域（第２不純物層側）を示す。対向する位置にある第１コンタクトと、第２コンタクトとは、ゲート電極の主軸部に対し、第２方向に延在する仮想直線上に配置されていれば良い。さらに詳しくは、ゲート電極の主軸部と第１および第２コンタクトとの間隔は等しくても良くあるいは異なっても良い。本願の発明の効果を最も奏するのは、ゲート電極の主軸部と第１および第２コンタクトとの間隔が等間隔であることである。それにより、電界の集中をさけることができ放電を均一に行なうことができる。その結果、特性の良好な静電保護回路を含む半導体装置を提供することができる。
【０００８】
本発明の半導体装置は、半導体層と、前記半導体層内に形成された第１不純物層および第２不純物層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極であって、第１方向に延在する主軸部と前記第１方向に直交する第２方向に延在する複数の分岐部とを有するゲート電極と、前記ゲート電極の前記分岐部の相互間に形成され、前記第１不純物層に配置された複数の第１コンタクトと、前記ゲート電極の前記主軸部に対して前記第１コンタクトと対向する位置に形成され、前記第２不純物層に配置された複数の第２コンタクトと、を含み、
対向する前記第１コンタクトと前記第２コンタクトとは、前記第２方向に延在する仮想直線上に配置され、前記ゲート電極の前記分岐部は前記主軸部に比べ線幅が太く、前記第２コンタクトは、前記第２方向において前記分岐部と隣り合う領域には形成されない。
【０００９】
本発明の半導体装置によれば、分岐部の線幅が主軸部の線幅に比べ太いためドレイン（第２不純物層）−ソース（第１不純物層）間の抵抗が大きくなるので、分岐部近傍に第２コンタクトを形成した場合、分岐部近傍の第２コンタクトから第１コンタクトへの放電がされにくい。そのため第２コンタクトは、分岐部と隣り合う前記第２方向の領域（第２不純物層側）には形成されない。
【００１０】
本発明は、さらに、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置において、前記ゲート電極は、前記第２不純物層側において、平面的にみて、ほぼ直線をなす形状を有することができる。この態様によれば、ゲート電極は、第２不純物層側では平面的にみてほぼ直線をなす形状を有する。このように、ドレイン領域側のゲート電極の側面を直線状にすることで、ドレインジャンクションをスムーズに構成でき、静電破壊に至る電界集中の発生を防止できる。
【００１２】
（Ｂ）本発明の半導体装置において、前記第１不純物層のコンタクトと前記第２不純物層のコンタクトとは同じ個数であることができる。この態様によれば、コンタクトの個数が同じであるため、より均一に放電を行なうことができる。
【００１３】
（Ｃ）本発明の半導体装置において、前記ゲート電極の分岐部の上に設けられたコンタクトと、該ゲート電極に電位を供給するための金属配線層と、を含み、
前記ゲート電極は、前記コンタクトを介して電気的に接続されていることができる。この態様によれば、ゲート電極の分岐部にコンタクトを設け、金属配線層と電気的に接続していることにより、コンタクトを介してゲート電極に所定の電位を供給でき、ゲート抵抗を小さくできる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態の一例について図１〜３を参照しながら説明する。
【００１５】
１．半導体装置の構造
図１は、本発明の第１の実施の形態に係る半導体装置を模式的に示す平面図である。図２は、図１に示すＡ−Ａ線に沿った断面図である。図３は、図１に示すＢ−Ｂ線に沿った断面図である。この半導体装置は、入出力回路の静電気保護回路を構成するＭＯＳトランジスタを有し、サリサイドプロテクションによる静電気保護を図ったものである。図１は、単に半導体装置の一部を示し、１つのアクティブ領域において図１に示す構成を繰り返し有することができる。
【００１６】
本実施の形態の半導体装置は、ドープトポリシリコンからなる第１および第２ゲート電極２２，２３を有する。
【００１７】
ゲート電極２２は、図２に示すように、ソース領域を構成する不純物層２４側において、素子分離領域１２を構成する絶縁層に延びた複数の分岐部２２ａ，２２ｂ，２２ｃを有し、ドレイン領域を構成する不純物層２５側では、平面的に見て、ほぼ直線をなす形状をしている。ゲート電極２２は、シリコン基板１１上に形成されたゲート絶縁層２１上に配置されている。分岐部２２ａ、２２ｂ，２２ｃには、それぞれコンタクト４２，４３，４４が形成されている。さらに、ゲート電極２２は、その各端部が素子分離領域１２を構成する絶縁層上に配置され、ゲート電極２２の各端部にはコンタクト４１，４５が形成されている。
【００１８】
同様に、第２ゲート電極２３は、図２に示すように、ソース領域を構成する不純物層２６側において、素子分離領域１２を構成する絶縁層に延びた複数の分岐部２３ａ，２３ｂ，２３ｃを有し、ドレイン領域を構成する不純物層２５側では、平面的に見て、ほぼ直線をなす形状をしている。ゲート電極２３は、シリコン基板１１上に形成されたゲート絶縁層２１上に配置されている。分岐部２３ａ，２３ｂ，２３ｃには、それぞれコンタクト４７，４８，４９が形成されている。さらに、ゲート電極２３は、その各端部が素子分離領域１２を構成する絶縁層上に配置され、各端部にはコンタクト４６，５０が形成されている。
【００１９】
ゲート電極２２，２３のそれぞれの両側のシリコン基板１１には、ソース領域またはドレイン領域を構成する不純物層（以下、「ソース／ドレイン領域の不純物層」ともいう）２４，２５，２６が形成されている。各々のソース／ドレイン領域の不純物層２４，２５，２６上の一部の領域には、たとえばチタンシリサイド層などのシリサイド層３３，３４，３５が形成されている。シリサイド層３３，３４，３５は、図３に示すように、コンタクト５１，５２，５３により配線層６１，６２，６３と電気的に接続されている。この配線層は、ソース／ドレイン領域である不純物層２４，２５，２６に電流を供給するためのものである。
【００２０】
不純物層２４側において、ゲート電極２２の分岐部の相互間（本実施の形態では、分岐部２２ａと２２ｂとの相互間および分岐部２２ｂと２２ｃとの相互間）には、複数のコンタクト５１が設けられている。不純物層２５側では、ゲート電極２２の主軸部に対して、第２方向に延在する仮想直線上に対向してコンタクト５１とコンタクト５２が設けられている。すなわち、不純物層２４のコンタクト５１と、ゲート電極２２を介して隣り合う不純物層２５に設けられているコンタクト５２とは、ゲート電極２２を軸として第２方向に延在する仮想直線上に対向となるように設けられ、コンタクト５１と、コンタクト５２の個数も同数である。
【００２１】
同様に、不純物層２６側において、ゲート電極２３の分岐部の相互間（本実施の形態では、分岐部２３ａと２３ｂとの相互間および分岐部２３ｂと２３ｃとの相互間）には、複数のコンタクト５３が設けられている。不純物層２５側では、ゲート電極２３の主軸部に対して、第２方向に延在する仮想直線上に対向してコンタクト５３とコンタクト部５２が設けられている。すなわち、不純物層２６のコンタクト５３と、ゲート電極２３を介して隣り合う不純物層２５に設けられているコンタクト５２とは、ゲート電極２３を軸として第２方向に延在する仮想直線上に対向となるように設けられ、コンタクト５３と、コンタクト５２の個数も同数である。
【００２２】
シリサイド層３３，３４，３５は、ソース／ドレイン領域である不純物層２４，２５，２６上の一部、より具体的には、不純物層２４，２５，２６上であってゲート電極２２，２３と離れた位置に形成されている。そのため、シリサイド層３３，３４，３５が形成されている領域以外の不純物層２４，２５，２６上、およびゲート電極２２，２３上には、サリサイドプロテクションとしての、酸化シリコン層，チッ化シリコン層などのプロテクト絶縁層３１が配置されている。
【００２３】
ゲート電極２２では、所定の間隔をおいて配置されている分岐部２２ａ，２２ｂ，２２ｃにコンタクト４２，４３，４４が設けられている。同様に、ゲート電極２３では、所定の間隔をおいて配置されている分岐部２３ａ，２３ｂ，２３ｃにコンタクト４７，４８，４９が設けられている。すなわち、ゲート電極２２，２３のコンタクトを所定の間隔をおいて設けられているため、ゲート電極により均等に所定の電位を印加できる。ゲート電極２２は、コンタクト４１〜４５により第１金属配線層５５と電気的に接続されている。同様に、第２ゲート電極２３は、コンタクト４６〜５０により第２金属配線層５７と電気的に接続されている。これらの金属配線層５５，５７は、ゲート電極２２，２３に電位を供給するためのものであり、ゲート電極への電流の供給経路を短くするために複数のコンタクトを介してゲート電極と接続されている。
【００２４】
２．接続関係
図４は、本実施の形態にかかる半導体装置の保護回路を示す図である。図４を用いて、その接続関係について説明する。本実施の形態にかかる保護回路は、ＭＯＳトランジスタ２００，２０２を含む。一方のＭＯＳトランジスタ２００のゲートおよびソースは、接地ラインＶ_ＳＳと電気的に接続されている。他方のＭＯＳトランジスタ２０２のゲートおよびソースは、電源ラインＶ_ＤＤと電気的に接続されている。ＭＯＳトランジスタ２００，２０２は、共通のドレインを有しており、パッド２０４からの配線はドレインと電気的に接続されている。図示はないが、図１のトランジスタを出力トランジスタとして使用する場合は、ゲートは接地ラインあるいは電源ラインには接続されず、半導体装置内部で生成された制御信号が接続される。
【００２５】
３．半導体装置の製造方法
次に、上記半導体装置を製造する方法について図１，図２および図３を参照して説明する。
【００２６】
（１）図２および図３に示すように、まず、シリコン基板１１の表面上にＬＯＣＯＳ法あるいはトレンチアイソレーション法により素子分離領域１２を形成する。ついで、シリコン基板１１上に熱酸化法によりゲート絶縁層２１を形成する。次に、このゲート絶縁層２１上にドープトポリシリコンからなる所定のパターンを有するゲート電極２２，２３を形成する。ゲート電極２２，２３は、図１に参照されるように、分岐部２２ａ〜ｃ，２３ａ〜ｃを有する。そして、ゲート電極２２，２３をマスクとしてイオン注入することにより、シリコン基板１１に、たとえばＬＤＤ構造を構成する低濃度の不純物拡散層などのエクステンション層（図示せず）が形成される。このエクステンション層は、デバイスの構造によって必要に応じて形成される。
【００２７】
（２）この後、ゲート電極２２，２３の両側壁に公知の方法によりサイドウォールスペーサ２７を設ける。さらに、ゲート電極２２，２３およびサイドウォールスペーサ２７をマスクとしてイオン注入することにより、シリコン基板１１にソース／ドレイン領域である不純物層２４，２５，２６が形成される。
【００２８】
（３）次に、ゲート電極２２，２３およびソース／ドレイン領域の不純物層２４，２５，２６を含む全面上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりプロテクト絶縁層のための絶縁層を堆積する。プロテクト絶縁層としては、酸化シリコン、窒化シリコンなどを用いることができる。この後、エッチング加工により所定領域に開口部が形成されて、プロテクト絶縁層３１が形成される。開口部は、後述するシリサイド層３３，３４，３５が形成される領域に形成される。次に、この開口部により露出したソース／ドレイン領域である不純物層２４，２５，２６を含む全面に、チタン層などのシリサイド層のための金属層（図示せず）を堆積する。この後、熱処理を施すことにより、不純物層２４，２５，２６の露出面にシリサイド層３３，３４，３５が形成される。
【００２９】
（４）この後、シリサイド層３３，３４，３５を含む全面に層間絶縁層３２を堆積し、層間絶縁層３２およびプロテクト絶縁層３１にコンタクトホールを設ける。次に、コンタクトホール内および層間絶縁層３２上に所定パターンの金属層を堆積させて、コンタクト４１〜４５，４６〜５０および金属配線層５５，５７，６１〜６３を形成する。
【００３０】
以上の工程で、本実施の形態にかかる半導体装置を形成できる。
【００３１】
本実施の形態の半導体装置の利点を以下に述べる。
【００３２】
（Ａ）不純物層２４のコンタクト５１と、不純物層２５のコンタクト５２とは、ゲート電極２２の主軸部に対して、第２方向に延在する仮想直線上に対向配置され、コンタクト５１とコンタクト５２の個数は同数である。たとえば、コンタクト５１に対し、コンタクト５２の対向する位置が第２方向に延在する仮想直線上を外れる場合や個数が揃わない構造をとる場合には、静電気を均一に放電することができない。しかし、本実施の形態の半導体装置では、そのような問題を起すことがない。すなわち、電界の集中をさけることができ放電を均一に行なうことができる。その結果、特性の良好な静電保護回路を含む半導体装置を提供することができる。
【００３３】
（Ｂ）不純物層２４，２６に形成されるコンタクト５１，５３は、ゲート電極２２，２３の分岐部２２ａ〜ｃ，２３ａ〜ｃの相互間にのみ設けられる。つまり、分岐部２２ａ〜ｃ，２３ａ〜ｃに挟まれた領域にのみコンタクト５１，５３が形成されることとなる。そのため、コンタクト５１，５３の電界の状態をより均一にすることができる。その結果、電界の集中を防ぐことができる。
【００３４】
（Ｃ）ゲート電極２２，２３は、ソース領域を構成する不純物層２４，２６側に分岐部を有し、不純物層２５側では平面的にみてほぼ直線をなす形状を有する。そのため、ドレイン領域を構成する不純物層２５側のゲート電極２２，２３の側面を直線状にすることで、ドレインジャンクションをスムーズに構成でき、静電破壊に至る電界集中の発生を防止できる。
【００３５】
（Ｄ）また、本実施の形態では、ゲート電極上にシリサイド層を形成しないため、シリサイド層の大きさの変動によるゲート抵抗のばらつきが生じることがない。従って、トランジスタの相互でゲート抵抗を一定にすることが可能となり、トランジスタ特性のばらつきを少なくできる。
【００３６】
本発明は、上記実施の形態に限定されず、本発明の範囲内で種々変更して実施することが可能である。たとえば、上記実施の形態では、半導体層としてシリコン基板を用いているが、これに限らず、ＳＯＩ基板の半導体層を用いることも可能である。
【００３７】
また、上記実施の形態では、ソース／ドレイン領域の不純物層上の一部の領域にシリサイド層を形成しているが、このようなシリサイド層は本発明の必須要件ではない。従って、本発明は、シリサイド層が形成されていないＭＯＳトランジスタを有することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置を模式的に示す平面図。
【図２】図１に示す平面図のＡ‐Ａ線に沿った断面図。
【図３】図１に示す平面図のＢ‐Ｂ線に沿った断面図。
【図４】本実施の形態の半導体装置にかかる静電保護回路を示す図。
【符号の説明】
１１…シリコン基板、１２…素子分離領域、２１…ゲート絶縁層、２２，２３…ゲート電極、２２ａ〜ｃ，２３ａ〜ｃ…分岐部、２４，２５，２６…不純物層、２７…サイドウォールスペーサ、３１…プロテクト絶縁層、３２…層間絶縁層、３３，３４，３５…シリサイド層、４２，４３，４４…コンタクト、５１，５２，５３…コンタクト、５５，５７…金属配線層、６１，６２，６３…金属配線層、２００，２０２…ＭＯＳトランジスタ、２０４…パッド

Claims

半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極であって、第１の方向に延在する主軸部と、前記第１の方向に直交する第２の方向に延在する複数の分岐部と、を有する前記ゲート電極と、
前記半導体層内に形成され、ソース領域となる第１の不純物層の上であって、前記複数の分岐部の間に配置された複数の第１のコンタクトと、
前記ゲート電極の前記主軸部に対して前記複数の第１のコンタクトと対向する位置において、前記半導体層内に形成され、ドレイン領域となる第２の不純物層の上に配置された複数の第２のコンタクトと、を含み、
前記複数の第１のコンタクトのうち一つの第１のコンタクトと、前記複数の第２のコンタクトのうち、前記一つの第１のコンタクトに対して前記ゲート電極を挟んで対向する一つの第２のコンタクトとは、前記第２の方向に延在する仮想線上に対向配置され、
前記複数の第１のコンタクトと前記複数の第２のコンタクトとは同じ個数であり、
前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのいずれも、前記複数の分岐部のうち、第１の方向において、最も端に位置する分岐部より外側には配置されておらず、
前記ゲート電極は、前記第２の不純物層側において、平面的にみて、ほぼ直線をなす形状を有し、
さらに、前記ゲート電極の前記分岐部の上に形成された第３のコンタクトと、該ゲート電極に電位を供給するための金属配線層と、を有し、前記ゲート電極は、前記第３のコンタクトを介して前記金属配線層と電気的に接続されている、静電気保護半導体装置。
請求項１において、
前記ゲート電極の前記分岐部は前記主軸部に比べて幅が大きい、静電気保護半導体装置。