KR101277519B1 - 저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법 - Google Patents

저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법 Download PDF

Info

Publication number
KR101277519B1
KR101277519B1 KR1020060092507A KR20060092507A KR101277519B1 KR 101277519 B1 KR101277519 B1 KR 101277519B1 KR 1020060092507 A KR1020060092507 A KR 1020060092507A KR 20060092507 A KR20060092507 A KR 20060092507A KR 101277519 B1 KR101277519 B1 KR 101277519B1
Authority
KR
South Korea
Prior art keywords
silicon compound
doped region
forming
region
metal
Prior art date
Application number
KR1020060092507A
Other languages
English (en)
Other versions
KR20070034442A (ko
Inventor
고돈 엠. 그리브나
프라자드 벤카트라만
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20070034442A publication Critical patent/KR20070034442A/ko
Application granted granted Critical
Publication of KR101277519B1 publication Critical patent/KR101277519B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Abstract

하나의 실시예에 있어서, 규소화합물 층들이 두개의 반대로 도핑된 인접한 반도체 영역들 상에 형성된다. 도전 물질은 두 개의 규소화합물 층들과 전기적으로 접촉되어 형성된다.
반도체 기판, 반도체 접촉, 반도체 접촉 형성 방법

Description

저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법 {Method of forming a low resistance semiconductor contact and structure therefor}
도 1은 본 발명에 따른 반도체 디바이스 부분의 전형적인 실시예의 확대한 횡단면을 나타낸 도면.
도 2는 도 1의 반도체 디바이스의 확대한 횡단면 부분을 나타낸 도면으로서, 본 발명에 따른 도 1의 반도체 디바이스를 형성하는 방법의 실시예의 단계의 부분들을 나타내는 도면.
도 3 내지 5는 도 1의 반도체 디바이스의 확대한 횡단면의 부분들을 나타낸 도면으고서, 본 발명에 따른 도 1의 반도체 디바이스를 형성하는 방법의 실시예에 따라 계속된 단계들의 부분들을 나타내는 도면.
도 6은 본 발명에 따른 다른 반도체 디바이스의 부분의 전형적인 실시예의 확대한 횡단면도를 나타낸 도면.
*도면의 주요 부분에 대한 도면의 간단한 설명*
10: 반도체 디바이스 11: 반도체 기판
17: 트랜지스터 18: 접촉 및 전극 시스템
본 발명은 일반적으로 전자장치에 관한 것으로서, 특히 반도체 디바이스들및 구조를 형성하는 방법에 관한 것이다.
종래에는, 반도체 산업은 수직 금속 산화물 트랜지스터(MOS)들을 형성하도록 다양한 방법들과 구조들을 이용하였다. 이러한 수직 트랜지스터들은 트랜지스터에 대한 소스 접촉 영역을 형성하도록 반도체 기판의 도핑된 부분을 일반적으로 이용하였고, 소스 접촉 영역 내에서 트랜지스터의 바디 영역을 형성하였다. 소스 전극은 보통 소스 영역 및 바디 접촉 영역 둘 다와 전기적으로 접촉하도록 형성되었다. 이러한 수직 트랜지스터의 일례는 본 명세서의 참조로서 포함되어 있는 1990년 10월 2일 로버트 비. 데이비스(Robert B. Davies)에 의해 허여된 미국특허 제4,960,723호에 개시되어 있다. 소스 전극부터 소스 영역 및 바디 영역까지의 저항은 종종 트랜지스터의 성능에 영향을 미친다. 저항이 크면 클수록 성능은 낮아진다. 하나의 구현 방법에 있어서, 바디 접촉 영역의 부분을 노출시키기 위한 소스 영역을 통해 개구가 형성되고, 소스 전극으로서의 기능을 위한 소스 영역과 바디 접촉 영역 둘 다에 금속이 형성된다. 종종, 소스 영역 또는 바디 접촉 영역 중 어느 하나에 고 저항이 존재한다.
따라서, 트랜지스터의 소스 영역 및 바디 영역 둘 다에 저 접촉 저항과 저 저항 전류 경로를 제공하고, 인접한 도핑된 다른 두 영역들에 저 저항을 제공하는 방법 및 구조를 구비하는 것이 바람직하다.
설명을 단순하고 명확하게 하기 위해, 도면들에서의 구성 요소들은 필수적으로 일정한 비율로 정해진 것이 아니며, 다른 도면들에서의 동일한 참조 번호들은 동일한 구성 요소들을 가리킨다. 부가적으로, 잘 알려진 단계들 및 구성 요소들의 설명들과 세부사항들이 설명의 단순화를 위해 생략된다. 본 명세서에서 사용된 전류 운반 전극(current carrying electrode)은 MOS 트랜지스터의 소스 또는 드레인, 바이폴라 트랜지스터의 에미터 또는 콜렉터, 또는 다이오드의 캐소드 또는 애소드와 같은 디바이스를 통해 전류를 운반하는 디바이스의 구성 요소들을 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는, 바이폴라 트랜지스터의 베이스와 같은 디바이스를 통해 전류를 제어하는 디바이스의 구성 요소를 의미한다. 본 명세서에서, 디바이스들이 임의의 N-채널 또는 P-채널 디바이스들로 설명되어 있지만, 당업자는 본 발명에 따라 상보 디바이스들이 또한 가능하다고 판단할 것이다. 도면들의 단순함을 위한, 디바이스 구조들의 도핑된 영역들은 일반적으로 직선 에지들 및 정밀한 각진 코너들(angular corners)로써 나타난다. 그러나, 당업자는 도판트들의 확산과 활성으로 인해 도핑된 영역들의 에지들이 일반적으로 직선들이 아니며 코너들이 정밀한 각들이 아닌 것이라고 이해한다.
도 1은 반도체 접촉 및 전극 시스템(18)을 포함하는 반도체 디바이스(10)의 부분의 전형적인 실시예의 확대한 횡단면의 부분을 나타낸 것이다. 반도체 접촉 시스템(18)은 화살표에 의해 일반적인 방법으로 표시되어 있다. 도 1에 나타난 디바이스(10)의 전형적인 실시예에 있어서, 디바이스(10)는 반도체 기판(11) 상에 형성 된 트랜지스터(17)와 같은 다수의 트랜지스터 셀들을 포함하는 멀티-셀 수직 트랜지스터이다. 트랜지스터(17)는 화살표에 의해 일반적인 방법으로 표시되어 있다. 트랜지스터(17)는 수직 전력 트랜지스터와 같은 큰 수직 트랜지스터를 형성하도록 상호 연결되어 있는 다수의 트랜지스터 셀들의 부분으로서 기능을 한다. 다수의 수직 트랜지스터 셀들을 갖고 있는 수직 전력 트랜지스터들은 본 기술 분야의 당업자에게는 잘 알려진 기술이다. 트랜지스터(17)는 트랜지스터(17)의 게이트 구조(19)를 포함한다. 게이트 구조(19)는 기판(13)에 대한 용량성 커플링(capacitive coupling)을 최소화하기 위하여 도전 쉴드(conductive shield)(29)를 포함한다. 쉴드(29)는 트랜지스터(17)의 게이트-드레인 용량을 감소시킨다. 이러한 도전 쉴드들은 본 기술 분야의 당업자에게 잘 알려진 기술이다. 이하에서 더 나타나는 것처럼, 접촉 및 전극 시스템(18)은 트랜지스터(17)의 바디 영역 및 소스 영역 둘 다에서 신뢰할 수 있는 저 저항으로 전기 접속을 형성하고 있다. 도 1에 나타난 전형적인 실시예에 있어서, 트랜지스터(17)는 원, 육각형 또는 다른 닫힌 기하학적 모양(closed geometric shape)처럼 닫힌 기하학적 모양으로 형성된다. 예를 들어,트랜지스터(17)가 원 모양을 하고 있다면, 구조(19)의 평면도는 도넛 모양처럼 나타날 수 있다. 트랜지스터(17)는 또한 기판(11)의 제 2 표면 상에 드레인 전극(15)을 전형적으로 포함한다.
도 2는 디바이스(10)를 나타내는 부분의 확대된 횡단면도를 나타낸 것으로서, 디바이스(10)를 형성하는 방법의 실시예의 단계의 부분을 나타낸다. 이 설명은 도 1 및 도 2를 참조한다. 도 2에 나타난 단계에서, 트랜지스터(17)의 대부분의 활 성 부분들은 이전에 형성된 것이다. 기판(11)은 기판(12)의 하나의 표면 상에 형성된 에피텍셜 층(13)을 가진 벌크(bulk) 반도체 기판(12)을 전형적으로 포함한다. 기판(11)은 트랜지스터(17)의 부분들이 형성된 위 표면(upper surface) 또는 정상 표면(top surface)(14)을 갖고 있다. 몇 가지 실시예들에 있어서, 층(13)은 생략될 수 있고, 벌크 기판(12)의 정상 표면은 표면(14)으로서 기능을 한다. 산화물 층(21)은 기판(11)을 보호하기 위한 일반적으로 반도체 공정 동작들 동안에 기판(14) 상에 있다. 도 2에서 나타난 단계 이전에, 기판(11)의 표면(14) 부분은 디바이스(10)의 항복 전압(breakdown voltage)을 증가시키는데 도움을 주는 도핑된 영역(24)을 형성하도록 도핑된 것이다. 영역(24)은 보통 층(13)의 도핑된 타입과 반대되는 도핑 타입을 가진다. 표면(14)의 부분은 표면(14)에서 기판(11)으로 연장되는 드리프트 영역(drift region)(26)을 형성하도록 도핑된 것이다. 영역(26)은 트랜지스터(17)를 위한 드리프트 영역으로서 기능을 한다. 본 기술 분야에서 잘 알려진 것처럼, 영역(26)은 전형적으로 영역(24) 상에 놓이고, 몇 가지 실시예들에 있어서 영역(26)은 영역(24)과 독립되어 있다. 영역(26)의 부분은 기판(11)으로의 제 1 거리를 연장하는 제 1 도핑된 영역(36)을 형성하도록 도핑된다. 영역(36)은 그 후에 트랜지스터(17)를 위한 바디 접촉 영역으로서 기능을 할 것이다. 전형적으로, 영역(36)은 영역(26)과 동일한 도핑 타입을 가지고 있으나 높은 도핑 농도(doping concentration)를 갖는다. 제 2 도핑된 영역(37)은 표면(14)에서부터 기판(11)으로 제 2 거리를 연장하고, 영역(36)의 적어도 일부분과 겹치도록 형성된다. 다른 실시예들에 있어서, 영역(37)은 영역(36)과 인접하고 전기적으로 접촉할 수 있다. 영역(37)은 그 이후에 트랜지스터(17)을 위한 소스 접촉 영역으로서 기능을 할 것이다. 도핑된 영역(38)은 표면(14)에서부터 영역(26)으로 연장하고 영역(37)과 겹치도록 형성된다. 영역(38)의 적어도 일부분은 영역(38)의 부분이 영역(26)과 전기적으로 접촉하도록 영역(37)의 바깥부분을 전형적으로 연장한다. 영역(38)의 상기 부분은 트랜지스터(17)의 활성 소스 영역으로서 기능을 한다. 다른 실시예들에 있어서, 영역(37)은 사용되지 않을 수 있다. 영역(38)과 영역(26)의 에지 사이에서 영역(26)의 부분은 트랜지스터(17)의 채널 영역(39)으로서 기능을 한다.
그 이후에, 게이트 구조(19)는 채널 영역(39)과 대응하는 영역(38)의 부분 상에 놓이도록 형성된다. 게이트 구조(19)는 채널 영역(39) 상에 놓이고 트랜지스터(17)를 위한 게이트 전극 또는 게이트(28)로서 기능하도록 형성된다. 게이트 절연체(22)는 게이트(28) 아래에 놓이는 표면(14) 상에 있고, 채널 영역(39)의 부분 상에 놓인다. 실리콘 이산화물 스페이서 또는 산화물 층(41)은 게이트(28)의 측벽들을 따라 형성될 수 있다. 스페이서(41)는 영역(38 또는 37)의 형성 동안 영역들(37 및 38)이 자기 정렬하는데 도움을 주기 위해 일반적으로 사용된다. 스페이서(41)는 또한 이 후의 동작들 동안 영역(37) 상에 규소화합물을 형성하기 위해 게이트(28)를 분리시키는데 도움을 준다. 실리콘 질화물 스페이서 또는 질화물 스페이서(42)는 스페이서(41)에 이웃하여 형성될 수 있다. 스페이서(42)는 이전의 공정 동작들 동안 영역들(36 및 37)의 형성에 도움을 주도록 전형적으로 사용된다. 스페이서들(41 및 42)과 함께 영역(26, 36, 37 및 38)의 형성에 이용될 수 있는 공정 동작들은 본 기술 분야의 당업자에게 널리 알려져 있다. 예를 들어, 영역들(26, 36 및 38)은 스페이서들에 마스킹 및 자기 정렬과 이온 주입에 의해 형성될 수 있고, 스페이서들(41 및 42)은 이방성 에칭이 뒤따르는 각각의 산화물 층들 및 질화물 층들의 형성에 의해서 형성될 수 있다.
도 3은 디바이스(10)의 부분의 확대한 횡단면도를 나타낸 것으로서, 디바이스(10) 및 트랜지스터(17)를 형성하는 방법의 실시예의 이어지는 단계를 나타낸 것이다. 높은 온도의 어닐(anneal)이 도판트들을 활성화한 후에, 규소화합물 층(45)은 게이트 구조(19)의 노출된 표면들 상에 형성되고, 제 1 규소화합물 층 또는 제 1 규소화합물(46)은 영역(37) 상에 형성된다. 제 1 규소화합물(46)은 영역(37)에 대한 저 저항 전기 접속이 되게 하는 금속으로부터 형성된다. 더 바람직한 실시예에 있어서, 영역(37)은 N-타입으로 도핑되고, 규소화합물(46)은 티타늄 규소 화합물이다. 규소화합물(46)은 영역(38)에 대한 로컬 상호 접속(local interconnect)을 제공하는데 사용된다. 스페이서들(42)은 규소화합물(46)이 영역(37)보다 더 넓지 않도록 하게 해준다. 그 후에, 게이트 구조(19)를 위한 실리콘 이산화물과 같은 유전체 층(47)은 층(45), 스페이서(42)를 덮도록 형성되고, 층(46)으로의 제 1 거리를 전형적으로 연장한다. 몇 가지 실시예들에 있어서, 층(47)은 층(46)으로 연장되지 않을 수 있다. 그 후, 보호용 스페이서들(protective spacers)(48)은 영역(36)의 적어도 일부분 상에 놓이는 개구를 형성하도록 층(46)상에 형성된다. 스페이서들(48)은 본 기술 분야의 당업자에게 널리 알려져 있는 다양한 방법에 의해 형성될 수 있다. 예를 들어, 실리콘 질화물의 층은 층들(46 및 47)에 의해 형성될 수 있 고, 이방성 에칭은 층(46)의 부분 상에 스페이서들(48)를 남기도록 규소 화합물(46) 상의 실리콘 질화물층의 부분들을 제거하는데 이용될 수 있다. 스페이서들(48)은 저 저항 전기적 접촉이 형성되는 영역(36)의 부분 상에 놓이는 개구를 형성한다.
도 4는 디바이스(10)의 부분의 확대한 횡단면도를 나타낸 것으로서, 디바이스(10) 및 트랜지스터(17)를 형성하는 방법의 실시예의 이어지는 단계를 나타낸 것이다. 규소화합물(46)을 통하고 영역(37)을 통해 개구가 형성되고, 영역(36)의 부부을 노출시킨다. 전형적으로, 영역(36)에서 오목한 영역(recessed area)을 형성하는 영역(36)으로 연장하도록 형성된다. 영역(37)을 통한 개구는 영역(37)의 측벽들을 노출시키고, 개구는 스페이서들(48)을 통해 규정되거나, 개별 포토레지스트 마스크 층으로 규정될 수 있다.
도 5는 디바이스(10)의 부분의 확대한 횡단면도를 나타낸 것으로서, 디바이스(10) 및 트랜지스터(17)를 형성하는 방법의 실시예의 또 다른 계속된 스테이지를 나타낸 것이다. 제 2 규소화합물 층 또는 제 2 규소화합물(51)은 영역(36)의 노출된 부분 상에 형성된다. 영역(36) 및 영역(37)은 다른 도핑 타입을 가지고 있기 때문에, 영역 (36) 및 영역(37) 둘 다에 저 저항 접속을 갖는 하나의 규소화합물을 형성하는 것은 어렵다. 그러나, 규소화합물(51)의 부분은 영역(37)의 노출된 측벽들을 따라 형성될 수 있다. 규소화합물(51)은 영역(36)의 물질에 대한 저 저항 전기 접속을 형성하는 금속으로부터 형성된다. 바람직한 실시예에 있어서, 영역(36)은 P-타입으로 도핑되고, 규소화합물(51)은 플라티늄 규소화합물(platinum silicide)지만, 영역(36)에 저 저항 접속을 형성하는 다른 타입의 규소화합물을 형성하기 위해 다른 금속들이 사용될 수 있다. 영역(37)의 측벽들 상의 규소화합물(51)의 부분이 저 저항 전기 접속을 형성할 수 없을 수도 있지만, 영역(37)의 표면 상에 형성된 규소화합물(46)은 영역(37)에 대한 저 저항 접속을 형성함을 유의하여야 한다. 그 이후에, 스페이서들(48)은 제거된다. 대안으로, 스페이서들(48)은 스페이서들(48)이 텅스텐(W) 또는 텅스텐 규소화합물 (WSi) 또는 이와 같은 도전 물질로 이루어져 있다면 계속 유지될 수 있다. 본 기술 분야의 당업자들은 스페이서들(48)이 영역(36)의 부분을 노출시킨 층(37)을 통해 개구를 형성하고 스페이서들(48)을 제거하는 것과 같이 규소화합물(51)의 형성 전에 또한 제거될 수 있음을 알 수 있다. 접촉 구조는 영역들(36 및 37) 상에 놓인 유전체(47)에서 접촉 개구에 형성된다.
규소화합물들(46 및 51)에 의해 형성된 저 저항 전기 접속은 트랜지스터(17)를 위한 소스 및 바디 접촉 구조를 형성한다. 규소화합물(46) 및 (51)의 접촉 구조는 영역들(37 및 36)의 스텝핑된 영역들(stepped areas)에 대한 신뢰할 수 있는 저 저항 전기 접속을 형성한다. 규소화합물(46)은 또한 영역(38)에 의해 형성된 소스에 저 저항 로컬 상호 접속 경로를 제공한다, 이것은 트랜지스터(17)에 대한 소스 저항을 감소시키는데 도움을 준다. 영역(38)에 의해 형성된 소스가 게이트(28)로부터 떠나 있기 때문에, 소스의 측면 저항은 중요한 파라미터라는 것을 유의한다. 따라서, 규소화합물(46)은 낮은 소스 저항을 제공하고 또한 공정 동작을 개선한다. 높은 온도 공정 단계들이 일반적으로 규소화합물을 형성한 후에는 사용되지 않기 때문에, 영역(36)의 노출된 부분에 더 도핑하고 어닐하는 것은 통상 가능하지 않다. 따라서, 규소화합물(51)을 사용하는 것은 규소화합물(46)에 의해 제공된 저 저항 접속의 방해 없이 저 저항 접속들을 형성하는데 도움이 된다.
본 기술 분야의 당업자는 하나의 규소화합물 또는, 알루미늄-실리콘 합금과 같은 다른 금속 접속이 두 개의 규소화합물들(46 및 51)을 대신하여 사용될 수 있다고 알 수 있다. 하나의 규소화합물의 전기적 저항은 규소화합물들(46 및 51)에 의해 제공되는 것만큼 낮지 않을 수 있다.
도 1에 다시 돌아가 참고해보면, 도전체 물질(52)은 규소화합물(46) 및 규소화합물(51)에 전기적으로 접속되어 형성되고, 규소화합물(46)을 통해 영역(37)에 대한 저 저항 전기 접속을 형성하고 규소화합물(51)을 통해 영역(36)에 대한 저 저항 전기 접속을 형성한다. 도전체 물질(52)에 의해 형성된 전극과 함께 규소화합물(46 및 51)의 접촉 구조는 반도체 접촉 및 전극 시스템(18)으로서 기능을 한다. 도전 물질(52)은 티타늄, 티타늄 텅스텐, 알루미늄, 알루미늄 합금과 같은 반도체 공정에 사용되는 임의의 다양한 도전 물질들이 될 수 있다. 두 개의 다른 타입으로 도핑된 반도체 영역들에 대한 다른 두 개의 규소화합물들을 사용하는 것은 둘 다 도핑된 영역들에 대한 저 저항 전기 접속을 형성하는 접촉 구조를 만드는 것을 용이하게 한다. 하나의 실시예에 있어서, 규소화합물들(46 및 51)의 접촉 구조는 그 정도의 크기 만큼 전기 저항을 감소시킨다.
도 1에 예시된 전형적인 실시예는 트랜지스터(17)를 위해 사용되는 규소화합물들(46 및 51)의 구조, 및 각각의 영역들(37 및 36)을 설명하고, 접촉 구조는 멀 티-셀 트랜지스터들, 평면 트랜지스터들을 대신해 개별 트랜지스터들을 포함하는 반도체 디바이스들의 다른 형태들로 사용될 수 있고, 다른 도핑 타입들을 갖는 두 반도체 영역들에 저 저항 전기 접속을 필요로 하는 다른 반도체 디바이스들로 사용될 수 있다.
도 6은 그 반도체 디바이스(70) 부분은 도 1 내지 도 5까지의 설명에서 기술한 전극 및 접촉 시스템(18)의 대안의 실시예인 전기 접촉 구조(85)를 가진 반도체 디바이스(70) 부분의 전형적인 실시예의 확대한 횡단면도를 나타낸 것이다. 나타낸 것이다. 반도체 디바이스(70)는 보통 디바이스(70)의 항복 전압을 증가시키는데 도움을 주는 도핑된 영역(71)을 포함한다. 영역(71)은 도 1 내지 도 5에서 영역(24)과 유사하다. 디바이스(70)는 기판(11)에 형성되어, 접촉 구조(85)를 이용할 수 있는 트랜지스터 또는 다른 반도체 디바이스를 위한 드리프트 영역으로 기능을 하는 도핑된 영역(72)을 포함한다. 영역(72)은 도 1 내지 도 5에서 영역(26)과 유사하다. 영역들(71 및 72)은 몇 개의 실시예들에 있어서 생략될 수 있다. 디바이스(70)는 도 1 내지 도 5에서 영역들(36 및 37)과 유사한 반대의 도전형들을 가진 제 1 도핑된 영역(73) 및 제 2 도핑된 영역(74)을 포함한다. 영역(73)은 기판 (11)의 제 1 부분을 도핑함으로써 기판(11)으로의 제 1 거리를 연장하도록 형성되고, 영역(74)은 영역(73)의 도전형과 반대되는 도전형으로 기판(11)의 제 2 부분을 도핑함으로써 기판(11)으로의 제 2 거리를 연장하도록 형성된다. 전형적으로, 영역(73)은 영역(74)보다 더 기판(11) 안쪽으로 더 연장되어 있다. 영역들(74 및 73)은 서로 인접하여 형성되어 있으며, 바람직하게는 영역들(73 및 74)의 일부가 서로 겹쳐 져 있다. 겹쳐진 부분은 밑줄 그은 선으로 표시되어 있다. 제 1 규소화합물 층 또는 제 1 규소화합물(77)은 적어도 영역(73)의 부분 상에 형성된다. 바람직한 실시예에 있어서, 규소화합물(77)은 도 1 내지 도 5에서 규소화합물(46)과 유사하다. 제 2 규소화합물(78)은 적어도 영역(74)의 부분 상에 형성된다. 바람직한 실시예에 있어서, 규소화합물(78)은 도 1 내지 도 5에서 규소화합물(51)과 유사하다. 유전체 층(79)은 기판(11) 상에 형성될 수 있고, 규소화합물들(77 및 78)을 노출시키는 개구를 갖도록 패터닝될 수 있다. 도전체 물질(80)은 거기에 전기적 연결을 형성하도록 규소화합물들(77 및 78) 상에 형성된다. 도전체 물질(80)은 도 1 내지 도 5에서의 도전체(52)와 유사하다. 다른 실시예들에 있어서, 영역(74)은 영역(73)으로의 거리를 연장할 수 있으며, 따라서, 규소화합물(78)은 영역(74) 상에 놓이도록 연장할 수 있다. 다른 실시예들에 있어서, 리세스(recess)는 각각의 규소화합물들(77 및 78)을 형성하기 전에 영역(73) 또는 영역(74) 중 어느 하나의 영역에서 형성될 수 있다.
상기 내용을 전체적으로 검토해 볼 때, 새로운 디바이스 및 방법이 개시되어 있음이 명백하다. 다른 특징들 중에 포함된 것은 공통 전기 접속을 갖는 두 개의 반대로 도핑된 반도체 영역들을 갖는 반도체 구조에 대한 낮은 전기 저항을 갖는 접촉 구조를 형성하는 것이다. 낮은 전기 저항은 반도체 구조의 부분들에 로컬 상호 접속을 제공하기 위해 접촉 구조를 사용하는 것을 용이하게 한다. 제 1 영역에 제 1 규소화합물을 형성하고, 제 2 영역에 제 2 규소화합물을 형성하는 것은 각 층에 대해 규소화합물을 형성하도록 할 수 있고, 그 결과로는 각각의 도핑된 영역에 대한 저 저항 전기 접속을 얻는다.
발명의 주된 과제가 상세한 바람직한 실시예들과 함께 설명되어 있지만, 많은 다른 대안들과 변화들은 반도체 기술 분야들의 당업자에게 명백한 것일 것이다. 본 기술 분야의 당업자는 예시된 단계들은 단지 예시적인 것이고 반도체 기판(11) 상에 디바이스(10)를 형성하는데 필요한 제조 공정 단계들의 일부분을 구성하는 것임을 알 수 있다. 스페이서들(48)과 같은, 정의된 유사한 스페이서, 바디 접촉 구조들이 임의의 포토리소그래피 도구들(photolithographic tools)의 제한들보다 낮게 바디 접촉 크기를 줄이는데 사용될 수 있다. 스텝핑된 접촉은 또한 텅스텐 플러그들 또는 다른 필링 기술들(filling techniques)을 위한 요구 없이도 금속화 스텝 커버리지(step coverage)를 작은 접촉들로 개선할 수 있다. 다른 실시예는 제 2 유사한 규소화합물을 사용하는 로컬 상호 접속 규소화합물을 위해 바디 접촉을 형성하여 두 도핑된 영역들에 대한 로컬 상호 접속 및 자기-정렬 접촉을 제공하는 것이다. 또한, 본 기술 분야의 당업자는 접촉 구조는 트랜지스터(10)의 예시된 실시예에서 평면 구조뿐만 아니라 트렌치 타입의 트랜지스터들을 위해 사용될 수 있음을 알 수 있다. 트렌치 트랜지스터는 전형적으로 영역들(38 및 26)을 통해 표면(14)으로부터 영역(13)으로 연장하는 트렌치를 갖는다. 게이트 전극은 트렌치 내측에 형성되고, 이것은 트랜지스터가 턴 온(turn-on) 될 때 트렌치 측벽 상에 채널 형성을 하게 한다. 예를 들어, 트렌치 타입의 트랜지스터들은 영역(37)을 생략할 수 있으며, 규소화합물(46) 아래에 놓이도록 연장된 영역(38)에 의해 형성된 소스를 가질 수 있다. 이러한 구조에서, 규소화합물(51)의 부분은 연장된 영역(38)의 측벽이 될 수 있고, 규소화합물(51)의 제 2 부분은 바디 영역(36)에 접촉할 수 있다. 몇 가지 실시예들에 있어서, 하나의 규소화합물은 두 개의 규소화합물들을 대신하여 영역들(38 및 36)을 접촉하는데 사용될 수 있다.
본 발명은 소스 영역과 바디 영역 사이의 저항을 감소시켜 트랜지스터의 성능을 향상시킬 수 있는 저 저항 반도체 접촉 및 반도체 접촉 형성 방법을 제공한다.

Claims (5)

  1. 반도체 접촉 형성 방법에 있어서,
    제 1 표면을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 내에 제 1 도전형의 제 1 도핑된 영역을 형성하는 단계;
    상기 제 1 도핑된 영역과 인접하고 상기 제 1 표면 상에 제 2 도전형의 제 2 도핑된 영역을 형성하는 단계;
    제 1 규소화합물(silicide)을 형성하기 위해 상기 제 2 도핑된 영역에 저저항 전기 접속을 형성하는 제 1 금속을 이용하여, 상기 제 2 도핑된 영역의 부분 위에 있고 상기 제 1 표면 상의 상기 제 2 도핑된 영역과 전기적으로 접촉하는 상기 제 1 규소화합물을 형성하는 단계;
    제 2 규소화합물을 형성하기 위해 상기 제 2 도핑된 영역에 저저항 전기 접속을 형성하는 제 2 금속을 이용하여, 상기 제 1 도핑된 영역의 부분 상에 상기 제 2 규소화합물을 형성하는 단계로서, 상기 제 2 금속은 상기 제 1 금속과는 다른, 상기 제 2 규소화합물을 형성하는 단계; 및
    상기 제 1 규소화합물 및 상기 제 2 규소화합물 둘 다에 전기적으로 접촉하는 도전 물질을 형성하는 단계를 포함하는 반도체 접촉 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도핑된 영역을 형성하는 단계는 상기 제 1 도핑된 영역의 부분 상에 놓이는 상기 제 2 도핑된 영역을 형성하는 단계를 포함하고,
    상기 제 1 도핑된 영역의 부분 상에 상기 제 2 규소화합물을 형성하는 단계는 상기 제 2 규소화합물을 형성하기 전에 상기 제 2 도핑된 영역을 통해 개구를 형성하여 상기 제 1 도핑된 영역의 부분을 노출시키는 단계를 포함하고,
    상기 제 2 도핑된 영역을 통해 상기 개구를 형성하는 단계는 상기 제 2 도핑된 영역과 전기적으로 접촉하는 상기 제 1 규소화합물을 형성하고, 상기 제 1 규소화합물 상에 놓이는 보호용 스페이서(protective spacer)를 형성하여 상기 제 1 도핑된 영역의 부분 상에 놓이는 상기 제 2 도핑된 영역의 부분을 노출시키고, 상기 제 2 도핑된 영역의 부분을 통해 개구를 형성하여 상기 제 1 도핑된 영역의 부분을 노출시키는 단계를 포함하는, 반도체 접촉 형성 방법.
  3. 제 1 항 있어서, 상기 제 1 규소화합물 및 상기 제 2 규소화합물을 하나의 접촉 개구를 통해 형성하는 단계를 더 포함하는 반도체 접촉 형성 방법.
  4. 반도체 접촉을 형성하는 방법에 있어서,
    제 1 도전형의 제 1 도핑된 영역과, 상기 제 1 도핑된 영역과 인접한 제 2 도전형의 제 2 도핑된 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 도핑된 영역과 제 1 금속 사이에 제 1 금속 규소화합물을 형성하는 단계로서, 상기 제 1 금속 규소화합물은 상기 제 1 도핑된 영역의 부분과 물리적으로 및 전기적으로 접촉하는, 상기 제 1 금속 규소화합물을 형성하는 단계;
    상기 제 2 도핑된 영역과 제 2 금속 사이에 제 2 금속 규소화합물을 형성하는 단계로서, 상기 제 2 금속 규소화합물은 상기 제 2 도핑된 영역과 물리적으로 및 전기적으로 접촉하고, 상기 제 1 금속은 상기 제 2 금속과는 다른, 상기 제 2 금속 규소화합물을 형성하는 단계; 및
    상기 제 1 금속 규소화합물 및 제 2 금속 규소화합물과 전기적으로 접촉하는 도전체를 형성하는 단계를 포함하는 반도체 접촉 형성 방법.
  5. 반도체 접촉에 있어서,
    표면을 갖는 반도체 기판;
    상기 반도체 기판으로 제 1 거리를 연장하는 제 1 도전형의 제 1 도핑된 영역;
    상기 반도체 기판의 표면 상의 제 2 도핑된 영역으로서, 상기 반도체 기판으로 제 2 거리를 연장하고, 상기 제 2 도핑된 영역의 제 1 부분은 상기 제 1 도핑된 영역의 제 1 부분과 겹치는, 상기 제 2 도핑된 영역;
    상기 제 1 도핑된 영역과 전기적으로 접촉하는 제 1 규소화합물로서, 상기 제 1 규소화합물은 제 1 금속을 포함하는, 상기 제 1 규소화합물;
    상기 제 2 도핑된 영역과 전기적으로 접촉하는 제 2 규소화합물로서, 상기 제 2 규소화합물은 상기 제 1 금속과는 다른 제 2 금속을 포함하는, 상기 제 2 규소화합물; 및
    상기 제 1 규소화합물 및 제 2 규소화합물과 전기적으로 접촉하는 도전 물질을 포함하는 반도체 접촉.
KR1020060092507A 2005-09-23 2006-09-22 저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법 KR101277519B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/232,757 US7736984B2 (en) 2005-09-23 2005-09-23 Method of forming a low resistance semiconductor contact and structure therefor
US11/232,757 2005-09-23

Publications (2)

Publication Number Publication Date
KR20070034442A KR20070034442A (ko) 2007-03-28
KR101277519B1 true KR101277519B1 (ko) 2013-06-21

Family

ID=37894651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060092507A KR101277519B1 (ko) 2005-09-23 2006-09-22 저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법

Country Status (5)

Country Link
US (2) US7736984B2 (ko)
KR (1) KR101277519B1 (ko)
CN (1) CN100565810C (ko)
HK (1) HK1103854A1 (ko)
TW (1) TWI364788B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US20110062489A1 (en) * 2009-09-11 2011-03-17 Disney Donald R Power device with self-aligned silicide contact
US8546879B2 (en) * 2011-08-18 2013-10-01 Monolithic Power Systems, Inc. High density lateral DMOS with recessed source contact
US8637931B2 (en) 2011-12-27 2014-01-28 International Business Machines Corporation finFET with merged fins and vertical silicide
US8558308B1 (en) * 2012-06-14 2013-10-15 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
CN104810289A (zh) * 2014-01-27 2015-07-29 北大方正集团有限公司 一种vdmos管的制造方法和vdmos
CN104900526B (zh) * 2014-03-07 2018-07-24 北大方正集团有限公司 Vdmos的制造方法和vdmos
CN106298928B (zh) * 2015-06-12 2019-10-15 北大方正集团有限公司 Vdmos器件及其制作方法
US9666482B1 (en) * 2016-09-14 2017-05-30 Infineon Technologies Ag Self aligned silicon carbide contact formation using protective layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US5885897A (en) * 1996-01-11 1999-03-23 Deutsche Itt Industries Gmbh Process for making contact to differently doped regions in a semiconductor device, and semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US611065A (en) * 1898-09-20 Pruning implement
US4960723A (en) 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US5182222A (en) * 1991-06-26 1993-01-26 Texas Instruments Incorporated Process for manufacturing a DMOS transistor
US5874341A (en) * 1996-10-30 1999-02-23 Advanced Micro Devices, Inc. Method of forming trench transistor with source contact in trench
DE69434268T2 (de) * 1994-07-14 2006-01-12 Stmicroelectronics S.R.L., Agrate Brianza Intergrierte Struktur einer Hochgeschwindigkeits-MOS-Technologe-Leistungsvorrichtung und zugehöriges Herstellungsverfahren
US5578873A (en) 1994-10-12 1996-11-26 Micron Technology, Inc. Integrated circuitry having a thin film polysilicon layer in ohmic contact with a conductive layer
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
US6197640B1 (en) 1998-12-21 2001-03-06 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US6391750B1 (en) * 1999-08-18 2002-05-21 Advanced Micro Devices, Inc. Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness
DE10026740C2 (de) * 2000-05-30 2002-04-11 Infineon Technologies Ag Halbleiterschaltelement mit integrierter Schottky-Diode und Verfahren zu dessen Herstellung
ATE429708T1 (de) * 2001-08-17 2009-05-15 Ihp Gmbh Ldmos-transistor und dessen herstellungsverfahren
US6444574B1 (en) 2001-09-06 2002-09-03 Powerchip Semiconductor Corp. Method for forming stepped contact hole for semiconductor devices
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
KR100476887B1 (ko) * 2002-03-28 2005-03-17 삼성전자주식회사 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
US6818939B1 (en) * 2003-07-18 2004-11-16 Semiconductor Components Industries, L.L.C. Vertical compound semiconductor field effect transistor structure
US7189608B2 (en) * 2003-12-22 2007-03-13 Semiconductor Components Industries, L.L.C. Semiconductor device having reduced gate charge and reduced on resistance and method
US7129548B2 (en) * 2004-08-11 2006-10-31 International Business Machines Corporation MOSFET structure with multiple self-aligned silicide contacts
US6992353B1 (en) * 2004-11-01 2006-01-31 Silicon-Based Technology Corp. Self-aligned source structure of planar DMOS power transistor and its manufacturing methods
US7446354B2 (en) * 2005-04-25 2008-11-04 Semiconductor Components Industries, L.L.C. Power semiconductor device having improved performance and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US5885897A (en) * 1996-01-11 1999-03-23 Deutsche Itt Industries Gmbh Process for making contact to differently doped regions in a semiconductor device, and semiconductor device

Also Published As

Publication number Publication date
US20070072416A1 (en) 2007-03-29
US20100219531A1 (en) 2010-09-02
TWI364788B (en) 2012-05-21
US7939897B2 (en) 2011-05-10
KR20070034442A (ko) 2007-03-28
US7736984B2 (en) 2010-06-15
TW200715382A (en) 2007-04-16
HK1103854A1 (en) 2007-12-28
CN1937176A (zh) 2007-03-28
CN100565810C (zh) 2009-12-02

Similar Documents

Publication Publication Date Title
KR101277519B1 (ko) 저 저항 반도체 접촉 및 이에 따른 구조를 형성하는 방법
US7800185B2 (en) Closed trench MOSFET with floating trench rings as termination
US9252239B2 (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
JP5363978B2 (ja) 互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチｆｅｔの構造及びこれを形成する方法
TWI411046B (zh) 自我校準之溝槽式金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）結構及其製造方法
JP4608133B2 (ja) 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP4860102B2 (ja) 半導体装置
US7893489B2 (en) Semiconductor device having vertical MOSFET
US7186618B2 (en) Power transistor arrangement and method for fabricating it
KR101144025B1 (ko) 반도체 장치 및 그 제조 방법
US20110291186A1 (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
JPH08264787A (ja) パワーｍｏｓｆｅｔのエッジターミネーション方法および構造
US6552389B2 (en) Offset-gate-type semiconductor device
JP2004528719A5 (ko)
US6635535B2 (en) Dense trench MOSFET with decreased etch sensitivity to deposition and etch processing
US20100270613A1 (en) Method for manufacturing semiconductor device, and semiconductor device
JP2007165797A (ja) 半導体装置およびその製造方法
US8269274B2 (en) Semiconductor device and method for fabricating the same
US8598659B2 (en) Single finger gate transistor
US20010023957A1 (en) Trench-gate semiconductor devices
CN112103184A (zh) 形成半导体器件的方法
KR910017675A (ko) 고전압 mos트랜지스터 및 그 제조방법 과 고전압 mos 트랜지스터를 갖는 반도체 장치 및 그 제조방법
KR100393200B1 (ko) 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법
KR100257148B1 (ko) 반도체 소자 및 그의 제조방법
JP2001196586A (ja) パワーｍｏｓｆｅｔ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180601

Year of fee payment: 6