JP5363978B2 - 互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチfetの構造及びこれを形成する方法 - Google Patents

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Description

本発明は、半導体パワー電界効果トランジスタ(FET)に関し、特に、互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチFETに関する。
シールドゲートトレンチFETは、シールド電極がゲート・ドレインキャパシタンス(Cgd)を低減し且つトランジスタのブレークダウン電圧を向上させるという従来のFETに優る利点を有する。図1は、従来のシールドゲートトレンチMOSFETの簡略化された断面図である。n型エピタキシャル層102がn+基板100上に延在している。n+ソース領域108及びp+高濃度ボディ領域106が、p型ボディ領域104に形成され、当該p型ボディ領域はエピタキシャル層102に形成されている。トレンチ110は、ボディ領域104を通りドリフト領域まで延在する。トレンチ110は、ゲート電極122の下にシールド電極114を含んでいる。ゲート電極122はゲート誘電体120により隣接するシリコン領域から絶縁されており、シールド電極114は、ゲート誘電体120より厚いシールド誘電体112により隣接するシリコン領域から絶縁されている。
ゲート電極及びシールド電極は誘電体層116により互いから絶縁されており、当該誘電体層116は電極間誘電体すなわちIEDと称される。IED層116は、シールド電極114とゲート電極122との間に存在するかもしれない電位差を維持するのに十分な質及び厚さでなければならない。さらに、IED116における又はシールド電極114とIED層116との間の境界における境界トラップ電荷及び誘電体トラップ電荷は、IED層を形成する方法に主に関係している。
典型的には、IEDは様々な処理方法により形成される。しかしながら、要求される電気的特性を与えるのに十分である非常に耐久性及び信頼性がある高品質IEDを形成することは、シールドゲートトレンチFETを形成するプロセスを複雑にする。よって、オン抵抗のような電気的特性を維持するか向上させつつ、高品質IEDを不要にするシールドゲートトレンチFETの構造及び形成方法が必要とされている。
本発明の実施形態によれば、電界効果トランジスタは、半導体領域に延在する複数のトレンチを含んでいる。各トレンチは、ゲート電極及びシールド電極を含み、ゲート電極とシールド電極との間に電極間誘電体を設けられ、シールド電極及びゲート電極は互いに電気的に接続されている。
ある実施形態において、シールド電極は、各トレンチの下部にあり、シールド誘電体により半導体領域から絶縁されている。電極間誘電体が各シールド電極上に延在する。ゲート電極は、各トレンチの上部にあり、電極間誘電体上に位置し、ゲート誘電体により半導体領域から絶縁されている。
別の実施形態において、半導体領域は第1の導電型のドリフト領域と、ドリフト領域上に延在する第2の導電型のボディ領域と、トレンチに隣接するボディ領域に第1の導電型のソース領域とを含んでいる。
別の実施形態において、半導体領域は、第1の導電型の基板をさらに含み、ドリフト領域は基板上に延在し、トレンチはボディ領域を通りドリフト領域内まで延在する。
別の実施形態において、トレンチはボディ領域及びドリフト領域を通り基板内まで延在する。
別の実施形態において、電界効果トランジスタは、トレンチが形成されるアクティブ領域と非アクティブ領域とをさらに含んでいる。シールド電極及びゲート電極は、各トレンチから外へ延在し、非アクティブ領域に至り、非アクティブ領域において、シールド電極及びゲート電極はゲート相互接続層により互いに電気的に接続される。
別の実施形態において、シールド電極とゲート電極との間の電気的な接続は、非アクティブ領域のゲートランナ領域に形成された所定の間隔で設けられた接触開口部を通りなされる。
さらに別の実施形態において、シールド電極は各トレンチにおける誘電体間(inter-dielectric)層を通るさらなる接続部によりゲート電極に電気的に接続される。
別の実施形態において、非アクティブ領域はFETを収容するダイの周縁に沿って延在する終端領域を含み、シールド電極及びゲート電極は各トレンチから終端領域に延在し、当該終端領域において、シールド電極及びゲート電極はゲート相互接続層により互いに電気的に接続される。
本発明の別の実施形態によれば、電界効果トランジスタは、次のように形成される。複数のトレンチが半導体領域に延在するように形成される。シールド電極が各トレンチの底部に形成される。ゲート電極は各トレンチの上部に形成され、シールド電極上に位置する。シールド電極及びゲート電極を電気的に接続するゲート相互接続層が形成される。
ある実施形態において、各トレンチの下方側壁及び底面を覆うシールド誘電体層はシールド電極を形成する前に形成される。上方トレンチ側壁及びシールド電極の表面を覆う誘電体層は、ゲート電極を形成する前に形成される。
別の実施形態において、シールド電極及びゲート電極は、当該シールド電極及びゲート電極がトレンチから外に延在し、メサ領域上に至るように形成される。複数の接触開口部が、メサ領域上に延在するゲート電極の所定の部分に形成され、当該接触開口部によりシールド電極の表面領域が露出する。相互接続層は接触開口部を充填するように形成され、従って、シールド電極及びゲート電極を互いに電気的に接続する。
別の実施形態において、メサ領域はFETを収容するダイの非アクティブ領域に位置する。
別の実施形態において、誘電体層はシリコンの酸化によって形成される。
別の実施形態において、ゲート電極を形成する前に、1つ以上の開口部がシールド電極上に延在する誘電体層の所定の部分に形成され、トレンチにゲート電極を形成すると、ゲート電極は1つ以上の開口部を通りシールド電極に電気的に接触する。
従来のシールドゲートトレンチMOSFETの断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETを形成するステップにおける簡略化された断面図である。 本発明の実施形態によるシールドゲートトレンチFETにおけるゲートランナの部分の等角図である。
図2Aから図2Hは、本発明の実施形態によるシールドゲートトレンチFETを形成するプロセスの様々なステップにおける概略断面図である。図2Aから図2Hにおいて、左側の断面図はアクティブ領域におけるシールドゲートトレンチFET構造を形成するための一連のステップを示し、右側の断面図はアクティブ領域から非アクティブ領域(右から左)への移行領域の対応する図面を示している。この明細書において、「アクティブ領域」はアクティブセルを収容しているダイの領域を示し、「非アクティブ領域」はいかなるアクティブセルをも含んでいないダイの領域を示している。非アクティブ領域は、ダイの周縁に沿って延在する終端領域と、ダイの周縁又は中央に沿って延在するか、ダイの周縁及び中央に沿って延在するゲートランナとを含んでいる。
図2Aにおいて、従来の技術を用いて、トレンチ210が半導体領域202に形成され、その後シールド誘電体212(例えば、酸化物を含む)がトレンチの側壁及び底面を覆い且つトレンチに隣接するメサ領域上に延在するように形成される。図2Aから図2Hのそれぞれの右側の断面図は、左側の断面図に垂直な方向に沿って、左側の断面図におけるトレンチの中心を通っている。よって、右側の断面図は、アクティブ領域のエッジまで延在する左側の断面図のトレンチを示している。また、断面図は同一の尺度ではなく、特に、右側の断面図と左側の断面図とにおける同一の層又は領域の物理的な寸法(例えば、厚み)は同じではない。例えば、図2Aにおいて、シールド誘電体212は、左側の断面図よりも右側の断面図の方が薄いように示されている。
図2Aの右側の断面図に示したように、シールド誘電体212はトレンチ210の底面に沿って延在し、アクティブ領域のエッジにおいて、トレンチ210の上方及び外に延在し、シリコン領域202上に至る。ある実施形態において、半導体領域202は、高濃度にドープされたn型基板(図示せず)上に形成されたn型エピタキシャル層(図示せず)を含み、トレンチ202は、当該エピタキシャル層内まで延在する。別の実施形態では、トレンチ202はエピタキシャル層を通り基板内まで延在する。
図2Bにおいて、シールド電極214が、以下のように、トレンチ210の底部に沿って形成され、ダイの非アクティブ領域において電気的にアクセス可能にされる。公知の技術を用いて、導電材料(例えば、ドープされたポリシリコン又はドープされていないポリシリコンを含む)が、トレンチを充填し且つメサ領域上に延在するようにまず形成され、次に、トレンチ210内に所定の深さまで凹設され、シールド電極214を形成する。
導電材料を凹設する間、マスク211が、ダイの非アクティブ領域に延在する導電材料の所定の部分を保護するのに使用される。よって、図2Bにおける右側の断面図に示したように、シールド電極214は、ダイの非アクティブ領域におけるメサ表面上よりもトレンチ210の内側の方が厚い。別のマスク211は、アクティブ領域のエッジにおいて、シールド電極がトレンチ210から外に延在し、非アクティブ領域のメサ領域上に至るように設けられる。よって、トレンチ210の内側のシールド電極214は、ダイの非アクティブ領域において電気的な接続に利用できるようにされる。
図2Cにおいて、公知の方法を用いて、シールド誘電体212は、右側の断面図に示したように、アクティブ領域におけるトレンチの側壁に沿って且つメサ表面上から完全に除去される。よって、シールド誘電体はシールド電極214の上面より下に凹設される。ある実施形態において、シールド電極214は、上面がシールド誘電体層212の上面と同一面になるように凹設される。これにより、ゲート/電極間誘電体層を形成するための平坦な表面が形成される。
図2Dにおいて、上方トレンチ側壁に沿って延在するゲート誘電体層216は従来の技術を用いて形成される。ある実施形態において、ゲート誘電体216は従来のシリコンの酸化を用いて形成される。このプロセスにより、シールド電極214が酸化し、ゲート電極214上に電極間誘電体(IED)層が形成される。右側の断面図に示したように、誘電体層216はアクティブ領域及び非アクティブ領域におけるシールド電極214の露出した表面全体に沿って延在する。以下においてさらに説明するように、高品質IEDを形成するのに典型的に要求されるさらなる処理ステップが不要にされる。
図2Eにおいて、凹設されたゲート電極222は、以下のように、トレンチ210に形成され、非アクティブ領域において電気的にアクセス可能にされる。従来の技術を用いて、第2の導電層(例えばドープされたポリシリコンを含む)が、トレンチ210を充填し且つダイのアクティブ領域及び非アクティブ領域におけるメサ面上に延在するように形成される。その後、第2の導電層はトレンチ210内に凹設され、ゲート電極222を形成する。
第2の導電層を凹設する間、マスク219が、ダイの非アクティブ領域に延在する第2の導電材料の所定の部分を保護するのに使用される。よって、ゲート電極222は、図2Bにおける右側の断面図に示したように、ダイの非アクティブ領域におけるメサ面上よりもトレンチ210の内側の方が厚い。別のマスク219は、アクティブ領域のエッジにおいて、凹設されたゲート電極222がトレンチ210からから外に延在し、非アクティブ領域のメサ面上に至るように設けられる。よって、トレンチ210内のゲート電極222は、ダイの非アクティブ領域における電気的な接続のために利用可能にされる。マスク219は非アクティブ領域におけるシールド電極214の全体に延在していない。以下において説明するように、これにより、同一の接触開口部を通ってゲート電極及びシールド電極を接続することが容易になる。
図2Eにおいて、p型ボディ領域204は、従来のボディ注入及びドライブイン技法を用いて、半導体領域202に形成される。その後、高濃度にドープされたn型ソース領域208が、従来のソース注入技法を用いてトレンチ210に隣接するボディ領域216に形成される。
図2Fにおいて、BPSG等の誘電体層224が、公知の技法を用いてそれまでに形成されたものの上に形成される。図2Gにおいて、誘電体層224は、パターン化され、エッチングされ、アクティブ領域にソース/ボディ接触開口部を形成し、その後誘電体を所定の形態に形成する(dielectric flow)。左側の断面図に示したように、ゲート電極222上に完全に延在し且つソース領域208上に部分的に延在する誘電体ドーム部225が形成される。その後、p型高濃度ボディ領域206が従来の注入技法を用いて露出した半導体領域202に形成される。アクティブ領域に接触開口部を形成する同一のマスキング/エッチングプロセスが、非アクティブ領域における誘電体層224に接触開口部221を形成するのに使用され、右側の断面図に示したように、ゲート電極222の表面領域及び側壁並びにシールド電極214の表面領域を露出させる。
図2Hにおいて、相互接続層(例えば、金属を含む)がそれまで形成されたものの上に形成され、その後、パターン化されて、ソース/ボディ相互接続部226A及びゲート相互接続部226Bを形成する。左側の断面図に示したように、ソース/ボディ相互接続部226Aはソース領域208及び高濃度ボディ領域106に接触しているが、誘電体ドーム部224によりゲート電極222から絶縁されている。右側の断面図に示したように、ゲート金属226Bは接触開口部221を通ってシールド電極214及びゲート電極222に接触しており、よって、2つの電極を互いに短絡させている。
よって、シールド電極がフロート状態(すなわち電気的にバイアスされていない)であるか、ソースポテンシャル(電位)(例えば、グランドポテンシャル(接地電位))にバイアスされている従来のシールドゲートFETとは異なり、図2Hに示したFETの実施形態においては、シールド電極はゲート電極と同じポテンシャルに接続され、バイアスされている。シールド電極がフロート状態であるか、グランドポテンシャルに接続される従来のFETにおいて、典型的には、高品質IEDが、シールド電極とゲート電極との間の電位差を維持するのに必要とされる。しかし、シールド電極とゲート電極とを互いに電気的に接続することにより、高品質IEDの必要性が無くなる。シールド電極は、ゲートポテンシャルにバイアスされているが、同一の降伏電圧に対するオン抵抗の低減を可能にする電荷平衡構造部として機能する。よって、高品質IEDを形成することに関するプロセスステップを不要にしつつ、同一の降伏電圧に対する低いオン抵抗が得られる。理論的には、このような構造はIEDをも必要としないが、当然のことながら、IEDはゲート誘電体の形成の間に形成される。よって、高性能トランジスタが簡単な製造プロセスを用いて形成される。
ゲート電極とシールド電極との間の電気的な接触部は、任意の非アクティブ領域に形成されてもよい。例えば、当該任意の非アクティブ領域は、ダイの終端若しくはエッジ領域、又はゲートランナが図3に示したように延在するダイの中央である。図3は本発明の実施形態によるシールドゲートトレンチFETにおけるゲートランナの一部分の等角図である。上部層(例えば、ゲート相互接続層326B及び誘電体層324)が剥がされ、下に存在する構造を露出させる。図示したように、アクティブ領域341において平行に延在するトレンチ310はゲートランナ領域340の両側まで延在する。
ゲートランナ領域340は線3−3に関して構造的に対称であり、各半分は図2Hに示したものに構造的に類似している。シールド誘電体312はトレンチ310の列から外に延在し、ゲートランナ領域340におけるメサ面上に至る。同様に、シールド電極314、電極間誘電体316、及びゲート電極322のそれぞれはトレンチ310の列から外に延在し、ゲートランナ領域340におけるメサ面上に至る。領域311はアクティブ領域341において隣接するトレンチ同士の間のメサを示している。
接触開口部321はシールド電極314の表面領域を露出させ、ゲート相互接続層326B(例えば金属を含む)が当該シールド電極314に電気的に接触する。さらに、ゲート相互接続層326Bは誘電体層324を経て露出したゲート電極322の表面領域332と電気的に接触する。トレンチの内側の各ゲート電極にバイアスを印加する際の遅れを最小にするために、ゲート抵抗を最小にすることが望ましい。同様の理由のために、トレンチの内側の各シールド電極にバイアスを印加する際の遅れを最小にすることが望ましい。よって、ゲートランナ領域340における接触開口部321の設けられる間隔及び形状は抵抗並びにゲートパッドからゲート電極及びシールド電極のそれぞれへの遅れを最小にするように最適化され得る。シールド電極及びゲート電極にバイアスを印加する際の遅れは、ゲートランナ領域と、ダイの終端又はエッジ領域とにゲート電極対シールド電極接触部を形成することによりさらに低減され得る。
シールド電極及びゲート電極は本発明の別の実施形態による別の手法で電気的に接続されてもよい。例えば、各トレンチにおけるIEDは、IED上にゲート電極を形成する前に所定の場所をエッチングされてもよい。この実施形態において、図2H及び図3に示した接触開口部は必要ではなく、各トレンチにおけるゲート電極に対するゲート相互接続接触部が、IEDにおける短絡部により対応するシールド電極に繋げられる。別の実施形態によれば、ゲート及びシールド電極接触部は、IEDにおける開口部並びに終端及びゲートランナ領域のような非アクティブ領域に形成された接触開口部により形成されてもよい。高品質IEDを形成する必要性を無くすことにより、改良されたドレイン対ソースオン抵抗RDSonを有するシールドゲートトレンチMOSFETを形成する簡略化され且つより制御自在なプロセスが得られる。
本発明の原理は任意のシールドゲートFET構造に適用されてもよく、例えば、シールドゲートFET構造は、「パワー半導体デバイス及びその製造方法(Power Semiconductor Devices and Methods of Manufacture)」と題された米国特許出願第11/026,276号の図3A、図3B、図4A、図4C、図6−図8、図9A−図9C、図11、図12、図15、図16、図24、及び図26A−図26Cに示されたシールドゲートFET構造であり、当該米国特許出願第11/026,276号の開示内容は全内容を本出願に含めるものとする。
上記の説明は、本発明の好適な実施形態の完全な説明を与えているが、多くの変形、変更、及び均等物が可能である。当業者は、横型デバイスを含む別の種類のスーパージャンクション構造及びより広くは別の種類のデバイスに適用され得る。例えば、本発明の実施形態はnチャネルMOSFETに関して説明されたが、本発明の原理は、様々な領域の導電型を単に反対にすることによるpチャネルMOSFETに適用されてもよい。よって、上記の説明は本発明の範囲を限定するようにとられるべきではなく、本発明の範囲は特許請求の範囲によって画定される。

Claims (27)

  1. 電界効果トランジスタ(FET)であって、
    半導体領域内に延在し、前記FETのアクティブ領域に設けられているトレンチと、
    前記トレンチの下部に設けられ且つシールド誘電体により前記半導体領域から絶縁されるシールド電極と、
    前記シールド電極上に設けられた電極間誘電体(IED)と、
    前記トレンチの上部に設けられ、前記IED上に設けられ且つゲート誘電体により前記半導体領域から絶縁されているゲート電極と、を含み、
    前記シールド電極、前記IED及び前記ゲート電極は前記トレンチから外に延在し、前記FETの非アクティブ領域に至り、
    前記FETは、
    前記シールド電極の表面が露出されるように前記IEDによって画定された第1部分と少なくとも一部が前記ゲート電極の側壁によって画定された第2部分とを有し、前記FETの前記非アクティブ領域に設けられた1つの接触開口部と、
    前記接触開口部内に設けられ、前記シールド電極を前記ゲート電極と電気的に接続する相互接続層と、をさらに含むことを特徴とするFET。
  2. 前記半導体領域は、
    第1の導電型のドリフト領域と、
    前記ドリフト領域上に延在する第2の導電型のボディ領域と、
    前記トレンチに隣接する前記ボディ領域に設けられた前記第1の導電型のソース領域と、を含んでいることを特徴とする請求項1に記載のFET。
  3. 前記相互接続層は第1の相互接続層であり、
    前記ゲート電極は、前記トレンチにおいて前記半導体領域の上面より下に凹設され、
    前記FETは、
    前記ソース領域及び前記ボディ領域を接続する第2の相互接続層と、
    前記ゲート電極上に設けられて、前記ゲート電極前記第2の相互接続層から絶縁する誘電体材料と、をさらに含むことを特徴とする請求項2に記載のFET。
  4. 前記第1の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域を通って延在して前記ドリフト領域内で終端することを特徴とする請求項2に記載のFET。
  5. 前記第1の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域及び前記ドリフト領域を通って延在して前記基板内で終端することを特徴とする請求項2に記載のFET。
  6. 前記接触開口部は前記非アクティブ領域のゲートランナ領域所定の間隔で設けられた複数の接触開口部のうちの1つであることを特徴とする請求項に記載のFET。
  7. 前記シールド電極は前記トレンチ内の前記IEDを介して電気的接続部により前記ゲート電極にさらに電気的に接続されることを特徴とする請求項に記載のFET。
  8. 前記ゲート電極は、前記トレンチ内の前記IEDにおける少なくとも1つの開口部を通って前記シールド電極にさらに電気的に接続されることを特徴とする請求項1に記載のFET。
  9. 前記非アクティブ領域は前記FETを含む半導体ダイの周縁に沿って延在する終端領域を含み、前記接触開口部は前記終端領域に設けられていることを特徴とする請求項1に記載のFET。
  10. 半導体ダイにおける電界効果トランジスタ(FET)であって、
    少なくとも1つのアクティブセルを含むアクティブ領域と、
    アクティブ領域と、
    第1の導電型のドリフト領域と、
    前記ドリフト領域上に設けられた第2の導電型のボディ領域と、
    前記ボディ領域を通り前記ドリフト領域に延在するトレンチと、を含み、
    前記トレンチは前記トレンチ内に設けられたシールド電極、電極間誘電体(IED)及びゲート電極を有し、前記シールド電極は前記IED上に設けられ、前記IEDは前記ゲート電極の下に配置されており、
    前記FETは、
    前記IEDによって画定された第1部分と少なくとも一部が前記ゲート電極の端部によって画定された第2部分とを有し、前記非アクティブ領域に設けられた1つの接触開口部と、
    前記接触開口部内に設けられ、前記シールド電極を前記ゲート電極と電気的に接続するゲート相互接続層と、をさらに含むことを特徴とするFET。
  11. 前記トレンチ隣接する前記ボディ領域に設けられた前記第1の導電型のソース領域と、
    前記ソース領域に隣接する前記ボディ領域に設けられた前記第2の導電型の高濃度ボディ領域と、をさらに含むことを特徴とする請求項10に記載のFET。
  12. 前記ゲート電極は、前記トレンチにおいて前記ソース領域の上面より下に凹設され、
    前記FETは、前記ソース領域及び前記高濃度ボディ領域を電気的に接続する別の相互接続層と、
    前記ゲート電極上に設けられて、前記ゲート電極前記別の相互接続層から絶縁する誘電体材料と、をさらに含むことを特徴とする請求項11に記載のFET。
  13. 前記第1の導電型の基板をさらに含み、
    前記ドリフト領域は前記基板上に延在し、前記トレンチ前記ドリフト領域内で終端することを特徴とする請求項10に記載のFET。
  14. 前記第1の導電型の基板をさらに含み、
    前記ドリフト領域は前記基板上に延在し、前記トレンチ前記ドリフト領域を通り前記基板内で終端することを特徴とする請求項10に記載のFET。
  15. 前記シールド電極は前記IEDを介して電気的接続部により前記ゲート電極にさらに電気的に接続されることを特徴とする請求項10に記載のFET。
  16. 前記非アクティブ領域は前記半導体ダイの中間部分を経て延在するゲートランナ領域を有し、
    前記接触開口部は前記ゲートランナ領域に設けられていることを特徴とする請求項10に記載のFET。
  17. 前記非アクティブ領域は前記半導体ダイの周縁に沿って延在する終端領域を有し、
    前記接触開口部は前記終端領域に設けられていることを特徴とする請求項10に記載のFET。
  18. 電界効果トランジスタ(FET)であって、
    半導体領域に延在する複数のトレンチを含み、前記トレンチの各々はゲート電極及びシールド電極、前記ゲート電極と前記シールド電極との間に設けられた電極間誘電体(IED)とを有し、前記トレンチの各々の前記シールド電極、前記IED及び前記ゲート電極は前記FETの非アクティブ領域に延在し、前記トレンチの各々の前記シールド電極及び前記ゲート電極は前記FETの前記非アクティブ領域内の1つの接触開口部に設けられた相互接続層を介して互いに電気的に接続され、前記接触開口部は前記IEDによって画定された第1部分と前記ゲート電極の側壁によって画定された第2部分とを有することを特徴とするFET。
  19. 電界効果トランジスタ(FET)を形成する方法であって、前記方法は、
    半導体領域にトレンチを形成するステップと、
    前記トレンチの下方側壁及び底面を覆いかつ前記トレンチから外にメサ領域まで延在するシールド誘電体層を形成するステップと、
    前記トレンチの下部において前記トレンチから外に前記メサ領域まで延在するシールド電極を形成するステップと、
    上方トレンチ側壁に沿って且つ前記シールド電極上に前記トレンチから外に前記メサ領域まで延在する電極間誘電体(IED)を形成するステップと、
    前記トレンチにおいて前記IED上に前記トレンチから外に前記メサ領域まで延在するゲート電極を形成するステップと、
    前記シールド電極の表面が露出されるように前記IEDによって画定された第1部分と少なくとも一部が前記ゲート電極の側壁によって画定された第2部分とを有する1つの接触開口部を前記メサ領域に形成するステップと、
    前記ゲート電極及び前記シールド電極を電気的に接続する相互接続層を前記接触開口部内に形成するステップと、を含むことを特徴とする方法。
  20. 前記メサ領域は前記FETを含む半導体ダイの非アクティブ領域に配置されていることを特徴とする請求項19に記載の方法。
  21. 前記IEDを形成するステップはシリコンの酸化を行うステップを含むことを特徴とする請求項19に記載の方法。
  22. 前記半導体領域は第1の導電型の基板上に設けられた前記第1の導電型のエピタキシャル層を含み、前記方法は、
    前記エピタキシャル層に第2の導電型のボディ領域を形成するステップと、
    前記トレンチに隣接する前記第1の導電型のソース領域を前記ボディ領域に形成するステップと、
    前記ボディ領域に、前記ソース領域に隣接する前記第2の導電型の高濃度ボディ領域を形成するステップと、をさらに含むことを特徴とする請求項19に記載の方法。
  23. 前記ゲート電極を形成するステップの前に、前記トレンチ内の前記IEDの所定の部分に1つ以上の開口部を形成するステップをさらに含み、それにより前記ゲート電極を形成するステップは前記ゲート電極が前記IEDの前記所定の部分の前記1つ以上の開口部を通って前記シールド電極と電気的に接続される結果となることを特徴とする請求項19に記載の方法。
  24. アクティブ領域及び非アクティブ領域を有する電界効果トランジスタ(FET)を半導体ダイに形成する方法であって、前記方法は、
    前記半導体ダイの前記アクティブ領域に半導体領域に延在するトレンチを形成するステップと、
    前記トレンチ充填し且つ前記半導体ダイの前記非アクティブ領域におけるメサ領域上に延在する第1のポリシリコン層を形成するステップと、
    前記トレンチ内において前記第1のポリシリコン層を凹設するステップと、を含み、
    前記トレンチ内において前記第1のポリシリコン層を凹設するステップにより、前記トレンチ底部にシールド電極が形成され、前記シールド電極は前記トレンチから前記メサ領域に連続しており、
    前記方法はさらに、
    シリコンの酸化により誘電体層を形成するステップを含み、
    前記誘電体層は、(i)前記トレンチ露出した上方側壁、(ii)前記シールド電極の上方表面、及び(iii)前記メサ領域における前記第1のポリシリコン層の表面領域を覆い、
    前記方法はさらに、
    前記トレンチ充填し且つ前記メサ領域における前記誘電体層上に延在する第2のポリシリコン層を形成するステップと、
    前記トレンチ内において前記第2のポリシリコン層を凹設し、前記トレンチ上部にゲート電極を形成するステップと、を含み、
    前記ゲート電極は前記トレンチから前記メサ領域に連続しており、
    前記方法はさらに、
    前記第1のポリシリコン層の表面が露出されるように前記誘電体層によって画定された第1部分と少なくとも一部が前記ゲート電極の端部によって画定された第2部分とを有する1つの接触開口部を前記メサ領域に形成するステップと、
    前記接触開口部を充填するゲート相互接続層を形成し、前記第1のポリシリコン層及び前記第2のポリシリコン層を電気的に接続するステップと、を含むことを特徴とする方法。
  25. 前記第1のポリシリコン層を形成するステップの前に、前記トレンチ側壁及び底部を覆い且つ前記メサ領域上に延在するシールド誘電体層を形成するステップと、
    前記第1のポリシリコン層を前記トレンチ内に凹設するステップの後に、前記トレンチ内に前記シールド誘電体層を凹設し前記トレンチ上方側壁を露出させるステップと、をさらに含むことを特徴とする請求項24に記載の方法。
  26. 前記半導体領域は第1の導電型の基板上に設けられた前記第1の導電型のエピタキシャル層を含み、
    前記方法は、
    前記エピタキシャル層に第2の導電型のボディ領域を形成するステップと、
    前記トレンチに隣接する前記第1の導電型のソース領域を前記ボディ領域に形成するステップと、
    前記ボディ領域に、前記ソース領域に隣接する前記第2の導電型の高濃度ボディ領域を形成するステップと、をさらに含むことを特徴とする請求項24に記載の方法。
  27. 電界効果トランジスタ(FET)を形成する方法であって、
    半導体領域に延在するトレンチを形成するステップと、
    前記FETの非アクティブ領域に延在するシールド電極を前記トレンチの底部に形成するステップと、
    前記トレンチ及び前記FETの前記非アクティブ領域内の前記シールド電極上に電極間誘電体(IED)を形成するステップと、
    前記FETの前記非アクティブ領域に延在するゲート電極を前記シールド電極上の前記トレンチの上部に形成するステップと、
    前記シールド電極の表面が露出されるように前記IEDによって画定された第1部分と少なくとも一部が前記ゲート電極の端部によって画定された第2部分とを有する1つの接触開口部を前記FETの前記非アクティブ領域に形成するステップと、
    前記シールド電極及び前記ゲート電極を電気的に接続するゲート相互接続層を形成するステップと、を含むことを特徴とする方法。
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