JPH08264776A - 高耐圧ｍｏｓトランジスタの製造方法 - Google Patents
高耐圧ｍｏｓトランジスタの製造方法Info
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- JPH08264776A JPH08264776A JP6826795A JP6826795A JPH08264776A JP H08264776 A JPH08264776 A JP H08264776A JP 6826795 A JP6826795 A JP 6826795A JP 6826795 A JP6826795 A JP 6826795A JP H08264776 A JPH08264776 A JP H08264776A
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Abstract
(57)【要約】
【目的】 微細化及び製造工程数の削減を可能とする高
耐圧ＭＯＳトランジスタを提供すること。 【構成】 Ｎ型シリコン基板１に形成されたＰ+ 型拡散
層１１にコンタクトするコンタクト孔１４を形成する際
にＬＯＣＯＳ酸化膜７を貫通するようにポリシリコン埋
込み孔１５を穿設するようにしたため、１つのコンタク
ト孔形成工程により、ソース・ドレイン電極用のコンタ
クト孔１４及びゲート電極形成用のポリシリコン埋込み
孔１５が同時に形成される。更に１つのポリシリコン層
形成工程により、ソース・ドレイン電極とポリシリコン
埋込み孔内に形成されるゲート電極とが同時に形成され
る。
耐圧ＭＯＳトランジスタを提供すること。 【構成】 Ｎ型シリコン基板１に形成されたＰ+ 型拡散
層１１にコンタクトするコンタクト孔１４を形成する際
にＬＯＣＯＳ酸化膜７を貫通するようにポリシリコン埋
込み孔１５を穿設するようにしたため、１つのコンタク
ト孔形成工程により、ソース・ドレイン電極用のコンタ
クト孔１４及びゲート電極形成用のポリシリコン埋込み
孔１５が同時に形成される。更に１つのポリシリコン層
形成工程により、ソース・ドレイン電極とポリシリコン
埋込み孔内に形成されるゲート電極とが同時に形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＯＳトランジ
スタの製造方法において、微細化及び製造工程数の削減
を可能とする技術に関する。
スタの製造方法において、微細化及び製造工程数の削減
を可能とする技術に関する。
【０００２】
【従来の技術】此種の高耐圧トランジスタの製造方法に
ついて、図９乃至図１５の図面に基づき説明する。図９
に示す５１は一導電型の半導体基板、例えばＮ型シリコ
ン基板で、該基板５１上にＳｉＯ2 膜５２を形成し、レ
ジスト膜５３をマスクにしてボロンイオン（11Ｂ+ ）を
基板５１に注入して、Ｐ- 型イオン注入領域５４を形成
する。
ついて、図９乃至図１５の図面に基づき説明する。図９
に示す５１は一導電型の半導体基板、例えばＮ型シリコ
ン基板で、該基板５１上にＳｉＯ2 膜５２を形成し、レ
ジスト膜５３をマスクにしてボロンイオン（11Ｂ+ ）を
基板５１に注入して、Ｐ- 型イオン注入領域５４を形成
する。
【０００３】次に、前記レジスト膜５３を除去した後に
熱拡散して、図１０に示すようにＰ- 型拡散層５５を形
成する。続いて、ＳｉＯ2 膜５２を除去した後に、図１
１に示すようにおよそ１２００℃で熱酸化して基板５１
上にＳｉＯ2 膜５６を形成すると共に、当該ＳｉＯ2 膜
５６上におよそ１０００Åの膜厚のＳｉＮ膜５７を形成
する。そして、前記Ｐ- 型拡散層５５上方の所望箇所に
開口を有するレジスト膜５８をマスクにしてフィールド
酸化することにより、図１２に示すようにおよそ６００
０Åの膜厚のＬＯＣＯＳ酸化膜５９を形成する。
熱拡散して、図１０に示すようにＰ- 型拡散層５５を形
成する。続いて、ＳｉＯ2 膜５２を除去した後に、図１
１に示すようにおよそ１２００℃で熱酸化して基板５１
上にＳｉＯ2 膜５６を形成すると共に、当該ＳｉＯ2 膜
５６上におよそ１０００Åの膜厚のＳｉＮ膜５７を形成
する。そして、前記Ｐ- 型拡散層５５上方の所望箇所に
開口を有するレジスト膜５８をマスクにしてフィールド
酸化することにより、図１２に示すようにおよそ６００
０Åの膜厚のＬＯＣＯＳ酸化膜５９を形成する。
【０００４】続いて、ＳｉＮ膜５７を除去した後に、図
１３に示すようにおよそ４００Åの膜厚のゲート酸化膜
６０を形成し、その上におよそ４０００Åの膜厚のポリ
シリコン層６１を形成し、それにＰＯＣｌ3 を拡散源と
しておよそ９５０℃でリン拡散した後、ポリシリコン層
６１をパターニングする。次に、図１４に示すように前
記ポリシリコン層６１をマスクにしてＢＦ2 イオンをお
よそ加速電圧８０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 （３
Ｅ１５は３掛ける１０の１５乗の意である。以下、同様
とする。）の条件で注入して、Ｐ+ 型領域６２を形成す
る。
１３に示すようにおよそ４００Åの膜厚のゲート酸化膜
６０を形成し、その上におよそ４０００Åの膜厚のポリ
シリコン層６１を形成し、それにＰＯＣｌ3 を拡散源と
しておよそ９５０℃でリン拡散した後、ポリシリコン層
６１をパターニングする。次に、図１４に示すように前
記ポリシリコン層６１をマスクにしてＢＦ2 イオンをお
よそ加速電圧８０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 （３
Ｅ１５は３掛ける１０の１５乗の意である。以下、同様
とする。）の条件で注入して、Ｐ+ 型領域６２を形成す
る。
【０００５】続いて、図１５に示すように層間絶縁膜と
してＬＰＣＶＤ法により基板全面におよそ１５００Åの
膜厚のＳｉＯ2 膜６３と、およそ６０００Åの膜厚のＢ
ＰＳＧ膜６４を積層する。そして、前記Ｐ+ 型領域６２
上にコンタクト孔を形成した後、アルミニウム層を形成
し、エッチングして該コンタクト孔内にＡｌ電極６５を
形成したものがある。
してＬＰＣＶＤ法により基板全面におよそ１５００Åの
膜厚のＳｉＯ2 膜６３と、およそ６０００Åの膜厚のＢ
ＰＳＧ膜６４を積層する。そして、前記Ｐ+ 型領域６２
上にコンタクト孔を形成した後、アルミニウム層を形成
し、エッチングして該コンタクト孔内にＡｌ電極６５を
形成したものがある。
【０００６】このように従来の高耐圧ＭＯＳトランジス
タでは、ＬＯＣＯＳ酸化膜の下全面に電圧緩和領域とし
てのＰ- 型拡散層を形成しているため、当該ＬＯＣＯＳ
酸化膜の領域は微細化できなかった。
タでは、ＬＯＣＯＳ酸化膜の下全面に電圧緩和領域とし
てのＰ- 型拡散層を形成しているため、当該ＬＯＣＯＳ
酸化膜の領域は微細化できなかった。
【０００７】
【発明が解決しようとする課題】従って、本発明は微細
化を可能とする高耐圧ＭＯＳトランジスタを提供するこ
とを目的とする。
化を可能とする高耐圧ＭＯＳトランジスタを提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】そこで、本発明は一導電
型の半導体基板、例えばＮ型シリコン基板１全面にＳｉ
Ｎ膜３を形成する工程と、ＬＯＣＯＳ酸化膜形成領域上
方に開口を有する第１のレジスト膜４をマスクにして前
記ＳｉＮ膜３をエッチングする工程と、ＬＯＣＯＳ酸化
膜形成領域の直下を除いた両下端部上方に開口を有する
第２のレジスト膜５を形成する工程と、前記第１及び第
２のレジスト膜４、５をマスクにして該ＬＯＣＯＳ酸化
膜形成領域の直下を除いた両下端部に低濃度のボロンイ
オンを注入する工程と、前記第１及び第２のレジスト膜
４、５を除去した後にＬＯＣＯＳ酸化膜７を形成すると
共にＬＯＣＯＳ酸化膜７の直下を除いた両下端部に低濃
度のＰ- 型拡散層８を形成する工程と、前記ＳｉＮ膜３
を除去した後に基板全面に第１のゲート酸化膜９を形成
する工程と、前記ＬＯＣＯＳ酸化膜７をマスクにしてＢ
Ｆ2 イオンを注入して高濃度のＰ+ 型拡散層１１を形成
する工程と、前記Ｐ+ 型拡散層１１及びＬＯＣＯＳ酸化
膜７の中央部にコンタクト孔１４、ポリシリコン埋込み
孔１５を穿設する工程と、ＬＯＣＯＳ酸化膜７に穿設し
たポリシリコン埋込み孔１５の底部にのみ第２のゲート
酸化膜１６を形成する工程と、前記コンタクト孔１４及
びポリシリコン埋込み孔１４に第２のポリシリコン層１
７を埋設する工程とを有するものである。
型の半導体基板、例えばＮ型シリコン基板１全面にＳｉ
Ｎ膜３を形成する工程と、ＬＯＣＯＳ酸化膜形成領域上
方に開口を有する第１のレジスト膜４をマスクにして前
記ＳｉＮ膜３をエッチングする工程と、ＬＯＣＯＳ酸化
膜形成領域の直下を除いた両下端部上方に開口を有する
第２のレジスト膜５を形成する工程と、前記第１及び第
２のレジスト膜４、５をマスクにして該ＬＯＣＯＳ酸化
膜形成領域の直下を除いた両下端部に低濃度のボロンイ
オンを注入する工程と、前記第１及び第２のレジスト膜
４、５を除去した後にＬＯＣＯＳ酸化膜７を形成すると
共にＬＯＣＯＳ酸化膜７の直下を除いた両下端部に低濃
度のＰ- 型拡散層８を形成する工程と、前記ＳｉＮ膜３
を除去した後に基板全面に第１のゲート酸化膜９を形成
する工程と、前記ＬＯＣＯＳ酸化膜７をマスクにしてＢ
Ｆ2 イオンを注入して高濃度のＰ+ 型拡散層１１を形成
する工程と、前記Ｐ+ 型拡散層１１及びＬＯＣＯＳ酸化
膜７の中央部にコンタクト孔１４、ポリシリコン埋込み
孔１５を穿設する工程と、ＬＯＣＯＳ酸化膜７に穿設し
たポリシリコン埋込み孔１５の底部にのみ第２のゲート
酸化膜１６を形成する工程と、前記コンタクト孔１４及
びポリシリコン埋込み孔１４に第２のポリシリコン層１
７を埋設する工程とを有するものである。
【０００９】
【作用】以上の構成から、本発明の製造方法により製造
される高耐圧ＭＯＳトランジスタではＬＯＣＯＳ酸化膜
の直下にチャネル領域が形成でき、微細化がはかれる。
また、１つのコンタクト孔形成工程により、ソース・ド
レイン電極及びゲート電極形成用のコンタクト孔を同時
に形成することができ、更に１つのポリシリコン層形成
工程により、ソース・ドレイン電極とポリシリコン埋込
み孔内に形成されるゲート電極とを同時に形成すること
ができる。
される高耐圧ＭＯＳトランジスタではＬＯＣＯＳ酸化膜
の直下にチャネル領域が形成でき、微細化がはかれる。
また、１つのコンタクト孔形成工程により、ソース・ド
レイン電極及びゲート電極形成用のコンタクト孔を同時
に形成することができ、更に１つのポリシリコン層形成
工程により、ソース・ドレイン電極とポリシリコン埋込
み孔内に形成されるゲート電極とを同時に形成すること
ができる。
【００１０】更に、ＬＯＣＯＳ酸化膜にゲート領域とな
るポリシリコン層を埋設したため、平坦化が可能とな
る。また、高耐圧ＭＯＳトランジスタと通常のＭＯＳト
ランジスタとの混在がはかれる。
るポリシリコン層を埋設したため、平坦化が可能とな
る。また、高耐圧ＭＯＳトランジスタと通常のＭＯＳト
ランジスタとの混在がはかれる。
【００１１】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。図１に示す１は一導電型の半導体基板、例えばＮ型
シリコン基板で、基板全面におよそ５００Åの膜厚のＳ
ｉＯ2 膜２を熱酸化により形成し、更にその上におよそ
１０００Åの膜厚のＳｉＮ膜３をＬＰＣＶＤ法により形
成する。
る。図１に示す１は一導電型の半導体基板、例えばＮ型
シリコン基板で、基板全面におよそ５００Åの膜厚のＳ
ｉＯ2 膜２を熱酸化により形成し、更にその上におよそ
１０００Åの膜厚のＳｉＮ膜３をＬＰＣＶＤ法により形
成する。
【００１２】次に、図２に示すように前記ＳｉＮ膜３上
に後述するＬＯＣＯＳ酸化膜７形成領域上方に開口を有
する第１のレジスト膜４を形成した後に、該レジスト膜
４をマスクにしてＳｉＮ膜３をエッチングする。その
後、前記基板１上を被覆する第２のレジスト膜５を形成
する。ただし、後述する高耐圧ＭＯＳトランジスタのＰ
- 型拡散層形成領域６上方のレジスト膜５には開口を設
ける。そして、第１及び第２のレジスト膜４、５をマス
クにしてボロンイオン（11Ｂ+ ）をおよそ加速電圧８０
ＫｅＶ、 注入量１Ｅ１４／ｃｍ2 の条件で注入して、Ｌ
ＯＣＯＳ酸化膜７の直下（高耐圧ＭＯＳトランジスタで
は、後述するチャネル領域形成位置を除く位置）にＰ-
型拡散層形成領域６を形成する。
に後述するＬＯＣＯＳ酸化膜７形成領域上方に開口を有
する第１のレジスト膜４を形成した後に、該レジスト膜
４をマスクにしてＳｉＮ膜３をエッチングする。その
後、前記基板１上を被覆する第２のレジスト膜５を形成
する。ただし、後述する高耐圧ＭＯＳトランジスタのＰ
- 型拡散層形成領域６上方のレジスト膜５には開口を設
ける。そして、第１及び第２のレジスト膜４、５をマス
クにしてボロンイオン（11Ｂ+ ）をおよそ加速電圧８０
ＫｅＶ、 注入量１Ｅ１４／ｃｍ2 の条件で注入して、Ｌ
ＯＣＯＳ酸化膜７の直下（高耐圧ＭＯＳトランジスタで
は、後述するチャネル領域形成位置を除く位置）にＰ-
型拡散層形成領域６を形成する。
【００１３】次に、図３に示すように前記第１及び第２
のレジスト膜４、５を除去した後、およそ１０００℃で
フィールド酸化しておよそ７０００ÅのＬＯＣＯＳ酸化
膜７を形成し、更に１１００℃の窒素イオン雰囲気中で
前記注入したイオンを２時間拡散して、高耐圧ＭＯＳト
ランジスタにおけるソース・ドレイン拡散層としての低
濃度のＰ- 型拡散層８を形成する。
のレジスト膜４、５を除去した後、およそ１０００℃で
フィールド酸化しておよそ７０００ÅのＬＯＣＯＳ酸化
膜７を形成し、更に１１００℃の窒素イオン雰囲気中で
前記注入したイオンを２時間拡散して、高耐圧ＭＯＳト
ランジスタにおけるソース・ドレイン拡散層としての低
濃度のＰ- 型拡散層８を形成する。
【００１４】続いて、図４に示すようにＳｉＮ膜３及び
ＳｉＯ2 膜２を除去した後、およそ１００Åの膜厚のゲ
ート酸化膜９を形成した後、基板全面におよそ４０００
Åの膜厚の第１のポリシリコン層１０を形成する。そし
て、全面にボロンイオン（11Ｂ+ ）をおよそ加速電圧４
０ＫｅＶ、注入量１Ｅ１６／ｃｍ2 の条件で注入し、そ
の後アニールをおよそ８００℃、Ｎ2 ／Ｏ2 雰囲気で行
ってから９００℃でＮ2 アニールを行う。次に、通常の
ＭＯＳトランジスタ形成領域上に不図示のレジスト膜を
形成した後に、該レジスト膜をマスクにして該第１のポ
リシリコン層１０をパターニングする。
ＳｉＯ2 膜２を除去した後、およそ１００Åの膜厚のゲ
ート酸化膜９を形成した後、基板全面におよそ４０００
Åの膜厚の第１のポリシリコン層１０を形成する。そし
て、全面にボロンイオン（11Ｂ+ ）をおよそ加速電圧４
０ＫｅＶ、注入量１Ｅ１６／ｃｍ2 の条件で注入し、そ
の後アニールをおよそ８００℃、Ｎ2 ／Ｏ2 雰囲気で行
ってから９００℃でＮ2 アニールを行う。次に、通常の
ＭＯＳトランジスタ形成領域上に不図示のレジスト膜を
形成した後に、該レジスト膜をマスクにして該第１のポ
リシリコン層１０をパターニングする。
【００１５】続いて、図５に示すように前記ＬＯＣＯＳ
酸化膜７及び第１のポリシリコン層１０をマスクにし
て、基板全面にＢＦ2+（二フッ化ボロンイオン）をおよ
そ加速電圧６０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 の条件
で注入して、高濃度のＰ+ 型拡散層１１を形成する。次
に、図６に示すように層間絶縁膜として基板全面にＬＰ
ＣＶＤ法によりおよそ１５００Åの膜厚のＳｉＯ2 膜１
２を形成し、その上におよそ６０００Åの膜厚のＢＰＳ
Ｇ膜１３を形成する。そして、前記形成した高耐圧ＭＯ
Ｓトランジスタ形成領域の各拡散層１１上方、並びにＬ
ＯＣＯＳ酸化膜７の中央部上方に開口する不図示のレジ
スト膜を形成して、該レジスト膜をマスクにして異方性
エッチングすることにより、各拡散層１１にコンタクト
するコンタクト孔１４を形成すると共に、同時にＬＯＣ
ＯＳ酸化膜７を貫通し前記基板１上でエッチングが終了
したおよそ１μｍ幅のポリシリコン埋込み孔１５を形成
する。
酸化膜７及び第１のポリシリコン層１０をマスクにし
て、基板全面にＢＦ2+（二フッ化ボロンイオン）をおよ
そ加速電圧６０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 の条件
で注入して、高濃度のＰ+ 型拡散層１１を形成する。次
に、図６に示すように層間絶縁膜として基板全面にＬＰ
ＣＶＤ法によりおよそ１５００Åの膜厚のＳｉＯ2 膜１
２を形成し、その上におよそ６０００Åの膜厚のＢＰＳ
Ｇ膜１３を形成する。そして、前記形成した高耐圧ＭＯ
Ｓトランジスタ形成領域の各拡散層１１上方、並びにＬ
ＯＣＯＳ酸化膜７の中央部上方に開口する不図示のレジ
スト膜を形成して、該レジスト膜をマスクにして異方性
エッチングすることにより、各拡散層１１にコンタクト
するコンタクト孔１４を形成すると共に、同時にＬＯＣ
ＯＳ酸化膜７を貫通し前記基板１上でエッチングが終了
したおよそ１μｍ幅のポリシリコン埋込み孔１５を形成
する。
【００１６】次に、およそ１０００Åの膜厚の第２のゲ
ート酸化膜を形成し、図７に示すようにエッチングによ
り前記ポリシリコン埋込み孔１５の底部にのみ該第２の
ゲート酸化膜１６を残層させ、その上におよそ５０００
Åの膜厚の第２のポリシリコン層１７を埋め込むため、
基板全面にポリシリコン層を形成し、エッチバックす
る。これにより、前記拡散層１１にコンタクトするコン
タクト孔１４にもポリシリコン層１７が埋設される。そ
して、前述したように全面にボロンイオン（11Ｂ+ ）を
およそ加速電圧４０ＫｅＶ、注入量１Ｅ１６／ｃｍ2 の
条件で注入し、アニールすることにより、該ポリシリコ
ン層１７に導電性を持たせる。
ート酸化膜を形成し、図７に示すようにエッチングによ
り前記ポリシリコン埋込み孔１５の底部にのみ該第２の
ゲート酸化膜１６を残層させ、その上におよそ５０００
Åの膜厚の第２のポリシリコン層１７を埋め込むため、
基板全面にポリシリコン層を形成し、エッチバックす
る。これにより、前記拡散層１１にコンタクトするコン
タクト孔１４にもポリシリコン層１７が埋設される。そ
して、前述したように全面にボロンイオン（11Ｂ+ ）を
およそ加速電圧４０ＫｅＶ、注入量１Ｅ１６／ｃｍ2 の
条件で注入し、アニールすることにより、該ポリシリコ
ン層１７に導電性を持たせる。
【００１７】続いて、スパッタ法によりＡｌ層を形成
し、エッチングにより図８に示すように前記ポリシリコ
ン層１７上にのみＡｌ層１８を残層する。以上の工程か
ら、高耐圧ＭＯＳトランジスタが形成される。このよう
に本発明は、１つのコンタクト孔形成工程により、ゲー
ト電極、ソース電極及びドレイン電極形成用のコンタク
ト孔を同時に形成でき、更に１つのポリシリコン層形成
工程により、ソース・ドレイン電極とポリシリコン埋込
み孔内に形成されるゲート電極とを同時に形成すること
ができるため、製造工程数の削減がはかれる。
し、エッチングにより図８に示すように前記ポリシリコ
ン層１７上にのみＡｌ層１８を残層する。以上の工程か
ら、高耐圧ＭＯＳトランジスタが形成される。このよう
に本発明は、１つのコンタクト孔形成工程により、ゲー
ト電極、ソース電極及びドレイン電極形成用のコンタク
ト孔を同時に形成でき、更に１つのポリシリコン層形成
工程により、ソース・ドレイン電極とポリシリコン埋込
み孔内に形成されるゲート電極とを同時に形成すること
ができるため、製造工程数の削減がはかれる。
【００１８】また、このようにして製造された高耐圧Ｍ
ＯＳトランジスタは、図８に示すようにＬＯＣＯＳ酸化
膜７の直下にチャネル領域を形成することができ、従来
のＬＯＣＯＳ酸化膜の下全面に電圧緩和領域としてのＰ
- 型拡散層を形成するものに比して微細化がはかれると
共に、ソース・ドレイン間の耐圧がおよそ４０Ｖ程度の
ものが得られる。
ＯＳトランジスタは、図８に示すようにＬＯＣＯＳ酸化
膜７の直下にチャネル領域を形成することができ、従来
のＬＯＣＯＳ酸化膜の下全面に電圧緩和領域としてのＰ
- 型拡散層を形成するものに比して微細化がはかれると
共に、ソース・ドレイン間の耐圧がおよそ４０Ｖ程度の
ものが得られる。
【００１９】更に、ＬＯＣＯＳ酸化膜にゲート領域とな
るポリシリコン層を埋設したため、平坦化が可能とな
る。また、高耐圧ＭＯＳトランジスタと通常のＭＯＳト
ランジスタとの混在がはかれる。
るポリシリコン層を埋設したため、平坦化が可能とな
る。また、高耐圧ＭＯＳトランジスタと通常のＭＯＳト
ランジスタとの混在がはかれる。
【００２０】
【発明の効果】以上、本発明によれば１つのコンタクト
孔形成工程により、ゲート電極、ソース電極及びドレイ
ン電極形成用のコンタクト孔を同時に形成でき、更に１
つのポリシリコン層形成工程により、ソース・ドレイン
電極とポリシリコン埋込み孔内に形成されるゲート電極
とを同時に形成することができるため、製造工程数の削
減がはかれる。
孔形成工程により、ゲート電極、ソース電極及びドレイ
ン電極形成用のコンタクト孔を同時に形成でき、更に１
つのポリシリコン層形成工程により、ソース・ドレイン
電極とポリシリコン埋込み孔内に形成されるゲート電極
とを同時に形成することができるため、製造工程数の削
減がはかれる。
【００２１】また、ＬＯＣＯＳ酸化膜の直下にチャネル
領域を形成できるため、従来のＬＯＣＯＳ酸化膜の下全
面に電圧緩和領域としてのＰ- 型拡散層を形成するもの
に比して微細化できる。更に、ＬＯＣＯＳ酸化膜にゲー
ト領域となるポリシリコン層が埋設されているので、平
坦化が可能となる。
領域を形成できるため、従来のＬＯＣＯＳ酸化膜の下全
面に電圧緩和領域としてのＰ- 型拡散層を形成するもの
に比して微細化できる。更に、ＬＯＣＯＳ酸化膜にゲー
ト領域となるポリシリコン層が埋設されているので、平
坦化が可能となる。
【００２２】また、高耐圧ＭＯＳトランジスタと通常の
ＭＯＳトランジスタとの混在がはかれる。
ＭＯＳトランジスタとの混在がはかれる。
【図１】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第６の断面図である。
を示す第６の断面図である。
【図７】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第７の断面図である。
を示す第７の断面図である。
【図８】本発明の高耐圧ＭＯＳトランジスタの製造方法
を示す第８の断面図である。
を示す第８の断面図である。
【図９】従来の高耐圧ＭＯＳトランジスタの製造方法を
示す断面図である。
示す断面図である。
【図１０】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図１１】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図１２】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図１３】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図１４】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図１５】従来の高耐圧ＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板上にＬＯＣＯＳ酸
化膜並びに当該ＬＯＣＯＳ酸化膜の両下端部に低濃度の
逆導電型の拡散層を形成する工程と、 該ＬＯＣＯＳ酸化膜の両側部に高濃度の逆導電型の拡散
層を形成する工程と、 該高濃度の逆導電型の拡散層及び前記ＬＯＣＯＳ酸化膜
の中央部に同時にコンタクト孔を穿設する工程と、 該ＬＯＣＯＳ酸化膜を貫通するように穿設された孔の底
部にゲート酸化膜を形成する工程と、 前記コンタクト孔全てにポリシリコン層を埋設する工程
とを有することを特徴とする高耐圧ＭＯＳトランジスタ
の製造方法。 - 【請求項２】 一導電型の半導体基板全面にＳｉＮ膜を
形成する工程と、 ＬＯＣＯＳ酸化膜形成領域上方に開口を有する第１のレ
ジスト膜をマスクにして前記ＳｉＮ膜をエッチングする
工程と、 ＬＯＣＯＳ酸化膜形成領域の直下を除いた両下端部上方
に開口を有する第２のレジスト膜を形成する工程と、 前記第１及び第２のレジスト膜をマスクにして該ＬＯＣ
ＯＳ酸化膜形成領域の直下を除いた両下端部に低濃度の
逆導電型の不純物を注入する工程と、 前記第１及び第２のレジスト膜を除去した後にＬＯＣＯ
Ｓ酸化膜を形成すると共にＬＯＣＯＳ酸化膜の直下を除
いた両下端部に低濃度の逆導電型の拡散層を形成する工
程と、 前記ＳｉＮ膜を除去した後に基板全面にゲート酸化膜を
形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして逆導電型の不純物
を注入して高濃度の逆導電型の拡散層を形成する工程
と、 前記逆導電型の拡散層及びＬＯＣＯＳ酸化膜の中央部に
コンタクト孔を穿設する工程と、 ＬＯＣＯＳ酸化膜に穿設したコンタクト孔の底部にのみ
第２のゲート酸化膜を形成する工程と、 前記コンタクト孔全てに第２のポリシリコン層を埋設す
る工程とを有することを特徴とする高耐圧ＭＯＳトラン
ジスタの製造方法。 - 【請求項３】 一導電型の半導体基板全面にＳｉＮ膜を
形成する工程と、 ＬＯＣＯＳ酸化膜形成領域上方に開口を有する第１のレ
ジスト膜をマスクにして前記ＳｉＮ膜をエッチングする
工程と、 ＬＯＣＯＳ酸化膜形成領域の直下を除いた両下端部上方
に開口を有する第２のレジスト膜を形成する工程と、 前記第１及び第２のレジスト膜をマスクにして該ＬＯＣ
ＯＳ酸化膜形成領域の直下を除いた両下端部に低濃度の
逆導電型の不純物を注入する工程と、 前記第１及び第２のレジスト膜を除去した後にＬＯＣＯ
Ｓ酸化膜を形成すると共にＬＯＣＯＳ酸化膜の直下を除
いた両下端部に低濃度の逆導電型の拡散層を形成する工
程と、 前記ＳｉＮ膜を除去した後に基板全面にゲート酸化膜を
形成する工程と、 前記基板全面に第１のポリシリコン層を形成する工程
と、 該第１のポリシリコン層に逆導電型の不純物を注入して
アニールを行った後に通常のＭＯＳトランジスタ形成領
域上にのみ当該第１のポリシリコン層をパターニングす
る工程と、 前記ＬＯＣＯＳ酸化膜及び第１のポリシリコン層をマス
クにして逆導電型の不純物を注入して高濃度の逆導電型
の拡散層を形成する工程と、 前記基板全面に層間絶縁膜を形成した後に前記逆導電型
の拡散層及びＬＯＣＯＳ酸化膜の中央部にコンタクト孔
を穿設する工程と、 ＬＯＣＯＳ酸化膜に穿設したコンタクト孔の底部にのみ
第２のゲート酸化膜を形成する工程と、 前記コンタクト孔全てに第２のポリシリコン層を埋設す
る工程と、 該第２のポリシリコン層上にＡｌ電極を形成する工程と
を有することを特徴とする高耐圧ＭＯＳトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6826795A JPH08264776A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6826795A JPH08264776A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264776A true JPH08264776A (ja) | 1996-10-11 |
Family
ID=13368813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6826795A Pending JPH08264776A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
-
1995
- 1995-03-27 JP JP6826795A patent/JPH08264776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
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