JP2006324644A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】簡便な方法により、配線の接続信頼性が向上した半導体装置を提供することができ、さらに、トランジスタの閾値電圧を安定させることにより、電気的特性が安定した半導体装置を提供することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、シリコン基板に凹部を形成する工程と、前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、を含む。
【選択図】図１
【解決手段】本発明に係る半導体装置の製造方法は、シリコン基板に凹部を形成する工程と、前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、を含む。
【選択図】図１
Description
本発明は、半導体装置の製造方法に関する。
従来の埋込ポリシリコン層の製造方法としては、例えば特許文献１に記載されたものがある。同文献に記載された製造方法を図６乃至７に示す。
まず、シリコン基板１１０に凹部１１３を形成する。その後に、Ｐ型拡散層（不図示）およびＮ型拡散層（不図示）をシリコン基板１１０の所定の位置に形成する。次いで、熱酸化法により、凹部１１３内壁を含むシリコン基板１１０表面にシリコン酸化膜１１２を形成する（図６（ａ））。
つづいて、ＣＶＤ法により、シリコン酸化膜１１２表面にポリシリコン膜１１４を形成する。ポリシリコン膜１１４は、凹部１１３を埋め込むとともにシリコン酸化膜１１２全面を覆うように形成される。ポリシリコン膜１１４の上面には、凹部１１３の上方に位置する箇所に窪み１１４ａが形成されている（図６（ｂ））。次いで、ＣＶＤ法により、ポリシリコン膜１１４全面を覆うようにシリコン窒化膜１１６を形成する（図６（ｃ））。
そして、シリコン窒化膜１１６をエッチングする。その結果、窪み１１４ａ内にのみシリコン窒化膜１１６ａが残る（図７（ｄ））。次に、ポリシリコン膜１１４上面を酸化し、さらにその酸化膜（不図示）を除去する。このとき、窪み１１４ａ内に残っているシリコン窒化膜１１６ａからは、ポリシリコン膜１１４の酸化が進行しないことを利用して、窪み１１４ａの深さを低減しポリシリコン膜１１４を平坦化する（図７（ｅ））。そしてポリシリコン膜１１４をエッチングし、凹部１１３内に埋込ポリシリコン層１１５を形成する（図７（ｆ））。
特開平６−３１４７３９号公報
しかしながら、上記文献記載の従来技術は、埋込ポリシリコン層１１５を形成する工程が非常に煩雑である。つまり、凹部１１３内に形成される埋込ポリシリコン層１１５の表面を平坦にするため、ポリシリコン膜１１４上にシリコン窒化膜１１６を形成し（図６（ｃ））、さらにシリコン窒化膜１１６をエッチングした後（図７（ｄ））、ポリシリコン膜１１４を特定の位置（窪み１１４ａの底部）まで酸化させる必要がある。さらに、シリコン基板１１０にはＰ型拡散層（不図示）およびＮ型拡散層（不図示）が形成されており、シリコン基板１１０の酸化を防止する必要がある。またさらに、特許文献１の実施例２においては、シリコン基板１１０が酸化されないように、ポリシリコン膜１１４中に、エッチングストッパーとしてシリコン窒化膜を設け、シリコン基板１１０の酸化を防止している。このように、埋込ポリシリコン層１１５を形成する工程は非常に煩雑であり、さらに埋込ポリシリコン層１１５の形状を制御するのは非常に困難であった。また、埋込ポリシリコン層１１５の表面の平坦化は充分ではなく、その表面には依然として凹凸が残っていた。そのため、埋込ポリシリコン層１１５を素子分離層として用いる場合、埋込ポリシリコン層１１５の表面に形成される配線が断線するという問題があった。
また、特許文献１の方法以外の方法によりポリシリコンゲート電極として埋込ポリシリコン層１１５を形成する場合、トランジスタの閾値電圧がばらつくことがあった。図４乃至５を参照し、他の製造方法における課題を以下に説明する。
まず、露光技術およびエッチング技術により、シリコン基板１１０に凹部１１３を形成する。次いで、熱酸化法等により凹部１１３内壁にシリコン酸化膜を形成する。これにより、凹部１１３内壁を含むシリコン基板１１０表面にシリコン酸化膜１１２が形成される（図４（ａ））。つづいて、ＣＶＤ法により、シリコン酸化膜１１２表面にポリシリコン膜１１４を形成する。ポリシリコン膜１１４は、凹部１１３を埋め込むとともにシリコン酸化膜１１２全面を覆うように形成される（図４（ｂ））。
そして、シリコン酸化膜１１２上のポリシリコン膜１１４をエッチバックにより除去する。このようなエッチバックにより、凹部１１３内に埋込ポリシリコン層１１５を形成する。このとき、シリコン基板１１０表面の位置（高さ）のバラツキや、エッチングレートの違いにより、過剰にエッチング（オーバーエッチング）する必要がある。そのため、凹部１１３において、埋込ポリシリコン層１１５表面がシリコン基板１１０表面から隔離し、凹部１１３の内壁１１３ａが露出する場合がある（図４（ｃ））。
次いで、凹部１１３内に形成された埋込ポリシリコン層１１５とシリコン酸化膜１１２とをマスクとして、シリコン基板１１０にＮ型不純物をドープする（図５（ｄ））。これにより、凹部１１３の脇に位置するシリコン基板１１０の表面領域に、一対のＮ型拡散層１１８が形成されるとともに、凹部１１３の内壁１１３ａからも不純物がドープされてしまう。これにより、Ｎ型拡散層１１８に形成予定領域よりも大きい異常拡散領域１１８ａが形成される（図５（ｅ））。そのため、トランジスタの閾値電圧がばらつき、半導体装置の電気的特性が低下する。
このように、凹部１１３内に埋込ポリシリコン層（ポリシリコンゲート電極）１１５を形成する際に、ポリシリコンゲート電極１１５の形状を制御することは非常に困難である。そのため、簡便な方法でポリシリコンゲート電極を形成することができ、さらにトランジスタの閾値電圧を安定させることにより、電気的特性が安定した半導体装置を提供することができる方法が求められていた。
本発明によれば、シリコン基板に凹部を形成する工程と、前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、を含む半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、簡便な方法で、埋込ポリシリコン層の表面を略平坦とすることができる。そのため、埋込ポリシリコン層を素子分離層として用いる場合、配線の接続信頼性が向上する。さらに、このような製造方法によれば、凹部内に形成された埋込ポリシリコン層の表面と、シリコン基板の表面とが略同一平面となるように形成され、凹部の内壁が露出しない。そのため、埋込ポリシリコン層をポリシリコンゲート電極として用いる場合、凹部の脇のシリコン基板表面領域に形成される一対のソース領域が、設計通りの領域に形成される。つまり、本発明によれば、簡便な方法でトランジスタの閾値電圧を安定させることができ、半導体装置の電気的特性が安定する。
本発明の半導体装置の製造方法によれば、簡便な方法で、配線の接続信頼性が向上した半導体装置、さらに、トランジスタの閾値電圧が安定し電気的特性の安定した半導体装置を得ることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施形態の半導体装置の製造方法は、シリコン基板１０に凹部１３を形成する工程と、凹部１３の内壁を含むシリコン基板１０の表面に第１絶縁膜（第１シリコン酸化膜１２）を形成する工程（図１（ａ））と、凹部１３を埋め込むとともにシリコン基板１０全面にポリシリコン膜１４を形成する工程（図１（ｂ））と、凹部１３の外部のポリシリコン膜１４を酸化するとともに、凹部１３の外部における第１絶縁膜（第１シリコン酸化膜１２）の直下に位置するシリコン基板１０表面領域と、凹部１３内のポリシリコン膜１４表面領域とを酸化して第２絶縁膜（第２シリコン酸化膜１６）を形成する工程（図１（ｃ））と、第２絶縁膜（第２シリコン酸化膜１６）を除去して、シリコン基板１０表面を露出させるとともにポリシリコン膜１４を凹部１３内に残し、埋込ポリシリコン層（ポリシリコンゲート電極１５）を形成する工程（図２（ｄ））と、を含む。
このような半導体装置１の製造方法によれば、埋込ポリシリコン層の表面を容易に略平坦化することができる。そのため、埋込ポリシリコン層を素子分離層として用いる場合、配線が断線することがなく接続信頼性が向上する。さらに、このような製造方法によれば、凹部１３内に形成された埋込ポリシリコン層の表面と、シリコン基板１０の表面とが略同一平面となるように形成され、凹部１３の内壁が露出しない。そのため、埋込ポリシリコン層をポリシリコンゲート電極として用いる場合、凹部１３の脇のシリコン基板１０表面領域に形成される一対のソース領域１８が、設計通りの領域に形成される。つまり、簡便な方法でトランジスタの閾値電圧を安定させることができ、半導体装置の電気的特性が安定する。
なお、以下の実施形態においては、ポリシリコンゲート電極として埋込ポリシリコン層を形成した例により説明する。この場合、埋込ポリシリコン層を形成する工程の後に、凹部１３の脇に位置するシリコン基板１０の表面領域に一対のソース領域１８を形成する工程（図２（ｄ）乃至（ｆ））を含む。以下、図１乃至３を参照しながら、実施形態における半導体装置の製造方法を具体的に説明する。
なお、以下の実施形態においては、ポリシリコンゲート電極として埋込ポリシリコン層を形成した例により説明する。この場合、埋込ポリシリコン層を形成する工程の後に、凹部１３の脇に位置するシリコン基板１０の表面領域に一対のソース領域１８を形成する工程（図２（ｄ）乃至（ｆ））を含む。以下、図１乃至３を参照しながら、実施形態における半導体装置の製造方法を具体的に説明する。
まず、従来の露光技術およびエッチング技術により、シリコン基板１０に凹部１３を形成する。次いで、熱酸化法等により、凹部１３内壁を含むシリコン基板１０表面に第１シリコン酸化膜１２を形成する（図１（ａ））。第１シリコン酸化膜１２はゲート酸化膜となり、例えば通常１０〜５００ｎｍ程度の厚さを有する。また、シリコン酸化膜が形成されたシリコン基板１０に凹部１３を形成した後、熱酸化法等により凹部１３内壁に第１シリコン酸化膜１２を形成してもよい。なお、シリコン基板１０は、図３に示すようにＮ＋型半導体層（以下、ドレイン領域）２４とＮ−型エピタキシャル層２２とを順に形成してなるものであるが、図１乃至２において図示を省略する。
つづいて、ＣＶＤ法等により、シリコン基板１０表面にポリシリコン膜１４を形成する。ポリシリコン膜１４は、凹部１３内を埋め込むとともにシリコン基板１０全面を覆うように形成される（図１（ｂ））。ポリシリコン膜１４の厚さは、凹部１３の開口幅に対して２分の１以上の厚さがあれば、理論的には凹部１３内を埋め込むことができる。しかしながら、後述するように、ポリシリコンゲート電極１５の表面とシリコン基板１０の表面とが略同一平面となるようにエッチングにて形成するため、凹部１３の開口幅と同程度以上の厚さとなるように形成した方が好ましい。プロセスにおけるばらつきを考慮すると、凹部１３の開口幅の２倍以上程度となるように形成するとことがより好ましい。凹部１３の開口幅は、例えば０．１〜１μｍ程度となるように形成される。ポリシリコン膜１４の厚さは、凹部１３の開口幅に対して２倍の厚さとすると０．２〜２μｍ程度となる。
さらに、熱酸化法等によりシリコン基板１０上のポリシリコン膜１４を酸化し、シリコン基板１０表面に第２シリコン酸化膜１６を形成する。本実施形態においては、ポリシリコン膜１４の酸化を、熱酸化法で行った例により説明する。具体的には、１０００℃程度の水蒸気雰囲気中で所定の時間、ポリシリコン膜１４を熱酸化する。この所定の酸化時間は、熱酸化法の各条件において、ダミーウェハを用いた測定により定められる。このような酸化工程により、凹部１３の外部におけるシリコン基板１０上のポリシリコン膜１４が酸化されるとともに、凹部１３の外部における第１シリコン酸化膜１２の直下に位置するシリコン基板１０の表面領域が酸化される。このとき、凹部１３内に形成されたポリシリコン膜１４の表面領域も酸化される。第１シリコン酸化膜１２は、ポリシリコン膜１４の表面領域を酸化することにより形成される酸化膜と比較して非常に薄く、第２シリコン酸化膜１６と同じシリコン酸化膜である。そのため、ポリシリコン膜１４が酸化され、シリコン基板１０表面に形成された第１シリコン酸化膜１２に到達すると、第２シリコン酸化膜１６と第１シリコン酸化膜１２は一体化する。その後、凹部１３内のポリシリコン膜１４の表面の酸化が進み、第１シリコン酸化膜１２の厚さ分が酸化され、第２シリコン酸化膜１６の厚さが凹部１３の内外でほぼ等しくなる。その後、さらに酸化が続けられ、第１シリコン酸化膜１２直下のシリコン基板１０と第２シリコン酸化膜１６直下のポリシリコン膜１４とが均等に酸化される。つまり、シリコン基板１０の表面と凹部１３内のポリシリコン膜１４の表面とが略同一平面を保ったまま酸化され、第２シリコン酸化膜１６が形成される。したがって、このような酸化工程により、第２シリコン酸化膜１６が形成され、その直下に位置する、シリコン基板１０表面と、凹部１３内のポリシリコン膜１４の表面とは略同一平面に位置することになる（図１（ｃ））。
次いで、通常のエッチング工程により、第２シリコン酸化膜１６を除去して、シリコン基板１０表面を露出させるとともにポリシリコン膜１４を凹部１３内にのみ残し、ポリシリコンゲート電極１５を形成する。第２シリコン酸化膜１６のエッチングレートは、ポリシリコン膜１４やシリコン基板１０のエッチングレートと異なるため、第２シリコン酸化膜１６のみを除去することができる。これにより、ポリシリコンゲート電極１５の表面が略平坦化され、さらに、ポリシリコンゲート電極１５の表面と、シリコン基板１０の表面とが略同一平面上に位置することになり、凹部１３の内壁が露出することがない（図２（ｄ））。また、第２シリコン酸化膜１６を除去した後、凹部１３に形成された第１シリコン酸化膜１２とポリシリコンゲート電極１５とをマスクにして、Ｎ−型エピタキシャル層２２表層にＢ等のＰ型不純物をドープし、その後熱処理を行ってもよい。これにより、図３に示すようにシリコン基板１０の表層にＰ型拡散層２０が形成される。
次いで、凹部１３内に形成された、第１シリコン酸化膜１２とポリシリコンゲート電極１５とをマスクとして、シリコン基板１０にヒ素やリン等のＮ型不純物をドープする（図２（ｅ））。その後、所定の熱処理を行うことにより、凹部１３の脇に位置するシリコン基板１０の表面領域に、一対のＮ型拡散層（以下、ソース領域）１８が形成される（図２（ｆ））。
その後、従来の縦型ＭＯＳＦＥＴの製造方法に従い、シリコン基板１０全面にシリコン酸化膜を形成して絶縁膜を形成した後、通常の露光工程およびエッチング工程を行い、層間絶縁膜２６を形成する。尚、層間絶縁膜２６は、凹部１３内においてポリシリコンゲート電極１５表層に形成されていてもよい。次いで、通常の方法に従い、シリコン基板１０の表面にソース電極２８を形成し、シリコン基板１０の裏面にドレイン電極３０を形成することにより、縦型ＭＯＳＦＥＴが形成される（図３）。さらに、所定の工程を行うことにより半導体装置が製造される。
以下に、本実施形態における半導体装置の製造方法の効果を説明する。
このような半導体装置の製造方法によれば、凹部１３の外部のポリシリコン膜１４を酸化するとともに、凹部１３の外部における第１シリコン酸化膜１２の直下に位置するシリコン基板１０を酸化している。このような酸化工程により、凹部１３内のポリシリコン膜１４の表面が容易に略平坦化され、さらにシリコン基板１０表面と、凹部１３内のポリシリコン膜１４の表面とは略平面上に位置することになる（図１（ｃ））。次いで、通常のエッチング工程により、第２シリコン酸化膜１６を除去すると、凹部１３内のポリシリコンゲート電極１５表面とシリコン基板１０表面とが略同一平面となるように形成される（図２（ｄ））。
一方、特許文献１に記載の方法においては、非常に煩雑な工程により窪みを抑制して埋込ポリシリコン層を形成しているものの、埋込ポリシリコン層表面の形状を制御するのは非常に困難であり、さらにその平坦化は充分ではなかった。つまり、特許文献１においてもまた、埋め込みポリシリコン層１１５を形成するために、ポリシリコン膜１１４のオーバーエッチングが不可欠なため、図４（ｃ）のような凹部内壁の露出は避けられない。従って、ソース領域において異常拡散領域が形成されてしまう。
これに対し、本実施形態においては、シリコン基板上のポリシリコン膜全体を酸化している。そのため、凹部１３内に形成された埋込ポリシリコン層の表面と、シリコン基板１０の表面とが略同一平面となるように形成され、凹部１３の内壁が露出しない。つまり、ソース領域において異常拡散領域が形成される恐れはない。従って、簡便な方法でトランジスタの閾値電圧を安定させることができ、半導体装置の電気的特性が安定する。
さらに、本実施形態においては、ポリシリコン膜表面に窪みが形成されていたとしても、酸化工程において窪みはほぼ消失し、埋込ポリシリコン層表面に窪みが形成されるのを抑制することができる。つまり、本実施形態によれば、簡便な方法で、埋込ポリシリコン層の表面を略平坦とすることができ、埋込ポリシリコン層を素子分離層として用いる場合、配線の接続信頼性が向上する。なお、ソース領域における異常拡散形成の原因となる凹部１３内壁の段差（シリコン基板１０表面と凹部１３内のポリシリコン膜１４の表面との段差）が形成されなければ良く、凹部１３の中央付近においてポリシリコン膜表面に若干の窪みが残存したとしても、トランジスタの閾値電圧の安定化を達成することができる。
一方、特許文献１に記載の方法においては、非常に煩雑な工程により窪みを抑制して埋込ポリシリコン層を形成しているものの、埋込ポリシリコン層表面の形状を制御するのは非常に困難であり、さらにその平坦化は充分ではなかった。つまり、特許文献１においてもまた、埋め込みポリシリコン層１１５を形成するために、ポリシリコン膜１１４のオーバーエッチングが不可欠なため、図４（ｃ）のような凹部内壁の露出は避けられない。従って、ソース領域において異常拡散領域が形成されてしまう。
これに対し、本実施形態においては、シリコン基板上のポリシリコン膜全体を酸化している。そのため、凹部１３内に形成された埋込ポリシリコン層の表面と、シリコン基板１０の表面とが略同一平面となるように形成され、凹部１３の内壁が露出しない。つまり、ソース領域において異常拡散領域が形成される恐れはない。従って、簡便な方法でトランジスタの閾値電圧を安定させることができ、半導体装置の電気的特性が安定する。
さらに、本実施形態においては、ポリシリコン膜表面に窪みが形成されていたとしても、酸化工程において窪みはほぼ消失し、埋込ポリシリコン層表面に窪みが形成されるのを抑制することができる。つまり、本実施形態によれば、簡便な方法で、埋込ポリシリコン層の表面を略平坦とすることができ、埋込ポリシリコン層を素子分離層として用いる場合、配線の接続信頼性が向上する。なお、ソース領域における異常拡散形成の原因となる凹部１３内壁の段差（シリコン基板１０表面と凹部１３内のポリシリコン膜１４の表面との段差）が形成されなければ良く、凹部１３の中央付近においてポリシリコン膜表面に若干の窪みが残存したとしても、トランジスタの閾値電圧の安定化を達成することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、本実施形態の方法により、素子分離層として埋込ポリシリコン層を形成することもできる。具体的には、上記した、図１（ａ）乃至図２（ｄ）の工程において、適宜製造条件等を変えることにより製造することができる。このような方法によれば、埋込ポリシリコン層の表面を容易に略平坦化することができるため、埋込ポリシリコン層を素子分離層として用いる場合、配線が断線することがなく接続信頼性が向上する。
また、第２シリコン酸化膜１６をエッチングにより除去する際（図１（ｃ）乃至図２（ｄ））に、ポリシリコンゲート電極１５の表面に第２シリコン酸化膜１６を残すようにエッチングすることもできる。つまり、第２シリコン酸化膜１６を形成する酸化工程（図１（ｃ））において、ポリシリコンゲート電極１５の表面がシリコン基板１０の表面よりも下方向に位置するような場合には、ポリシリコンゲート電極１５の表面に第２シリコン酸化膜１６を残すようにエッチングすることにより、ポリシリコンゲート電極１５上の第２シリコン酸化膜１６表面と、シリコン基板１０の表面とを略同一平面上に位置させることができる。そのため、凹部１３の内壁が露出することがなく、Ｎ型拡散層が予定領域に形成されるため、トランジスタの閾値電圧が安定し、電気的特性が安定した半導体装置を提供することができる。
また、第２シリコン酸化膜１６をエッチングにより除去する際（図１（ｃ）乃至図２（ｄ））に、ポリシリコンゲート電極１５の表面に第２シリコン酸化膜１６を残すようにエッチングすることもできる。つまり、第２シリコン酸化膜１６を形成する酸化工程（図１（ｃ））において、ポリシリコンゲート電極１５の表面がシリコン基板１０の表面よりも下方向に位置するような場合には、ポリシリコンゲート電極１５の表面に第２シリコン酸化膜１６を残すようにエッチングすることにより、ポリシリコンゲート電極１５上の第２シリコン酸化膜１６表面と、シリコン基板１０の表面とを略同一平面上に位置させることができる。そのため、凹部１３の内壁が露出することがなく、Ｎ型拡散層が予定領域に形成されるため、トランジスタの閾値電圧が安定し、電気的特性が安定した半導体装置を提供することができる。
１０ シリコン基板
１２ 第１シリコン酸化膜
１３ 凹部
１４ ポリシリコン膜
１５ ポリシリコンゲート電極
１６ 第２シリコン酸化膜
１８ ソース領域
２０ Ｐ型拡散層
２２ Ｎ−型エピタキシャル層
２４ ドレイン領域
２６ 層間絶縁膜
２８ ソース電極
３０ ドレイン電極
１１０ シリコン基板
１１２ シリコン酸化膜
１１３ 凹部
１１３ａ 内壁
１１４ ポリシリコン膜
１１４ａ 窪み
１１５ 埋込ポリシリコン層
１１６，１１６ａ シリコン窒化膜
１１８ Ｎ型拡散層
１１８ａ 異常拡散領域
１２ 第１シリコン酸化膜
１３ 凹部
１４ ポリシリコン膜
１５ ポリシリコンゲート電極
１６ 第２シリコン酸化膜
１８ ソース領域
２０ Ｐ型拡散層
２２ Ｎ−型エピタキシャル層
２４ ドレイン領域
２６ 層間絶縁膜
２８ ソース電極
３０ ドレイン電極
１１０ シリコン基板
１１２ シリコン酸化膜
１１３ 凹部
１１３ａ 内壁
１１４ ポリシリコン膜
１１４ａ 窪み
１１５ 埋込ポリシリコン層
１１６，１１６ａ シリコン窒化膜
１１８ Ｎ型拡散層
１１８ａ 異常拡散領域
Claims (5)
- シリコン基板に凹部を形成する工程と、
前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、
前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、
前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、
前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記埋込ポリシリコン層を形成する前記工程が、
前記第２絶縁膜を除去することにより、前記埋込ポリシリコン層の表面と前記シリコン基板の表面とを略同一平面とする工程であることを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記埋込ポリシリコン層がポリシリコンゲート電極であることを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記ポリシリコンゲート電極を形成する工程の後に、
前記凹部の脇に位置する前記シリコン基板の表面領域に一対のソース領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１および第２絶縁膜がシリコン酸化膜であることを特徴とする半導体装置の製造方法。
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| JP7548137B2 (ja) | 2021-06-18 | 2024-09-10 | 株式会社デンソー | 半導体装置の製造方法 |
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| JPH05175328A (ja) * | 1991-12-26 | 1993-07-13 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
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2006
- 2006-04-11 JP JP2006108626A patent/JP2006324644A/ja active Pending
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