KR101511423B1 - ＦｉｎＦＥＴ들 및 이를 형성하기 위한 방법들 - Google Patents

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Abstract

finFET 및 finFET를 형성하기 위한 방법들이 개시된다. 구조는 기판, 핀, 게이트 유전체 및 게이트 전극을 포함한다. 기판은 핀을 포함한다. 핀은 측벽의 주요 표면 부분을 갖고, 주요 표면 부분은 적어도 하나의 격자 시프트(lattice shift)를 포함한다. 적어도 하나의 격자 시프트는 핀의 중심에 대해 안쪽 또는 바깥쪽 시프트를 포함한다. 게이트 유전체는 측벽의 주요 표면 부분 상에 있다. 게이트 전극은 게이트 유전체 상에 있다.

Description

ＦｉｎＦＥＴ들 및 이를 형성하기 위한 방법들{FINFETS AND METHODS FOR FORMING THE SAME}
본 발명은 finFET 및 finFET를 형성하기 위한 방법들에 관한 것이다.
반도체 디바이스들은 컴퓨터들, 셀 전화들 및 다른 것들과 같은 매우 많은 수의 전자 디바이스들에서 이용된다. 반도체 디바이스들은 반도체 웨이퍼들 위에 다수의 타입들의 박막 물질들을 증착하고 집적 회로들을 형성하기 위해 박막 물질들을 패터닝함으로써 반도체 웨이퍼 상에서 형성되는 집적 회로들을 포함한다. 집적 회로들은 통상적으로 전계-효과 트랜지스터들(field-effect transistors; FET들)을 포함한다.
종래에는, 평면 FET들이 집적 회로들에서 이용되었다. 그러나 현대의 반도체 프로세싱의 계속 증가하는 밀도 및 감소하는 풋프린트 요건들에 의해, 평면 FET들은 일반적으로 크기가 감소될 때 문제들을 초래할 수 있다. 이들 문제들 중 일부는 서브-문턱값 스윙 저하(sub-threshold swing degradation), 상당한 DIBL(drain induced barrier lowering), 디바이스 특성들의 변동, 및 누설을 포함한다. 핀 전계-효과 트랜지스터들(finFET들)은 이들 문제들 중 일부를 극복하도록 연구되어왔다.
일 실시예에 따라, 구조는 기판, 핀, 게이트 유전체 및 게이트 전극을 포함한다. 기판은 핀을 포함한다. 핀은 측벽의 주요 표면 부분을 갖고, 주요 표면 부분은 적어도 하나의 격자 시프트(lattice shift)를 포함한다. 적어도 하나의 격자 시프트는 핀의 중심에 대해 안쪽 또는 바깥쪽 시프트를 포함한다. 게이트 유전체는 측벽의 주요 표면 부분 상에 있다. 게이트 전극은 게이트 유전체 상에 있다.
다른 실시예에 따라, 구조는 기판 상의 핀, 핀의 측벽의 주요 표면 부분 상의 게이트 유전체, 및 게이트 유전체 상의 게이트 전극을 포함한다. 주요 표면 부분은 다수의 평행한 평면에서의 원자들을 포함한다. 다수의 평행한 평면들은 기판의 주요 표면에 수직하고, 다수의 평행한 평면들의 이웃 쌍들은 적어도 하나의 격자 상수 만큼 분리된다. 원자들의 제1 그룹은 다수의 평행한 평면들의 제1 평면에 있고, 원자들의 제2 그룹은 다수의 평행한 평면들의 제2 평면에 있다.
추가의 실시예에 따라, 방법은 기판 상에 핀을 형성하는 단계, 핀을 형성한 이후, 측벽의 주요 표면 부분을 갖도록 핀을 재-형상화(re-shaping)하는 단계, 측벽의 주요 표면 부분 상에 유전체를 형성하는 단계, 및 유전체 상에 게이트 전극을 형성하는 단계를 포함한다. 측벽의 주요 표면 부분은 복수의 격자 시프트 위치들을 갖는다. 복수의 격자 시프트 위치들 각각은 핀의 중심에 대해 안쪽 또는 바깥쪽 격자 시프트를 포함한다.
본 실시예 및 그의 이점들의 보다 완전한 위해, 이제 첨부 도면들과 함께 이루어지는 이하의 설명들에 대한 참조가 이루어진다.
도 1은 3차원 뷰로 핀 전계-효과 트랜지스터(finFET)의 예를 도시하는 도면.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 및 도 13b은 예시적인 실시예에 따라 finFET의 제조에서의 중간 스테이지들의 횡단면뷰들.
도 14는 예시적인 실시예에 따라 도 2 내지 도 13b에서 도시되는 프로세스의 프로세스 흐름을 도시하는 도면.
도 15는 일 실시예에 따라 재-형상화 이후 핀의 측벽의 부분의 구조를 도시하는 도면.
도 16은 일 실시예에 따라 재-형성화된 핀의 TEM 횡단면의 제1 예를 도시하는 도면.
도 17은 일 실시예에 따라 재-형성화된 핀의 TEM 횡단면의 제2 예를 도시하는 도면.
도 18은 일 실시예에 따라 재-형성화된 핀의 TEM 횡단면의 제3 예를 도시하는 도면.
도 19는 일 실시예에 따라 재-형성화된 핀의 TEM 횡단면의 제4 예를 도시하는 도면.
도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 및 도 24b는 다른 예시적인 실시예에 따라 finFET의 제조에서의 중간 스테이지들의 횡단면뷰들.
도 25는 다른 예시적인 실시예에 따라 도 20a 내지 도 24b에서 도시된 프로세스의 프로세스 흐름을 도시하는 도면.
본 실시예들의 제조 및 이용은 이하 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 독창적인 개념들을 제공한다. 논의되는 특유의 실시예들은 단지 개시된 청구 대상을 제조 및 이용하기 위한 예시적인 특유의 방식들을 예시한 뿐이며 상이한 실시예들의 범위를 제한하지 않는다.
핀 전계-효과 트랜지스터들(finFET들) 및 이를 형성하는 방법들은 다양한 실시예들에 따라 제공된다. finFET들을 형성하는 중간 스테이지들이 예시된다. 실시예들의 몇몇 변동들이 논의된다. 다양한 뷰들 및 예시적인 실시예들 전체에 걸쳐서, 유사한 참조 번호들은 유사한 엘리먼트들을 나타내는데 이용된다. 방법 실시예들이 특정한 순서로 논의되지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있으며, 여기서 기술되는 더 적은 또는 더 많은 단계들을 포함할 수 있다.
도 1은 3-차원 뷰로 finFET(30)의 예를 예시한다. finFET(30)는 기판(32) 상의 핀(34)을 포함한다. 게이트 유전체(36)는 측벽들을 따라, 그리고 핀(34)의 상부 표면 위에 있고, 게이트 전극(38)은 게이트 유전체(36) 위에 있다. 소스/드레인 영역들(40 및 42)은 게이트 유전체(36) 및 게이트 전극(38)에 대해 핀(34)의 반대 측들에 배치된다. 도 1은 추후의 도면들에서 이용되는 참조 횡단면들을 추가로 예시한다. 횡단면(A-A)은 핀(34)의 세로축을 따르며 예를 들어, 소스/드레인 영역들(40 및 42) 간의 전류 흐름의 방향에 있다. 횡단면(B-B)은 횡단면(A-A)에 수직이며 finFET(30)의 채널, 게이트 유전체(36) 및 게이트 전극(38)을 가로지른다.
도 2 내지 도 13b는 예시적인 실시예에 따라 finFET의 제조에서의 중간 스테이지들의 횡단면뷰들이고, 도 14는 도 2 내지 도 13b에서 도시된 프로세스의 프로세스 흐름이다. 도 2 내지 도 5는 다수의 finFET들을 제외하고 도 1에서 예시된 횡단면(B-B)을 예시한다. 도 6a 내지 도 13b에서, 도면들에서 뒤에 "a"라는 지정을 갖는 도면들은 유사한 횡단면(A-A)을 따라 예시되고 뒤에 "b" 라는 지정을 갖는 도면들은 유사한 횡단면(B-B)을 따라 예시된다.
도 2는 웨이퍼의 부분일 수 있는 기판(50)을 예시한다. 기판(50)은 추가로 실리콘 기판, 실리콘 탄소 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질들로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(50)은 벌크 기판, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판, 또는 다른 수용 가능한 기판들일 수 있다. 기판(50)은 p-타입 또는 n-타입 불순물로 경하게(lightly) 도핑될 수 있다.
기판(50)의 상부 표면으로부터 기판(50)으로 연장하는 격리 영역들(52)이 형성된다(단계 200). 격리 영역들(52)은 얕은 트랜치 격리(Shallow Trench Isolation; STI) 영역들일 수 있고, 이하 STI 영역들(52)로서 지칭된다. STI 영역들(52)의 형성은 트랜치들(도시되지 않음)을 형성하기 위해 기판(50)을 에칭하고, STI 영역들(52)을 형성하도록 유전체 물질로 트랜치들을 충진하는 것을 포함할 수 있다. STI 영역들(52)은, 다양한 기법들에 따라 형성되는 다른 유전체 물질들이 또한 이용될 수 있을지라도 예를 들어, 고밀도 플라즈마에 의해 증착된 실리콘 산화물로 형성될 수 있다. 이웃 STI 영역들(52) 간의 기판(50)의 부분은 설명 전체에 걸쳐서 반도체 스트립(54)으로서 지칭된다. 반도체 스트립들(54)의 상부 표면들 및 STI 영역들(52)의 상부 표면들은 이를 테면, STI 영역들(52)의 물질의 증착 이후에 화학 기계적 폴리싱(chemical mechanical polish; CMP)을 수행함으로써 실질적으로 서로 수평일 수 있지만, 표면들은 약간 상이한 높이에 있을 수 있다.
도 3 및 도 4는 제1 영역에서 P 웰 및 제2 영역에서 N 웰의 형성을 예시한다(단계 202). 도 3을 참조하면, 제1 포토레지스트(56)가 기판(50)의 반도체 스트립(54) 및 STI 영역들(52) 위에 형성된다. 제1 포토레지스트(56)는 NMOS 영역과 같은 기판(50)의 제1 영역을 노출하도록 패터닝된다. 제1 포토레지스트(56)는 스핀-온 기법을 이용함으로써 형성될 수 있고 수용 가능한 포토리소그라피 기법들을 이용하여 패터닝될 수 있다. 제1 포토레지스트(56)가 패터닝되면, p-타입 불순물 주입(58)이 제1 영역에서 수행되고, 제1 포토레지스트(56)는 PMOS 영역과 같은 제2 영역 내로 p-타입 불순물들이 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. p-타입 불순물들은 약 1017cm-3 내지 약 1018cm-3와 같이, 1018cm- 3이하의 농도로 제1 영역에서 주입되는 붕소, BF2 등일 수 있다. 주입(58) 이후에, 제1 포토레지스트(56)는 이를 테면, 수용 가능한 애싱(ashing) 프로세스에 의해 제거될 수 있다. 주입(62) 이후에, 제2 포토레지스트(60)는 이를테면, 수용 가능한 애싱 프로세스에 의해서 제거될 수 있다.
도 4를 참조하면, 제2 포토레지스트(60)는 기판(50)의 반도체 스트립(54) 및 STI 영역들(52) 위에 형성된다. 제2 포토레지스트(60)는 PMOS 영역과 같은 기판(50)의 제2 영역을 노출하도록 패터닝된다. 제2 포토레지스트(60)는 스핀-온 기법을 이용함으로써 형성될 수 있고 수용 가능한 포토리소그라피 기법들을 이용하여 패터닝될 수 있다. 제2 포토레지스트(60)가 패터닝되면, n-타입 불순물 주입(62)은 제2 영역에서 수행될 수 있고, 제2 포토레지스트(60)는 NMOS 영역과 같은 제1 영역 내로 n-타입 불순물들이 실질적으로 주입되는 것을 방지하기 위한 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1017cm-3 내지 약 1018cm-3와 같이, 1018cm- 3이하의 농도로 제1 영역에 주입되는 인, 비소 등일 수 있다.
도 3 및 도 4의 주입들 이후에, 어닐링은 주입된 p-타입 및 n-타입 불순물들을 활성화하도록 수행될 수 있다(단계 204). 주입들은 NMOS 영역에서 p-웰 및 PMOS 영역에서 n-웰을 형성할 수 있다.
도 5에서, STI 영역들(52)은 각각의 핀들(64)이 이웃 STI 영역들(52) 사이에서 돌출하여 핀들(64)을 형성하도록 리세스된다(단계 206). STI 영역들(52)은 STI 영역들(52)의 물질에 대해 선택적인 프로세스와 같은 수용 가능한 에칭 프로세스를 이용하여 리세스될 수 있다. 예를 들어, Tokyo Electron CERTAS 또는 Applied Materials SICONI 툴 또는 희석된 불산(dilute hydrofluoric acid)을 이용한 화학 산화물 제거가 이용될 수 있다.
당업자는, 도 2 내지 도 5에 관하여 기술된 프로세스는 단지 핀들(64)이 형성될 수 있는 방법의 일 예라는 것이 쉽게 이해될 것이다. 다른 실시예들에서, 유전체 층은 기판(50)의 상부 표면 위에 형성될 수 있고, 트랜치들이 유전체 층을 통해 에칭될 수 있고, 동종에피택시(homoepitaxial) 구조들이 트랜치들에서 에피택시적으로 성장될 수 있고, 유전체 층이 리세스될 수 있어서, 동종에피택시 구조들은 유전체 층으로부터 돌출하여 핀들을 형성한다. 또 다른 실시예들에서, 이종에피택시 구조들이 핀들을 위해 이용될 수 있다. 예를 들어, 도 2의 반도체 스트립들(54)이 리세스될 수 있고, 반도체 스트리들(54)과 상이한 물질이 그 장소에서 에피택시적으로 성장될 수 있다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트랜치들이 유전체 층을 통해 에칭될 수 있고, 이종에피택시 구조들이 기판(50)과 상이한 물질을 이용하여 트랜치들에서 에피택시적으로 성장될 수 있고 유전체 층이 리세스될 수 있어서, 이종에피택시 구조들이 유전체 층으로부터 돌출하여 핀들을 형성한다. 동종에피택시 또는 이종에피택시 구조들이 에피택시적으로 성장되는 몇몇 실시예들에서, 성장된 물질은 성장 동안 인 시츄(in situ) 도핑될 수 있으며, 이는 도 3 및 도 4에서 논의되는 주입들을 방지할 수 있지만, 인 시추 및 주입 도핑은 함께 이용될 수 있다. 더 더욱, PMOS 영역의 물질과 상이한 NMOS 영역의 물질을 에피택시적으로 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(64)은 실리콘 게르마늄(SixGe1 -x,여기서 x는 대략적으로 1 내지 100일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함할 수 있지만, 이들로 제한되는 것은 아니다.
도 6a 및 도 6b를 참조하면, 더미 게이트 유전체 층(66)이 핀들(64) 상에 형성된다(단계 208). 더미 게이트 유전체 층(66)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합들 등일 수 있으며, 수용 가능한 기법들에 따라 증착되거나 열적으로 성장될 수 있다. 더미 게이트(68)는 더미 게이트 유전체 층(66) 위에 형성되고, 마스크들(70)은 더미 게이트들(68) 위에 형성된다. 더미 게이트들(68)의 물질은 더미 게이트 유전체 층(66) 위에 증착되고(210) 이어서 이를 테면 CMP에 의해 평탄화될 수 있다. 마스크들(70)의 물질은 더미 게이트들(68)의 층 위에 증착될 수 있다(단계 212). 마스크들(70)의 물질은 이어서 수용 가능한 포토리소그라피 및 에칭 기법들을 이용하여 패터닝될 수 있다. 마스크들(70)의 패턴은 이어서 수용 가능한 에칭 기법들에 의해 더미 게이트들(68)의 물질에 전사될 수 있다. 이들 포토리소그라피 및 에칭 기법들은 더미 게이트들(68) 및 마스크들(70)을 형성한다(단계 214). 더미 게이트들(68)은 예를 들어, 폴리실리콘으로 형성될 수 있지만, STI 영역들(52)의 에칭으로부터 높은 에칭 선택도(high etching selectivity)를 갖는 다른 물질들이 또한 이용될 수 있다. 마스크들(70)은 예를 들어, 실리콘 질화물 등으로 형성될 수 있다. 더미 게이트들(68)은 핀(64)의 각각의 채널 영역들을 커버한다. 더미 게이트들(68)은 또한 각각의 핀들(64)의 종(lengthwise) 방향에 실질적으로 수직인 종방향을 가질 수 있다.
도 7a 및 도 7b를 참조하면, 게이트 실 스페이서들(gate seal spacers)(72)은 각각의 더미 게이트들(68)의 노출된 표면들 상에 형성될 수 있다(단계 216). 열적 산화 또는 증착에 이은 이방성 에칭은 게이트 실 스페이서들(72)을 형성할 수 있다. 경하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들을 위한 주입들이 수행될 수 있다(단계 218). 도 3 및 도 4와 유사하게, NMOS 영역을 노출하는 동안 마스크가 PMOS 영역 위에 형성될 수 있고, n-타입 불순물들이 노출된 핀들(64) 내로 주입될 수 있다. 마스크는 이어서 제거될 수 있다. 후속하여, 마스크는 PMOS 영역을 노출하는 동안 NMOS 영역 위에 형성될 수 있고 p-타입 불순물들이 노출된 핀들(64) 내로 주입될 수 있다. 마스크는 이어서 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물 중 임의의 것일 수 있다. 경하게 도핑된 소스/드레인 영역들은 약 1015cm-3 내지 약 1016cm-3의 불순물들의 농도를 가질 수 있다. 어닐링은 주입된 불순물들을 활성화할 수 있다.
에피택셜 소스/드레인 영역들(76)이 핀들에 형성되며, 여기서 에피택셜 소스/드레인 영역들(76)의 각각의 이웃 쌍들 사이에 각각의 더미 게이트(68)가 배치된다. NMOS 영역의 에피택셜 소스/드레인 영역들(76)은 PMOS 영역을 마스킹하고 NMOS 영역의 더미 게이트들(68)의 측벽들을 따라 더미 게이트 스페이서들(단계 220)(도 7a 및 도 7b에서 도시되지 않음)을 형성하도록 NMOS 영역에 더미 스페이서 층을 컨포멀하게(conformally) 증착하는데 이어 이방성 에칭을 함으로써 형성될 수 있다. 이어서 NMOS 영역에서의 핀들(64)의 소스/드레인 영역들은 리세스들을 형성하도록 에칭된다(단계 222). NMOS 영역의 에피택셜 소스/드레인 영역들(76)은 리세스들에서 에피택시적으로 성장된다(단계 224). 에피택셜 소스/드레인 영역들(76)은 n-타입 finFET들에 적절한 임의의 물질을 포함할 수 있다. 예를 들어, 핀이 실리콘인 경우, 에피택셜 소스/드레인 영역들(76)은 실리콘, SiC, SiCP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(76)은 핀들(64)의 각자의 표면들로부터 상승되는 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 후속적으로, NMOS 영역의 더미 게이트 스페이서들은 예를 들어, PMOS 영역 상의 마스크와 마찬가지로 에칭에 의해 제거된다(단계 226).
PMOS 영역의 에피택셜 소스/드레인 영역들(76)은 NMOS 영역을 마스킹하고 PMOS 영역의 더미 게이트들(68)의 측벽들을 따라 더미 게이트 스페이서들(도 7a 및 도 7b에서 도시되지 않음)을 형성하도록(단계 228) PMOS 영역에 더미 스페이서 층을 컨포멀하게 증착하는데 이어 이방성 에칭을 함으로써 형성될 수 있다. 이어서 PMOS 영역에서의 핀들(64)의 소스/드레인 영역들은 리세스들을 형성하도록 에칭된다(단계 230). PMOS 영역의 에피택셜 소스/드레인 영역들(76)은 리세스들에서 에피택시적으로 성장된다(단계 232). 에피택셜 소스/드레인 영역들(76)은 p-타입 finFET들에 적절함 임의의 물질을 포함할 수 있다. 예를 들어, 핀이 실리콘이 경우, 에피택셜 소스/드레인 영역들(76)은 SiGex, SiGexB 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(76)은 핀들(64)의 각자의 표면들로부터 상승되는 표면들을 가지며 패싯들을 가질 수 있다. 후속적으로, PMOS 영역의 더미 게이트 스페이서들은 예를 들어, NMOS 영역 상의 마스크와 마찬가지로 에칭에 의해 제거된다(단계 234).
게이트 스페이서들(74)은 더미 게이트들(68)의 측벽들을 따라 게이트 실 스페이서들(72) 상에 형성된다(단계 236). 게이트 스페이서들(74)은 물질을 컨포멀하게 증착하고 후속적으로 물질을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(74)의 물질은 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
에피택셜 소스/드레인 영역들(76) 및/또는 핀들(64)에는 어닐링에 앞서, 경하게 도핑된 소스/드레인 영역들을 형성하기 위해 이전에 논의된 프로세스에 유사한 소스/드레인 영역들을 형성하도록 도펀트들이 주입될 수 있다(단계 238). 소스/드레인 영역들은 약 1019cm-3 내지 약 1021cm-3의 불순물 농도를 가질 수 있다. NMOS 영역의 소스/드레인 영역들에 대한 n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, PMOS 영역의 소스/드레인 영역들에 대한 p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. 다른 실시예들에서, 에피택셜 소스/드레인 영역들(76)은 성장 동안 인 시추 도핑될 수 있다.
도 8a 및 도 8b에서, 마스크들(70)은 예를 들어, 마스크들(70)의 물질에 대해 선택적인 에칭에 의해 제거된다(단계 240).
도 9a 및 도 9b는 도 8a 및 도 8b에서 예시된 구조 위에 에칭 정지층(77)이 컨포멀하게 또는 비-컨포멀하게 증착되고(단계 242), 층간 유전체(Inter-Layer Dielectric; ILD)(78)가 에칭 정치층(77) 위에 증착되는 것(단계 244)을 예시한다. 에칭 정지층(77)은 실리콘 질화물, SiOn, SiCN, 이들의 조합 등일 수 있다. ILD(78)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등과 같은 유전체 물질로 형성된다.
도 10a 및 도 10b를 참조하면, CMP는 ILD(78)의 상부 표면과 더미 게이트들(68)의 상부 표면들이 수평이 되도록 수행될 수 있다(단계 246). CMP는 또한 더미 게이트들(68) 바로 위의 에칭 정치층(77)의 부분들을 제거할 수 있다. 이에 따라, 더미 게이트들(68)의 상부 표면들은 ILD(78) 및 에칭 정지층(77)을 통해 노출된다.
다음으로, 도 11a 및 도 11b를 참조하면, 데이터 게이트들(68), 게이트 실 스페이서들(72) 및 더미 게이트들(68) 바로 아래의 더미 게이트 유전체(66)의 부분들이 에칭 단계(들)에서 제거되어서, 리세스들(80)이 형성된다. 각각의 리세스(80)는 각자의 핀(64)의 채널 영역을 노출한다. 각각의 채널 영역은 에피택셜 소스/드레인 영역들(76)의 이웃 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체(66)는 더미 게이트들(68)이 에칭될 때 에칭 정지층으로서 이용될 수 있다(단계 248). 더미 게이트 유전체(66) 및 게이트 실 스페이서들(72)은 이어서 더미 게이트들(68)의 제거 이후에 제거될 수 있다(단계 250).
도 12a 및 도 12b에서, 핀들(64)의 채널 영역들은 재-형상화된다(단계 252). 핀들(64)의 각각의 채널 영역은 실질적으로 형상이 사다리꼴 또는 삼각형인 핀(64)의 세로축(예를 들어, finFET의 동작 동안 소스/드레인 영역들 간의 전류 흐름의 방향에서)을 교차하는 횡단면을 갖도록 재형상화된다. 예를 들어, 핀(64)의 채널 영역은 실질적으로 사다리꼴 기둥(trapezoidal prism) 또는 삼각 기둥을 포함할 수 있다. 측벽들(82 및 84)은 기둥의 각자의 직사각형 표면들일 수 있고 기둥의 바닥은 측벽들(82 및 84)을 연결하는 핀(64)에 배치되는 직사각형 영역일 수 있다. 도 12b는 측벽들(82 및 84)의 계단형(stair-step) 예시를 도시한다. 몇몇 실시예들은 실질적으로 매끄러운(smooth) 측벽들(82 및 84)을 가질 수 있고, 다른 실시예들은 보다 현저한 계단형 증가들을 갖는 측벽들(82 및 84)을 가질 수 있다. 재형상화된 핀의 구조의 다른 양상들은 아래에서 도 15 내지 도 19에 관하여 보다 상세히 논의될 것이다.
핀 재-형상화는 습식 에칭, 건식 에칭 또는 어닐링 중 하나 이상을 이용하여 수행될 수 있다. 습식 에칭은 에칭 종들(etching species)을 포함하는 용액에의 담금(immersion)을 포함할 수 있다. 에칭 종들은 암모늄 하이드록사이드(ammonium hydroxid; NH4OH), 암모니아 과산화물 혼합물(ammonia peroxide mixture; APM), 염산(hydrochloricacid; HCl), 희석된 불산(dilute hydrofluoric acid; dHF), 이들의 조합 등을 포함할 수 있다. 에칭 종들은 용액에서 약 0.2 퍼센트 내지 약 20 퍼센트의 농도를 가질 수 있다. 습식 에칭은 약 20초 내지 약 600 초의 용액에의 담금을 포함할 수 있고, 약 20℃ 내지 약 60℃의 온도에 있을 수 있다. 건식 에칭은 유도성으로 결합되는 플라즈마(inductively coupled plasma; ICP), 트랜스포머 커플링된 플라즈마(transformer coupled plasma; TCP), 전자 사이클로트론 공명(electron cyclotron resonance; ECR), 반응성 이온 에칭(reactive ion etch; RIE) 등 또는 이들의 조합과 같은 플라즈마 프로세스를 포함할 수 있다. 플라즈마 프로세스는 붕소 3염화물(BCl3), 염화물(Cl2), 취화 수소(HBr), 산소(O2) 등 또는 이들의 조합을 포함하는 반응 가스들을 이용할 수 있다. 플라즈마 프로세스는 약 3mTorr 내지 약 100mTorr의 압력을 이용하고 약 300W 내지 약 1500W의 전력을 이용할 수 있고, 약 2kHz 내지 약 13.6 MHz의 주파수를 이용할 수 있다. 어닐링은 이를테면, 약 800℃ 내지 약 1200℃의 온도에서의 고온 어닐링의 경우에 약 수 밀리초 내지 이를테면, 약 500℃ 내지 약 800℃의 온도에서의 더 낮은 온도 어닐링의 경우 약 12시간까지, 500℃ 이상의 온도에서의 가열을 포함할 수 있다.
도 13a 및 도 13b는 게이트 유전체 층(86) 및 게이트 전극들(88)의 형성을 예시한다. 게이트 유전체 층(86)은 핀들(64)의 상부 표면들 및 측벽들 상에 그리고 게이트 스페이서들(74)의 측벽들 상에, 그리고 ILD(78)의 상부 표면 상에서와 같이 리세스에서 컨포멀하게 증착된다(단계 254). 몇몇 실시예들에 따라, 게이트 유전체 층(86)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 다른 실시예들에서, 게이트 유전체 층(86)은 하이-k 유전체 물질을 포함할 수 있고, 이 실시예들에서, 게이트 유전체 층(86)은 약 7.0보다 큰 k 값을 가질 수 있고 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합들의 금속 산화물 또는 규화물을 포함할 수 있다. 게이트 유전체 층(86)의 형성 방법들은 분자-빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 포함할 수 있다. 다음으로, 게이트 전극들(88)은 게이트 유전체 층(86) 위에 증착되고(단계 256) 리세스들(80)의 잔여 부분들을 충진한다. 게이트 전극들(88)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합들, 또는 이들의 다중-층들과 같은 금속-함유 물질을 포함할 수 있다. 게이트 전극들(88)의 충진 이후, CMP는 게이트 유전체 층(86) 및 게이트 전극들(88)의 물질의 초과 부분들을 제거하도록 수행될 수 있으며, 이 초과 부분들은 ILD(78)의 상부 표면 위에 있다. 게이트 전극들(88) 및 게이트 유전체 층(86)의 물질의 최종 잔여 부분들은 이에 따라 결과적인 finFET들의 대체 게이트들을 형성한다.
명시적으로 도시되지 않았지만, 당업자는 추가의 프로세싱 단계들이 도 13a 및 도 13b의 구조 상에서 수행될 수 있다는 것이 쉽게 이해될 것이다. 예를 들어, 에칭 정지층은 게이트 및 ILD 위에 형성되고 이들과 접할 수 있다. 금속간 유전체들(Inter-Metal Dielectrics; IMD) 및 그들의 대응하는 금속화들은 에칭 정지층 위에 형성될 수 있다.
도 15는 재-형상화 이후에 핀(64)의 측벽(84)의 주요 표면 부분의 구조를 예시한다. 구조는 예를 들어, 실리콘 또는 게르마늄을 포함할 수 있는 핀(64)의 결정질 구조(예를 들어, 점들은 원자들이고 점선들은 격자임)를 도시한다. 일 예에서, 핀(64)의 측벽(84)의 주요 표면 부분은 핀의 상부 표면의 코너, 예를 들어, 둥근 코너와 기판(50) 간의 측벽(64)의 부분이다. 참조의 용이함을 위해, 도 15는 축들(X, Y 및 Z)을 포함한다. 기판(50)은 이 구조로부터 음의 Y 방향에 있고, 예를 들어, STI 영역들(52)의 상부 표면들을 포함할 수 있는 기판(50)의 상부 표면은 X-Z 평면에 있다.
구조는 측벽을 따라 핀(64)의 중심을 향해(예를 들어, 양의 X 방향에서) 안쪽으로 시프트 위치들(90)을 포함한다. 이들 시프트 위치들(90)은 측벽(84)을 따라 배치되며, 여기서 외부 측벽 표면은 하나의 격자 상수만큼 안쪽으로 시프트한다. 예를 들어, 시프트 위치(90)는 제1 Y-Z 평면(91)으로부터 제2 Y-Z 평면(92)으로, 제2 Y-Z 평면(92)으로부터 제3 Y-Z 평면(93)으로, 제3 Y-Z 평면(93)으로부터 제4 Y-Z 평면(94)으로, 기타 등으로 외부 측벽 표면을 시프트할 수 있다. 다른 실시예들에서, 시프트는 안쪽 대신 핀(64)으로부터 바깥쪽으로 될 수 있다. 또한, 측벽(84)은 안쪽 시프트들 및 바깥쪽 시프트들의 임의의 조합을 포함할 수 있다. +/- X 방향에서 시프트들(90)의 양은 적어도 하나의 격자 상수 내지 수개의 격자 상수들이 될 수 있으며, 예를 들어, Y-Z 평면들(91 내지 94)의 이웃 쌍들 간의 거리는 적어도 하나의 격자 상수 내지 수개의 격자 상수들일 수 있다. +/- X 방향에서 시프트들(90)의 양은 시프트들(90) 사이에서 일정할 수 있거나, 또는 시프트들(90) 사이에서 변할 수 있다. +/- Y 방향에서 이웃 시프트들(90) 간의 거리는 격자에서 약 2 원자 내지 20 원자와 같은 임의의 거리일 수 있다. +/- Y 방향에서 이웃 시프트들(90) 간의 거리는 측벽(84) 전체에 걸쳐서 일정할 수 있고, 예를 들어, 반복 주기를 가질 수 있거나, 또는 변할 수 있다.
도 16은 일 실시예에 따라 재-형상화되는 핀의 TEM 횡단면의 일 예이다. 두드러지는 백색 표시자들은 핀들의 측벽들을 따른 결정질 구조에서의 원자를 묘사하기 위해 영상에 부가된다. 이 실시예에서, 각각의 측벽은 안쪽 시프트들 및 바깥쪽 시프트들을 포함한다. 또한, 시프트들 간의 거리가 변한다.
도 17은 일 실시예에 따라 재-형상화되는 핀의 TEM 횡단면의 제2 예이다. 도 16에서와 마찬가지고, 두드러지는 백색 표시자들은 핀들의 측벽들을 따른 결정질 구조에서의 원자들을 묘사하기 위해 영상에 부가된다. 이 실시예에서, 각각의 측벽은 단지 안쪽 시프트만을 포함한다. 또한, 시프트들 간의 거리들이 변하지만, 측벽들의 세그먼트들은 시프트들 간의 반복 거리(예를 들어, 4 원자들)를 갖는다.
도 18 및 도 19는 각각 실시예들에 따라 재형상화되는 핀들의 TEM 횡단면들의 제3 및 제4 예이다. 위에서와 마찬가지로, 두드러지는 백색 표시자들은 핀들의 측벽들을 따른 결정질 구조에서의 원자들을 묘사하기 위해 영상에 부가된다. 이들 예들은 다양한 실시예들의 범위 내에서 기도되는 측벽들의 다른 구성들을 도시한다.
도 20a 내지 도 24b는 다른 예시적인 실시예에 따라 finFET의 제조에서의 중간 스테이지들의 횡단면 뷰들이고, 도 25는 도 20a 내지 도 24b에서 도시되는 프로세스의 프로세스 흐름이다. 도 20a 내지 도 24b에서, 도면들에서 뒤에 "A"라는 지정을 갖는 도면들은 도 1에서 도시되는 것과 유사한 횡단면(A-A)을 따라 예시되고 뒤에 "B" 라는 지정을 갖는 도면들은 도 1에서 도시되는 것과 유사한 횡단면(B-B)을 따라 예시된다. 프로세스는 이전에 논의된 바와 같이 도 2에서 도 5(단계들(200 내지 206))로 진행한다.
도 20a 및 도 20b에서, 핀들(64)은 도 12a 및 도 12b에서와 같이 재-형상화된다(단계 300). 그러나 이 실시예에서, 각각의 핀(64) 전체가 재-형상화 프로세스에 노출되기 때문에, 전체 핀(64)이 재-형상화될 수 있다.
도 21a 및 도 21b에서, 게이트 유전체 층(100)이 핀들(64) 상에 증착된다(단계 302). 게이트 유전체 층(100)은 예를 들어, 도 13a 및 도 13b에 관한 게이트 유전체 층(86)에 대해 이전에 논의된 바와 같은 물질들 중 임의의 것일 수 있으며 그와 같이 형성된다. 게이트 전극(102)의 물질이 게이트 유전체 층(100) 위에 증착되고(단계 304), 마스크들(70)의 물질이 게이트 전극(102)의 물질 위에 증착된다(단계 212). 게이트 전극들(102)의 물질은 게이트 유전체 층(100) 위에 증착되고 이어서 CMP에 의해서와 같이 평탄화된다. 마스크들(70)의 물질은 게이트 전극들(102)의 층 위에 증착될 수 있다. 마스크들(70)의 물질은 이어서 수용 가능한 포토리소그라피 및 에칭 기법들을 이용하여 패터닝될 수 있다. 마스크들(70)의 패턴은 이어서 수용 가능한 에칭 기법에 의해 게이트 전극(102)의 물질로 전사될 수 있다. 이들 포토리소그라피 및 에칭 기법들은 게이트 전극들(102) 및 마스크들(70)을 형성할 수 있다(단계 214). 게이트 전극들(102)은 예를 들어, 폴리 실리콘, 도 13a 및 도 13b의 게이트 전극들(88)에 관하여 이전에 논의된 임의의 물질 등으로 형성될 수 있다. 게이트 전극들(102)은 핀(64)의 각각의 채널 영역들을 커버한다. 게이트 전극들(102)은 또한 각자의 핀들(64)의 종방향에 실질적으로 수직인 종방향을 갖는다.
도 22a 및 도 22b를 참조하면, 여기서 식별되는 컴포넌트들은 도 7a 및 도 7b의 유사하게 넘버링된 컴포넌트과 동일하거나 유사하고, 도 22a 및 도 22b의 컴포넌트들은 도 7a 및 도 7b에 관하여 논의된 것과 동일하거나 유사한 방식으로 형성된다(단계 216 내지 단계 238). 임의의 필수적인 수정들은 당업자에 의해 쉽게 이해될 것이며 따라서 명시적인 논의는 여기서 간략함을 위해 생략된다.
도 23a 및 도 23b에서, 마스크(70)는 도 8a 및 도 8b에서 논의되었던 것과 유사하게 제거된다(단계 240).
도 24a 및 도 24b에서, 에칭 정지층(77) 및 ILD(78)는 도 9a 및 도 9b에서 논의된 것과 유사하게 형성된다(단계 242 및 244). ILD(78)가 증착된 이후, ILD(78)는 CMP를 경험할 수 있고(단계 246), ILD(78)의 부분은 게이트 전극들(102) 바로 위에 남아있을 수 있다.
finFET에서 재형상화된 핀을 갖는 다양한 실시예들은 종래의 finFET에 비해 증가된 전기적 특성 및 성능을 가질 수 있다. 예를 들어, 증가된 표면 거칠기는 이동성을 증가시킬 수 있다고 여겨진다. 증가된 표면 거칠기는 포논 스캐터링(phonon scattering)을 증가시킬 수 있어서 이동성을 증가시킨다. 그러므로 핀이 위에서 논의된 바와 같이 재-형상화되는 몇몇 실시예들에서, finFET는 증가된 전기적 특성들 및 성능을 가질 수 있다.
일 실시예에 따라, 구조는 기판, 핀, 게이트 유전체 및 게이트 전극을 포함한다. 기판은 핀을 포함한다. 핀은 측벽의 주요 표면 부분을 갖고, 주요 표면 부분은 적어도 하나의 격자 시프트(lattice shift)를 포함한다. 적어도 하나의 격자 시프트는 핀의 중심에 대해 안쪽 또는 바깥쪽 시프트를 포함한다. 게이트 유전체는 측벽의 주요 표면 부분 상에 있다. 게이트 전극은 게이트 유전체 상에 있다.
다른 실시예에 따라, 구조는 기판 상의 핀, 핀의 측벽의 주요 표면 부분 상의 게이트 유전체, 및 게이트 유전체 상의 게이트 전극을 포함한다. 주요 표면 부분은 다수의 평행한 평면에서의 원자들을 포함한다. 다수의 평행한 평면들은 기판의 주요 표면에 수직하고, 다수의 평행한 평면들의 이웃 쌍들은 적어도 하나의 격자 상수 만큼 분리된다. 원자들의 제1 그룹은 다수의 평행한 평면들의 제1 평면에 있고, 원자들의 제2 그룹은 다수의 평행한 평면들의 제2 평면에 있다.
추가의 실시예에 따라, 방법은 기판 상에 핀을 형성하는 단계, 핀을 형성한 이후, 측벽의 주요 표면 부분을 갖도록 핀을 재-형상화(re-shaping)하는 단계, 측벽의 주요 표면 부분 상에 유전체를 형성하는 단계, 및 유전체 상에 게이트 전극을 형성하는 단계를 포함한다. 측벽의 주요 표면 부분은 복수의 격자 시프트 위치들을 갖는다. 복수의 격자 시프트 위치들 각각은 핀의 중심에 대해 안쪽 또는 바깥쪽 격자 시프트를 포함한다.
본 실시예들 및 그의 이점들이 상세히 기술되었지만, 다양한 변경들, 교체들 및 교정들이 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에서 기술된 프로세스, 기계, 제조, 물질의 합성, 수단 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 인지할 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발되는 프로세스, 기계, 제조, 물질의 합성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라 첨부된 청구항들은 이러한 프로세스, 기계, 제조, 물질의 합성, 수단, 방법들, 또는 단계들 내에 포함하도록 의도된다.

Claims (10)

  1. 핀을 포함하는 기판으로서, 상기 핀은 측벽의 제1 표면 부분 및 상기 측벽의 제2 표면 부분을 갖고, 상기 제1 표면 부분은 상기 기판의 격리 영역의 탑 표면 에지(edge)에 있으며 상기 탑 표면 에지 아래로 연장하고, 상기 제1 표면 부분은 상기 격리 영역에 인접하며, 상기 제1 표면 부분은 평면 내에 있고, 상기 제2 표면 부분은 상기 평면에서 떨어져 있는 적어도 두 개의 격자 시프트(lattice shift)들을 포함하며, 상기 적어도 두 개의 격자 시프트들은 상기 핀의 중앙에 대해 적어도 하나의 안쪽 시프트 및 적어도 하나의 바깥쪽 시프트를 포함하는, 상기 기판;
    상기 측벽의 상기 제2 표면 부분 상의 게이트 유전체로서, 상기 게이트 유전체는 상기 적어도 두 개의 격자 시프트들의 적어도 일부 상의 상기 측벽에 접촉하는, 상기 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극을
    포함하는 구조체.
  2. 삭제
  3. 제1항에 있어서, 상기 적어도 두 개의 격자 시프트들 중 적어도 하나는 적어도 2개의 격자 간격들의 격자 시프트를 포함하는 것인 구조체.
  4. 제1항에 있어서, 상기 적어도 두 개의 격자 시프트들 중에서 이웃 격자 시프트들 간의 각자의 거리는 상기 이웃 격자 시프트들에 수직한 방향을 따라 2 원자들(atoms) 내지 20 원자들 사이의 거리인 것인 구조체.
  5. 기판 상의 핀으로서, 상기 핀은 상기 핀의 측벽의 제1 표면 부분 및 상기 핀의 상기 측벽의 제2 표면 부분을 갖고, 상기 기판은 상기 제1 표면 부분에 인접하는 격리 영역을 포함하며, 상기 제1 표면 부분은 측벽 평면 내에 있는, 상기 핀;
    상기 핀의 상기 측벽의 상기 제2 표면 부분 상의 게이트 유전체로서, 상기 제2 표면 부분은 다수의 평행한 평면들 내의 원자들을 포함하고, 상기 게이트 유전체는 상기 다수의 평행한 평면들 내의 상기 원자들과 인접하며, 상기 다수의 평행한 평면들은 상기 기판의 주 표면에 수직하고, 상기 다수의 평행한 평면들의 이웃 쌍들은 적어도 하나의 격자 상수만큼 분리되며, 상기 원자들의 제1 그룹은 상기 다수의 평행한 평면들의 제1 평면에 있고, 상기 원자들의 제2 그룹은 상기 다수의 평행한 평면들의 제2 평면에 있으며, 상기 원자들의 적어도 일부는 상기 측벽 평면 내에 있지 않은 것인, 상기 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극을 포함하며,
    상기 제2 표면 부분은 적어도 두 개의 격자 시프트(lattice shift)들을 포함하고, 상기 적어도 두 개의 격자 시프트들은 상기 핀의 중앙에 대해 적어도 하나의 안쪽 시프트 및 적어도 하나의 바깥쪽 시프트를 포함하는 구조체.
  6. 삭제
  7. 제5항에 있어서, 상기 제2 그룹은 상기 제1 그룹보다 상기 기판의 주 표면에서 더 멀리 떨어져 있고, 상기 다수의 평행한 평면들의 제1 평면은 상기 다수의 평행한 평면들의 제2 평면보다 상기 핀의 중심 평면에 더 근접하거나 이로부터 더 멀리 있는 것인 구조체.
  8. 삭제
  9. 삭제
  10. 삭제
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