CN116741834A - 半导体器件及其制造方法 - Google Patents

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CN116741834A CN202310546205.9A CN202310546205A CN116741834A CN 116741834 A CN116741834 A CN 116741834A CN 202310546205 A CN202310546205 A CN 202310546205A CN 116741834 A CN116741834 A CN 116741834A
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王志豪
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Abstract

公开了具有背侧接触结构的半导体器件及其制造方法。半导体器件包括：第一和第二S/D区域；纳米结构半导体层的堆叠件，与第一S/D区域相邻设置；栅极结构，围绕每个纳米结构半导体层；第一对间隔件，设置在第一S/D区域的相对侧壁上；第二对间隔件，设置在第二S/D区域的相对侧壁上；第三对间隔件，设置在栅极结构的相对侧壁上；第一接触结构，设置在第一S/D区域的第一表面上；以及第二接触结构，设置在第一S/D区域的第二表面上。第一表面和第二表面彼此相对。第一对间隔件设置在第二接触结构的相对侧壁上。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能和更低成本的需求日益增加。为了满足这些需求，半导体工业持续缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(finFET)和全环栅(GAA)FET。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一源极/漏极(S/D)区域和第二源极/漏极区域；纳米结构半导体层的堆叠件，与所述第一源极/漏极区域相邻设置；栅极结构，至少部分地围绕每个所述纳米结构半导体层；第一对间隔件，设置在所述第一源极/漏极区域的相对侧壁上；第二对间隔件，设置在所述第二源极/漏极区域的相对侧壁上；第三对间隔件，设置在所述栅极结构的相对侧壁上；第一接触结构，设置在所述第一源极/漏极区域的第一表面上；以及第二接触结构，设置在所述第一源极/漏极区域的第二表面上，其中，所述第一表面和所述第二表面彼此相对，并且其中，所述第一对间隔件设置在所述第二接触结构的相对侧壁上。
本申请的另一些实施例提供了一种半导体器件，包括：第一纳米结构沟道区域和第二纳米结构沟道区域；第一栅极结构和第二栅极结构，分别至少部分地围绕所述第一纳米结构沟道区域和所述第二纳米结构沟道区域；外延区域，设置在所述第一纳米结构沟道区域和所述第二纳米结构沟道区域之间；第一间隔件和第二间隔件，设置在所述外延区域的相对侧壁上；以及接触结构，设置在所述外延区域上以及所述第一间隔件和所述第二间隔件之间。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在衬底上形成鳍结构；在所述鳍结构的第一鳍区域上形成包括第一纳米结构层和第二纳米结构层的超晶格结构；在所述鳍结构的相对侧壁上形成第一间隔件和第二间隔件；在所述鳍结构的第二鳍区域上以及所述第一间隔件和所述第二间隔件之间形成外延区域；用栅极结构替换所述第二纳米结构层；用所述导电层替换所述鳍结构的第一部分；以及用所述介电层替换所述鳍结构的第二部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
图1A示出了根据一些实施例的具有背侧电源轨的半导体器件的等轴视图。
图1B-图1E示出了根据一些实施例的具有背侧接触结构和背侧电源轨的半导体器件的不同截面图。
图1F示出了根据一些实施例的具有背侧接触结构和背侧电源轨的半导体器件的俯视图。
图2是根据一些实施例的用于制造具有背侧接触结构和背侧电源轨的半导体器件的方法的流程图。
图3A-图18B示出了根据一些实施例的在其制造工艺的不同阶段处具有背侧接触结构和背侧电源轨的半导体器件的截面图。
现将参照附图描述说明性实施例。在附图中，相同的参考标号通常表示相同的、功能相似的和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
应该注意，说明书中提及的“一个实施例”、“实施例”、“示例实施例”、“示例”等表示所描述的实施例可以包括特定的部件、结构或特性，但是不是每个实施例必须包括特定的部件、结构或特性。此外，这些短语不一定指同一实施例。此外，当结合实施例描述特定的部件、结构或特性时，结合其他实施例实现这样的部件、结构或特性，无论是否明确描述，都在本领域技术人员的知识范围内。
应当理解，本文中的措辞或术语是出于描述目的而非限制目的，因此相关领域的技术人员可根据本文的教导对本说明书中的术语或措辞进行解释。
在一些实施例中，术语“约”和“基本上”可以表示给定量的值，在该值的±5％内变化(例如，该值的±1％、±2％、±3％、±4％、±5％)。这些值仅仅是示例，并且不旨在限制。术语“约”和“基本上”可以指相关领域的技术人员根据本文的教导所解释的值的百分比。
可以通过任何合适的方法对GAA晶体管结构进行图案化。例如，可以使用一个或多个光刻工艺来图案化该结构，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许产生具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方，并且使用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且剩余的间隔件可以用于图案化GAA结构。
对小型便携式多功能电子器件的需求不断增加，对低功率器件的需求也不断增加，该低功率器件可执行日益复杂和精密的功能，同时提供不断增加的存储容量。因此，在半导体工业中，在集成电路(IC)中制造低成本、高性能和低功率半导体器件的趋势持续存在。这些目标在很大程度上是通过按比例缩小半导体器件的尺寸，从而增加IC的器件密度来实现的。然而，持续的缩放也带来了相当大的器件制造挑战。例如，按比例缩小的尺寸增加了防止FET(例如，finFET或GAA FET)的相邻鳍结构上的外延源极/漏极(S/D)区域在制造期间彼此合并的挑战。此外，在按比例缩小的半导体器件中形成S/D区域和前侧电源轨结构之间的电连接也变得具有挑战性。
本发明提供具有减小的横向尺寸的外延S/D区域和将S/D区域与背侧电源轨电连接的接触结构的示例性半导体器件(例如，GAA FET)。本公开还提供了制造半导体器件的示例性方法。
在一些实施例中，在鳍结构上外延生长S/D区域之前，半导体器件可以具有沿着鳍结构侧壁形成的S/D间隔件。S/D间隔件可以包括介电材料，并且可以控制S/D区域的外延横向生长。在一些实施例中，S/D间隔件可以将S/D区域的每侧的外延横向生长限制到约1nm至约15nm的横向尺寸。为了将外延横向生长限制到这样的横向尺寸，S/D间隔件可以具有约3nm至约15nm的宽度和约1nm至约30nm的厚度。因此，S/D间隔件可以防止相邻鳍结构上的S/D区域在其外延生长期间合并。此外，与在没有S/D间隔件的相邻鳍结构上形成电隔离的S/D区域的其他方法相比，S/D间隔件的使用减少了在相邻鳍结构上形成电隔离的S/D区域的工艺步骤的数量和成本。
在一些实施例中，一个或多个S/D区域的背侧下方的部分鳍结构可以替换为背侧接触结构，并且半导体器件的其它S/D区域和栅极结构下方的其它部分鳍结构可以替换为第一背侧介电层。背侧接触结构可以电连接至背侧电源轨，该背侧电源轨形成在设置在第一背侧介电层上的第二背侧介电层中。在一些实施例中，背侧电源轨的形成以及一个或多个S/D区域至背侧电源轨的电连接可以减小器件区以及S/D区域和电源轨之间的互连的数量和尺寸，因此与没有背侧电源轨的其他半导体器件相比，减小了器件功耗。此外，背侧电源轨可以形成为具有比形成在S/D区域的前侧上的前侧电源轨更低的电阻，因为背侧电源轨可以形成在比前侧电源轨更大的区中。
此外，与前侧接触结构相比，背侧接触结构可以形成为具有更小的宽度(例如，比S/D区域的宽度小约5nm至约10nm)，前侧接触结构需要比背侧接触结构更深的S/D区域蚀刻。因此，通过背侧接触结构将S/D区域电连接至背侧电源轨可以减少背侧接触结构形成期间S/D区域的损失，从而与其中通过前侧接触结构将S/D区域电连接至前侧电源轨的器件相比，提高了器件性能。
图1A示出了根据一些实施例的FET 100(也称为“GAA FET 100”)的等轴视图。图1B示出了根据一些实施例的沿着图1A和图1F的线A-A的FET 100的截面图。图1C示出了根据一些实施例的沿着图1A和图1F的线B-B的FET 100的截面图。图1D和图1E示出了根据一些实施例的沿着图1A和1F的线A-A的FET 100的不同截面图。图1F示出了根据一些实施例的FET100的俯视图。图1B、图1C、图1D和图1E示出了具有附加结构的FET 100的截面图，为了简单起见，这些附加结构没有在图1A中示出。为了简单起见，图1F没有示出图1A和图1B-图1D的一些元件。除非另有说明，否则对具有相同注释的元件的讨论适用于彼此。在一些实施例中，FET 100可以代表n型FET 100(NFET 100)或p型FET 100(PFET 100)，并且对FET 100的讨论适用于NFET 100和PFET 100，除非另有说明。
参见图1A、图1B、图1C和图1F，FET 100可包括(i)S/D区域102A1-102A3和102B1-102B3，(ii)S/D间隔件104，(iii)与S/D区域102A1-102A3和102B1-102B3相邻设置的纳米结构沟道区域106的堆叠件，(iv)围绕纳米结构沟道区域106设置的栅极结构108，(v)外部栅极间隔件110，(vi)内部栅极间隔件112，(vii)前侧(FS)蚀刻停止层(ESL)114F，(viii)背侧(BS)ESL 114B，(ix)FS层间介电(ILD)层116F，(x)BS ILD层116B，(xi)浅沟槽隔离(STI)区域118，(xii)BS阻挡层120，(xiii)FS接触结构122F，(xiv)BS接触结构122B，(xv)BS介电层130，以及(xvi)BS电源轨132。在下面的描述中，S/D区域102A1-102A3和102B1-102B3统称为“S/D区域102”,并且对S/D区域102的讨论适用于S/D区域102A1-102A3和102B1-102B3中的每个，除非另有说明。在一些实施例中，S/D区域102可以指源极区域或漏极区域。FET 100的FS元件设置在S/D区域102的FS表面102f上，并且FET 100的BS元件设置在S/D区域102的BS表面102b上。
在一些实施例中，对于NFET 100，每个S/D区域102均可以包括外延生长的半导体材料，诸如掺杂有n型掺杂剂(诸如磷和其他合适的n型掺杂剂)的Si和碳化硅(SiC)。在一些实施例中，对于PFET 100，每个S/D区域102均可以包括外延生长的半导体材料，诸如掺杂有p型掺杂剂(诸如硼和其他合适的p型掺杂剂)的Si和SiGe。
在一些实施例中，S/D区域102沿着Y轴的外延横向生长可以由S/D间隔件104控制。因此，在S/D区域102的外延生长期间，S/D间隔件104可以防止相邻的S/D区域102，诸如S/D区域102A1和102B1、102A2和102B2以及102A3和102B3彼此合并。在一些实施例中，S/D间隔件104可以将每个S/D区域102的外延横向生长限制到从S/D区域102的底部侧壁102s向外延伸横向距离D1和D2，如图1C所示。在一些实施例中，S/D间隔件104可以限制每个S/D区域102的外延横向生长，从而使得横向距离D1和D2小于S/D间隔件104的宽度W1。在一些实施例中，横向距离D1和D2可以是约1nm至约15nm，以防止形成在彼此隔开约10nm至约40nm的相邻鳍结构336A和336B上的相邻S/D区域102合并。下面参考图3A和图3B描述鳍结构336A和336B，并且在图1A-图1C中没有示出，因为它们在S/D区域102的BS表面102b上的后续处理期间被去除。
S/D区域102的外延横向生长控制可取决于S/D间隔件104的尺寸。例如，为了将每个S/D区域102的外延横向生长限制到横向距离D1和D2，S/D间隔件104可以具有约2nm至约15nm的宽度W1和约1nm至约30nm的厚度T1。在一些实施例中，S/D间隔件104可以包括介电材料，诸如氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiCO)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)以及其他合适的介电材料。在一些实施例中，除了S/D区域102的外延横向生长之外，S/D间隔件104可以在S/D区域102的形成期间减少或最小化STI区域118的蚀刻，如下面参考图5A和图5B所述。
在一些实施例中，FS接触结构122F可以直接设置在一个或多个S/D区域102(例如，S/D区域102A2、102A3和102B2)的FS表面102f上，以将S/D区域102电连接至FET 100的其他元件和/或集成电路中的其他有源和/或无源器件(未示出)。在一些实施例中，每个FS接触结构122F可以包括(i)直接设置在FS表面102f上的硅化物层124F，以及(ii)直接设置在硅化物层124F上的接触插塞126F。在一些实施例中，硅化物层124F可以在S/D区域102的侧壁上延伸，以增加与S/D区域的接触区，从而增加S/D区域102和FS接触结构122F之间的导电性。在一些实施例中，接触插塞126F沿着Y轴的宽度W2可以大于S/D区域102沿着Y轴的宽度W3，以防止FS接触结构122F和S/D区域102之间的未对准。由于较大的宽度W2，接触插塞126F可以部分地直接设置在围绕S/D区域102A2和102B2的ESL 114F和ILD层116F上，如图1C所示。接触插塞126F沿着X轴的宽度W4可以小于S/D区域102沿着X轴的宽度W5，并且可能受到栅极结构108之间的间隔的限制，如图1B所示。
在一些实施例中，硅化物层124F可以包括硅化钛(TixSiy)、硅化钽(TaxSiy)、硅化钼(MoxSiy)、硅化锆(ZrxSiy)、硅化铪(HfxSiy)、硅化钪(ScxSiy)、硅化钇(YxSiy)、硅化铽(TbxSiy)、硅化镥(LuxSiy)、硅化铒(ErxSiy)、硅化镱(YbxSiy)、硅化铕(EuxSiy)、硅化钍(ThxSiy)、其它适用于GAA NFET的金属硅化物材料或其组合。在一些实施例中，硅化物层124F可以包括硅化镍(NixSiy)、硅化钴(CoxSiy)、硅化锰(MnxSiy)、硅化钨(WxSiy)、硅化铁(FexSiy)、硅化铑(RhxSiy)、硅化钯(PdxSiy)、硅化钌(RuxSiy)、硅化铂(PtxSiy)、硅化铱(IrxSiy)、硅化锇(OsxSiy)、其他适用于GAA PFET 100的金属硅化物材料或其组合。在一些实施例中，接触插塞126F可以包括导电材料，诸如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、铜(Cu)、锆(Zr)、锡(Sn)、银(Ag)、金(Au)、锌(Zn)、镉(Cd)及其组合。
FS ILD层116F和FS ESL 114F可以在FS接触结构122F之间以及FS接触结构122F和栅极结构108之间提供电隔离。在一些实施例中，FS ILD层116F和FS ESL 114F可以包括介电材料，诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiCO)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)和其他合适的介电材料。在一些实施例中，FS ILD层116F可以包括氧化物材料，并且FS ESL 114F可以包括不同于FS ILD层116F的氮化物材料。在一些实施例中，在S/D间隔件104下方延伸的FS ESL 114F的部分可以具有半圆形或开口圆形轮廓，如图1A和图1C所示。
在一些实施例中，BS接触结构122B可以设置在S/D区域102A2中(如图1B、图1C和图1E所示)，或直接设置在S/D区域102A2的BS表面102b上(如图1D所示)。BS接触结构122B可以将S/D区域102A2电连接至设置在BS介电层130中的BS电源轨132。BS电源轨132可以包括钌(Ru)、铜(Cu)或其他合适金属的金属线(未示出)，以用于通过BS接触结构122B向S/D区域102A2提供电源。除了S/D区域102A2之外或者代替S/D区域102A2，任何其他S/D区域102A1、102A3、102B1、102B2和102B3可以通过类似于BS接触结构122B的BS接触结构电连接至BS电源轨132。BS电源轨132在S/D区域102的BS表面上的放置可以减小器件区以及S/D区域102A2和BS电源轨132之间的互连(例如，BS接触结构122B)的数量和尺寸，从而与没有BS电源轨的其他FET相比减小了功耗。
在一些实施例中，BS接触结构122B可以形成为具有比在没有BS电源轨的FET中将S/D区域电连接至FS电源轨的FS接触结构更小的尺寸。在一些实施例中，BS接触结构122B可以具有约5nm至约40nm的高度H1和比S/D区域102A2的宽度W5小约5nm至约10nm的宽度W6。BS接触结构122B的这种尺寸可以在BS接触结构122B和S/D区域102A2之间实现足够的导电性，而不会损害FET 100的尺寸和制造成本。除了更小的尺寸之外，与没有BS电源轨的FET中的FS接触结构相比，BS接触结构122B还可以用更少量的S/D区域102A2的蚀刻来形成。例如，如图1B和图1C所示，延伸至S/D区域102A2中的BS接触结构122B的形成可以包括将S/D区域102A2蚀刻到约3nm至约20nm的浅深度D3。在另一实例中，BS接触结构122B可以直接形成在S/D区域102A2的BS表面102b上(如图1D所示)，而不需要对S/D区域102A2进行任何实质性的蚀刻。对S/D区域102A2的蚀刻最少或没有蚀刻的BS接触结构122B的形成可以减少或最小化对S/D区域102A2的蚀刻损坏，从而提高器件性能。
在一些实施例中，BS接触结构122B可以设置在S/D区域102A2的S/D间隔件104之间，并且BS接触结构122B的宽度W7可以由S/D区域102A2的S/D间隔件104之间的距离限制，如图1C所示。在一些实施例中，BS接触结构122B可以包括(i)硅化物层124B，设置在S/D区域102A2中(如图1B、图1C和图1E所示)或者直接设置在S/D区域102A2的BS表面102b上(如图1D所示)，(ii)接触插塞126B，直接设置在硅化物层124B上，以及(iii)扩散阻挡层128B，直接设置在接触插塞126B的侧壁上并围绕接触插塞126B。除非另有说明，否则硅化物层124F的讨论适用于硅化物层124B。在一些实施例中，硅化物层124F和124B可以具有相同的材料或彼此不同的材料。在一些实施例中，接触插塞126B可以包括导电材料，诸如W、Ru、Co、Cu、Ti、Ta、Mo、Ni、氮化钛(TiN)、氮化钽(TaN)和其他合适的导电材料。
扩散阻挡层128B可以通过防止氧原子从相邻结构(例如，BS ILD层116B和BS阻挡层120)扩散至接触插塞126B来防止接触插塞126B的氧化。在一些实施例中，扩散阻挡层128B可以包括介电材料，诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、氧化铝(Al2O3)、氮氧化铝(AlON)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钛(TiO2)、氧化锆铝(ZrAlO)、氧化锌(ZnO2)和其他合适的介电材料。在一些实施例中，扩散阻挡层128B可以具有约1.5nm至约4nm的厚度。在这个厚度范围内，扩散阻挡层128B可以充分地防止接触插塞126B的氧化，而不损害FET 100的尺寸和制造成本。
在一些实施例中，BS阻挡层120可以直接设置在栅极结构108的BS表面上和不具有BS接触结构122B的S/D区域102的BS表面102b上，S/D区域102诸如S/D区域102A1、102B1和102B2。BS ILD层116B可以直接设置在BS阻挡层120上，并且BS ESL 114B可以直接设置在BSILD层116B上。BS阻挡层120、BS ILD层116B和BS ESL 114B可以包括介电层，并且可以在BS元件(诸如BS接触结构122B和BS电源轨132)的形成期间保护栅极结构108和S/D区域102。此外，BS阻挡层120和BS ILD层116B可以在BS接触结构122B和其他BS接触结构(未示出)之间提供电隔离。在一些实施例中，BS阻挡层120可以包括氧化物层。除非另有说明，否则对FSILD层116F和FS ESL 114F的材料的讨论适用于BS ILD层116B和BS ESL 114B。在一些实施例中，可以不包括BS阻挡层120，并且BS ILD层116B可以直接设置在栅极结构108的BS表面上(如图1E所示)，并且设置在不具有BS接触结构122B的S/D区域102(未示出)的BS表面102b上。
参考图1A-图1E，在一些实施例中，纳米结构沟道区域106可以包括半导体材料，诸如Si、砷化硅(SiAs)、磷化硅(SiP)、SiC、SiCP、SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)、III-V族半导体化合物或其他合适的半导体材料。虽然示出了纳米结构沟道区域106的矩形截面，但是纳米结构沟道区域106可以具有其他几何形状的截面(例如，圆形、椭圆形、三角形或多边形)。在一些实施例中，纳米结构沟道区域106可以具有纳米片、纳米线、纳米棒、纳米管或其他合适的纳米结构形状的形式。如本文所用，术语“纳米结构”将结构、层和/或区域定义为具有小于约100nm的水平尺寸(例如，沿着X轴和/或Y轴)和/或垂直尺寸(例如，沿着Z轴)，例如，约90nm、约50nm、约10nm或小于约100nm的其它值。
参考图1A-图1F，在一些实施例中，栅极结构108可以是多层结构，并且可以至少部分围绕纳米结构沟道区域106中的每个，对于该纳米结构沟道区域106，栅极结构108可以称为“GAA结构”。FET 100可以称为“GAA FET 100”。在一些实施例中，FET 100可以是finFET，并且具有鳍区域(未示出)而不是纳米结构沟道区域106。
在一些实施例中，每个栅极结构108可以包括(i)设置在纳米结构沟道区域106上的界面氧化物(IL)层108A，(ii)设置在IL层108A上的高k栅极介电层108B，和(iii)设置在高k栅极介电层108B上的导电层108C。在一些实施例中，IL层108A可以包括氧化硅(SiO2)、硅锗氧化物(SiGeOx)或锗氧化物(GeOx)。在一些实施例中，高k栅极介电层108B可以包括高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氧化锆铝(ZrAlO)、硅酸锆(ZrSiO4)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锌(ZnO)、氧化铪锌(HfZnO)和氧化钇(Y2O3)。在一些实施例中，IL层108A可以具有约0.1nm至约2nm的厚度，并且高k栅极介电层108B可以具有约0.5nm至约5nm的厚度。在这些厚度范围内，栅极结构108可以充分发挥作用，而不会损害FET 100的尺寸和制造成本。
在一些实施例中，导电层108C可以是多层结构。为了简单起见，没有示出导电层108C的不同层。每个导电层108C可以包括设置在高k栅极介电层108B上的功函金属(WFM)层和设置在WFM层上的栅极金属填充层。在一些实施例中，WFM层可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta、Al掺杂的TaN或用于GAA NFET 100的其他合适的Al基材料。在一些实施例中，对于GAA PFET 100，WFM层可以包括基本不含Al(例如，没有Al)的Ti基或Ta基氮化物或合金，诸如氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)、钽金(Ta-Au)合金和钽铜(Ta-Cu)合金。栅极金属填充层可以包括合适的导电材料，诸如钨(W)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金及其组合。
在一些实施例中，栅极结构108可以通过外部栅极间隔件110与相邻的FS接触结构122F电隔离，并且栅极结构108围绕纳米结构化沟道区域106的部分可以通过内部栅极间隔件112与相邻的S/D区域102电隔离。外部栅极间隔件110和内部栅极间隔件112可以包括彼此相似或不同的材料。在一些实施例中，外部栅极间隔件110和内部栅极间隔件112可以包括绝缘材料，诸如SiO2、SiN、SiON、SiCO、SiCN、SiCON和其他合适的绝缘材料。在一些实施例中，每个外部栅极间隔件110可以具有约1nm至约10nm的厚度。在该厚度范围内，可以通过栅极结构108和相邻FS接触结构122F之间的外部栅极间隔件110提供足够的电隔离，而不损害FET 100的尺寸和制造成本。在一些实施例中，相邻的S/D间隔件104和外部栅极间隔件110是同一间隔件材料层的部分，并且可以彼此直接接触，如下面参考图3A-图3B、图4A-图4B和图5A-图5B所述。
图2为根据一些实施例的用于制造FET 100的示例性方法200的流程图，其中，截面图如图1B和图1C所示。为了说明的目的，将参考用于制造如图3A-图18A和图3B-图18B所示的堆叠FET 100的示例性制造工艺来描述图2所示的操作。图3A-图18A是根据一些实施例的FET 100在其制造的各个阶段处沿着图1A和图1F的线A-A的截面图。图3B-图18B是根据一些实施例的FET 100在其制造的各个阶段处沿着图1A和图1F的线B-B的截面图。取决于具体的应用，操作可以以不同的顺序执行或者不执行。应当注意，方法200可能不会制造完整的FET100。因此，应当理解，可以在方法200之前、期间和之后提供额外的工艺，并且一些其他工艺在本文中可能仅被简要描述。上面描述了图3A-图18A和图3B-图18B中与图1A-图1F中的元件具有相同注释的元件。
在操作205中，在衬底上的鳍结构上形成超晶格结构，并且在超晶格结构上形成多晶硅结构。例如，如图3A和图3B所示，在衬底334上形成鳍结构336A和336B，在鳍结构336A和336B上形成超晶格结构307，并且在超晶格结构307上形成多晶硅结构308。衬底334可以包括半导体材料，诸如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构及其组合。在一些实施例中，鳍结构336A和336B可以包括类似于衬底334的材料，并且沿着X轴延伸。超晶格结构307可以包括以交替配置布置的纳米结构层106和306。在一些实施例中，纳米结构层106和306包括彼此不同的材料。在一些实施例中，纳米结构层106可以包括Si，并且纳米结构层306可以包括SiGe。纳米结构层306也被称为牺牲层306。在随后的处理期间，多晶硅结构308和牺牲层306可以在栅极替换工艺中被栅极结构108替换。
参考图2，在操作210中，形成S/D间隔件、外部栅极间隔件并且在鳍结构上形成S/D开口。例如，如参照图3A-图5A和图3B-图5B所述，在多晶硅结构308的侧壁上形成栅极外间隔件110，在鳍结构336A和336B的侧壁上形成S/D间隔件104，并且在鳍结构336A和336B上形成S/D开口502。
在一些实施例中，可以在选择性干蚀刻间隔件材料层304的不同阶段，由相同的间隔件材料层304形成外部栅极间隔件110和S/D间隔件104。间隔件材料层304可以包括SiO2、SiN、SiON、SiCO、SiCN、SiCON和其他合适的绝缘材料。如图3A和图3B所示，外部栅极间隔件110和S/D间隔件104的形成可以从直接在多晶硅结构308、超晶格结构307、STI区域118之上的鳍结构336A和336B以及STI区域118上沉积基本共形的间隔件材料层304开始。间隔件材料层304的沉积之后可以是第一蚀刻工艺，以从多晶硅结构308、超晶格结构307和STI区域118的顶面蚀刻间隔件材料层304的部分，以形成图4A和图4B的结构。因此，在第一蚀刻工艺之后，可以形成如图4A所示的外部栅极间隔件110，并且可以形成如图4B所示的超晶格结构307和鳍结构336A和336B的侧壁表面上的间隔件部分304*。外部栅极间隔件110在图4B中的FET 100的截面图不可见。
在一些实施例中，第一蚀刻工艺可以是各向异性干蚀刻工艺，并且沿着Z轴的蚀刻速率高于沿着X轴或Y轴的蚀刻速率。因此，可以去除多晶硅结构308、超晶格结构307和STI区域118的顶面上的间隔件材料层304，同时可以保留超晶格结构307和鳍结构336A和336B的侧壁表面上的间隔件部分304*。在第一蚀刻工艺中使用的蚀刻气体对于间隔件材料层304可以具有比对于多晶硅结构308和超晶格结构307更高的选择性。
第一蚀刻工艺之后可以是第二蚀刻工艺，以选择性蚀刻间隔件部分304*的部分以形成S/D间隔件104，并选择性蚀刻超晶格结构307的部分以形成S/D开口502，如图5A和图5B所示。S/D间隔件104在图5A中的FET 100的截面图中不可见。在一些实施例中，在第二蚀刻工艺期间，可以用在第一蚀刻工艺之后形成的掩模层(未示出)来保护多晶硅结构308的顶面和外部栅极间隔件110的顶面。
在一些实施例中，第二蚀刻工艺可以包括基于等离子体的干蚀刻工艺，其使用蚀刻气体，诸如四氟化碳(CF4)、二氧化硫(SO2)、六氟乙烷(C2F6)、氯气(Cl2)、三氟化氮(NF3)、六氟化硫(SF6)和溴化氢(HBr)，以及混合气体，诸如氢气(H2)、氧气(O2)、氮气(N2)和氩气(Ar)。第二蚀刻工艺可以在约5mTorr至约50mTorr的压力下在约25℃至约200℃的温度范围下执行。蚀刻气体的流速可以在从约5标准立方厘米每分钟(sccm)至约100sccm的范围内。等离子体功率可以在从约50W至约200W的范围内，其中，偏压在从约30V至约200V的范围内。
在一些实施例中，S/D间隔件104的宽度W1和厚度T1可通过调整第二蚀刻工艺条件来调节，诸如用于超晶格结构307和间隔件部分304*的蚀刻气体的蚀刻选择性、蚀刻气体的流速和等离子体的偏压。在一些实施例中，在第二蚀刻工艺中使用的蚀刻气体对于超晶格结构307可以具有比对于间隔件部分304*更高的选择性，从而以比间隔件部分304*更高的蚀刻速率去除超晶格结构307。因此，在第二蚀刻工艺结束时，超晶格结构307的未由多晶硅结构308覆盖的部分可以被完全去除，而S/D间隔件104可以保留以控制随后形成的S/D区域102的外延横向生长。
在一些实施例中，第二蚀刻工艺中使用的蚀刻气体对于浅沟槽隔离区域118可以具有比对于间隔件部分304*更高的选择性。因此，STI区域118的部分可以被蚀刻以在STI区域118中形成凹槽518。在一些实施例中，S/D间隔件104的宽度W1可以是约2nm至约15nm，以防止凹槽518延伸至鳍结构336A和336B，并将鳍结构336A和336B的侧壁暴露于第二蚀刻工艺的蚀刻气体。
参考图2，在操作215中，在超晶格结构上形成内部栅极间隔件。例如，如图6A所示，可以在超晶格结构307的牺牲层306的侧壁表面上形成内部栅极间隔件112。内部栅极间隔件112在图6B中的FET 100的截面图中不可见。
参考图2，在操作220中，在S/D开口中形成S/D区域。例如，如图7A和图7B所示，在S/D开口502中形成S/D区域102A1、102A2、102A3和102B2。S/D区域102B1和102B3在图7A和图7B中的FET 100的截面图中不可见。S/D区域102的形成可以包括在纳米结构层106的面向S/D开口502的暴露表面上以及在S/D开口502中的鳍结构336A和336B的暴露表面上外延生长S/D区域102的半导体材料，如图6A和图6B所示。S/D间隔件104可以将S/D区域102的外延横向生长限制到从S/D区域102的底部侧壁102s向外延伸横向距离D1和D2，如图7B所示。在一些实施例中，横向距离D1和D2可以为约1nm至约15nm，以防止相邻的S/D区域102A2和102B2在形成于彼此间隔开约10nm至约40nm的距离D4的相邻鳍结构336A和336B上时合并。
在一些实施例中，S/D区域102的形成之后可以是在图7A和图7B的结构上沉积FSESL 114F，以形成图8A和图8B的结构。如图8A和图8B所示，在FS ESL 114F的沉积之后，可以在FS ESL 114F上沉积FS ILD层116F。
参考图2，在操作225中，用栅极结构替换多晶硅结构和牺牲层。例如，如图9A所示，用栅极结构108替换多晶硅结构308和牺牲层306。栅极结构108在图9B中的FET 100的截面图中不可见。栅极结构108的形成可以包括以下顺序操作:(i)从图8A-图8B的结构去除多晶硅结构308和牺牲层306以形成栅极开口(未示出)，(ii)在栅极开口内形成IL氧化物层108A，如图9A所示，(iii)在IL氧化物层108A上形成HK介电层108B，如图9A所示，以及(iv)在HK介电层108B上形成导电层108C，如图9A所示。
参考图2，在操作230中，在源极/漏极区域上形成FS接触结构。例如，如图10A和图10B所示，在S/D区域102A2、102A3和102B2的FS表面102f上形成FS接触结构122F。FS接触结构122F的形成可以包括以下顺序操作：(i)通过从S/D区域102A2、102A3和102B2的FS表面蚀刻FS ILD层116F和FS ESL 114F来形成接触开口，(ii)在接触开口中的S/D区域102A2、102A3和102B2的暴露表面上形成硅化物层124F(如图10A和图10B所示)，(iii)在硅化物层124F上沉积导电层(未示出)以填充接触开口，以及执行化学机械抛光(CMP)工艺以基本上平坦化导电层和FS ILD层116F的顶面，以形成图10A和图10B的结构。
参考图2，在操作235中，去除衬底。例如，如图11A和图11B所示，去除衬底334。衬底334的去除可以包括将FET 100接合至FS接触结构122F侧上的载体衬底(未示出)，并且对衬底334的背侧表面执行CMP工艺，直至暴露鳍结构336A和336B的BS表面336b，如图11A和图11B所示。
参考图2，在操作240中，在S/D区域的一个上形成BS接触结构。例如，如参考图12A-图14A和图12B-图14B所述，在S/D区域102A2上形成BS接触结构122B。BS接触结构122B的形成可以包括以下顺序操作：(i)在S/D区域102A2的BS表面102b上形成接触开口1222，(ii)在接触开口1222中暴露的BS表面102b上形成硅化物层124B，如图13A和图13B所示，(iii)沉积具有扩散阻挡层128B的材料的层1328，如图13A和图13B所示，(iv)沉积具有接触插塞126B的材料的层1326，如图13A和图13B所示，以及(v)对层1326和1328执行CMP工艺以形成图14A和图14B的结构。
在一些实施例中，可以通过使用光刻图案化工艺和蚀刻工艺去除S/D区域102A2下方的鳍结构336A的部分来形成接触开口1222。在一些实施例中，蚀刻工艺可以包括使用包括氯(Cl2)、溴化氢(HBr)和氧(O2)的蚀刻剂的干蚀刻工艺。蚀刻剂的流速可以在从约5sccm至约200sccm的范围内。干蚀刻工艺可以在从约1mTorr至约100mTorr的压力下执行，其中，等离子体功率在从约50W至约250W的范围内。在一些实施例中，接触开口1222可以延伸至S/D区域102A2中约3nm至约20nm的距离D3，如图12A所示。
参考图2，在操作245中，用介电层替换鳍结构。例如，如参考图15A-图17A和图15B-图17B所述，用BS阻挡层120和BS ILD层116B替换鳍结构336A和336B。用BS阻挡层120和BSILD层116B替换鳍结构336A和336B可以包括以下顺序操作:(i)蚀刻鳍结构336A和336B以形成开口1536，如图15A和图15B所示，(ii)沉积具有BS阻挡层120材料的层1620，如图16A和图16B所示，(iii)沉积具有BS ILD层116B材料的层1616，如图16A和图16B所示，以及(iv)对层1620和1616执行CMP工艺以形成图17A和图17B的结构。
参考图2，在操作250中，在BS接触结构上形成BS电源轨。例如，如图18A和图18B所示，在BS接触结构122B上形成BS电源轨132。在一些实施例中，BS电源轨132可以形成在介电层130中。
本发明提供了具有减小的横向尺寸的外延S/D区域(例如，S/D区域102)以及将S/D区域与BS电源轨(例如，BS电源轨132)电连接的接触结构(例如，BS接触结构122F)的示例性FET(例如，GAA FET 100)。本公开还提供了半导体器件的示例性方法。在一些实施例中，在鳍结构上外延生长S/D区域之前，FET可以具有沿着鳍结构(例如，鳍结构336A和336B)的侧壁形成的S/D间隔件(例如，S/D间隔件104)。S/D间隔件可以包括介电材料，并且可以控制S/D区域的外延横向生长。在一些实施例中，S/D间隔件可以将S/D区域的每侧的外延横向生长限制到约1nm至约15nm的横向尺寸(例如，横向距离D1和D2)。为了将外延横向生长限制到这样的横向尺寸，S/D间隔件可以具有约3nm至约15nm的宽度(例如，宽度W1)和约1nm至约30nm的厚度(例如，厚度T1)。因此，S/D间隔件可以防止相邻鳍结构上的S/D区域在其外延生长工艺期间合并。此外，与在没有S/D间隔件的相邻鳍结构上形成电隔离的S/D的其他方法相比，使用S/D间隔件减少了在相邻鳍结构上形成电隔离的S/D区域的工艺步骤的数量和成本。
在一些实施例中，一个或多个S/D区域的BS下方的部分鳍结构可以替换为背侧接触结构(例如，BS接触结构122F)，并且半导体器件的其它S/D区域和栅极结构下方的其它部分鳍结构可以替换为第一BS介电层(例如，BS ILD层116B)。BS接触结构可以电连接至在设置在第一BS介电层上的第二BS介电层(例如，介电层130)中形成的BS电源轨(例如，BS电源轨132)。在一些实施例中，BS电源轨的形成以及一个或多个S/D区域至BS电源轨的电连接可以减少器件区以及S/D区域和电源轨之间的互连的数量和尺寸，因此与没有BS电源轨的其他半导体器件相比，减少了器件功耗。此外，BS电源轨可以形成为具有比形成在S/D区域的FS上的FS电源轨更低的电阻，因为BS电源轨可以形成在比FS电源轨更大的区中。
此外，BS接触结构可以形成为具有比FS接触结构更小的宽度(例如，比S/D区域的宽度小约5nm至约10nm)，FS接触结构需要比BS接触结构更深的S/D区域蚀刻。因此，通过BS接触结构将S/D区域电连接至BS电源轨可以减少BS接触结构形成期间S/D区域的损失，从而与其中通过FS接触结构将S/D区域电连接至FS电源轨的器件相比，提高了器件性能。
在一些实施例中，半导体器件包括第一和第二S/D区域，与第一S/D区域相邻设置的纳米结构半导体层的堆叠件，围绕每个纳米结构半导体层的栅极结构，设置在第一S/D区域的相对侧壁上的第一对间隔件，设置在第二S/D区域的相对侧壁上的第二对间隔件(104)，设置在栅极结构的相对侧壁上的第三对间隔件，设置在第一S/D区域的第一表面上的第一接触结构，以及设置在第一S/D区域的第二表面上的第二接触结构。第一和第二表面彼此相对。第一对间隔件设置在第二接触结构的相对侧壁上。
在一些实施例中，半导体器件包括第一和第二纳米结构沟道区域，分别围绕第一和第二纳米结构沟道区域的第一和第二栅极结构，设置在第一和第二纳米结构沟道区域之间的外延区域，设置在外延区域的相对侧壁上的间隔件对，以及设置在外延区域上和间隔件对之间的接触结构。
在一些实施例中，方法包括在衬底上形成鳍结构，在鳍结构的第一鳍区域上形成具有第一和第二纳米结构层的超晶格结构，在鳍结构的相对侧壁上形成第一和第二间隔件，在鳍结构的第二鳍区域上以及第一和第二间隔件之间形成外延区域，用导电层替换鳍结构的第一部分，以及用介电层替换鳍结构的第二部分。
本申请的一些实施例提供了一种半导体器件，包括：第一源极/漏极(S/D)区域和第二源极/漏极区域；纳米结构半导体层的堆叠件，与所述第一源极/漏极区域相邻设置；栅极结构，至少部分地围绕每个所述纳米结构半导体层；第一对间隔件，设置在所述第一源极/漏极区域的相对侧壁上；第二对间隔件，设置在所述第二源极/漏极区域的相对侧壁上；第三对间隔件，设置在所述栅极结构的相对侧壁上；第一接触结构，设置在所述第一源极/漏极区域的第一表面上；以及第二接触结构，设置在所述第一源极/漏极区域的第二表面上，其中，所述第一表面和所述第二表面彼此相对，并且其中，所述第一对间隔件设置在所述第二接触结构的相对侧壁上。
在一些实施例中，半导体器件还包括：设置在所述第二源极/漏极区域上的介电层，其中，所述第二对间隔件设置在所述介电层的相对侧壁上。在一些实施例中，所述第一对间隔件和所述第二对间隔件与所述第三对间隔件物理接触，以及其中，所述第一对间隔件和所述第二对间隔件通过介电层彼此分隔开。在一些实施例中，半导体器件还包括：设置在所述第一源极/漏极区域的相对侧壁上和所述第一对间隔件的侧壁上的介电层。在一些实施例中，半导体器件还包括：设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的介电层，其中，所述第一对间隔件和所述第二对间隔件设置在所述介电层上。在一些实施例中，所述第二接触结构包括接触插塞和设置在所述接触插塞上的阻挡层，以及其中，所述阻挡层与所述第一对间隔件接触。在一些实施例中，半导体器件还包括：浅沟槽隔离(STI)区域，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间；层间介电(ILD)层，设置在所述浅沟槽隔离区域上，其中，所述层间介电层延伸至所述第一对间隔件和所述第二对间隔件的底面之下；以及半圆形介电层，设置在所述浅沟槽隔离区域之间。在一些实施例中，半导体器件还包括：设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的浅沟槽隔离(STI)区域，其中，所述第二接触结构设置在所述浅沟槽隔离区域中。在一些实施例中，半导体器件还包括:第一介电层，设置在所述第二对间隔件下方；第二介电层，设置在所述第二源极/漏极区域下方；以及氮化物层，设置在所述第一介电层和所述第二介电层之间。在一些实施例中，所述第一源极/漏极区域的外延部分在所述第一对间隔件的一个间隔件上方横向延伸，以及其中，所述外延部分的宽度小于所述第一对间隔件的一个间隔件的宽度。
本申请的另一些实施例提供了一种半导体器件，包括：第一纳米结构沟道区域和第二纳米结构沟道区域；第一栅极结构和第二栅极结构，分别至少部分地围绕所述第一纳米结构沟道区域和所述第二纳米结构沟道区域；外延区域，设置在所述第一纳米结构沟道区域和所述第二纳米结构沟道区域之间；第一间隔件和第二间隔件，设置在所述外延区域的相对侧壁上；以及接触结构，设置在所述外延区域上以及所述第一间隔件和所述第二间隔件之间。
在一些实施例中，半导体器件还包括：设置在所述外延区域的侧壁上以及所述第一间隔件和所述第二间隔件的侧壁上的介电层。在一些实施例中，半导体器件还包括：设置在所述第一间隔件和所述第二间隔件下方以及所述接触结构的相对侧壁上的浅沟槽隔离(STI)区域。在一些实施例中，所述外延区域的部分在所述第一间隔件上方横向延伸，以及其中，所述外延区域的所述部分的宽度小于所述第一间隔件的宽度。在一些实施例中，半导体器件还包括：第一介电层，设置在所述接触结构的第一侧壁上；第二介电层，设置在所述接触结构的第二侧壁上；以及氮化物层，设置在所述第一介电层和所述第二介电层之间。在一些实施例中，半导体器件还包括：设置在所述接触结构的侧壁上和所述第一栅极结构的底面上的氮化物层。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在衬底上形成鳍结构；在所述鳍结构的第一鳍区域上形成包括第一纳米结构层和第二纳米结构层的超晶格结构；在所述鳍结构的相对侧壁上形成第一间隔件和第二间隔件；在所述鳍结构的第二鳍区域上以及所述第一间隔件和所述第二间隔件之间形成外延区域；用栅极结构替换所述第二纳米结构层；用所述导电层替换所述鳍结构的第一部分；以及用所述介电层替换所述鳍结构的第二部分。
在一些实施例中，用所述导电层替换所述鳍结构的第一部分包括蚀刻所述外延区域下方的所述鳍结构的第一部分。在一些实施例中，用所述导电层替换所述鳍结构的第一部分包括蚀刻所述第一间隔件和所述第二间隔件之间的所述鳍结构的第一部分。在一些实施例中，用所述介电层替换所述鳍结构的第二部分包括蚀刻所述栅极结构下方的所述鳍结构的第二部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一源极/漏极(S/D)区域和第二源极/漏极区域；
纳米结构半导体层的堆叠件，与所述第一源极/漏极区域相邻设置；
栅极结构，至少部分地围绕每个所述纳米结构半导体层；
第一对间隔件，设置在所述第一源极/漏极区域的相对侧壁上；
第二对间隔件，设置在所述第二源极/漏极区域的相对侧壁上；
第三对间隔件，设置在所述栅极结构的相对侧壁上；
第一接触结构，设置在所述第一源极/漏极区域的第一表面上；以及
第二接触结构，设置在所述第一源极/漏极区域的第二表面上，其中，所述第一表面和所述第二表面彼此相对，并且其中，所述第一对间隔件设置在所述第二接触结构的相对侧壁上。
2.根据权利要求1所述的半导体器件，还包括：设置在所述第二源极/漏极区域上的介电层，其中，所述第二对间隔件设置在所述介电层的相对侧壁上。
3.根据权利要求1所述的半导体器件，其中，所述第一对间隔件和所述第二对间隔件与所述第三对间隔件物理接触，以及
其中，所述第一对间隔件和所述第二对间隔件通过介电层彼此分隔开。
4.根据权利要求1所述的半导体器件，还包括：设置在所述第一源极/漏极区域的相对侧壁上和所述第一对间隔件的侧壁上的介电层。
5.根据权利要求1所述的半导体器件，还包括：设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的介电层，其中，所述第一对间隔件和所述第二对间隔件设置在所述介电层上。
6.根据权利要求1所述的半导体器件，其中，所述第二接触结构包括接触插塞和设置在所述接触插塞上的阻挡层，以及
其中，所述阻挡层与所述第一对间隔件接触。
7.根据权利要求1所述的半导体器件，还包括：
浅沟槽隔离(STI)区域，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间；
层间介电(ILD)层，设置在所述浅沟槽隔离区域上，其中，所述层间介电层延伸至所述第一对间隔件和所述第二对间隔件的底面之下；以及
半圆形介电层，设置在所述浅沟槽隔离区域之间。
8.根据权利要求1所述的半导体器件，还包括：设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的浅沟槽隔离(STI)区域，其中，所述第二接触结构设置在所述浅沟槽隔离区域中。
9.一种半导体器件，包括：
第一纳米结构沟道区域和第二纳米结构沟道区域；
第一栅极结构和第二栅极结构，分别至少部分地围绕所述第一纳米结构沟道区域和所述第二纳米结构沟道区域；
外延区域，设置在所述第一纳米结构沟道区域和所述第二纳米结构沟道区域之间；
第一间隔件和第二间隔件，设置在所述外延区域的相对侧壁上；以及
接触结构，设置在所述外延区域上以及所述第一间隔件和所述第二间隔件之间。
10.一种制造半导体器件的方法，包括：
在衬底上形成鳍结构；
在所述鳍结构的第一鳍区域上形成包括第一纳米结构层和第二纳米结构层的超晶格结构；
在所述鳍结构的相对侧壁上形成第一间隔件和第二间隔件；
在所述鳍结构的第二鳍区域上以及所述第一间隔件和所述第二间隔件之间形成外延区域；
用栅极结构替换所述第二纳米结构层；
用所述导电层替换所述鳍结构的第一部分；以及
用所述介电层替换所述鳍结构的第二部分。
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