CN113809078A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包含基板；井，为第一导电型且包含第一导电型的防击穿层；源极特征以及漏极特征，在防击穿层上且为第二导电型；条状特征，在井上且为第一导电型；多个垂直堆叠的通道层，在防击穿层上且将源极特征连接至漏极特征；栅极，环绕每个通道层；源极接点以及漏极接点，电性耦接源极与漏极特征；漏极导孔以及漏极导孔，在漏极接点与漏极接点上；条状接点，电性耦接条状特征；以及条状导孔，在条状接点上。源极导孔与条状导孔被配置以在半导体装置的非主动模式时耦接至不同电压而在半导体装置的主动模式时耦接至实质上相同的电压。

Description

半导体装置
技术领域
本发明涉及半导体工艺与其结构，特别涉及栅极全环装置，例如具有极窄的圆柱状或者片状通道本体的垂直堆叠栅极全环水平纳米线或者纳米片金属氧化物半导体场效晶体管(MOSFET)装置。
背景技术
电子产业面临对于能够同时满足越小且越快的电子装置的需求逐渐增加，而这类的电子装置同时又需要支援大量且越来越复杂和尖端的功能。为了实现这些需求，在半导体产业里的持续性的趋势是制造低成本、高效能、以及低电力的集成电路(ICs)。目前为止这些目标大部分皆由缩小半导体IC的尺寸(例如最小特征尺寸)来实现，而因此改善工艺效率和降低相关的成本。然而，这类的尺寸缩小亦提升了IC工艺的复杂度。因此，实现半导体IC以及装置的持续进展需要的是与半导体工艺和技术的类似的进步。
最近，为了改善栅极控制，多栅极装置已被引入以改善栅极控制。多栅极装置被观察到可增加栅极-通道耦接、减少关闭(OFF)状态电流，及/或减少短通道效应(SCEs)。多栅极装置的其中一种为栅极全环(gate-all-around；GAA)晶体管，指的是垂直堆叠的水平方向多通道晶体管，如纳米线晶体管以及纳米片晶体管。栅极全环装置允许更巨幅地缩小IC科技的尺寸，维持栅极控制以及减少短通道效应，同时与传统IC制成无缝地结合。然而，栅极全环装置中仍有一些挑战。其中一个挑战为如何控制不完全由一栅极所环绕的半导体层中的漏电流，如在最底层的纳米片或者纳米线之下的半导体层。相应地，虽然既存的栅极全环装置以及其制造方法大致上足够使用在所需的用途上，但并不在所有的面向上都能完全满足。
发明内容
在一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；井，位于基板上且为第一导电型，井包含位于井的上层部分且为第一导电型的防击穿层；源极特征以及漏极特征，位于防击穿层上，且为相反于第一导电型的第二导电型；条状外延特征，设置于井上，且为第一导电型；多个通道层，悬置于防击穿层上且将源极特征连接至漏极特征，其中通道层相互垂直堆叠；高介电系数金属栅极，环绕通道层，其中高介电系数金属栅极的第一部分设置于通道层的最底层以及防击穿层之间；源极接点，设置于源极特征上以及电性耦接至源极特征；源极导孔，位于源极接点上；漏极接点，设置于漏极特征上以及电性耦接至漏极特征；漏极导孔，位于漏极接点上；条状接点，设置于条状外延特征上以及电性耦接至条状外延特征；以及条状导孔，位于条状接点上，其中源极导孔以及条状导孔被配置以在半导体装置的非主动模式时耦接至不同的电压，并且在半导体装置的主动模式时耦接至实质上相同的电压。
在另一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；第一导电型的井，位于基板上，井包含在井的上层部分上的防击穿层，且防击穿层为第一导电型，其中防击穿层包含第一掺杂物；源极特征以及漏极特征，位于防击穿层之上，且为相反于第一导电型的第二导电型；多个通道层，悬置于防击穿层之上，且将源极特征连接至漏极特征，其中通道层相互垂直堆叠，其中通道层实质上没有第一掺杂物；高介电系数金属栅极，环绕于通道层，其中高介电系数金属栅极的第一部分设置于通道层的最底层以及防击穿层之间，其中源极特征的底面在高介电系数金属栅极的第一部分以及防击穿层之间的界面之下大约5纳米至大约25纳米；多个内部介电间隔物，分别设置于高介电系数金属栅极以及源极特征以及漏极特征之间；以及多个顶部介电间隔物，分别设置于高介电系数金属栅极的多个侧壁上以及通道层的最顶层之上。
在另一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；p型井，位于基板上，且具有p型防击穿层；n型井，位于基板上，且具有n型防击穿层；n型源极特征以及n型漏极特征，位于p型防击穿层之上；p型源极特征以及p型漏极特征，位于n型防击穿层之上；多个第一通道层，悬置于p型防击穿层之上，且将n型源极特征连接至n型漏极特征，其中第一通道层相互垂直堆叠且没有受掺杂；多个第二通道层，悬置于n型防击穿层之上，且将p型源极特征连接至p型漏极特征，其中第二通道层相互垂直堆叠且没有受掺杂；高介电系数金属栅极，环绕于第一通道层以及第二通道层，其中n型源极特征的底面在高介电系数金属栅极以及p型防击穿层之间的界面层之下大约5纳米至大约25纳米，以及p型源极特征的底面在该高介电系数金属栅极以及n型防击穿层之间的界面层之下大约5纳米至大约25纳米；第一源极接点，设置于n型源极特征上以及电性耦接至n型源极特征；第二源极接点，设置于p型源极特征上以及电性耦接至p型源极特征；以及漏极接点，设置于n型漏极特征以及p型漏极特征上以及电性耦接至n型漏极特征以及p型漏极特征。
附图说明
本公开的各项层面在以下的实施方式搭配附带的图示一同阅读会有最好的理解。需要强调的是，依据产业的标准惯例，许多特征并没有按比例描绘。事实上，为了讨论的清晰度，许多特征的尺寸可为任意的增加或缩减。
图1A根据本公开的一实施例，为一栅极全环装置的一布局的一俯视图的部分。
图1B、图1C、图1E、图1F、以及图1G根据本公开的一些实施例，分别为沿着在图1A中的切线Cut1、切线Cut2、切线Cut4、切线Cut5、以及切线Cut6，在图1A中的一栅极全环装置的图解剖视图的部分。
图1D-1、图1D-2、图1D-3、以及图1D-4根据本公开的一些实施例，为沿着在图1A中的切线Cut3，在图1A中的一栅极全环装置的图解剖视图的部分。
图2A根据本公开的一实施例，为一栅极全环装置的一布局的一俯视图的部分。
图2B根据本公开的一些实施例，为沿着在图2A中的切线Cut7，在图1A中的一栅极全环装置的图解剖视图的部分。
图3根据本公开的一些实施例，为制造一栅极全环装置的一方法的一流程图。
图4、图5、图6、图7B、图7C、图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、以及图12C根据本公开的许多样态，为在许多制造阶段(如在与图3的方法有关的阶段)的一栅极全环装置的片段图解剖面图的部分。
图7A、图8A、图9A、图10A、图11A、以及图12A根据本公开的许多样态，为在许多制造阶段(如在与图3的方法有关的阶段)的一栅极全环装置的片段图解俯视图的部分。
200：栅极全环装置
201：半导体层堆叠
202：基板
204N：N井
204P：P井
206N、206P：防击穿层
210：半导体层
211：鳍片
210、215：通道层/半导体层
215a：半导体层
215b：通道层
230：隔离特征
240：栅极堆叠
240’：牺牲栅极堆叠
245：牺牲栅极电极
246：牺牲栅极介电层
247：栅极间隔物/外部间隔物/顶部间隔物
250：源极/漏极沟槽
255：栅极间隔物/内部间隔物
260N、260P：源极/漏极特征
261：硅化物特征
262：淡掺杂源极/漏极区域
270：层间介电层
275：栅极沟槽
282：接面于栅极介电层
284、284N、284P：功函数金属层
350：低电阻金属填充层
404：栅极端介电特征
406：源极/漏极接点
408：栅极顶部介电层
410：栅极导孔
411：共同漏极导孔
411N、411P：漏极导孔
412N、412P：源极导孔
413N、413P：条状导孔
600：方法
602、604、606、608、610、612、614、616、618、620：操作
d1、d2、d3、d4、d5、d6：深度
Cut1、Cut2、Cut3、Cut4、Cut5、Cut6、Cut7：切线
S1、S2、418：间隔
T1、T2：厚度
W1、W2：宽度
具体实施方式
以下公开内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述了部件以及布置等的特定实例以简化本公开内容。当然，这些仅仅是实例，而并不旨在为限制性的。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不代表所论述的各种实施例及/或配置之间的关系。
在空间上相对的用语，例如“之下”，“下部”，“下方”，“上方”，“之上”等，如附图所描绘，可用以使本公开更容易地描述一个特征与另一特征之间的关系。空间相对术语意在除了涵盖装置在附图所描述的取向，亦涵盖在操作当中或使用当中的装置的不同取向。设备可以以其他方式取向(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对描述词。更进一步，当一数字或一范围的数字是用“大约”、“近似”以及类似方式形容时，该字汇涵盖包括所述的数字的一定合理范围内的其他数字(例如+/-10％的范围之内)。举例来说，根据此领域具通常技术的人员所知悉，一材料层具“大约5nm”的厚度可涵盖从4.5纳米至5.5纳米，4.0纳米至5.0纳米的尺寸范围，等等。
本公开有关于一个半导体工艺与其结构，以及特别涉及栅极全环装置，例如具有极窄的圆柱状或者片状通道本体的垂直堆叠栅极全环水平纳米线或者纳米片金属氧化物半导体场效晶体管(MOSFET)装置。栅极全环装置对于将互补式金属氧化物半导体导体(CMOS)带往路线图的下一个阶段是有前途的，原因在于良好的栅极控制能力、较低的漏电流、缩小的能力、以及完整的鳍片式场效晶体管(FinFET)装置布局的相容性。然而，栅极全环装置的许多方面仍需要改善。例如，在一些实施例中，有一个半导体层在通道层的最底层之下且设置在一源极以及一漏极之间。环绕通道层的最底层的栅极电极的一部分亦设置在此半导体层上，导致一个通过此半导体层的一导电通道，类似于一平面晶体管。该平面导电通道基于许多原因为非理想的。例如，其临界电压可能不匹配该纳米线/纳米片通道，以及通过该半导体层的漏电流对于一些应用来说可能成为一个问题。例如，此漏电流当装置在待机(非主动)模式下直接造成多余的能量消耗。本公开的一般目的包含为此半导体层(称为一防击穿(APT)层)提供一个防击穿(anti-punch-through；APT)掺杂以减少漏电流。防击穿层的掺杂浓度控制在一范围中，使得浓度高到足以抑制漏电流，同时浓度低到足以减少在防击穿离子植入时以及后续温度工艺时掺杂物扩散到通道层。在一些实施例中，防击穿层与对源极端、漏极端、以及井(P井以及N井)适当的偏压一同合作以减少漏电流。在一些实施例中，源极端、漏极端、以及栅极端的接点以及导孔结构设计为具有低电阻值金属成分，以减少通过这些结构的IR压降(IR drop)。本公开的结构以及制造方法的细节在下面与随附的附图共同作描述，根据一些实施例，其描绘栅极全环装置200以及其工艺。本领域技术人员应该理解，他们可以容易地将本公开用作设计的基础或修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或实现相同的优点。
图1A至图2B根据本公开的一些实施例，为栅极全环装置200的片段图解图的部分。图1A以及图2A为栅极全环装置200在一X-Y平面的俯视图。图1B、图1C、图1E、图1F、以及图1G根据本公开的一些实施例，分别为沿着在图1A中的切线Cut1、切线Cut2、切线Cut1、切线Cut5、以及切线Cut6，在图1A中的栅极全环装置的图解剖视图的部分。图1D-1、图1D-2、图1D-3、以及图1D-4根据本公开的一些实施例，为沿着在图1A中的切线Cut3，在图1A中的栅极全环装置的图解剖视图的部分。图2B根据本公开的一些实施例，为沿着在图2A中的切线Cut7，在图1A中的栅极全环装置的图解剖视图的部分。
在一些实施例中，栅极全环装置200可包含于一微处理器、一存储器、及/或其他IC装置。在一些实施例中，栅极全环装置200为IC芯片的一部分、一系统单芯片(system onchip；SoC)，或者前述的一部分，其包含许多被动微电子装置以及主动微电子装置，例如电阻、电容、电感、二极管、p型场效晶体管(PFETs)、n型场效晶体管(NFETs)、鳍片式场效晶体管(FinFETs)、纳米片晶体管、纳米线晶体管、其他类型的多闸及晶体管、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistors；MOSFETs)、互补式金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极接面晶体管(bipolar junction transistors；BJTs)、横向扩散金属氧化物半导体(laterallydiffused MOS；LDMOS)晶体管、高电压晶体管、高频率晶体管、存储器装置、其他合适的元件、或者前述的组合。图1A至图2B为了清晰度已经简化以更容易理解本公开的发明概念。额外的特征亦可以加入栅极全环装置200，以及以下所述的一些特征在栅极全环装置200的其他实施例中亦可以被取代、调整、或者移除。
转向图1A、图1B、以及图1C，栅极全环装置200包含基板202以及形成于基板202之中或者之上的多个井(亦可称为井区)，例如一N井(或者n型井)204N以及一P井(或者p型井)204P。如图1B以及图1C中所示，一防击穿(APT)层206N提供于N井204N的顶部之中以及一防击穿层206P提供于P井204P的顶部之中。一通道层215(亦称为半导体层215)的堆叠设置于防击穿层206N之上，以及另一通道层215的堆叠设置于防击穿层206P之上。通道层215沿着“y”方向纵向定向以及沿着“x”方向横向定向。栅极全环装置200进一步包含栅极堆叠(如高介电系数金属栅极堆叠)240沿着“x”方向纵向定向以及接合(engage)通道层215以形成栅极全环晶体管。特别而言，每一个栅极堆叠240环绕各别的通道层215。栅极全环装置200进一步包含在栅极堆叠240上的栅极间隔物247，以及在每一个栅极堆叠240的两端的栅极端介电特征404。如图1A所示，栅极全环装置200进一步包含接点(如图1B以及图1C中的接点406)，设置于相邻栅极间隔物247之间的源极/漏极区之上；以及许多导孔包含源极导孔412N以及源极导孔412P、漏极导孔411N以及漏极导孔411P、以及栅极导孔410。如图1A所示，栅极全环装置200进一步包含井条状单元(或者井拾起单元)“P井条”以及“N井条”，以及导电特征以连接至井条状单元，包含导孔413N以及导孔413P。漏极导孔411N、源极导孔412N、导孔413P、漏极导孔411P、源极导孔412P、导孔413N、以及栅极导孔410分别耦接至第一电压、第二电压、第三电压、第四电压、第五电压、第六电压、以及第七电压。这些元件以及栅极全环装置200的其他元件会在以下作进一步描述。
在一个实施例中，基板202包含硅(silicon)，例如硅晶圆。另外地或者额外地，基板202包含另一个半导体元素，例如锗(germanium)；半导体化合物，例如碳化硅(siliconcarbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)、及/或锑化铟(indium antimonide)；半导体合金，例如硅锗(silicon germanium；SiGe)、磷化砷镓(GaAsP)、砷化铝铟(AlInAs)、铝砷化镓(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷铟镓(GaInAsP)；或者前述的组合。或者，基板202为一绝缘层上的硅(semiconductor-on-insulator；SOI)基板、绝缘层上的硅锗(silicon germanium-on-insulator；SGOI)基板、或者绝缘层上的锗(germanium-on-insulator；GOI)基板。绝缘层上的硅基板的制造可利用分离植入氧气(separation byimplantation of oxygen；SIMOX)、晶圆接合、及/或其他合适的方法。
在本实施例中，P井204P以及N井204N包含与基板202相同的半导体材料。P井204P进一步以p型掺杂物作掺杂，例如硼(boron)、铟(indium)、或者前述的组合，配置为n型栅极全环晶体管。N井204N进一步以n型掺杂物作掺杂，例如磷(phosphorus)、砷(arsenic)、或者前述的组合，配置为p型栅极全环晶体管。在一些实施例中，N井204N的形成为p型掺杂物与n型掺杂物的组合，但净效应为受n型掺杂。在一些实施例中，P井204P的形成为p型掺杂物与n型掺杂物的组合，但净效应为受p型掺杂。这些掺杂区域通过离子植入工艺、扩散工艺、及/或其他合适的掺杂工艺可在基板202正上方或者之中形成。参考图1B，在本实施例中，P井204P从防击穿层206P(认定为P井204P的一部分)的顶面测量具有一深度d3。在一些实施例中，深度d3可深达300纳米，例如从大约100纳米至大约400纳米。在一些实施例中，根据井电阻值的需求，P井204P中的掺杂浓度可在大约1x1016原子/立方厘米至大约1x1019原子/立方厘米的一范围中。参考图1C，在本实施例中，N井204N从防击穿层206N(认定为N井204N的一部分)的顶面测量具有一深度d6。在一些实施例中，深度d6可深达300纳米，例如从大约100纳米至大约400纳米。在一些实施例中，根据井电阻值的需求，N井204N中的掺杂浓度可在大约1x1016原子/立方厘米至大约1x1019原子/立方厘米的一范围中。
在本实施例中，防击穿层206P与P井204P包含相同的半导体材料，且防击穿层206P认定为P井204P的一部分。然而，防击穿层206P相较于P井204P掺杂更多的p型掺杂物(例如硼、铟、其他的p型掺杂物、或者前述的组合)。例如，在一些实施例中，防击穿层206P中的掺杂物浓度与P井204P中的掺杂物浓度的比例控制为在大约2至大约100的范围中。此比例与防击穿层206P的掺杂浓度被控制使得防击穿层206P受足够的掺杂以抑制源极/漏极特征260N之间以及流经防击穿层206P的漏电流(参见图1B)，且掺杂的够轻，以减少在形成防击穿层206P的离子植入工艺时与在后续的热工艺(例如源极/漏极掺杂物退火)时从防击穿层206P至通道层215的掺杂物扩散。在一些实施例中，防击穿层206P的掺杂浓度控制在从大约1x1017原子/立方厘米至大约1x1019原子/立方厘米的一范围中，例如从大约1x1017原子/立方厘米至大约1x1018原子/立方厘米，或者从大约1x1018原子/立方厘米至大约1x1019原子/立方厘米。例如，若是防击穿层206P的掺杂浓度低于大约1x1017原子/立方厘米，可能对抑制在此流经的漏电流没有效果；而若是防击穿层206P的掺杂浓度高于大约1x1019原子/立方厘米，则植入防击穿层206P的p型掺杂物亦可能会植入通道层215或者在防击穿层206P的p型掺杂物在热工艺可能会扩散至通道层215。在任何例子中，此非经意的通道层215掺杂可能导致相同的栅极全环晶体管的通道层215之间非一致的效能或者不同栅极全环晶体管之间非一致的效能。在一个实施例中，为了避免防击穿层206P所造成的非一致性，防击穿层206P以一相对低的掺杂浓度所掺杂(但相较P井204P仍掺杂更多)，例如在从大约1x1017原子/立方厘米至大约1x1019原子/立方厘米的一范围中，接者NMOS栅极全环晶体管的源极端以及漏极端以及P井204P受合适的偏压以辅助防击穿层206P以及更进一步抑制漏电流。
例如，参考图1A，在栅极全环装置200的一待机模式(或者暂态模式或者非主动模式)或者一NMOS栅极全环晶体管的一待机模式，NMOS栅极全环晶体管的漏极端耦接至一第一电压(通过漏极导孔411N)，第一电压为正供应电压(例如，在一些实施例中，从大约0.4伏特至大约1伏特)，NMOS栅极全环晶体管的源极端耦接至一第二电压(通过源极导孔412N)，第二电压为接地(或者，在一些实施例中为一负供应电压)，以及P井204P耦接至低于第二电压的一第三电压(通过导孔413P)。例如，在一些实施例中，第三电压低于第二电压大约0.1伏特至大约0.6伏特。在一些实施例中，基于电压偏移所引发的IR压降，第二电压可稍微高于0伏特，例如在0伏特至大约0.1伏特的一范围中。在一些实施例中，第三电压为负电压，例如在-0.1伏特至大约-0.6伏特的一范围中。因为P井204P经过偏压，防击穿层206P受偏压至第三电压。由于NMOS栅极全环晶体管的源极/漏极特征260N之间的PN接面(参见图1B)与P井204P为反向偏压，减少了流经此PN接面的漏电流。在栅极全环装置200的运行模式(或者主动模式)时，NMOS栅极全环晶体管的源极端以及P井204P实质上耦接至相同的电压位阶(亦即，第二电压实质上等于第三电压)，使得继续正常晶体管运行。利用此偏压方式，防击穿层206P不需要很大的掺杂，因此防止通道层215不经意地受到p型掺杂物所掺杂。
在另一个实施例中，一NMOS栅极全环晶体管的待机模式的偏压可如以下所配置：第一电压电性耦接至第二电压，而NMOS栅极全环晶体管的栅极通过一导孔410绑定一正供应电压(例如大约0.4伏特至大约1伏特)以关闭NMOS栅极全环晶体管；第二电压设为接地或者一负供应电压；以及第三电压设为低于第二电压的数值。例如，在一些实施例中，第三电压低于第二电压大约0.1伏特至大约0.6伏特。可以实现类似于上面所述的效果。
参考图1B，在本实施例中，防击穿层206P从防击穿层206P(认定为P井204P的一部分)的顶面(接面于栅极介电层282)测量具有一深度d2。在一些实施例中，深度d2可深达40纳米，例如从大约5纳米至大约50纳米。在一些实施例中，深度d2小于深度d3。
在本实施例中，防击穿层206N与N井204N包含相同的半导体材料，且防击穿层206N认定为N井204N的一部分。然而，防击穿层206N相较于N井204N掺杂更多的n型掺杂物(例如磷、砷、其他的n型掺杂物、或者前述的组合)。例如，在一些实施例中，防击穿层206N中的掺杂物浓度与N井204N中的掺杂物浓度的比例控制为在大约2至大约100的范围中。此比例与防击穿层206N的掺杂浓度被控制使得防击穿层206N受足够的掺杂以抑制源极/漏极特征260P之间以及流经防击穿层206N的漏电流(参见图1C)，且掺杂的够轻，以减少在形成防击穿层206N的离子植入工艺时以及在后续的热工艺(例如源极/漏极掺杂物退火)时从防击穿层206N至通道层215的掺杂物扩散。在一些实施例中，防击穿层206N的掺杂浓度控制在从大约1x1017原子/立方厘米至大约1x1019原子/立方厘米的一范围中，例如从大约1x1017原子/立方厘米至大约1x1018原子/立方厘米，或者从大约1x1018原子/立方厘米至大约1x1019原子/立方厘米。例如，若是防击穿层206N的掺杂浓度低于大约1x1017原子/立方厘米，可能对抑制在此流经的漏电流没有效果；而若是防击穿层206N的掺杂浓度高于大约1x1019原子/立方厘米，则植入防击穿层206N的n型掺杂物亦可能会植入通道层215或者在防击穿层206N的n型掺杂物在热工艺可能会扩散至通道层215。在任何例子中，此非经意的通道层215掺杂可能导致相同的栅极全环晶体管的通道层215之间非一致的效能或者不同栅极全环晶体管之间非一致的效能。在一个实施例中，为了避免防击穿层206N所造成的非一致性，防击穿层206N以一相对低的掺杂浓度所掺杂(但相较N井204N仍掺杂更多)，例如在从大约1x1017原子/立方厘米至大约1x1019原子/立方厘米的一范围中，接者PMOS栅极全环晶体管的源极端以及漏极端以及N井204N受合适的偏压以辅助防击穿层206N以及更进一步抑制漏电流。
例如，在栅极全环装置200的一待机模式(或者暂态模式或者非主动模式)或者一PMOS栅极全环晶体管的一待机模式，PMOS栅极全环晶体管的漏极端耦接至一第四电压(通过漏极导孔411P)，第四电压为接地(或者，在一些实施例中为一负供应电压)，PMOS栅极全环晶体管的源极端耦接至一第五电压(通过源极导孔412P)，第五电压为为正供应电压(例如，在一些实施例中，从大约0.4伏特至大约1伏特)，以及N井204N耦接至高于第五电压的一第六电压(通过导孔413N)。例如，在一些实施例中，第六电压高于第五电压大约0.1伏特至大约0.6伏特。在一些实施例中，基于电压偏移所引发的IR压降，第四电压可稍微高于0伏特，例如在0伏特至大约0.1伏特的一范围中。因为N井204N经过偏压，防击穿层206N受偏压至第六电压。由于PMOS栅极全环晶体管的源极/漏极特征260P之间的PN接面(参见图1C)与N井204N为反向偏压，减少了流经此PN接面的漏电流。在栅极全环装置200的运行模式(或者主动模式)时，PMOS栅极全环晶体管的源极端以及N井204N实质上耦接至相同的电压位阶(亦即，第五电压实质上等于第六电压)，使得继续正常晶体管运行。利用此偏压方式，防击穿层206N不需要很大的掺杂，因此防止通道层215不经意地受到n型掺杂物所掺杂。
在另一个实施例中，一PMOS栅极全环晶体管的待机模式的偏压可如以下所配置：第四电压电性耦接至第五电压，而PMOS栅极全环晶体管的栅极通过一导孔410绑定接地以关闭PMOS栅极全环晶体管；第五电压设为一正供应电压(例如大约0.4伏特至大约1伏特)；以及第六电压设为高于第五电压的数值。例如，在一些实施例中，第六电压高于第五电压大约0.1伏特至大约0.6伏特。可以实现类似于上面所述的效果。
参考图1C，在本实施例中，防击穿层206N从防击穿层206N的顶面(接面于栅极介电层282)测量具有一深度d5。在一些实施例中，深度d5可深达40纳米，例如从大约5纳米至大约50纳米。在一些实施例中，深度d5小于深度d6。
如图1D-1以及其他图所示，栅极全环装置200进一步包含隔离特征230，隔离特征230位于基板202上且相邻包含防击穿层206N以及防击穿层206P的N井204N以及P井204P的上层部分。隔离特征230可包含氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、其他合适的隔离材料(例如，包含硅、氧(oxygen)、氮(nitrogen)、碳(carbon)、其他合适的隔离成分)、或者前述的组合。隔离特征230可包含不同结构、例如浅沟槽绝缘(shallow trench isolation；STI)结构、深沟槽绝缘(deeptrench isolation；DTI)结构、及/或硅局部氧化(local oxidation of silicon；LOCOS)结构。例如，隔离特征230可包含定义以及电性隔离受掺杂区域的浅沟槽绝缘特征。在一些实施例中，浅沟槽绝缘特征包含填充沟槽的多层结构，例如包含设置在包含衬垫层的热氧化物之上的层的氮化硅。在另一个范例中，浅沟槽绝缘特征包含设置在受掺杂的衬垫层(包含例如，硼硅酸玻璃(boron silicate glass；BSG)或者磷硅酸盐玻璃(phosphosilicateglass；PSG))之上的一介电层。在另一个范例中，浅沟槽绝缘特征包含设置在衬垫介电层之上的块状(bulk)介电层，其中块状介电层以及衬垫介电层所包含的材料依据设计要求而定。
如图1B、图1C、以及其他图所示，栅极全环装置200进一步包含n型掺杂的源极/漏极特征260N，设置于P井204P之上以形成NMOS栅极全环晶体管，以及p型掺杂的源极/漏极特征260P，设置于N井204N之上以形成PMOS栅极全环晶体管。源极/漏极特征260N以及源极/漏极特征260P可利用外延成长形成。例如，半导体材料从基板202的部分、P井204P、N井204N、防击穿层206P、防击穿层206N、以及半导体层215外延成长，以形成外延的源极/漏极特征260N以及外延的源极/漏极特征260P。外延工艺可利用化学气相沉积(CVD)沉积技术(例如，汽相外延(VPE)及/或超高真空化学气相沉积(UHV-CVD))、分子束外延、其他合适的外延成长工艺、或者前述的组合。外延工艺可利用气体或者液体前趋物，其与基板202、P井204P、N井204N、以及半导体层215的成分反应。在一些实施例中，外延的源极/漏极特征260N可包含硅，且受碳、磷、砷、其他n型掺杂物、或者前述的组合所掺杂(例如，形成硅：碳外延源极/漏极特征、硅：磷外延源极/漏极特征、或者硅：碳：磷外延源极/漏极特征)。在一些实施例中，外延的源极/漏极特征260P可包含硅锗或者锗，且受硼、其他p型掺杂物、或者前述的组合所掺杂(例如，形成硅：锗：硼外延源极/漏极特征)。在一些实施例中，外延的源极/漏极特征260N及/或外延的源极/漏极特征260P包含不只一个外延半导体层，其中外延半导体层可以包含相同或者不同材料及/或掺杂物浓度。在一些实施例中，外延的源极/漏极特征260N及/或外延的源极/漏极特征260P包含分别在栅极全环晶体管的通道层215中能达到理想的张拉应力及/或压缩式应力的材料及/或掺杂物。在一些实施例中，外延的源极/漏极特征260N以及外延的源极/漏极特征260P通过在沉积工艺时对外延成长的来源材料加入杂质(亦即，原位(in-situ))受掺杂。在一些实施例中，外延的源极/漏极特征260N以及外延的源极/漏极特征260P受到在沉积工艺之后的离子植入工艺所掺杂。在一些实施例中，执行退火工艺(例如，快速热退火(rapid thermal annealing；RTA)及/或激光退火)以启动(activate)外延的源极/漏极特征260N以及外延的源极/漏极特征260P中的掺杂物。在一些实施例中，外延的源极/漏极特征260N以及外延的源极/漏极特征260P形成于不同的工艺序列，其包含例如当在NMOS栅极全环晶体管区域中形成外延的源极/漏极特征260N时遮住PMOS栅极全环晶体管区域以及当在PMOS栅极全环晶体管区域中形成外延的源极/漏极特征260P时遮住NMOS栅极全环晶体管区域。
如图1B所示，n型的源极/漏极特征260N在防击穿层206P的顶面(其亦为P井204P的顶面)底下延伸一深度d1。在一些实施例中，深度d1在大约5纳米至大约25纳米的一范围中。若是深度d1太小(例如小于5纳米)或者若是n型的源极/漏极特征260N不在防击穿层206P的顶面底下延伸，会有在最底部的通道层215以及防击穿层206P之间垂直的一牺牲半导体层(例如硅锗)在形成内部间隔物255(亦可称为栅极间隔物255)时可能没有完全移除的风险。若是此情形发生，源极/漏极特征260N以及栅极堆叠240之间可能会有短路缺陷。若是深度d1太大(例如大于25纳米)，会有源极/漏极特征260N可能完全延伸穿过防击穿层206P，减少防击穿层206P的效果以及增加漏电流的风险。在许多实施例中，深度d1小于深度d2，使得在防击穿层206P的防击穿掺杂完全围绕n型的源极/漏极特征260N以达到漏电流的有效抑制。
如图1C所示，p型的源极/漏极特征260P在防击穿层206N的顶面(其亦为N井204N的顶面)底下延伸一深度d4。在一些实施例中，深度d4在大约5纳米至大约25纳米的一范围中。若是深度d4太小(例如小于5纳米)或者若是p型的源极/漏极特征260P不在防击穿层206N的顶面底下延伸，会有在最底部的通道层215以及防击穿层206N之间垂直的一牺牲半导体层(例如硅锗)在形成内部间隔物255时可能没有完全移除的风险。若是此情形发生，源极/漏极特征260P以及栅极堆叠240之间可能会有短路缺陷。若是深度d4太大(例如大于25纳米)，会有源极/漏极特征260P可能完全延伸穿过防击穿层206N，减少防击穿层206N的效果以及增加漏电流的风险。在许多实施例中，深度d4小于深度d5，使得在防击穿层206N的防击穿掺杂完全围绕p型的源极/漏极特征260P以达到漏电流的有效抑制。
如图1B、图1C、图1D-1、以及其他图所示，栅极全环装置200进一步包含悬置于每一对源极/漏极特征260N之间的半导体层215的堆叠，以及包含悬置于每一对源极/漏极特征260P之间的另一个半导体层215的堆叠。半导体层215的堆叠作为各别栅极全环晶体管的晶体管通道。相应地，半导体层215亦可称为通道层215。通道层215可包含单晶硅。另外地，通道层215可包含锗、硅锗、或者其他合适的半导体材料。在本实施例中，通道层215为无掺杂的或者实质上没有在防击穿层206N以及防击穿层206P之中的掺杂物。例如，通道层215中的掺杂物浓度可能低于1x1016原子/立方厘米。在一些实施例中，通道层215可受极低浓度的掺杂物不经意地掺杂。例如，通道层215的掺杂浓度可能低于大约5x1016原子/立方厘米。一开始，通道层215作为一半导体层堆叠的部分形成，半导体层堆叠包含通道层215以及一不同材料的一些牺牲半导体层。在一置换栅极工艺中，选择性地蚀刻半导体层堆叠以移除牺牲半导体层，留下悬置于基板202以及各别的源极/漏极特征260N以及源极/漏极特征260P之间通道层215。此亦称为通道释放工艺，且将会参考图3在之后以更多的细节做描述。在许多实施例中，栅极全环晶体管中的通道层215的数量可能在2至10的范围之中，例如3或者4。
如图1D-1以及其他图所示，NMOS栅极全环晶体管的通道层215沿着z方向以一间隔S1相互分开，而PMOS栅极全环晶体管的通道层215沿着z方向以一间隔S2相互分开。在所描述的实施例中，间隔S1大约相等于间隔S2(例如，间隔S1以及间隔S2相互差距大约5％以内)，虽然本公开考虑间隔S1以及间隔S2相互不同的实施例。更进一步，NMOS栅极全环晶体管的通道层215沿着x方向具有一宽度W1以及沿着z方向具有一厚度T1，而PMOS栅极全环晶体管的通道层215沿着x方向具有一宽度W2以及沿着z方向具有一厚度T2。在所描述的实施例中，厚度T1大约相等于厚度T2(例如，厚度T1以及厚度T2相互差距大约5％以内)，虽然本公开考虑厚度T1以及厚度T2相互不同的实施例。在一些实施例中，每个厚度T1以及厚度T2可在大约4纳米至大约8纳米的一范围之中，且每个间隔S1以及间隔S2可在大约6纳米至大约15纳米的一范围之中。更进一步，在一些实施例中，T1+S1的总和(以及T2+S2的总和)可在大约10纳米至大约23纳米的一范围中。在一实施例中，宽度W1大约相等于宽度W2。在另一实施例中，依据设计需求，宽度W1不同于宽度W2。例如，宽度W2可设计为大于宽度W1以增进PMOSFET栅极全环晶体管的效能。本公开考虑宽度W1以及宽度W2具有任何的配置，包含宽度W1等于、小于、或者大于宽度W2的实施例。在许多实施例中，每个宽度W1以及宽度W2可在大约4纳米至大约70纳米的一范围中。在一些实施例中，通道层215可为圆柱状(例如，纳米线)、长方形状(例如，纳米棒)、片状(例如，纳米片)等等，或者其他合适的形状。
如图1B、图1C、图1D-2、图1D-3、以及图1D-4所示，在许多实施例中，栅极堆叠240包含一栅极介电层282、一功函数金属层284(其可为PMOS栅极全环晶体管的功函数金属层284P以及NMOS栅极全环晶体管的功函数金属层284N)、以及一低电阻金属填充层350。如图1D-1所示，在一些实施例中，可除去栅极堆叠240中的低电阻金属填充层350。PMOS栅极全环晶体管的栅极堆叠240设置于一对源极/漏极特征260P之间，而NMOS栅极全环晶体管的栅极堆叠240设置于一对源极/漏极特征260N之间。如图1A所示，一些栅极堆叠240跨于一PMOS栅极全环晶体管以及一NMOS栅极全环晶体管，而成为PMOS栅极全环晶体管以及NMOS栅极全环晶体管的共同栅极。虽然没有展示于图1A，一栅极堆叠240可仅接合一PMOS栅极全环晶体管或者一NMOS栅极全环晶体管。更进一步，在许多实施例中，栅极堆叠240的宽度Lg(亦称为栅极长度，其为沿着图1A中的y方向的尺寸)，在4纳米至30纳米的一范围中。
栅极介电层282环绕每个半导体层215。栅极介电层282可包含一高介电系数的介电材料，例如二氧化铪(HfO2)、硅酸铪(HfSiO)、硅酸铪(HfSiO4)、氮氧化硅铪(HfSiON)、镧酸铪(HfLaO)、钽酸铪(HfTaO)、钛酸铪(HfTiO)、锆酸铪(HfZrO)、铪铝氧化物(HfAlOx)、氧化锆(ZrO)、二氧化锆(ZrO2)、硅酸锆(ZrSiO2)、一氧化铝(AlO)、硅酸铝(AlSiO)、氧化铝(Al2O3)、氧化钛(TiO)、二氧化钛(TiO2)、氧化镧(LaO)、LaSiO、三氧化二钽(Ta2O3)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、锆酸钡(BaZrO)、钛酸钡(BaTiO3；BTO)、钛酸锶钡((Ba,Sr)TiO3；BST)、氮化硅(Si3N4)、二氧化铪-氧化铝(hafnium dioxide-alumina；HfO2-Al2O3)合金、其他合适的高介电系数的介电材料、或前述的组合。高介电系数(high-k)的介电材料通常指具有高介电系数，例如大于氧化硅(k≈3.9)介电系数的介电材料。栅极介电层282由化学氧化、热氧化、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、及/或其他合适的方法所形成，且可具有在大约0.5纳米至大约3纳米的一范围的厚度。在一些实施例中，栅极堆叠240包含在栅极介电层282以及通道层215之间的一界面层。界面层可包含二氧化硅(silicon dioxide)、氮氧化硅、或者其他合适的材料。在一些实施例中，功函数金属层284N包含NMOSFET栅极全环装置的n型功函数层，而功函数金属层284P包含PMOSFET栅极全环装置的p型功函数层。例如，n型功函数层可包含具有足够低的有效功函数金属，例如钛(titanium)、铝(aluminum)、碳化钽(tantalum carbide)、氮碳化钽(tantalum carbide nitride)、氮化硅钽(tantalumsilicon nitride)、或者前述的组合。例如，p型功函数层可包含具有足够高的有效功函数金属，例如氮化钛(titanium nitride)、氮化钽(tantalum nitride)、钌(ruthenium)、钼(molybdenum)、钨(tungsten)、铂(platinum)、或者前述的组合。低电阻金属填充层350可包含钨(tungsten)、钌(ruthenium)、铜(copper)、及/或其他合适的材料；且可由化学气相沉积、物理气相沉积(physical vapor deposition；PVD)、电镀、及/或其他合适的工艺所形成。由于栅极堆叠240包含高介电系数的介电层以及金属层、其亦可称为高介电系数金属栅极。如图1B、图1C、图1D-2、图1D-3、以及图1D-4所示，低电阻金属填充层350不设置于(没有位于)最底层的通道层215与防击穿层206P以及防击穿层206N之间的垂直地区域。
图1D-1、图1D-2、图1D-3、以及图1D-4展示栅极堆叠240的另外四个实施例。如图1D-1所示，栅极堆叠240包含在NMOS栅极全环晶体管中的功函数金属层284N以及在PMOS栅极全环晶体管中的功函数金属层284P。在本实施例中的栅极堆叠240不包含低电阻金属填充层350。如图1D-2所示，栅极堆叠240包含在NMOS栅极全环晶体管中的功函数金属层284N以及在PMOS栅极全环晶体管中的功函数金属层284P，且进一步包含设置于功函数金属层284N以及功函数金属层284P两者之上的低电阻金属填充层350。如图1D-3所示，栅极堆叠240包含在NMOS栅极全环晶体管中的功函数金属层284N、在PMOS栅极全环晶体管中的功函数金属层284P、以及低电阻金属填充层350。低电阻金属填充层350不仅设置于功函数金属层284N以及功函数金属层284P的顶面之上，还延伸至功函数金属层284N以及功函数金属层284P之中。例如，低电阻金属填充层350可延伸至功函数金属层284N以及功函数金属层284P之中到最底层的通道层215之下的位置。在一个实施例中，沉积(例如利用原子层沉积)功函数金属层284N以及功函数金属层284P以沿着其所沉积的许多表面具有实质上均匀的厚度。如此，在功函数金属层284N以及功函数金属层284P的相邻侧壁之间形成沟槽。接着，沉积低电阻金属填充层350至沟槽当中，以形成如图1D-3所示的结构。如图1D-4所示，栅极结构240包含在NMOS栅极全环晶体管以及PMOS栅极全环晶体管中的一共同的功函数金属层284，且进一步包含设置于功函数金属层284之上的低电阻金属填充层350。本公开亦考虑栅极结构240的其他配置。
如图1A、图1B、以及图1C所示，栅极全环装置200包含在栅极堆叠240的侧壁上以及在通道层215的最顶层上的栅极间隔物247，以及进一步包含在栅极堆叠240的侧壁上以及在通道层215的最顶层下的栅极间隔物255。在本实施例中，栅极间隔物247亦可称为外部间隔物247或者顶部间隔物247，而栅极间隔物255亦可称为内部间隔物255。内部间隔物255侧向设置于源极/漏极特征260N(或者源极/漏极特征260P)以及栅极堆叠240之间，以及垂直地在通道层215之间。在许多实施例中，顶部间隔物247沿着y方向可具有在大约3纳米至大约12纳米的一范围中的一宽度，而内部间隔物255沿着y方向可具有在大约3纳米至大约12纳米的一范围中的一宽度。
在本实施例中，栅极全环装置200进一步包含轻掺杂源极/漏极(lightly dopedsource/drain；LDD)区域262，位于每个通道层215以及源极/漏极特征(或者重掺杂源极/漏极)260A/源极/漏极特征(或者重掺杂源极/漏极)260B之间。在通道层215b以及源极/漏极特征260N、源极/漏极特征260P之间的轻掺杂源极/漏极区域262被内部间隔物255所围绕，而在最顶部的通道层215以及源极/漏极特征260N、源极/漏极特征260P之间的轻掺杂源极/漏极区域262被内部间隔物255以及顶部间隔物247两者所围绕。轻掺杂源极/漏极区域262对栅极全环装置200提供更进一步的强化装置效能。
如图1A、图1D-1、以及其他图所示，栅极全环装置200进一步包含栅极端介电特征404，设置于栅极堆叠240以及顶部间隔物247的两端。顶部间隔物247、内部间隔物255、以及栅极端介电特征404提供隔离功能，将栅极堆叠240相互隔离以及将栅极堆叠240隔离于附近的导体，包含源极/漏极特征260N以及源极/漏极特征260P，以及源极/漏极接点406(图1B)。在一个实施例中，顶部间隔物247、内部间隔物255、以及栅极端介电特征404的材料相互不同，且栅极端介电特征404在三者当中具有最高的介电系数。在一个实施例中，栅极端介电特征404具有一高介电系数材料，例如从一组材料当中所选出的材料，包含氮化硅(Si3N4)、含氮的氧化物、含碳的氧化物、介电金属氧化物例如二氧化铪(HfO2)、硅酸铪(HfSiO)、硅酸铪(IV)(HfSiO4)、氮氧化硅铪(HfSiON)、镧酸铪(HfLaO)、钽酸铪(HfTaO)、钛酸铪(HfTiO)、锆酸铪(HfZrO)、铪铝氧化物(HfAlOx)、氧化锆(ZrO)、二氧化锆(ZrO2)、硅酸锆(ZrSiO2)、一氧化铝(AlO)、硅酸铝(AlSiO)、氧化铝(Al2O3)、氧化钛(TiO)、二氧化钛(TiO2)、氧化镧(LaO)、LaSiO、三氧化二钽(Ta2O3)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、锆酸钡(BaZrO)、钛酸钡(BaTiO3；BTO)、钛酸锶钡((Ba,Sr)TiO3；BST)、氮化硅(Si3N4)、二氧化铪-氧化铝(hafnium dioxide-alumina；HfO2-Al2O3)合金、其他合适的高介电系数的介电材料、或前述的组合。在进一步的实施例中，内部间隔物255相较于顶部间隔物247具有较高的有效介电系数。例如，内部间隔物255可包含从一组材料当中所选出的材料，包含氧化硅、氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、氮化物基介电材料、空气间隔、或者前述的组合；而顶部间隔物247可包含从一组材料当中所选出的材料，包含氧化硅、氮化硅、掺杂碳的氧化物、掺杂氮的氧化物、多孔氧化物、空气间隔、或者前述的组合。
如图1D-1、图1D-2、图1D-3、以及图1D-4所示，栅极全环装置200进一步包含设置于栅极堆叠240之上的栅极顶部介电层408。在一实施例中，栅极顶部介电层408的厚度在大约2纳米至大约60纳米的一范围中。栅极顶部介电层408可包含氧化硅、碳氧化硅、氮氧化硅、氮碳氧化硅、氮化物基介电、介电金属氧化物，例如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、或者前述的组合。可通过凹陷(recessing)栅极堆叠240以及顶部间隔物247以形成沟槽，以一个或者多个介电材料填充沟槽，以及执行化学机械研磨(CMP)工艺以移除多余的介电材料，来形成栅极顶部介电层408。
如图1B、图1C、图1E、图1F、以及图1G所示，栅极全环装置200进一步包含位于源极/漏极特征260N以及源极/漏极特征260P之上的硅化物特征261，以及包含位于硅化物特征261之上的源极/漏极接点406。可通过沉积一个或者多个金属于源极/漏极特征260N以及源极/漏极特征260P之上，对栅极全环装置200执行退火工艺以在一个或者多个金属以及源极/漏极特征260N以及源极/漏极特征260P之间产生反应以制造硅化物特征261，以及移除一个或者多个金属的未反应部分来形成硅化物特征261。硅化物特征261可包含硅化钛(titanium silicide；TiSi)、硅化镍(nickel silicide；NiSi)、硅化钨(tungstensilicide；WSi)、硅化镍铂(nickel-platinum silicide；NiPtSi)、硅化镍铂锗(nickel-platinum-germanium silicide；NiPtGeSi)、硅化镍锗(nickel-germanium silicide；NiGeSi)、硅化镱(ytterbium silicide；YbSi)、硅化铂(platinum silicide；PtSi)、硅化铱(iridium silicide；IrSi)、硅化铒(erbium silicide；ErSi)、硅化钴(cobalt silicide；CoSi)、或者其他合适的化合物。在一实施例中，源极/漏极接点406可包含导电阻障层以及位于导电阻障层上的金属填充层。导电阻障层用于避免金属填充层中的金属材料扩散至相邻于源极/漏极接点406的介电层。导电阻障层可包含钛、钽、钨、钴、钌、或者一导电的氮化物，例如氮化钛(titanium nitride；TiN)、氮化钛铝(titanium aluminum nitride；TiAlN)、氮化钨(tungsten nitride；WN)、氮化钽(tantalum nitride；TaN)、或者前述的组合，且可由化学气相沉积、物理气相沉积、原子层沉积、及/或其他合适的工艺所形成。金属填充层可包含钨、钴、钼、钌、或者其他金属，且可由化学气相沉积、物理气相沉积、原子层沉积、电镀、或者其他合适的工艺所形成。在一些实施例中，导电阻障层在源极/漏极接点406中被移除。
在一些实施例中，硅化物特征261以及源极/漏极接点406通过利用一自对准蚀刻工艺蚀刻源极/漏极接点孔，接着在接点孔执行上面所公开的沉积、退火、以及其他工艺以形成硅化物特征261以及源极/漏极接点406。自对准蚀刻工艺利用栅极顶部介电层408、顶部间隔物247、及/或栅极端介电特征404作为蚀刻遮罩。
如图1B、图1C、以及图1G所示，栅极全环装置200进一步包含一层间介电(inter-layer dielectric；ILD)层270。层间介电层270设置于隔离特征230、源极/漏极接点406、以及栅极顶部介电层408之上。许多特征包含源极/漏极特征260N以及源极/漏极特征260P、硅化物特征261、源极/漏极接点406、栅极堆叠240、栅极间隔物247、内部间隔物255、栅极端介电特征404、以及栅极顶部介电层408都嵌入层间介电层270之中。在一些实施例中，栅极全环装置200进一步包含在层间介电层270以及源极/漏极特征260N以及源极/漏极特征260P、栅极堆叠240、以及栅极间隔物247之间的接点蚀刻停止层(contact etch stop layer；CESL)。接点蚀刻停止层可包含氧化镧(La2O3)、氧化铝(Al2O3)、氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)、氮化碳硅(SiCN)、二氧化硅(SiO2)、碳化硅(SiC)、氧化锌(ZnO)、氮化锆(ZrN)、氧化锆铝(Zr2Al3O9)、氧化钛(TiO2)、氧化钽(TaO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氮化硅(Si3N4)、氧化钇(Y2O3)、氮氧化铝(AlON)、氮碳化钽(TaCN)、硅化锆(ZrSi)、或者其他合适的材料；且可由化学气相沉积、物理气相沉积、原子层沉积、或其他合适的工艺所形成。层间介电层270可包含四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的玻璃、或掺杂过的氧化硅例如硼磷硅玻璃(borophosphosilicate glass；BPSG)、氟硅玻璃(FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(boron doped silicon glass；BSG)、低介电系数的介电材料、其他合适的介电材料、或者前述的组合。层间介电层270可由等离子体辅助化学气相沉积(PECVD)、可流动的化学气相沉积(FCVD)、或者其他合适的方法所形成。
如图1A、图1D-1、以及其他图所示，栅极全环装置200进一步包含栅极导孔410，电性连接至栅极堆叠240。如图1A、图1B、图1C、以及图4所示，栅极全环装置200进一步包含漏极导孔411N以及漏极导孔411P，电性连接至分别设置于源极/漏极特征260N以及源极/漏极特征260P之上的源极/漏极接点406；以及包含源极导孔412N以及源极导孔412P，电性连接至分别设置于源极/漏极特征260N以及源极/漏极特征260P之上的源极/漏极接点406。每一个栅极导孔410、漏极导孔411N以及漏极导孔411P、以及源极导孔412N以及源极导孔412P可包含导电阻障层以及位于导电阻障层上的金属填充层。导电阻障层用于避免金属填充层中的金属材料扩散至相邻于导孔的介电层。导电阻障层可包含钛、钽(tantalum；Ta)、钨、钴(cobalt；Co)、钌、或者导电的氮化物，例如氮化钛、氮化钛铝、氮化钨、氮化钽、或者前述的组合，且可由化学气相沉积、物理气相沉积、原子层沉积、及/或其他合适的工艺所形成。金属填充层可包含钨、钴、钼、钌、或者其他金属，且可由化学气相沉积、物理气相沉积、原子层沉积、电镀、或者其他合适的工艺所形成。在一些实施例中，导电阻障层在导孔中被移除。
参考图1G，在井条状区域中，栅极全环装置200亦包含基板202、N井204N、P井204P、防击穿层206N、防击穿层206P、隔离特征230、源极/漏极特征260N、源极/漏极特征260P(亦称为条状外延特征)、硅化物特征261、源极/漏极接点406(亦称为条状接点)、以及如上所述的层间介电层270。P型条状的源极/漏极特征260P设置于P井204P以及p型的防击穿层206P之上；而n型条状的源极/漏极特征260N设置于N井204N以及n型的防击穿层206N之上。栅极全环装置200进一步包含条状导孔413P设置于位于p型条状的源极/漏极特征260P之上的源极/漏极接点406之上，以及条状导孔413N设置于位于n型条状的源极/漏极特征260N之上的源极/漏极接点406之上。条状导孔413N以及条状导孔413P可包含与上述的漏极导孔411N、漏极导孔411P、源极导孔412N与源极导孔412P相同的材料。
在一些实施例中，源极/漏极接点406、、漏极导孔411N、漏极导孔411P、源极导孔412N、源极导孔412P、条状导孔413N与条状导孔413P的材料以及成分被设计以减少这些结构中的电阻值，使得偏压至N井204N/P井204P、源极/漏极特征260N以及源极/漏极特征260P可以更均匀地被控制(此外的其他优势如更快的运行速度以及更低的能量消耗)。在一实施例中，源极/漏极接点406由三层所形成：具有钛的底层、在底层上方具有氮化钛的外层、以及在底层上方且被外层环绕的具有钴的填充层。在一实施例中，底层(钛)与具有硅钛(TiSi)的硅化物特征261提供一个良好的界面。外层(氮化钛)作为一扩散阻障层。填充层具有低电阻值。本实施例的更进一步，每一个漏极导孔411N/漏极导孔411P、源极导孔412N/源极导孔412P、以及条状导孔413N/条状导孔413P为了低电阻值，由纯钨所形成。在另一个实施例中，每一个源极/漏极接点406、漏极导孔411N/漏极导孔411P、源极导孔412N/源极导孔412P、以及条状导孔413N/条状导孔413P为了低电阻值，由钌所形成。
在一些实施例中，可形成源极/漏极接点406以跨于多个源极/漏极特征260N以及源极/漏极特征260P。此源极/漏极接点406亦可称为长接点。在图2A以及在图2B展示一范例。参考图2A以及在图2B、源极/漏极接点406延伸于一NMOS栅极全环晶体管的漏极特征260N以及一PMOS栅极全环晶体管的漏极特征260P之上并且与其电性连接。NMOS栅极全环晶体管以及PMOS栅极全环晶体管因此耦接以形成一CMOS栅极全环晶体管。一共同漏极导孔411设置于长接点406之上。利用长接点406以形成CMOS栅极全环晶体管减少布线的复杂度。在本实施例中的栅极全环装置200的其他层面与参考图1A至图1G的描述相同。
根据本公开的许多样态，图3为制造多栅极装置，例如栅极全环装置200的方法600的流程图。方法600在以下简要地与图4至图12C作描述。本公开考虑额外的工艺。额外的操作可在方法600之前、之中、以及之后提供，且为了方法600的额外操作，所描述的一些操作可被移动、取代、或者移除。
在操作602，方法600(图3)在基板202上形成N井204N、P井204P，且进一步形成防击穿层206N以及防击穿层206P。在一个实施例中的结果结构在图4中所示。例如，操作602可形成一第一硬遮罩以覆盖基板202的NMOS区域以及曝露基板202的PMOS区域，接着对基板202的PMOS区域执行一个或者多个离子植入工艺以形成N井204N。操作602可重掺杂N井204N的上层部分以形成防击穿层206N。操作602可控制N井204N以及防击穿层206N的掺杂深度以及掺杂物浓度，如前面所述。接着，操作602移除第一硬遮罩以及形成一第二硬遮罩以覆盖基板202的PMOS区域以及曝露基板202的NMOS区域。接着，操作602对基板202的NMOS区域执行一个或者多个离子植入工艺以形成P井204P。操作602可重掺杂P井204P以形成防击穿层206P。操作602可控制P井204P以及防击穿层206P的掺杂深度以及掺杂物浓度，如前面所述。
在操作604，方法600(图3)形成一半导体层堆叠201，其具有从基板202的顶面上垂直交替堆叠或者交错堆叠的半导体层210以及半导体层215。在一个实施例中的结果结构在图5中所示。最顶层的半导体层215为了方便讨论而标注为半导体层215a。在一些实施例中，半导体层210以及半导体层215在所示的交错或者交替的配置中为外延成长的。例如，半导体层210的第一层外延成长在基板上，半导体层215的第一层外延成长在半导体层210的第一层上，半导体层210的第二层外延成长在半导体层215的第一层上，并且持续下去直到半导体层堆叠201具有理想的半导体层210以及半导体层215的数量。在一些实施例中，半导体层210以及半导体层215的外延成长由分子束外延(molecular beam epitaxy；MBE)工艺、化学气相沉积工艺、金属有机物化学气相沉积工艺、其他合适的外延成长工艺、或者前述的组合所实现。
半导体层210的成分不同于半导体层215的成分以在后续的工艺中达到蚀刻选择性及/或不同的氧化速率。在一些实施例中，半导体层210对一蚀刻剂具有一第一蚀刻率而半导体层215对该蚀刻剂具有一第二蚀刻率，其中第二蚀刻率小于第一蚀刻率。在所示的实施例中，半导体层210以及半导体层215包含不同的材料、组成原子百分比、组成重量百分比、厚度、及/或特征以在蚀刻工艺中达到理想的蚀刻选择性，例如实施一蚀刻工艺以形成栅极全环装置200的通道区域中的悬空通道层。例如，其中半导体层210包含硅锗而半导体层215包含硅，半导体层215的硅蚀刻率小于半导体层210的硅锗蚀刻率。在一些实施例中，半导体层210以及半导体层215包含相同的材料但是具有不同组成原子百分比以达到蚀刻选择性及/或不同氧化率。例如半导体层210以及半导体层215可包含硅锗，其中半导体层210具有一第一硅原子百分比及/或一第一锗原子百分比，而半导体层215具有一第二、不同的硅原子百分比及/或一第二、不同的锗原子百分比。本公开考虑半导体层210以及半导体层215包含任何可以提供理想的蚀刻选择性、理想的氧化速率差异、及/或理想的效能特性(例如，最大化电流的材料)的组合，包含任何在此所公开的半导体材料。图5亦展示一硬遮罩层416位于半导体层堆叠201之上以在后续图案化工艺中保护半导体层堆叠201。
在操作606，方法600(图3)图案化半导体层堆叠201为鳍片211，且亦图案化N井204N以及P井204P的上层部分为鳍片，如图6所示。鳍片211可由任何合适的方法所图案化。例如，可利用一个或者多个微影工艺，包含双重图案化或者多重图案化工艺图案化鳍片。一般而言，双重图案化或者多重图案化工艺结合微影以及自对准工艺，允许所产生的图案具有例如，节距小于除前述工艺之外利用单一、直接的微影工艺所取得的节距。例如，在一实施例中，一牺牲层形成于半导体层堆叠201之上且利用微影工艺作图案化。利用一自对准工艺，间隔物伴随着图案化的牺牲层形成。接着牺牲层被移除，而剩余之间隔物，或者心轴(mandrels)，可接着用于图案化鳍片的遮罩元件。例如，遮罩元件可用以蚀刻凹槽至半导体层堆叠201以及基板202之中，以形成鳍片211。干蚀刻、湿蚀刻、反应式离子蚀刻(reactiveion etching；RIE)、及/或其他合适的工艺。例如，干蚀刻工艺可实施一含氧气的气体、一含氟的气体(例如四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及/或六氟乙烷(C2F6))、一含氯的气体(例如氯气(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)、及/或三氯化硼(BCl3))、一含溴的气体(例如溴化氢(HBr)及/或三溴甲烷(CHBr3))、一含碘的气体、其他合适的气体、及/或等离子体、及/或前述的组合。例如，一湿蚀刻工艺可包含在稀释过的氢氟酸(diluted hydrofluoric acid；DHF)；氢氧化钾(potassium hydroxide；KOH)溶液；氨(ammonia)；一含氢氟酸(HF)、硝酸(nitric acid；HNO3)、及/或醋酸(acetic acid；CH3COOH)的溶液当中蚀刻；或者其他合适的湿蚀刻剂。形成鳍片的方法的众多其他实施例可能合适。
操作606进一步形成隔离特征230。形成隔离特征230可由鳍片之间的沟槽填充一隔离材料，例如由利用化学气相沉积工艺或者旋涂式玻璃(spin-on glass)工艺。可执行一化学机械研磨工艺以移除额外的绝缘材料及/或平面化隔离特征230的顶面。接着执行一回蚀工艺以凹陷隔离特征230至一个理想的厚度，例如环绕鳍片的下层部分以及留下凸露于隔离特征230上方的鳍片的上层部分(特别的是，鳍片211)。在一实施例中，硬遮罩层416在化学机械研磨工艺当中或者回蚀工艺中移除。
在操作608、方法600(图3)形成栅极结构于鳍片211之上，其中每个栅极结构包含一牺牲栅极堆叠240’以及顶部间隔物247。根据一个实施例中的结果结构在图7A、图7B、以及图7C中所示。图7A为栅极全环装置200的俯视图的一部分，而图7B以及图7C分别为栅极全环装置200沿着图7A的“剖面H”线以及“剖面V”线的剖面图。牺牲栅极堆叠240’包含牺牲栅极介电层246以及牺牲栅极电极245。牺牲栅极介电层246形成于鳍片211的顶部以及侧壁，而牺牲栅极电极245形成于牺牲栅极介电层246上。在一些实施例中，牺牲栅极介电层246可包含介电材料，例如氧化硅、氮氧化硅、高介电系数的介电材料、其他合适的介电材料、或者前述的组合；而牺牲栅极电极245包含一合适的虚置栅极材料，例如多晶硅层。可利用化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积(high densityplasma CVD；HDPCVD)、金属有机物化学气相沉积(metal organic CVD；MOCVD)、远距等离子体化学气相沉积(remote plasma CVD；RPCVD)、电将增强化学气相沉积(plasma enhancedCVD；PECVD)、低压化学气相沉积(low-pressure CVD；LPCVD)、原子层化学气相沉积(atomiclayer CVD；ALCVD)、常压化学气相沉积(atmospheric pressure CVD；APCVD)、电镀、其他合适的材料、或者前述的组合沉积牺牲栅极电极245以及牺牲栅极介电层246。
例如，操作606可执行微影图案化以及蚀刻工艺以图案化牺牲栅极电极245以及牺牲栅极介电层246。微影图案化工艺包含阻剂涂层(例如，旋转涂布(spin-on coating))、软烤、遮罩对准、曝露、曝露后焙烤、显影该阻剂、漂洗、烘干(例如硬烤)、其他合适的微影工艺、或者前述的组合。蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法、或者前述的组合。接着，操作606通过沉积以及蚀刻工艺形成顶部间隔物247于牺牲栅极堆叠240’的侧壁上。
在操作610，方法600(图3)蚀刻相邻于顶部间隔物247的鳍片211以形成源极/漏极沟槽(或者凹陷)250，例如图8A、图8B、以及图8C中所示。图8A为栅极全环装置200的俯视图的一部分，而图8B以及图8C分别为栅极全环装置200沿着图8A的“剖面H”线以及“剖面V”线的剖面图。在所示的实施例中，蚀刻工艺完全移除在鳍片211的源极/漏极区域中的半导体层堆叠201，且进一步延伸至源极/漏极区域中的N井204N/P井204P。例如，如图8C所示，PMOS栅极全环晶体管的源极/漏极沟槽250延伸一深度d4于N井204N的顶面之下。深度d4在一些实施例中被控制为在5纳米至25纳米的一范围中，如以上所述。虽然未展示于图8C中，NMOS栅极全环晶体管的源极/漏极沟槽250延伸一深度d1于P井204P的顶面之下(如图1B中所描绘)。深度d1在一些实施例中被控制为在5纳米至25纳米的一范围中，如以上所述。蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻方法、或者前述的组合。在一些实施例中，蚀刻工艺为多操作蚀刻工艺。例如，蚀刻工艺可交替蚀刻剂以分开地以及交替地移除半导体层210以及半导体层215。在一些实施例中，蚀刻工艺的参数被配置以选择性地蚀刻半导体堆叠，以对栅极堆叠240’、顶部间隔物247、以及隔离特征230作最小(至没有)的蚀刻。
操作610亦在半导体层215之间形成间隔418。例如，执行一个蚀刻工艺以选择性地蚀刻受源极/漏极沟槽250所曝露的半导体层210，以对半导体层215作最小(至没有)的蚀刻，使得间隔418形成于半导体层215之间以及在半导体层215以及顶部间隔物247之下的防击穿层206N/防击穿层206P之间。蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻方法、或者前述的组合。由于源极/漏极沟槽250延伸于防击穿层206N/防击穿层206P的顶面之下，在最底层的半导体层215以及防击穿层206N/防击穿层206P之间的半导体层210可由蚀刻工艺轻易地存取(access)以形成间隔418。若是源极/漏极沟槽250没有延伸于防击穿层206N/防击穿层206P的顶面之下，则此半导体层210可能无法完全从间隔418中移除，且任何剩余的半导体层210的部分可能引发后面所形成的源极/漏极特征以及栅极堆叠之间产生短路。
在操作612，方法600(图3)在间隔418中形成内部间隔物255，外延成长源极/漏极特征260N以及源极/漏极特征260P，以及形成层间介电层270，例如图9A、图9B、以及图9C中所示。图9A为栅极全环装置200的俯视图的一部分，而图9B以及图9C分别为栅极全环装置200沿着图9A的“剖面H”线以及“剖面V”线的剖面图。例如，一沉积工艺形成一间隔物层于栅极结构240’之上以及定义源极/漏极沟槽250的特征之上。沉积工艺可为化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、金属有机物化学气相沉积、远距等离子体化学气相沉积、电将增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适的方法、或者前述的组合。间隔物层局部(而在一些实施例中，完全)填充源极/漏极沟槽250。沉积工艺被配置以确保间隔物层填充间隔418。接着执行蚀刻工艺以选择性地蚀刻间隔物层以形成如图9C所示的内部间隔物255，且对半导体层215、牺牲栅极堆叠240’、以及栅极间隔物247作最小(至没有)的蚀刻。在一些实施例中，间隔物层从栅极间隔物247的侧壁、半导体层215的侧壁、牺牲栅极堆叠240’、以及基板202移除。间隔物层(因而内部间隔物255)包含一材料，不同于半导体层215的材料以及栅极间隔物247的材料以达到在第二蚀刻工艺中的理想蚀刻选择性。接着，操作612利用外延成长工艺以形成源极/漏极特征260N以及源极/漏极特征260P。外延工艺可利用化学气相沉积沉积技术，(例如汽相外延及/或超高真空化学气相沉积)、分子束外延、其他合适的外延成长工艺、或者前述的组合。外延工艺可利用气体及/或液体前趋物，其与基板202、防击穿层206N/防击穿层206P、以及半导体层215的成分互动。操作612可在原地(in-situ)或者在外地(ex-situ)掺杂源极/漏极特征260N以及源极/漏极特征260P，如前面所述。在外延成长源极/漏极特征260N以及源极/漏极特征260P之后，操作612形成一接点蚀刻停止层于源极/漏极特征260N、源极/漏极特征260P以及栅极结构240’之上，以及形成层间介电层270于接点蚀刻停止层之上。
在操作614，方法600(图3)切断了栅极结构240’并且形成栅极端介电特征404，如图10A、图10B、以及图10C所示。图10A为为栅极全环装置200的俯视图的一部分，而图9B以及图9C分别为栅极全环装置200沿着图9A的“剖面H”线以及“剖面V”线的剖面图。例如，操作614可利用沉积以及微影工艺形成一蚀刻遮罩。接着，通过蚀刻遮罩的开口利用一个或者多个蚀刻工艺蚀刻牺牲栅极堆叠240’以及栅极间隔物247。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻方法、或者前述的组合。蚀刻工艺受调整为对牺牲栅极堆叠240’(牺牲栅极电极245)中的材料有选择性且对隔离特征230以及层间介电层270没有(或者很小)蚀刻。蚀刻工艺完全移除曝露于蚀刻遮罩的开口中的牺牲栅极电极245，因而将牺牲栅极电极245切成片段。蚀刻工艺可完全或者局部移除曝露于蚀刻遮罩的开口中的栅极间隔物247。蚀刻工艺在牺牲栅极电极245的片段之间造成沟槽。接着，操作614沉积一个或者多个介电层至沟槽中，且对一个或者多个介电层执行化学机械研磨工艺以形成栅极端介电特征404，如图10A以及图10B所示。
在操作616，方法600(图3)移除牺牲栅极堆叠240’以形成栅极沟槽275以及移除曝露于栅极沟槽275中半导体层210，例如图11A、图11B、以及图11C中所示。图11A为栅极全环装置200的俯视图的一部分，而图11B以及图11C分别为栅极全环装置200沿着图12A的“剖面H”线以及“剖面V”线的剖面图。例如，操作616执行一个或者多个蚀刻工艺以完全移除牺牲栅极堆叠240’(包含牺牲栅极电极245以及牺牲栅极介电层246)，以曝露通道区域中的半导体层215以及半导体层210。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻方法、或者前述的组合。在一些实施例中，蚀刻工艺被配置以选择性蚀刻牺牲栅极堆叠240’，且对栅极全环装置200的其他特征，例如层间介电层270、栅极间隔物247、隔离特征230、半导体层215、以及半导体层210很小(至没有)蚀刻。接着，操作616执行一个或者多个蚀刻工艺以选择性蚀刻半导体层210且对半导体层215很小(至没有)蚀刻，且在一些实施例中，对栅极间隔物247及/或内部间隔物255很小(至没有)蚀刻。许多蚀刻参数受调整以达到半导体层210的选择性蚀刻，例如蚀刻剂的成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、电源、射频(RF)偏压、射频偏功率(RF bias power)、蚀刻剂流动率、其他合适的蚀刻参数、或者前述的组合。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻方法、或者前述的组合。因此，半导体层215悬置于栅极沟槽275中。此工艺亦可称为通道释放工艺。
在操作618，方法600(图3)形成在栅极沟槽275中的高介电系数的金属的栅极堆叠240，如图12A、图12B、以及图12C中所示。图12A为栅极全环装置200的俯视图的一部分，而图12B以及图12C分别为栅极全环装置200沿着图12A的“剖面H”线以及“剖面V”线的剖面图。例如，操作618可利用化学氧化、热氧化、原子层沉积、化学气相沉积、及/或其他合适的方法所形成，且可利用原子层沉积、化学气相沉积、物理气相沉积、电镀、及/或其他合适的工艺形成功函数金属层284N/功函数金属层284P、以及低电阻金属填充层350(未展示于图12B以及图12C中，但展示于图1D-2、图1D-3、以及图1D-4)。
在操作620，方法600(图3)对栅极全环装置200执行更进一步的工艺，例如形成栅极顶部介电层408、形成源极/漏极接点406、形成许多导孔，例如栅极导孔410、漏极导孔411N/漏极导孔411P、源极导孔412N/源极导孔412P、条状导孔413N/条状导孔413P、等等。在一实施例中，上述的操作对装置区域以及井条状区域同时执行，以形成NMOS栅极全环晶体管、PMOS栅极全环晶体管、以及井条状结构，如图2B所示。
虽然不意为限制性的，本公开的一个或者多个实施例对一个半导体装置以及其形成提供许多好处。例如，本公开的实施例提供多种减少栅极全环装置中的漏电流的结构(例如，防击穿层)以及操作方法(例如，栅极、源极、漏极、以及井偏压计划)。例如，通过结合公开的偏压计划以及一相对较轻掺杂的防击穿层，在待机模式的栅极全环装置的源极端以及漏极端之间的漏电流可大幅减少，而栅极全环装置的通道层实质上没有防击穿层的掺杂物。所公开的结构以及方法可以容易地整合进现存的半导体工艺。
在一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；井，位于基板上且为第一导电型，井包含位于井的上层部分且为第一导电型的防击穿层；源极特征以及漏极特征，位于防击穿层上，且为相反于第一导电型的第二导电型；条状外延特征，设置于井上，且为第一导电型；多个通道层，悬置于防击穿层上且将源极特征连接至漏极特征，其中通道层相互垂直堆叠；高介电系数金属栅极，环绕通道层，其中高介电系数金属栅极的第一部分设置于通道层的最底层以及防击穿层之间；源极接点，设置于源极特征上以及电性耦接至源极特征；源极导孔，位于源极接点上；漏极接点，设置于漏极特征上以及电性耦接至漏极特征；漏极导孔，位于漏极接点上；条状接点，设置于条状外延特征上以及电性耦接至条状外延特征；以及条状导孔，位于条状接点上，其中源极导孔以及条状导孔被配置以在半导体装置的非主动模式时耦接至不同的电压，并且在半导体装置的主动模式时耦接至实质上相同的电压。
在半导体装置的一实施例中，第一导电型为p型以及第二导电型为n型，以及其中在非主动模式时，漏极导孔被配置为耦接至正供应电压，源极导孔被配置为耦接至接地，以及条状导孔被配置为耦接至低于接地的第三电压。在更进一步的实施例中，第三电压低于接地大约0.1伏特至大约0.6伏特。
在半导体装置的一实施例中，第一导电型为p型以及第二导电型为n型，以及其中在非主动模式时，高介电系数金属栅极被配置以耦接至正供应电压，源极导孔以及漏极导孔被配置为耦接至接地，以及条状导孔被配置为耦接至低于接地的第三电压。
在半导体装置的一实施例中，第一导电型为n型以及第二导电型为p型，以及其中在非主动模式时，漏极导孔被配置为耦接至接地，源极导孔被配置为耦接至正供应电压，以及条状导孔被配置为耦接至高于正供应电压的第三电压。在更进一步的实施例中，第三电压高于正供应电压大约0.1伏特至大约0.6伏特
在半导体装置的一实施例中，第一导电型为n型以及第二导电型为p型，以及其中在非主动模式时，高介电系数金属栅极被配置为耦接至接地，源极导孔以及漏极导孔被配置为耦接至正供应电压，以及条状导孔被配置为耦接至高于正供应电压的第三电压。
在半导体装置的一实施例中，在防击穿层中的第一掺杂物浓度高于在井中的第二掺杂物浓度，且第一掺杂物浓度对第二掺杂物浓度的比例为在大约2至大约100的范围之中。在更进一步的实施例中，源极特征的底面在高介电系数金属栅极以及防击穿层之间的界面之下大约5纳米至大约25纳米。
在另一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；第一导电型的井，位于基板上，井包含在井的上层部分上的防击穿层，且防击穿层为第一导电型，其中防击穿层包含第一掺杂物；源极特征以及漏极特征，位于防击穿层之上，且为相反于第一导电型的第二导电型；多个通道层，悬置于防击穿层之上，且将源极特征连接至漏极特征，其中通道层相互垂直堆叠，其中通道层实质上没有第一掺杂物；高介电系数金属栅极，环绕于通道层，其中高介电系数金属栅极的第一部分设置于通道层的最底层以及防击穿层之间，其中源极特征的底面在高介电系数金属栅极的第一部分以及防击穿层之间的界面之下大约5纳米至大约25纳米；多个内部介电间隔物，分别设置于高介电系数金属栅极以及源极特征以及漏极特征之间；以及多个顶部介电间隔物，分别设置于高介电系数金属栅极的多个侧壁上以及通道层的最顶层之上。
在半导体装置的一实施例中，防击穿层包含在第一掺杂浓度以第一掺杂物所掺杂的第一半导体材料，井包含在第二掺杂浓度以第一掺杂物所掺杂的第一半导体材料，且第一掺杂物浓度对第二掺杂物浓度的比例为在大约2至大约100的范围之中。
在半导体装置的一实施例中，高介电系数金属栅极包含高介电系数介电层、位于高介电系数介电层上的功函数金属层、以及位于功函数金属层之上的金属填充层，其中金属填充层没有高介电系数金属栅极的第一部分。
在一实施例中，半导体装置进一步包含条状外延特征，设置于井上，且为第一导电型；源极接点，设置于源极特征上以及电性耦接至源极特征；源极导孔，位于源极接点上；漏极接点，设置于漏极特征上以及电性耦接至漏极特征；漏极导孔，位于漏极接点上；条状接点，设置于条状外延特征上以及电性耦接至条状外延特征；以及条状导孔，位于条状接点上，其中源极导孔以及条状导孔被配置以在半导体装置的非主动模式时耦接至不同的电压，并且在半导体装置的主动模式时耦接至实质上相同的电压。在更进一步的实施例中，源极接点、漏极接点、以及条状接点的每一者包含钛层、位于钛层上的氮化钛层、以及位于氮化钛层上的钴层。在更进一步的实施例中，源极导孔、漏极导孔、以及条状导孔的每一者包含钨。在更进一步的实施例中，源极接点、漏极接点、条状接点、源极导孔、漏极导孔、以及条状导孔的每一者包含钌。
在另一个范例样态中，本公开的实施例提供一种半导体装置，包含基板；p型井，位于基板上，且具有p型防击穿层；n型井，位于基板上，且具有n型防击穿层；n型源极特征以及n型漏极特征，位于p型防击穿层之上；p型源极特征以及p型漏极特征，位于n型防击穿层之上；多个第一通道层，悬置于p型防击穿层之上，且将n型源极特征连接至n型漏极特征，其中第一通道层相互垂直堆叠且没有受掺杂；多个第二通道层，悬置于n型防击穿层之上，且将p型源极特征连接至p型漏极特征，其中第二通道层相互垂直堆叠且没有受掺杂；高介电系数金属栅极，环绕于第一通道层以及第二通道层，其中n型源极特征的底面在高介电系数金属栅极以及p型防击穿层之间的界面层之下大约5纳米至大约25纳米，以及p型源极特征的底面在该高介电系数金属栅极以及n型防击穿层之间的界面层之下大约5纳米至大约25纳米；第一源极接点，设置于n型源极特征上以及电性耦接至n型源极特征；第二源极接点，设置于p型源极特征上以及电性耦接至p型源极特征；以及漏极接点，设置于n型漏极特征以及p型漏极特征上以及电性耦接至n型漏极特征以及p型漏极特征。
在一实施例中，半导体装置进一步包含p型条状外延特征，设置于p型井之上；第一源极导孔，位于第一源极接点上；第一条状接点，设置于p型条状外延特征上以及电性耦接至p型条状外延特征；以及第一条状导孔，位于第一条状接点上，其中在半导体装置的非主动模式时，第一源极导孔被配置以耦接至接地以及第一条状导孔被配置以耦接至低于接地的第一电压。在更进一步的实施例中，半导体装置进一步包含：n型条状外延特征，设置于n型井之上；第二源极导孔，位于第二源极接点上；第二条状接点，设置于n型条状外延特征上以及电性耦接至n型条状外延特征；以及第二条状导孔，位于第二条状接点上，其中在半导体装置的非主动模式时，第二源极导孔被配置以耦接至正供应电压以及第二条状导孔被配置以耦接至高于正供应电压的第二电压。在更进一步的实施例中，第一电压低于接地大约0.1伏特至大约0.6伏特，以及第二电压高于正供应电压大约0.1伏特至大约0.6伏特。
前述内容概述了几个实施例的特征。本领域技术人员应该理解，他们可以容易地将本公开用作设计的基础或修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认知到，等效的构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (1)

1.一种半导体装置，包含：
一基板；
一井，位于该基板上且为一第一导电型，该井包含位于该井的一上层部分且为该第一导电型的一防击穿层；
一源极特征以及一漏极特征，位于该防击穿层上，且为相反于该第一导电型的一第二导电型；
一条状外延特征，设置于该井上，且为该第一导电型；
多个通道层，悬置于该防击穿层上且将该源极特征连接至该漏极特征，其中所述多个通道层相互垂直堆叠；
一高介电系数金属栅极，环绕所述多个通道层，其中该高介电系数金属栅极的一第一部分设置于所述多个通道层的一最底层以及该防击穿层之间；
一源极接点，设置于该源极特征上以及电性耦接至该源极特征；
一源极导孔，位于该源极接点上；
一漏极接点，设置于该漏极特征上以及电性耦接至该漏极特征；
一漏极导孔，位于该漏极接点上；
一条状接点，设置于该条状外延特征上以及电性耦接至该条状外延特征；以及
一条状导孔，位于该条状接点上，其中该源极导孔以及该条状导孔被配置以在该半导体装置的一非主动模式时耦接至不同的电压，并且在该半导体装置的一主动模式时耦接至一实质上相同的电压。
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