CN114446880A - 半导体装置及其形成方法 - Google Patents

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CN114446880A
CN114446880A CN202110540304.7A CN202110540304A CN114446880A CN 114446880 A CN114446880 A CN 114446880A CN 202110540304 A CN202110540304 A CN 202110540304A CN 114446880 A CN114446880 A CN 114446880A
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CN
China
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layer
dielectric layer
diffusion barrier
gate dielectric
interfacial
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CN202110540304.7A
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English (en)
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摩尔·沙哈吉·B
萨万特·钱德拉谢卡尔·普拉卡斯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭露描述一种半导体装置及其形成方法。形成具有受控掺杂的栅极介电层的半导体装置的方法包括形成栅极介电层于鳍状结构上、形成扩散阻障层于栅极介电层上，以及形成掺质来源层于扩散阻障层上。栅极介电层包括在鳍状结构上的界面层及在界面层上的高k值介电层。掺质来源层的掺质扩散至栅极介电层内。此方法还包括以掺质掺杂界面层的一部分及移除掺质来源层。

Description

半导体装置及其形成方法
技术领域
本揭露是有关于一种半导体装置及其形成方法，且特别是有关于一种具有受控掺杂的栅极介电层的半导体装置及其形成方法。
背景技术
随着半导体技术的进展，对于更高储存电容、更快处理系统、更高性能及更低成本的需求已逐渐增加。为了满足此些需求，半导体产业持续缩小半导体装置的尺寸，例如：包括平面式金属氧化物半导体场效晶体管(MOSFET)及鳍式场效晶体管(鳍式FET)的金属氧化物半导体场效晶体管。如此缩小尺寸已带来改善半导体装置的性能的挑战。
发明内容
本揭露的一实施例揭露一种方法，其包含形成栅极介电层于鳍状结构上、形成扩散阻障层于栅极介电层上、形成掺质来源层于扩散阻障层上、以掺质掺杂一部分的界面层，以及移除掺质来源层。栅极介电层包含在鳍状结构上的界面层及在界面层上的高k值介电层。掺质来源层的掺质扩散至栅极介电层内。此部分的界面层是相邻于高k值介电层。
本揭露的一实施例揭露一种方法，其包含形成于第一鳍状结构上的第一栅极介电层及于第二鳍状结构上的第二栅极介电层、形成于第一栅极介电层上的第一扩散阻障层及于第二栅极介电层上的第二扩散阻障层、形成掺质来源层于第一扩散阻障层及第二扩散阻障层上、以掺质掺杂第一界面层的一部分及第二界面层的一部分，以及移除掺质来源层。第一栅极介电层包含在第一鳍状结构上的第一界面层及在第一界面层上的第一高k值介电层。第二栅极介电层包含在第二鳍状结构上的第二界面层及在第二界面层上的第二高k值介电层。第一扩散阻障层的厚度不同于第二扩散阻障层的厚度。掺质来源层的掺质扩散至第一栅极介电层及第二栅极介电层内。第一界面层的部分是相邻于第一高k值介电层；并且第二界面层的部分是相邻于第二高k值介电层。
本揭露的一实施例揭露一种半导体装置，其包含在基材上的鳍状结构、在鳍状结构上的界面层、在界面层的顶部上的高k值介电层，以及在高k值介电层上的混合层。界面层的顶部包含掺质。高k值介电层包含介电材料。混合层包含介电材料、氮，以及钛、钽及铝的至少一者。
附图说明
当参阅附图时，从以下详细的描述，可最佳理解本揭露的态样。
图1A、图1B及图1C是绘示根据一些实施例的已制备部分的半导体装置的等轴视图(isometric view)及剖面视图；
图2是根据一些实施例用以制造具有受控掺杂的栅极介电层的半导体装置的方法的流程图；
图3A至图12B是绘示根据一些实施例的具有受控掺杂的栅极介电层的半导体装置在其制造过程中各种阶段的各种剖面视图；
图13是绘示根据一些实施例的经掺杂的界面层(IL)厚度与扩散阻障层厚度之间的关系。
现在将参照附图来描述绘示的实施例。在附图中，相同元件符号通常指示相同的、功能上相似及/或结构上相似的元件。
【符号说明】
100,100A,100B:半导体装置
105A,105B,105C:场效晶体管
110,110A,110B,110C:鳍状结构
115,115A,115B,115C:鳍状顶部
120,120A,120B,120C:鳍状底部
125:基材
130:衬垫
135:绝缘层
140:鳍状结构
145:蚀刻停止层
150:隔离层
155:栅极堆叠开口
160:栅极间隙壁
170:金属边界
175A,175B,175C:区域
303:栅极介电层
307:界面层
307A:底部
307At,307Bt,309At,309Bt,309Ct,923t:厚度
309t,1131At:厚度
307B:顶部
309:高k值介电层
309A:底部
309B:中间部
309C:混合层
619,619A,619B,619C,417,417C,821:扩散阻障层
923:掺质来源层
925:箭号
1110:半导体层
1129:放大区域
1131:栅极电极
1131A:功函数层
1131B:金属填料
1133:覆盖结构
1137:接触
具体实施方式
为了实践所提供的标的物的不同的特征，以下的揭露提供许多不同的实施例或例子。以下描述部件及排列的特殊的例子，以简化本揭露。当然，此些仅为例子，而非意指为限制。举例而言，在以下描述中，形成第一特征于第二特征上方可包括第一特征与第二特征直接接触地形成的实施方式，亦可包括可形成额外特征于第一特征与第二特征之间的实施方式，而使得第一特征与第二特征可不直接接触。如内文所使用的，形成第一特征于第二特征上意谓以直接接触第二特征的方式形成第一特征。此外，于各种例子中，本揭露可重复元件符号及/或字母。此重复并非本质上表示所讨论的多种实施例及/或配置之间的关系。
进一步，为了简单的描述，内文可使用空间上相对术语，以描述在附图中所绘示的一元件或一特征对于另一元件或另一特征的关系，前述的空间上相对术语例如为“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”及其类似术语。除了在附图中描绘的定向之外，空间上相对术语意指涵盖在使用中或操作中的装置的不同定向。设备可为另外的定向(旋转90度或在其他定向上)，且可同样地相应地解释内文所使用的空间上相对的描述。
需注意的是，在说明书中作为参照的“一个(one)实施例”、“一(an)实施例”、“一例示实施例”及“例示”等指示所描述的实施例可包括特定特征、结构或特性，但每一个实施例可不必然包括特定特征、结构或特性。再者，此些片语不必然指称相同的实施例。进一步，无论是否明确描述，当针对一实施例描述一特定特征、结构或特性时，其可落入本揭露所属技术领域中具有通常知识者针对其他实施例而实行此些特征、结构或特性的知识范围内。
可理解的是，内文的片语学或术语学是为了描述而非为了限制的目的，以致于本说明书的片语学或术语学是按照内文的教示，以被本揭露所属技术领域中具有通常知识者做解释。
在一些实施例中，术语“大约(about)”及“实质上(substantially)”可表示在5％-15％内的数值的变动的给定的数量的数值(如，±1％、±2％、±3％、±4％、±5％、±10％、±15％的数值)。此些数值仅为例子，而非意指为限制。术语“大约(about)”及“实质上(substantially)”可指称按照内文的教示而被本揭露所属技术领域中具有通常知识者所解释的数值的百分比值。
随着对于更低功率消耗、更高性能及更小半导体装置的需求的增加，半导体装置的尺寸持续缩小。为了各种应用，可制备具有多种阈值电压(threshold voltages，Vt)的场效晶体管(FET)。举例而言，具有低Vt的FET(如，在约50mV至约160mV之间)可用以晶片中的“低”或“超低”的功率应用，且具有高Vt的FET(如，大于约200mV)可用以晶片中的高功率的应用。此外，具有不同Vt的n-型FET(亦称为NFET)及p-型FET(亦称为PFET)可被制备，以适合于每一种型态的FET。用词“p-型”可相关于经p-型掺质(例如为硼)掺杂的结构、层及/或区域。用词“n-型”可相关于经n-型掺质(例如为磷)掺杂的结构、层及/或区域。双极工程(dipole engineering)可用于调节金属栅极的有效功函数，并形成用以半导体装置的多种阈值电压。可通过从在栅极介电层上的掺质来源层扩散掺质至栅极介电层的高k值介电层来形成双极。用词“高k值”可指称高介电常数。在半导体装置结构及制备制程的领域中，高k值可指称大于SiO2的介电常数的一介电常数(如，大于约3.9)。
随着持续的缩小装置尺寸及装置性能的需求的增加，双极工程可具有挑战性。举例而言，在栅极介电层上的掺质来源层可与高k值介电层混合，并形成化合物粒子缺陷，化合物粒子缺陷在后续用以移除掺质来源层的蚀刻制程的期间无法被移除。此外，在蚀刻制程期间，在掺质来源层与高k值介电层之间的蚀刻选择性可能不足以避免高k值介电层的不均匀及/或过度损失。用语“蚀刻选择性(etch selectivity)”可指称在相同的蚀刻条件下，二个不同的材料的蚀刻速率的比值。再者，为了较小的Vt位移(Vt shift)，掺质来源层的均匀性随着掺质来源层的厚度的持续缩小而逐渐减低，以达成在高k值介电层与界面层的界面的较小掺杂双极需求。更进一步，在湿式清洗制程期间，水气(moisture)可攻击掺质来源层，且在栅极介电层内形成氢氧化物(oxyhydride)，此会减小栅极介电层的介电常数，从而增加有效氧化物厚度，且降低装置速度。
本揭露的各种实施例提供用以形成具有受控掺杂的栅极介电层的半导体装置的方法。在一些实施例中，可形成半导体装置的栅极介电层于鳍状结构上。栅极介电层可包括在鳍状结构上的界面层及在界面层上的高k值介电层。在一些实施例中，可形成扩散阻障层于栅极介电层上。可形成掺质来源层于扩散阻障层上，以掺杂一部分的高k值介电层及界面层、形成各种混合层，以及形成在高k值介电层与界面层的界面的掺杂双极。掺质来源层可包括氧化铝(AlOx)、二氧化镁(MgO)、三氧化二镧(La2O3)、三氧化二镏(Lu2O3)、三氧化二钪(Sc2O3)、氧化锶(SrO)、二氧化锆(ZrO2)、三氧化二钇(Y2O3)、氧化镝(DyOx)、氧化铕(EuOx)、氧化铒(ErOx)、三氧化二镱(Yb2O3)，以及其他适合的稀土族金属氧化物、碱土族金属氧化物及过渡金属氧化物，以形成在界面的掺杂双极。在掺杂制程后，可移除掺质来源层。
扩散阻障层可阻止掺质来源层与高k值介电层的混合，因此减少来自掺质来源层及高k值介电层的化合物粒子缺陷。凭借扩散阻障层可达成横越鳍状结构及栅极结构的均匀掺质轮廓(dopant profile)。随着掺质由掺质来源层通过扩散阻障层，并扩散至高k值介电层与界面层的界面，对于较小的Vt位移(如，约30mV或更小)，整个晶圆中的不均匀掺杂会使得于界面的较小的掺杂浓度(如，小于约5×1013原子/cm2)及较小的掺杂双极可被达成。经掺杂的一部分界面层可具有较高的介电常数(k值)，而因此减少界面层的有效氧化物厚度(effective oxide thickness，EOT)。在掺杂操作之前，掺质来源层可不需要图案化制程或湿式清洗制程，从而避免形成具有低k值的氢氧化物。此外，在掺杂制程期间，掺质来源层可不必暴露于水气。在一些实施例中，在沉积栅极电极之前，可完全或部分移除扩散阻障层。在一些实施例中，对扩散阻障层进行氮化处理(nitridation treatment)，且扩散阻障层可为栅极电极的一部分。在一些实施例中，界面层的掺杂部分的厚度可取决于扩散阻障层的厚度。在一些实施例中，可形成扩散阻障层与高k值介电层的混合层于此二者的界面处。混合层可阻止金属(如，铝)从栅极电极的功函数层(work function layer)扩散至高k值介电层内，且改善装置可靠度、装置漏电(leakage)及由于金属扩散所致的Vt位移的控制。在一些实施例中，可形成扩散阻障层及掺质来源层于界面层上。在以掺质掺杂一部分的界面层之后，可移除掺质来源层及扩散阻障层。可形成高k值介电层及栅极电极于经掺杂的界面层上。
图1A及图1B是绘示根据一些实施例在移除牺牲栅极堆叠之后，已制备部分的半导体装置100的等轴视图。在一些实施例中，图1B显示在绕着Z轴顺时针旋转约45度后的图1A的已制备部分的半导体装置100。换句话说，图1B为图1A所示的已制备的半导体装置100的另一个视图。图1C是绘示根据一些实施例的已制备部分的半导体装置100沿着线C-C的剖面视图。
如图1A至图1C所示，已制备部分的半导体装置100包括形成在基材125上的FET105A、FET 105B及FET 105C。在一些实施例中，为了不同的Vt，可在后续制程制造FET 105A、105B及105C，以形成不同的双极于高k值介电层与界面层的界面处，前述的后续制程掺杂不同的栅极介电层。在一些实施例中，FET 105A、105B及105C可为鳍状FET、环绕式栅极FET(GAA FET)、平面式FET或其他适合的FET装置。在一些实施例中，FET 105A、105B及105C可全部为p-型FET(PFET)、全部为n-型FET(NFET)，或者每一者具有不同的Vt的导电性型FET(conductivity type FET)。虽然图1A至图1C显示三个FET，半导体装置100可具有任何数目的FET。其次，虽然图1A至图1C显示一个栅极堆叠开口155，半导体装置100可具有额外的相似且平行于此栅极堆叠开口155的栅极堆叠开口。除非另有论述，否则以相同的诠释应用于FET105A、105B及105C彼此间的元件的讨论。
如图1A至图1C所示，可形成FET 105A、105B及105C于基材125上。在一些实施例中，基材125可包括半导体材料，例如：结晶硅(crystalline silicon)。在一些实施例中，基材125可包括(i)元素半导体，例如：锗(Ge)；(ii)化合物半导体，其包括碳化硅(SiC)、砷化硅(SiAs)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)及/或第III-V族半导体材料；(iii)合金半导体，其包括硅化锗(SiGe)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锗锡(SiGeSn)、磷化镓砷(GaAsP)、磷化镓铟(GaInP)、砷化镓铟(GaInAs)、砷磷化镓铟(GaInAsP)、砷化铝铟(AlInAs)及/或砷化铝镓(AlGaAs)；(iv)绝缘层上覆硅(SOI)结构；(v)绝缘层上覆硅锗(SiGe)结构(SiGeOI)；(vi)绝缘层上覆锗结构(GeOI)；或者(vii)及其组合。替代地，基材125可由电性上非导电性材料所制得，例如：玻璃及蓝宝石晶圆(sapphire wafer)。进一步，基材125可为经掺杂的，其取决于设计需求(如，p型基材或n型基材)。在一些实施例中，可使用p型掺质(如，硼、铟、铝或镓)或n型掺质(如，磷或砷)掺杂基材125。做为例示的目的，将在结晶硅(Si)(crystalline silicon)的内容下描述基材125。基于内文的揭露，如前所讨论，可使用其他材料。此些材料是在本揭露的精神及范畴内。
参照图1A至图1C，半导体装置100可包括额外的结构元件，例如：鳍状结构110、衬垫130、绝缘层135、源极/漏极(S/D)磊晶鳍状结构140、蚀刻停止层145、隔离层150、形成在隔离层150内的栅极堆叠开口155及形成在栅极堆叠开口155内的隔离层150的侧壁表面上的栅极间隙壁160。
如图1A至图1C所示，鳍状结构110A、110B及110C(亦统称为“鳍状结构110”)可分别包括鳍状顶部115A、115B及115C(亦统称为“鳍状顶部115”)及鳍状底部120A、120B及120C(亦统称为“鳍状底部120”)。在一些实施例中，鳍状顶部115可为单一个鳍状结构。在一些实施例中，鳍状顶部115可包括半导体层的堆叠(如，用于GAA FETs的纳米片、纳米线或纳米叉状片(nano-fork sheet)的堆叠)。在一些实施例中，鳍状顶部115可包括与鳍状底部120相似或不同的半导体材料。在一些实施例中，鳍状顶部115及鳍状底部120可包括与基材125相同的半导体材料，例如：结晶Si。
可通过使用任何适合的方法的图案化来形成鳍状结构110。举例而言，可使用一或多个微影制程来图案化鳍状结构110，前述的微影制程包括双重图案化制程(double-patterning process)或多个图案化制程(multi-patterning process)。双重图案化制程或多个图案化制程可结合微影制程(photolithography)及自对准制程(self-alignedprocess)，以允许所产生的图案具有更小的间距(pitch)，举例而言，其具有比使用单一且直接的微影制程所获得的他种图案更小的间距。在一些实施例中，牺牲层被形成于基材上方，且被使用微影制程图案化。使用自我对准制程沿着经图案化的牺牲层形成间隙壁。然后，移除牺牲层，且留下的间隙壁可接着用于图案化鳍状结构110。
在一些实施例中，绝缘层135可为隔离结构，例如：浅沟槽隔离(shallow trenchisolation，STI)，前述的隔离结构提供FET 105A、105B及105C彼此间的电性隔离、提供FET105A、105B及105C与在基材125上具有不同的鳍状结构(未绘示)的邻近的FET间的电性隔离，以及/或者提供FET 105A、105B及105C与邻近的主动元件及被动元件(未绘示)的电性隔离，其中主动元件与被动元件是与基材125结合或沉积于基材125上。在一些实施例中，绝缘层135可为做为电性绝缘体(如，介电层)的层。在一些实施例中，绝缘层135可包括二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、掺氟硅玻璃(FSG)、掺磷硅玻璃(PSG)、低k值介电材料(如，具有小于约3.9的k值的介电材料)及/或其他具有适当的充填性质的适合的介电材料。在一些实施例中，衬垫130为氮化物层(nitride layer)，例如：氮化硅。
参照图1A至图1C，S/D磊晶的鳍状结构140可设置在鳍状底部120上及栅极间隙壁160附近，且在隔离层150内沿着的X轴延伸。在一些实施例中，S/D磊晶的鳍状结构140可具有任何的几何形状，例如：多边形、椭圆形及圆形。S/D磊晶的鳍状结构140可包括磊晶成长的(epitaxially-grown)半导体材料。在一些实施例中，磊晶成长的半导体材料包括与基材125相同的材料。在一些实施例中，磊晶成长的半导体材料包括与基材125不相同的材料。在一些实施例中，用于每一个S/D磊晶的鳍状结构140的磊晶成长的半导体材料可为彼此相同或不相同。磊晶成长的半导体材料可包括(i)半导体材料，例如：锗及硅；(ii)化合物半导体材料，例如：砷化镓及砷化铝镓；或(iii)半导体合金，例如：硅化锗及磷化镓砷(galliumarsenide phosphide)。
在一些实施例中，S/D磊晶的鳍状结构140可为用于PFET的p型及用于NFET的n型。在一些实施例中，p型S/D磊晶的鳍状结构140可包括SiGe，且可在磊晶成长制程期间使用p型掺质被原位掺杂，前述的p型掺质例如为硼、铟及镓。在一些实施例中，p型S/D磊晶的鳍状结构140可具有多个子区域(multiple sub-regions)，此些子区域可包括SiGe且可彼此不相同，举例而言，基于掺杂浓度、磊晶成长制程条件及/或Ge相对于Si的相对浓度而彼此不相同。在一些实施例中，n型S/D磊晶的鳍状结构140可包括Si，且可在磊晶成长制程期间使用n型掺质被原位掺杂，前述的n型掺质例如为磷及砷。在一些实施例中，n型S/D磊晶的鳍状结构140可具有多个n型磊晶的鳍状子区域，此些n型磊晶的鳍状子区域可彼此不相同，举例而言，基于掺杂浓度及/或磊晶成长制程条件而彼此不相同。
参照图1A至图1C，鳍状结构110A、110B及110C可为分别对应于FET105A、105B及105C的电流输送结构(current-carrying structure)。可形成FET105A、105B及105C的通道区域在栅极堆叠开口155内的FET 105A、105B及105C分别所对应的鳍状顶部115A、115B及115C的一部分。S/D磊晶的鳍状结构140A、140B及140C可做为分别对应于FET 105A、105B及105C的S/D区域。
参照图1A至图1C，蚀刻停止层145可延伸于绝缘层135、S/D磊晶的鳍状结构140及栅极间隙壁160的外面。在一些实施例中，于S/D接触开口形成于S/D磊晶的鳍状结构140上的期间，蚀刻停止层145可做为在后续蚀刻制程中停止蚀刻的层。在一些实施例中，蚀刻停止层145可具有从约3nm至约5nm的范围的厚度。在一些实施例中，可通过共构沉积制程(conformal deposition process)沉积蚀刻停止层145，例如：原子层沉积(ALD)、电浆辅助ALD(PEALD)、化学气相沉积(CVD)、电浆辅助CVD(PECVD)及任何其他适合的沉积方法。
隔离层150可环绕S/D磊晶的鳍状结构140，且优先于形成栅极堆叠开口155之前被形成。在移除牺牲的栅极堆叠(未绘示)之后，如图1A及图1B所示，可形成栅极堆叠开口155于隔离层150内。在一些实施例中，隔离层150可为层间介电层(interlayer dielectric，ILD)，其包括具有或不具碳及/或氮的氧化硅基(silicon oxide-based)介电材料。在一些实施例中，可通过CVD、物理气相沉积(PVD)或任何其他适合的沉积方法来沉积隔离层150。
栅极间隙壁160可为一或多层的堆叠，堆叠中的层包括彼此相同或不相同的材料。在一些实施例中，栅极间隙壁160可包括介电材料，例如：氧氮化硅(SiON)、碳氮化硅(SiCN)、氧碳化硅(SiOC)、氮化硅或其组合。在一些实施例中，栅极间隙壁160可具有从约2nm至约5nm的范围的厚度。根据一些实施例，栅极间隙壁160可沉积于牺牲的栅极堆叠的侧壁表面上，前述的牺牲的栅极堆叠后来在栅极取代制程期间被移除，以形成栅极堆叠开口155。在图1A至图1C中，栅极间隙壁160做为用于金属栅极堆叠的结构元件，以在后续制程中形成前述的金属栅极堆叠于栅极堆叠开口155内。
参照图1C，半导体装置100可进一步包括在FET 105A与105B之间，以及FET 105B与105C之间的金属边界170。金属边界170可为一边界，其中FET 105B的栅极金属堆叠比FET105A或105C的栅极金属堆叠更宽，举例而言，在FET 105A与105B之间的N-P金属边界。在一些实施例中，金属边界170可为在鳍状结构110A与110B间的中间处，以及在鳍状结构110B与110C间的中间处。如图1C所示，将分别于区域175A至175C详细描述在鳍状结构110A至110C上的栅极介电层及金属堆叠的制造过程。除非另有论述，否则制造制程适用于在金属边界170处的用于FET 105A、105B及105C的栅极介电层及金属堆叠。
图2是根据一些实施例用以制造具有受控掺杂的栅极介电层的半导体装置的方法200的流程图。方法200可不受限于鳍状FET装置，且可应用于一种装置，此装置可从在高k值介电层与栅极介电层的界面层的界面处的受控掺杂中获利，且此装置例如为平面FET、GAAFET等装置。可于方法200中的各种操作间进行额外的制造操作，且仅为了清楚且简化描述而可省略前述的额外的制造操作。额外的制程可被提供于在方法200之前、期间或之后，于内文中简略地描述此些额外的制程的一或多个。再者，可不需要所有的操作来进行内文所提供的揭露内容。此外，一些操作可并行或以不同于图2所示的顺序来进行。在一些实施例中，一或多个其他操作可额外进行或替代目前所述的操作。
为了绘示的目的，图2所示的操作将参照如图3A至图12B所示的用以制造具有受控掺杂的栅极介电层的半导体装置100的例示制造制程来描述。根据一些实施例，图3A至图10是绘示根据一些实施例的具有受控掺杂的栅极介电层的半导体装置100在其制造制程的各种阶段中的空间上沿着Y轴的部分剖面视图。图11A至图12B是绘示根据一些实施例的具有受控掺杂的栅极介电层303的半导体装置100在制造制程的操作后于空间上沿着X轴的部分剖面视图。虽然图11A至图12B绘示具有用以鳍状FET及GAA FET的受控掺杂的栅极介电层303的半导体装置100，但是方法200可应用于其他半导体装置，例如：具有不同的Vt的平面式FET。使用以上与图1A至图1C的元件相同的诠释来描述图3A至图12B的元件。
参照图2，如图1A至图1C所示，以操作210与形成栅极介电层303及绝缘层135的制程开始方法200，栅极介电层303具有在鳍状结构110A至110C上的高k值介电层309及界面层307，并且绝缘层135在栅极堆叠开口155内的鳍状结构110A至110C之间。根据一些实施例，图3A是在方法200的操作210后的图1C所示的半导体装置100的剖面视图。图3B是图3A所示的半导体装置100的区域175A至175C的放大的剖面视图。区域175A至175C可分别代表形成于鳍状结构110A至110C上的栅极结构。在一些实施例中，于图3A及图3B中的形成于鳍状结构110A至110C上的各种栅极结构可分别代表形成于FET 105A、105B及105C的绝缘层135上的栅极结构。
根据图3A及图3B，可形成栅极介电层303于鳍状结构110及绝缘层135上。可形成栅极介电层303于如图1A及图1B所示的在栅极间隙壁160间的栅极堆叠开口155内。在一些实施例中，栅极介电层303可为包含界面层307及高k值介电层309的栅极介电堆叠。在一些实施例中，可通过曝露鳍状结构110的硅表面于氧化气氛(oxidizing ambient)中来形成界面层307。在一些实施例中，氧化气氛可包括臭氧(O3)、氢氧化铵/过氧化氢/水的混合物(SC1)，以及氢氯酸/过氧化氢/水的混合物(SC2)的组合。因上述的氧化制程，故可形成约
Figure BDA0003071484270000112
至约
Figure BDA0003071484270000111
之内的氧化硅层于经曝露的硅表面上，例如，在栅极堆叠开口155内而非在绝缘层135上的鳍状结构110上的表面。因此，根据一些实施例，在鳍状结构110上的栅极介电层303可包括界面层307及高k值介电层309，并且在绝缘层135上的栅极介电层303可仅包括高k值介电层309。在一些实施例中，界面层307可包括具有从约
Figure BDA0003071484270000121
至约
Figure BDA0003071484270000122
的厚度的氧化硅层，且其通过ALD、CVD或任何其他适合的沉积方法所沉积。因沉积制程，故氧化硅层可覆盖鳍状结构110及绝缘层135。在一些实施例中，高k值介电层309可包括具有高于约3.9的介电常数(k值)的介电材料。在一些实施例中，高k值介电层309可包括通过ALD、CVD或PEALD所沉积的氧化铪、氧化铝、氧化锆或其他适合的高k值介电材料，且其厚度从约
Figure BDA0003071484270000123
至约
Figure BDA0003071484270000124
参照图2，以操作220与形成扩散阻障层于栅极介电层303上的制程续行方法200。如图4至图8B所示，可形成一或多个扩散阻障层在区域175A至175C的栅极介电层303上。在一些实施例中，FETs 105A、105B及105C在区域175A至175C可具有不同数目的扩散阻障层或不同总厚度的扩散阻障层。扩散阻障层的数目或扩散阻障层的总厚度可控制通过扩散阻障层扩散的掺质的数量。举例而言，扩散阻障层的数量越多或扩散阻障层越厚，则愈少掺质扩散通过扩散阻障层。愈少掺质扩散通过扩散阻障层，则愈小双极可形成于界面层307及高k值介电层309的界面处。形成于界面层307及高k值介电层309的界面处的双极数量可控制FET 105A、105B及105C的Vt位移。扩散阻障层亦可避免高k值介电层309与后续所沉积的掺质来源层直接接触及混合，因此阻止化合物粒子缺陷的形成，并允许分开掺质来源层及扩散阻障层的受控蚀刻。
可通过微影制程及蚀刻操作，或者通过选择性沉积操作来达成具有不同数目的扩散阻障层或不同总厚度的扩散阻障层的FET。列举而非限制，可同时沉积第一扩散阻障层417C于在区域175A至175C的栅极介电层303上。在一些实施例中，接受最大数目的扩散阻障层的FET是接续地以光阻遮罩，故可透过蚀刻从接受较少数目的扩散阻障层的FET移除第一扩散阻障层417C，例如：FET 105A及FET 105B。如图5所示，可从区域175A及区域175B移除第一扩散阻障层417C。第一扩散阻障层417C可留在区域175C的栅极介电层303上。如图6所示，一旦第一扩散阻障层417C已从接受较少数目的扩散阻障层的FET 105A及105B被移除，光阻即从接受最大数目的扩散阻障层的FET 105C被移除，并且以沉积第二扩散阻障层619来重启制程。在一些实施例中，后续使用光阻遮罩第二大数目的扩散阻障层。后续的蚀刻制程从接受最薄的扩散障碍(如：FET 105A)及较大数目的扩散阻障层(如：FET 105C)的FET移除一部分的第二扩散阻障层619。如图7所示，在区域175A及区域175C的栅极介电层303上的第二扩散阻障层619可被部分移除，以对FET 105A、105B及105C形成具有不同总厚度的扩散阻障层。在一些实施例中，于沉积第二扩散阻障层619之后，后续使用光阻遮罩接收最大数目及第二大数目的扩散阻障层(如：FET 105B的区域175B及FET 105C的区域175C)的FET。后续蚀刻制程从接受较少数目的扩散障碍的FET(如：FET 105A)移除第二扩散阻障层619，且保留具有最大数目及第二大数目的扩散阻障层(如：FET 105B及FET 105C)的FET上的第二扩散阻障层619。如图8A所示，可从区域175A移除第二扩散阻障层619，且可留下第二扩散阻障层619于区域175B及区域175C的栅极介电层303上。可同时沉积第三扩散阻障层821于区域175A至175C。如图8B所示，因上述的沉积及蚀刻制程，故FET 105A、105B及105C可具有不同数目或不同总厚度的扩散阻障层。在一些实施例中，不同的扩散阻障层可具有不同的组成。在一些实施例中，不同的扩散阻障层可具有不同百分比的结晶度。举例而言，第一扩散阻障层417C、第二扩散阻障层619与第三扩散阻障层821分别可具有彼此不相同的组成及/或百分比的结晶度。
重复上述的沉积、微影制程及蚀刻操作，直到全部的FET接收适当数目或总厚度的扩散阻障层。上述的扩散阻障层的形成排序并非用以限制本揭露，且可进行其他使用相似或不同操作的排序。如前所述，基于不同数目或不同总厚度的扩散阻障层，方法200提供具有不同的Vt的FET。
列举而非限制，在从约200℃至约650℃的温度范围且从约1托(torr)至约600托的压力范围下，可通过ALD、PEALD、CVD或其他适合的沉积方法来沉积每一层扩散阻障层417、619及821。在从约5sccm至约20000sccm的气体流速范围下，沉积制程可使用前驱物，其包括五(二甲基氨基)钽(pentakis dimethylamino tantalum，PDMAT)、四(二甲基氨基)钛(tetrakis dimethylamido titanium，TDMAT)、四氯化钛(TiCl4)、五氯化钽(TaCl5)、氨(NH3)、甲硅烷(SiH4)、四氯化硅(SiCl4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、氮(N2)-电浆、三甲基铝(TMA)、三乙基铝(TEA)或其他适合的前驱物。沉积制程可包括一或多个循环的前驱物脉冲(precursor pulse)及排出(purge)。每一个循环的前驱物脉冲时间可从约0.05s至约120s，且排出时间可从约0.2s至约300s。每一个循环的沉积速度可从约
Figure BDA0003071484270000141
/循环
Figure BDA0003071484270000142
至约
Figure BDA0003071484270000143
/循环。
用于每一个FET的扩散阻障层的沿着Z轴的总厚度可从约
Figure BDA0003071484270000144
至约
Figure BDA0003071484270000145
若总厚度小于约
Figure BDA0003071484270000146
则高k值介电层309混合后续沉积的掺质来源层，且形成化合物粒子缺陷。此外，扩散至高k值介电层309与界面层307的界面的掺质的数量可比需要的更高，以致于可达成较小的双极效应或Vt位移(如，约30mV或更小)。若总厚度大于约
Figure BDA0003071484270000147
则扩散阻障层不能进一步减少扩散至界面的掺质的数量，且增加沉积制程的成本。如图13所示，经掺质掺杂的界面层的厚度可随着扩散阻障层的总厚度的增加而降低。在总厚度达到约t1之后，经掺质掺杂的界面层的厚度可不进一步随着扩散阻障层的总厚度的增加而降低。
扩散阻障层可包括氮化钽(TaN)、氮化铝(AlN)、氮化钽钛(TaxTiyNz)、氮化钛(TiNx)、氮化钛铝(TixAlyNz)、氮化钛硅(TixSiyNz)或其他适合的材料。在一些实施例中，TaxTiyNz可包括从约8原子百分比至约35原子百分比的Ta浓度、从约8原子百分比至约35原子百分比的Ti浓度，以及从约20原子百分比至约51原子百分比的N浓度。在一些实施例中，就TaxTiyNz而言，X可从约0.8至约2，Y可从约0.8至约2，且Z可从约1.5至约4。在一些实施例中，X与Y的总和对于Z的比率可从约0.8至约2。在一些实施例中，X对于Y的比率可从约0.8至约1.5。在一些实施例中，TiNx可包括从约22原子百分比至约35原子百分比的Ti浓度，以及从约24原子百分比至约51原子百分比的N浓度。在一些实施例中，就TiNx而言，X可从约0.8至约1.5。在一些实施例中，TixAlyNz可包括从约8原子百分比至约35原子百分比的Ti浓度、从约8原子百分比至约35原子百分比的Al浓度，以及从约20原子百分比至约51原子百分比的N浓度。在一些实施例中，就TixAlyNz而言，X可从约0.8至约2，Y可从约0.8至约2，且Z可从约0.8至约3。在一些实施例中，X与Y的总和对于Z的比率可从约0.5至约2。在一些实施例中，X对于Y的比率可从约0.5至约1.5。在一些实施例中，TixSiyNz可包括从约8原子百分比至约35原子百分比的Ti浓度、从约8原子百分比至约35原子百分比的Si浓度，以及从约20原子百分比至约51原子百分比的N浓度。在一些实施例中，就TixSiyNz而言，X可从约0.8至约2，Y可从约0.8至约2，且Z可从约0.8至约3。在一些实施例中，X与Y的总和对于Z的比率可从约0.5至约2。在一些实施例中，X对于Y的比率可从约0.5至约1.5。
参照图2，以操作230与在扩散阻障层上的掺质形成掺质来源层的制程续行方法200。如图9所示，可通过ALD、CVD、PEALD或任何其他适合的沉积方法来沉积具有厚度923t的沉积掺质来源层923于扩散阻障层619A、619B及619C上，此厚度923t沿着Z轴为约
Figure BDA0003071484270000151
至约
Figure BDA0003071484270000152
掺质来源层923可提供掺质给栅极介电层303。若厚度923t小于约
Figure BDA0003071484270000153
由于制程考量，则无法在扩散阻障层上均匀地形成掺质来源层923，其中扩散阻障层横越在晶圆上的各种装置。若厚度923t大于约
Figure BDA0003071484270000154
则掺质来源层923可与栅极介电层303混合，而形成化合物粒子缺陷，其不可被蚀刻制程完整地移除，且增加制备成本。
列举而非限制，掺质来源层923可包括氧化铝(AlOx)、氧化镁(MgO)、三氧化二镧(La2O3)、三氧二化镏(Lu2O3)、三氧化二钪(Sc2O3)、氧化锶(SrO)、二氧化锆(ZrO2)、三氧化二钇(Y2O3)、氧化镝(DyOx)、氧化铕(EuOx)、氧化铒(ErOx)、三氧化二镱(Yb2O3)，以及其他适合的稀土金属氧化物、碱土金属氧化物及过渡金属氧化物。在从约100℃至约600℃的温度范围且从约1托至约600托的压力范围下，可通过ALD、PEALD、CVD或任何其他适合的沉积方法来沉积掺质来源层923。在从约5sccm至约20000sccm的气体流速范围下，沉积制程可使用适合的铝(Al)、镁(Mg)、镧(La)、镏(Lu)、钪(Sc)、锶(Sr)、锆(Zr)、钇(Y)、镝(Dy)、铕(Eu)、铒(Er)、镱(Yb)或其他适合的稀土金属、碱土金属及过渡金属的有机金属前驱物。前驱物亦可包括氧(O2)、臭氧(O3)或水蒸气(H2O)，以形成氧化物。由于稀土元素的吸湿性导致形成氢氧化物，而非氧化物，故H2O可用于非稀土元素，例如：Al及Mg，而不可用于稀土元素，例如：La、Sc及Y。稀土金属氢氧化物可具有比稀土金属氧化物更低的介电常数。沉积制程可包括一或多个循环的前驱物脉冲及排出。每一个循环的前驱物脉冲时间可从约0.05s至约120s，且排出时间可从约0.2s至约250s。每一个循环的沉积速度可从约
Figure BDA0003071484270000155
/循环至约
Figure BDA0003071484270000156
/循环。
参照图2，以操作240与以掺质掺杂相邻于高k值介电层的部分的界面层的制程续行方法200。如图9所示，在热条件(thermal condition)下，在掺质来源层923内的掺质可扩散至高k值介电层309及界面层307的界面。可使用掺质掺杂相邻于高k值介电层309的界面层307的顶部及相邻于界面层307的高k值介电层309的底部。箭号925可指示掺质扩散的方向。在一些实施例中，通过在从约540℃至约800℃的退火温度范围的等温退火，掺质可通过扩散阻障层扩散至界面。在惰性气体环境，从约1托至约780托的压力范围，且历经约3s至约100s，可进行等温退火，前述的惰性气体环境例如为氮气及氩气。
在掺杂制程之后，掺质可扩散至高k值介电层309与界面层307的界面，并在高k值介电层309及界面层307内形成双极。取决于所使用的掺质的性质，在高k值介电层309及界面层307内的双极可吸引于栅极介电层303下方的通道内的电子(或空穴)，而因此降低用于NFET的Vt(或降低用于PFET的Vt)。在栅极介电层303内的双极亦可排斥通道内的空穴，而因此增加用于PFET的Vt(或增加用于NFET的Vt)。由于在界面层与通道间的距离较小，且亦由于通过界面层307的较低k的界面层材料比通过高k值介电层309的较高k值的材料所遮蔽的双极电荷更小，故在界面层307的双极可导致比在高k值介电层309内的双极更多的Vt位移。此外，高k值介电层309的掺杂可无定形化(amorphize)高k值介电层309的结晶结构，而因此降低在高k值介电层309内的漏电。再者，因掺质掺杂于高k值介电层309与界面层307的界面，且掺质为不能移动的，因此在界面的掺质可不扩散至横越金属边界170的相邻的FET的高k值介电层309或界面层307内。由于从一个FET的栅极堆叠至横越金属边界170的相邻的FET的金属(如，铝)的扩散，故相邻的FET的Vt可位移，此称为“金属边界效应(metal boundaryeffect，MBE)”。因在高k值介电层309与界面层307的界面的掺质，在高k值介电层309与界面层307的界面的掺杂可减少MBE。
参照图2，以操作250与移除掺质来源层的制程续行方法200。如图10所示，可从高k值介电层309的顶端移除掺质来源层923及扩散阻障层417C、619A、619B及619C。
在一些实施例中，在掺杂制程后，于从约25℃至约300℃的温度范围下，湿式化学蚀刻制程可移除掺质来源层923。取决于掺质来源层923的类型，湿式化学蚀刻制程可使用蚀刻剂，其包括稀释的氢氯酸(dHCl)、过氧化氢(H2O2)、氨水(NH4OH)、稀释的氢氟酸(dHF)、去离子(DI)水、碳酸化去离子水(carbonated DI water)、磷酸(H3PO4)及其他适合的蚀刻剂的一或多者的组合。举例而言，若掺质来源层923包括氧化铝，则湿式化学蚀刻制程可使用去离子水及包括NH4OH或H2O2的蚀刻剂。若掺质来源层923包括氧化镧，则湿式化学蚀刻制程可使用包括dHCl的蚀刻剂或包括碳酸化去离子水的蚀刻剂。掺质来源层923的蚀刻速率可从约
Figure BDA0003071484270000171
/分钟至约
Figure BDA0003071484270000172
/分钟。在一些实施例中，在移除掺质来源层923的期间，扩散阻障层可保护高k值介电层309，因此避免高k值介电层309的不均匀及/或过度损失。
在一些实施例中，在移除掺质来源层923后，于从约25℃至约300℃的温度范围下，湿式化学蚀刻制程可移除扩散阻障层。湿式化学蚀刻制程可使用包括NH4OH与H2O2的蚀刻剂、包括HCl与H2O2的蚀刻剂、包括H2O2与H3PO4的蚀刻剂、包括氟化氢(HF)、NH4O及H2O2的蚀刻剂，或者其他适合的蚀刻剂。扩散阻障层的蚀刻速率可从约
Figure BDA0003071484270000173
/分钟至约
Figure BDA0003071484270000174
/分钟。在一些实施例中，湿式化学蚀刻制程可包括多个操作。举例而言，湿式化学蚀刻制程可包括具有扩散阻障层的较高蚀刻速度(如，使用包括HCl、H2O2及去离子水的蚀刻剂)的第一操作，以及具有较低蚀刻速度(如，使用包括去离子水的蚀刻剂)的第二操作，以减少高k值介电层309的损失或损伤。在一些实施例中，扩散阻障层可具有比相对于高k值介电层的掺质来源层更高的蚀刻选择性。在扩散阻障层与高k值介电层之间的蚀刻选择性可从约450至约1000。所以，可避免高k值介电层309的过度及/或不均匀的损失，且可使用相较于无扩散阻障层更高的蚀刻选择性及更佳的制程控制移除扩散阻障层及掺质来源层。
如图10所示，在掺杂制程及移除制程后，高k值介电层309的顶部可包括高k值介电层309及扩散阻障层的混合层309C。在一些实施例中，混合层309C可阻止从后续的经沉积的栅极功函数层至栅极介电层303的金属扩散(如，铝)。金属扩散至栅极介电层303可减低装置可靠度，增加装置漏电，且位移FET装置的Vt。在一些实施例中，混合层309C可增加栅极介电层303的有效介电常数。在一些实施例中，混合层309C可从界面层307消耗氧，而因此降低栅极介电层303的有效氧化物厚度。
在一些实施例中，可使用来自于掺质来源层923(亦称为“经掺杂的顶部”307B)的掺质掺杂相邻于高k值介电层309的界面层307的顶部307B。在经掺杂的顶部307B内的掺质浓度及界面层307的经掺杂的顶部307B的厚度可取决于在栅极介电层303上的扩散阻障层的数目或总厚度、在操作240中的掺杂制程的退火温度，以及对于硅的掺质的固有亲和力(dopant’s intrinsic affinity)(亦称为“掺质的硅化物形成趋势(dopant’s silicideformation tendency)”)。如图10所示，在区域175A的界面层307的经掺杂的顶部307B可比在区域175B的界面层307的经掺杂的顶部307B更厚，经掺杂的顶部307B可更厚于在区域175C的界面层307的经掺杂的部分。在一些实施例中，亦可使用掺质大量地掺杂相邻于界面层307的高k值介电层309的底部309A(亦称为“经掺杂的底部”309A)，且可具有从约2原子百分比至约55原子百分比的掺杂浓度的范围。高k值介电层309的经掺杂的底部309A的厚度可亦取决于在栅极介电层303上的扩散阻障层的数目或总厚度，以及在操作240中的掺杂制程的退火温度。
在一些实施例中，在移除掺质来源层923(未绘示)后，可留下或可部分移除扩散阻障层619A、619B、619C及417C(如，移除在每一个区域的扩散阻障层约50％至约80％的厚度)。在一些实施例中，可进行氮化处理于扩散阻障层上，且经处理的扩散阻障层可当作p型功函数层。所以，在后续制程中，可略过一或多个p型功函数层的沉积。在一些实施例中，氮化处理可包括在从约400℃至约650℃的温度范围下，浸泡(soaking)NH3，经历约10s至约360s。在一些实施例中，氮化处理可包括N2电浆、N2、H2电浆或NH3电浆的氮电浆处理，其历经约5s至约100s。在一些实施例中，氮化处理可包括使用N2远端电浆且历经约5s至约100s的氮自由基处理，以及离子过滤，前述的离子过滤用来滤除来自于离子的自由基。氮化处理可增加扩散阻障层的有效功函数，扩散阻障层可当作功函数调节层。氮化处理亦可增加在高k值介电层309内的氮浓度，此可钝化在高k值介电层309内的氧空缺，而因此减少装置漏电，且改善装置可靠度。
在一些实施例中，在沉积高k值介电层309前，可形成扩散阻障层619A、619B、619C及417C于界面层307上。可沉积掺质来源层923于扩散阻障层上。在热条件下，掺质可被掺杂在界面层307内。在掺杂制程后，可移除掺质来源层923及扩散阻障层。沉积高k值介电层309及后续的栅极电极可接续在移除掺质来源层923及扩散阻障层之后。所以，掺质可被掺杂在相邻于高k值介电层309界面层307的顶部内，但可不被掺杂在高k值介电层309内。高k值介电层309可不包括高k值介电层309与扩散阻障层的混合层309C。
如图11A至图12B所示，形成栅极电极可接续在移除掺质来源层923及扩散阻障层之后。图11A至图12B是分别绘示具有用以鳍状FET及GAA FET的受控掺杂的栅极介电层303的半导体装置100A及100B沿着X轴的部分剖面视图。图12A是绘示具有经掺杂的界面层及经掺杂的高k值介电层的半导体装置100A及100B的放大区域1129的剖面视图。图12B是绘示具有经掺杂的界面层的半导体装置100A及100B的放大区域1129的剖面视图。在一些实施例中，在移除掺质来源层及扩散阻障层后，可使用形成栅极电极(未绘示)前的后续退火，在一个高k值介电层上沉积另一个高k值介电层。
如用于鳍状FET的半导体装置100A的图11A所示，可形成栅极电极1131于鳍状结构110上方的栅极介电层303上。为了在S/D磊晶的鳍状结构140上形成S/D接触1137，栅极电极1131可被覆盖结构1133保护。于图12A及12B中，更详细绘示放大的区域1129。如用于GAAFET的半导体装置100B的图12B所示，栅极介电层303及栅极电极1131可被形成于鳍状结构110上，且被半导体层1110所包围。亦于图12A及图12B中更详细绘示放大的区域1129。
在一些实施例中，于图11A及图11B中的栅极电极1131可包括功函数堆叠(workfunction stack)、粘着层(glue layer)及金属填料(metal fill)。功函数堆叠可包括一或多层功函数层。栅极电极1131可包括导电材料，例如：钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钨(W)、钴(Co)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、锰(Mn)、Zr、钌(Ru)、钼(Mo)、氮化钨(WN)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)及其他适合的导电材料。
如图12A及图12B所示，区域1129可包括鳍状结构110、界面层307、高k值介电层309、功函数层1131A及金属填料1131B。图12A是绘示根据一些实施例的具有通过沉积掺质来源层923于高k值介电层309上的受控掺杂的栅极介电层303的放大的区域1129。如图12A所示，界面层307可包括经掺质掺杂的顶部307B，且高k值介电层309可包括经掺质掺杂的底部309A。此外，高k值介电层309可包括混合高k值介电层309与扩散阻障层的混合层309C。图12B是绘示根据一些实施例的具有通过沉积掺质来源层923于界面层上的受控掺杂的栅极介电层303的放大的区域1129。如图12B所示，界面层307可包括经掺质掺杂的顶部307B。高k值介电层309可不包括经掺质掺杂的部分，且可不包括混合层。功函数层1131A具有一厚度1131At。
如图12A及图12B所示，界面层307可包括未经掺杂的底部307A，以及经从掺质来源层923(如图9所示)来的掺质掺杂的经掺杂的顶部307B。在一些实施例中，如图12A所示，界面层307的未经掺杂的底部307A可具有从约
Figure BDA0003071484270000201
至约
Figure BDA0003071484270000202
的厚度307At。界面层307的经掺杂的顶部307B可具有从约
Figure BDA0003071484270000203
至约
Figure BDA0003071484270000204
的厚度307Bt。厚度307At对于厚度307At与厚度307Bt的总和的比率可从约0.03至约0.6。在一些实施例中，如图12B所示，界面层307的未经掺杂的底部307A可具有从约
Figure BDA0003071484270000205
至约
Figure BDA0003071484270000206
的厚度307At。界面层307的经掺杂的顶部307B可具有从约
Figure BDA0003071484270000207
至约
Figure BDA0003071484270000208
的厚度307Bt。厚度307At对于厚度307At与厚度307Bt的总和的比率可从约0.03至约0.8。若厚度307Bt小于约
Figure BDA0003071484270000209
或比率小于约0.03，则在界面层307的经掺杂的顶部307B无法有效地位移FET装置的Vt。若厚度307Bt于图12A中大于约
Figure BDA00030714842700002010
或于图12B中大于约
Figure BDA00030714842700002011
或者比率于图12A中大于约0.6或于图12B中大于约0.8，则在界面层307的经掺杂的顶部307B内的掺质可造成比需要的Vt位移更大(如，约30mV或更少)的FET装置的Vt位移。
如图12A所示，高k值介电层309可包括经大量掺杂的底部309A、未经掺杂的或经轻微掺杂中间部309B，以及混合层309C。在一些实施例中，经大量掺杂的底部309A可具有从约2原子百分比至约55原子百分比的掺质。在一些实施例中，未经掺杂的或经轻微掺杂的中间部309B可具有从约0原子百分比至约40原子百分比的掺质浓度。在一些实施例中，高k值介电层309的经掺杂的底部309A可具有从约
Figure BDA00030714842700002012
至约
Figure BDA00030714842700002013
的厚度309At，高k值介电层309的未经掺杂的或经轻微掺杂的中间部309B可具有从约
Figure BDA00030714842700002014
至约
Figure BDA00030714842700002015
的厚度309Bt，且混合层309C可具有从约
Figure BDA00030714842700002016
至约
Figure BDA00030714842700002017
的厚度309Ct。厚度309At对于厚度309At、厚度309Bt与厚度309Ct的总和(即厚度309t)的第一比率可从约0.03至约0.4的范围。若厚度309At小于约
Figure BDA00030714842700002018
或第一比率小于约0.03，则高k值介电层309的经掺杂的部分309A无法有效地位移FET装置的Vt。若厚度309At大于约
Figure BDA00030714842700002019
或第一比率大于约0.4，则在高k值介电层309的经掺杂的底部309A的掺质可造成比需要的Vt位移(如，约30mV或更少)更大的FET装置的Vt位移，或者导致闪烁杂讯问题(flicker noise issue)。在一些实施例中，厚度309Ct对于厚度309At、厚度309Bt与厚度309Ct的总和的第二比率可从约0.03至约0.3。
在本揭露的各种实施例提供用以形成具有受控掺杂的栅极介电层303的半导体装置100的方法。在一些实施例中，可形成栅极介电层303于鳍状结构110上。栅极介电层303可包括在鳍状结构110上的界面层307及在界面层307上的高k值介电层309。在一些实施例中，可形成扩散阻障层619A、619B、619C及417C于栅极介电层303上。可形成掺质来源层923于扩散阻障层619A、619B及619C上，以掺质掺杂一部分的高k值介电层309及界面层307，且以形成掺质双极在高k值介电层309与界面层307的界面处。
扩散阻障层619A、619B、619C及417C可避免掺质来源层923与高k值介电层309的混合，因此减少化合物粒子缺陷。凭借扩散阻障层可达成横越鳍状结构及栅极结构的均匀掺质轮廓。随着掺质由掺质来源层923通过扩散阻障层619A、619B、619C及417C，并扩散至高k值介电层309与界面层307的界面，对于较小的Vt位移(如，约30mV或更小)，整个晶圆中的不均匀地掺质会使得于界面的较小的掺杂浓度(如，小于约5×1013原子/cm2)及较小的掺杂双极可被达成。界面层307的经掺杂的顶部307B可具有较高的介电常数(k值)，而因此减少界面层307的有效氧化物厚度(EOT)。在掺杂操作之前，掺质来源层923可不需要图案化制程或湿式清洗制程，从而避免形成具有低k值的氢氧化物。此外，在掺杂制程的期间，掺质来源层923可不必或较少曝露于水气及湿式化学药品。在一些实施例中，在沉积栅极电极之前，可完全或部分移除扩散阻障层。在一些实施例中，可进行氮化处理于扩散阻障层上，且扩散阻障层可为栅极电极的一部分。在一些实施例中，界面层的掺杂部分的厚度可取决于在FET装置上的扩散阻障层的总厚度。在一些实施例中，可形成高k值介电层309及扩散阻障层的混合层309C于此二者的界面处。混合层309C可阻止金属(如，铝)从栅极电极1131扩散至高k值介电层309内，且改善由于金属扩散所致的Vt位移的控制、装置漏电及装置可靠度性能。在一些实施例中，可形成扩散阻障层及掺质来源层329于界面层307上。在以掺质掺杂界面层307的顶部307B之后，可移除掺质来源层329及扩散阻障层。可形成高k值介电层309及栅极电极1131于经掺杂的界面层上。
在一些实施例中，方法包括形成于鳍状结构上的栅极介电层、形成于栅极介电层上的扩散阻障层及形成于扩散阻障层上的掺质来源层。栅极介电层包括在鳍状结构上的界面层及在界面层上的高k值介电层。掺质来源层的掺质扩散至栅极介电层内。此方法还包括以掺质掺杂界面层的一部分及移除掺质来源层。界面层的此部分是相邻于高k值介电层。
此方法还包含移除扩散阻障层，以及形成栅极电极于栅极介电层上。
此方法还包括进行氮化处理于扩散阻障层上；以及形成栅极电极于栅极介电层上。
于此方法中，掺杂界面层的部分的操作包含在热条件下处理掺质来源层。
此方法还包含形成混合层在相邻于扩散阻障层的高k值介电层的部分内，其中混合层包含高k值介电层及扩散阻障层。
此方法还包含以掺质掺杂高k值介电层的一部分，其中高k值介电层的部分是相邻于界面层。
于此方法中，掺杂高k值介电层的部分的操作包含在热条件下处理掺质来源层。
于此方法中，形成扩散阻障层的操作包含：沉积一层的扩散障碍材料于栅极介电层上；以及蚀刻层的扩散障碍材料的顶部。
于此方法中，形成扩散阻障层的操作包含：沉积第一层的扩散障碍材料于栅极介电层上；沉积第二层的扩散障碍材料于第一层的扩散障碍材料上；以及蚀刻第二层的扩散障碍材料的顶部。
在一些实施例中，方法包括形成于第一鳍状结构上的第一栅极介电层与于第二鳍状结构上的第二栅极介电层、形成于第一栅极介电层上的第一扩散阻障层与于第二栅极介电层上的第二扩散阻障层，以及形成于第一扩散阻障层与第二扩散阻障层上的掺质来源层。第一栅极介电层包括在第一鳍状结构上的第一界面层及在第一界面层上的第一高k值介电层。第二栅极介电层包括在第二鳍状结构上的第二界面层及在第二界面层上的第二高k值介电层。第一扩散阻障层的厚度不同于第二扩散阻障层的厚度。掺质来源层的掺质扩散至第一栅极介电层及第二栅极介电层内。方法还包括以掺质掺杂第一界面层的一部分及第二界面层的一部分，以及移除掺质来源层。第一界面层的此部分是相邻于第一高k值介电层，且第二界面层的此部分是相邻于第二高k值介电层。
方法还包含移除第一扩散阻障层及第二扩散阻障层；以及分别形成第一栅极电极及第二栅极电极于第一栅极介电层及第二栅极介电层上。
方法还包含对第一扩散阻障层及第二扩散阻障层进行氮化处理；以及分别形成第一栅极电极及第二栅极电极于第一栅极介电层及第二栅极介电层上。
于此方法中，掺杂第一界面层的部分及第二界面层的部分的操作包含在热条件下处理掺质来源层，以扩散掺质至第一界面层的部分及第二界面层的部分。
于此方法中，第一界面层的部分包含不同于第二界面层的部分的厚度。
方法还包含形成在第一高k值介电层中的第一混合层与在第二高k值介电层中的第二混合层，其中第一高k值介电层相邻于第一扩散阻障层，且第二高k值介电层相邻于第二扩散阻障层。
此方法还包含掺杂第一高k值介电层的一部分及第二高k值介电层的一部分，其中第一高k值介电层的部分是相邻于第一界面层，且第二高k值介电层的部分是相邻于第二界面层。
在一些实施例中，半导体装置包括在基材上的鳍状结构、在鳍状结构上的界面层及在界面层的顶部上的高k值介电层。界面层的顶部包含掺质，并且高k值介电层包含介电材料。半导体装置还包括在高k值介电层上的混合层。混合层包括介电材料、氮，以及钛、钽及铝的至少一者。
于此方法中，高k值介电层的底部包含掺质，且高k值介电层的底部相邻于界面层的顶部。
于此方法中，扩散阻障层是在高k值介电层上，且栅极电极是在扩散阻障层上。
此方法还包含在高k值介电层上的栅极电极。
将被理解的是，意指详细的说明书的部分用于解释权利要求，而非意指揭露的摘要的部分。揭露的摘要的部分可阐述一或多个，但非由发明人所预期的本揭露的全部可能的实施例，而因此并非意指摘要的部分以任何方式限制依附的权利要求。
上述揭露内容概述数个实施例的特征，以致于本揭露所属技术领域中具有通常知识者可更佳了解本揭露的数个态样。具有通常知识者将理解的是，他们可容易使用本揭露做为设计或修改其他制程及结构的基础，以便实施本文所载的实施例的相同目的及/或实现相同优点。具有通常知识者亦将明白的是，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下做出本文中的各种变化、替代及更改。

Claims (10)

1.一种形成半导体装置的方法，其特征在于，该形成半导体装置的方法包含：
形成一栅极介电层于一鳍状结构上，其中该栅极介电层包含在该鳍状结构上的一界面层及在该界面层上的一高k值介电层；
形成一扩散阻障层于该栅极介电层上；
形成一掺质来源层于该扩散阻障层上，其中该掺质来源层的一掺质扩散至该栅极介电层内；
以该掺质掺杂该界面层的一部分，其中该界面层的该部分是相邻于该高k值介电层；以及
移除该掺质来源层。
2.根据权利要求1所述的形成半导体装置的方法，其特征在于，该形成半导体装置的方法还包含：
移除该扩散阻障层；以及
形成一栅极电极于该栅极介电层上。
3.根据权利要求1所述的形成半导体装置的方法，其特征在于，该形成半导体装置的方法还包含：
进行一氮化处理于该扩散阻障层上；以及
形成一栅极电极于该栅极介电层上。
4.根据权利要求1所述的形成半导体装置的方法，其特征在于，该掺杂该界面层的该部分的操作包含在一热条件下处理该掺质来源层。
5.根据权利要求1所述的形成半导体装置的方法，其特征在于，该形成半导体装置的方法还包含形成一混合层在相邻于该扩散阻障层的该高k值介电层的一部分内，其中该混合层包含该高k值介电层及该扩散阻障层。
6.一种形成半导体装置的方法，其特征在于，该形成半导体装置的方法包含：
形成于一第一鳍状结构上的一第一栅极介电层及于一第二鳍状结构上的一第二栅极介电层，其中该第一栅极介电层包含在该第一鳍状结构上的一第一界面层及在该第一界面层上的一第一高k值介电层，且其中该第二栅极介电层包含在该第二鳍状结构上的一第二界面层及在该第二界面层上的一第二高k值介电层；
形成于该第一栅极介电层上的一第一扩散阻障层及于该第二栅极介电层上的一第二扩散阻障层，其中该第一扩散阻障层的一厚度不同于该第二扩散阻障层的一厚度；
形成一掺质来源层于该第一扩散阻障层及该第二扩散阻障层上，其中该掺质来源层的一掺质扩散至该第一栅极介电层及该第二栅极介电层内；
以该掺质掺杂该第一界面层的一部分及该第二界面层的一部分，其中
该第一界面层的该部分是相邻于该第一高k值介电层；以及
该第二界面层的该部分是相邻于该第二高k值介电层；以及
移除该掺质来源层。
7.根据权利要求6所述的形成半导体装置的方法，其特征在于，该形成半导体装置的方法还包含：
移除该第一扩散阻障层及该第二扩散阻障层；以及
分别形成一第一栅极电极及一第二栅极电极于该第一栅极介电层及该第二栅极介电层上。
8.根据权利要求6所述的形成半导体装置的方法，其特征在于，该形成半导体装置的方法还包含：
对该第一扩散阻障层及该第二扩散阻障层进行一氮化处理；以及
分别形成一第一栅极电极及一第二栅极电极于该第一栅极介电层及该第二栅极介电层上。
9.根据权利要求6所述的形成半导体装置的方法，其特征在于，该掺杂该第一界面层的该部分及该第二界面层的该部分的操作包含在一热条件下处理该掺质来源层，以扩散该掺质至该第一界面层的该部分及该第二界面层的该部分。
10.一种半导体装置，其特征在于，该半导体装置包含：
在一基材上的一鳍状结构；
在该鳍状结构上的一界面层，其中该界面层的一顶部包含一掺质；
在该界面层的该顶部上的一高k值介电层，且该高k值介电层包含一介电材料；以及
在该高k值介电层上的一混合层，其中该混合层包含该介电材料、氮，以及钛、钽及铝的至少一者。
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WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20220506

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