TW202310015A - 半導體裝置的製造方法 - Google Patents

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layer
channel
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gate structure
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楊建勳
鵬飛 喻
張克正
建倫 楊
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台灣積體電路製造股份有限公司
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Abstract

本文揭露具有閘極結構的不同配置的一種半導體裝置及其製造方法。上述半導體裝置包括：複數個奈米結構通道區的一堆疊物，置於一鰭狀物結構上；一第一閘極結構，置於上述奈米結構通道區的上述堆疊物內；一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構且在一第二軸的四周圍繞上述奈米結構通道區的上述堆疊物，上述第二軸異於上述第一軸；以及一第一接觸結構與一第二接觸結構，分別置於上述第一閘極結構上及上述第二閘極結構上。

Description

半導體裝置的製造方法
本發明實施例是關於半導體製程，特別是關於半導體裝置及其製造方法。
隨著半導體技術的進步，對於較高儲存容量、較快的處理系統、較高性能及較低成本有日益增加的需求。為了達成這些需求，半導體產業持續縮小半導體裝置（例如金屬─氧化物─半導體場效電晶體（metal oxide semiconductor field effect transistors；MOSFETs），其包括平面式的金屬─氧化物─半導體場效電晶體及鰭式場效電晶體（fin field effect transistors；finFETs））的尺寸。這樣的尺寸縮減已經增加半導體製造過程的複雜度。
一實施例是關於一種半導體裝置的製造方法，包括：在置於一基底上的一鰭狀物結構上形成一超晶格結構，上述超晶格結構具有排列成一交錯配置的複數個第一奈米結構層與複數個第二奈米結構層；在上述鰭狀物結構上形成一源極/汲極（source/drain；S/D）區；形成一第一閘極結構，其穿過上述超晶格結構；形成一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構且在一第二軸的四周圍繞上述第一奈米結構層，上述第二軸異於上述第一軸；以及形成複數個接觸結構，其在上述第一閘極結構上及在上述第二閘極結構上。
另一實施例是關於一種半導體裝置的製造方法，包括：在一鰭狀物結構上形成一超晶格結構，上述超晶格結構具有排列成一交錯配置的複數個第一奈米結構層與複數個第二奈米結構層；在上述超晶格結構上形成一多晶矽結構；在上述鰭狀物結構上形成一源極/汲極（source/drain；S/D）區；形成一第一閘極結構陣列，其穿過上述超晶格結構；以及形成一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構陣列且在一第二軸的四周圍繞上述第一奈米結構層，上述第二軸異於上述第一軸。
又另一實施例是關於一種半導體裝置，其包括：一基底；一鰭狀物結構，置於上述基底上；複數個奈米結構通道區的一堆疊物，置於上述鰭狀物結構上；一源極/汲極（source/drain；S/D）區，置於上述鰭狀物結構上；一第一閘極結構，置於上述奈米結構通道區的上述堆疊物內；一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構且在一第二軸的四周圍繞上述奈米結構通道區的上述堆疊物，上述第二軸異於上述第一軸；以及一第一接觸結構與一第二接觸結構，分別置於上述第一閘極結構上及上述第二閘極結構上。
參考所配合的圖式敘述圖示的實施例。在圖式中，類似的元件符號一般是代表相同、功能上類似及/或結構上類似的元件。
以下揭露內容提供了許多不同的實施例或範例，用於實施所提供之申請專利之發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件的上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。如本文所使用，在第二部件上形成第一部件，意指將第一部件形成為與第二部件直接接觸。此外，本發明實施例在各種範例中可能重複元件符號的數字及/或字母，此重複並非在討論的各種實施例及/或組態之間指定其關係。
在此可使用空間相對用詞，例如「在……下方」、「在……下」、「低於」、「下方的」、「在……上」、「高於」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一（些）元件或部件之間的關係。這些空間相對用詞是用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被另行轉向（旋轉90度或其他方向），且可與其相應地解釋在此使用之空間相對描述。
要注意的是，在本專利說明書提及的「一種實施例」、「一實施例」、「一例示實施例」、「例示的」等等，是指所述的實施例可能包括一特定部件、結構或特徵，但每個實施例不一定包括上述特定部件、結構或特徵。還有，這樣的用語不一定指的是相同的實施例。另外，當敘述一特定部件、結構或特徵與一實施例有關，無論是否有明確記載，在所屬技術領域中具有通常知識者的所知範圍，會實現這樣的部件、結構或特徵與其他實施例的關聯。
要瞭解的是，本文的措辭或術語是為了說明的目的而不是限制的目的，而使本專利說明書的措辭或術語將由所屬技術領域中具有通常知識者按照本文的教示來解釋。
在一些實施例中，「約」及「實質上」的用詞可用來指出一個值所被賦予的數量在其值的百分之五的範圍內變化（舉例而言：其值的±1 %、±2 %、±3 %、±4 %、±5 %）。如所屬技術領域中具有通常知識者按照本文的教示來解釋，「約」及「實質上」的用詞可以與上述值的百分比有關。
可以藉由任何適當的方法，將本文揭露的鰭狀物結構圖形化。例如，可使用一或多道光學微影製程，包括雙重圖形化或多重圖形化製程來將鰭狀物結構圖形化。雙重圖形化或多重圖形化製程可以結合光學微影及自對準製程，得以使所形成的圖形比使用單一、直接的光學微影製程可獲得的圖案具有更小的截距（例如）。例如，將一犧牲層形成於一基底的上方，並使用一光學微影製程對上述犧牲層進行圖形化。使用一自對準製程，在上述圖形化的犧牲層旁側形成複數個間隔物。然後，移除上述犧牲層，餘留的間隔物可在後續用於鰭狀物的圖形化。
隨著對多功能的可攜式裝置需求的日漸增加，對於在相同基底上的具有不同臨界電壓（threshold voltage；Vt）的複數個場效電晶體的需求有日漸增加。達成這樣的多重臨界電壓裝置的一種方式可以在此場效電晶體閘極結構具有不同的功函數金屬（work function metal；WFM）層厚度。然而，不同的功函數金屬層厚度可能會受制於此場效電晶體閘極結構的幾何形狀。例如，在全繞式閘極（gate-all-around；GAA）場效電晶體中，功函數金屬層厚度可能會受制於此全繞式閘極場效電晶體的奈米結構通道區之間的間隔。同樣地，隨著場效電晶體（舉例而言：全繞式閘極場效電晶體及/或鰭式場效電晶體）的持續的尺寸縮減，沉積不同的功函數金屬層厚度可能會面臨更大的挑戰。
本發明實施例提供具有多重臨界電壓功能的例示的場效電晶體（舉例而言：全繞式閘極場效電晶體）及其例示的形成方法。可以藉由形成在一對源極/汲極（source/drain；S/D）區之間的複數個閘極結構來提供多重臨界電壓功能。在一些實施例中，具有多重臨界電壓功能的一場效電晶體可以包括一或多個突穿通道的閘極（through-channel gate；TCG）結構及一全繞式閘極（gate-all-around；GAA）結構，其置於一對源極/汲極區之間。上述突穿通道的閘極結構可以延伸穿過上述場效電晶體的奈米結構通道區，且可以置於上述場效電晶體在上述奈米結構通道區下方的一鰭狀物結構上。部分的上述突穿通道的閘極結構可以被上述奈米結構通道區及上述全繞式閘極結構交替性地圍繞。
在一些實施例中，上述突穿通道的閘極結構可以包括負電容閘極介電層，以避免或減少在上述突穿通道的閘極結構與上述全繞式閘極結構之間的寄生電容。藉由控制施加於上述全繞式閘極結構及上述一或多個突穿通道的閘極結構的電壓，可以調整上述場效電晶體的臨界電壓，以達成上述場效電晶體的不同的臨界電壓。藉由上述一或多個突穿通道的閘極結構的使用，在上述場效電晶體的一待機（standby）模式的期間，可以將上述場效電晶體的臨界電壓調整至較高的電壓，以減少漏電流，因此漸少能耗並改善裝置效能。此外，藉由上述突穿通道的閘極結構的使用，在一積體電路達成多重臨界電壓所需的場效電晶體的數量可以減少，因此縮減裝置面積及製造成本。
根據種實施例，參考第1A至1F圖來說明具有場效電晶體102A至102B的一半導體裝置100。儘管參考第1A至1F來討論二個場效電晶體，半導體裝置100可以具有任何數量的場效電晶體。場效電晶體102A至102B可以是n型、p型或上述之組合。第1A圖繪示根據一些實施例的半導體裝置100的等角視圖。第1B圖繪示場效電晶體102A的俯視圖，並顯示場效電晶體102A所具有的為了簡化而未繪示於第1A圖的額外元件。第1C至1F圖繪示沿著第1A圖的線C-C、D-D、E-E及F-F的剖面圖，並顯示場效電晶體102A所具有的為了簡化而未繪示於第1A圖的額外元件。除非另有敘述，對於場效電晶體102A的討論適用於場效電晶體102B。除非另有敘述，對於在第1A至1F圖的元件具有相同元件符號者的討論適用於彼此。
半導體裝置100可以形成在一基底106上。基底106可以是一半導體材料，例如矽、鍺（Ge）、矽鍺（silicon germanium；SiGe）、一絕緣體上覆矽（silicon-on-insulator；SOI）結構及上述之組合。另外，半導體裝置100可以摻雜有p型摻雜物（舉例而言：硼、銦、鋁或鎵）或n型摻雜物（舉例而言：磷或砷）。
半導體裝置100可以更包括蝕刻停止層（etch sstop layer；ESL）117、層間介電（interlayer dielectric；ILD）層118A至118B及複數個淺溝槽隔離（shallow trench isolation；STI）區111。蝕刻停止層117可以被設置來保護閘極結構（全繞式閘極結構112）及/或磊晶源極/汲極（source/drain；S/D）區110。在一些實施例中，蝕刻停止層117可以包括一絕緣材料，例如氧化矽（SiO 2）、 氮化矽（SiN）、氮碳化矽（silicon carbon nitride；SiCN）、氮碳氧化矽（silicon oxycarbon nitride；SiOCN）、氧化矽鍺（silicon germanium oxide）及任何其他適當的絕緣材料。層間介電層118A至118B可以沉積在蝕刻停止層117上且可以包括一介電材料。
請參考第1A至1F圖，在一些實施例中，場效電晶體102A可以包括：（i）一鰭狀物結構108；（ii）奈米結構通道區120的一堆疊物（亦稱為「奈米結構層120」），置於鰭狀物結構108上；（iii）複數個磊晶源極/汲極區110，置於鰭狀物結構108鄰近奈米結構通道區120的部分上；（iv）一全繞式閘極（gate-all-around；GAA）結構112，置於奈米結構通道區120上並包裹奈米結構通道區120；（v）一突穿通道的閘極（through-channel gate；TCG）結構114，置於鰭狀物結構108在奈米結構通道區120的下方之部分上；（vi）複數個源極/汲極接觸結構126，置於磊晶源極/汲極區110上；（vii）一全繞式閘極接觸結構136；以及（viii）一突穿通道的閘極接觸結構146。「奈米結構」（nanostructured）的用語是定義一結構、層及/或區域，其具有小於例如100 nm的一水平尺寸（舉例而言：沿著X軸及/或Y軸）及/或一水平尺寸（舉例而言：沿著Z軸）。
鰭狀物結構108可以從基底106形成，並可以沿著X軸延伸。奈米結構層120可以包括類似於或不同於基底106的半導體材料。在一些實施例中，奈米結構通道區120可以包括矽、矽砷（silicon arsenic；SiAs）、磷化矽（silicon phosphide；SiP）、碳化矽（silicon carbide；SiC）、磷化矽碳（silicon carbon phosphide；SiCP）、矽鍺（silicon germanium；SiGe）、矽鍺硼（silicon germanium boron；SiGeB）、鍺硼（germanium boron；GeB）、矽鍺錫硼（silicon germanium stannum boron；SiGeSnB）、一III-V族半導體化合物或其他適當的半導體材料。儘管顯示奈米結構通道區120的矩形剖面，奈米結構通道區120可以具有其他幾何形狀（舉例而言：圓形、橢圓形、三角形或多邊形）的剖面。在一些實施例中，奈米結構通道區120可以具有沿著Z軸的一厚度T1或一直徑T1（示於第1F圖），其範圍從約1 nm至約8 nm或其他適當的尺寸。在一些實施例中，奈米結構通道區120可以具有沿著X軸的一長度L1（示於第1E圖），其範圍從約20 nm至約80 nm或其他適當的尺寸。在一些實施例中，奈米結構通道區120可以具有沿著Y軸的一寬度L1（示於第1F圖），其範圍從約20 nm至約100 nm或其他適當的尺寸。在一些實施例中，L1:W1之比可以是從約1:1至約1:2的範圍。
磊晶源極/汲極區110可以在鰭狀物結構108上成長，且可以包括磊晶成長的半導體材料。在一些實施例中，上述磊晶成長的半導體材料可以包括與基底106的材料相同的材料或不同的材料。磊晶源極/汲極區110可以是n型或p型。「p型」的用語是定義一結構、層及/或區域，其摻雜有p型摻雜物，例如硼；「n型」的用語是定義一結構、層及/或區域，其摻雜有n型摻雜物，例如磷。在一些實施例中，磊晶源極/汲極區110可以包括SiAs、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB、一III-V族半導體化合物、任何其他適當的半導體材料或上述之組合。
在一些實施例中，在磊晶源極/汲極區110上的每個源極/汲極接觸結構126可以包括（i）矽化物層124；以及（ii）一接觸插塞125，置於矽化物層124上。在一些實施例中，矽化物層124可以包括矽化鎳（NiSi）、矽化鎢（WSi 2）、矽化鈦（TiSi 2）、矽化鈷（CoSi 2）或其他適當的金屬矽化物。在一些實施例中，接觸插塞125可以包括導體材料，例如鈷（Co）、鎢（W）、釕（Ru）、銥（Ir）、鎳（Ni）、鋨（Os）、銠（Rh）、鋁（Al）、鉬（Mo）、銅（Cu）、鋯（Zr）、錫（Sn）、銀（Ag）、金（Au）、鋅（Zn）、鎘（Cd）、任何其他適當的導體材料以及上述之組合。
如第1C至1D圖所示，全繞式閘極結構112可以是一多層結構且可以圍繞奈米結構通道區120。如第1B至1D圖所示，全繞式閘極結構112亦圍繞突穿通道的閘極結構114。可以將全繞式閘極結構112稱為「水平全繞式閘極結構」，可以將場效電晶體102A稱為「全繞式閘極場效電晶體102A」。全繞式閘極結構112在奈米結構通道區120的下方的閘極部分112A，可以藉由內間隔物115而與相鄰的磊晶源極/汲極區110電性隔離。置於奈米結構通道區120的堆疊物上的閘極部分112A，可以藉由閘極間隔物116而與相鄰的磊晶源極/汲極區110電性隔離。內間隔物115與閘極間隔物116可以包括一絕緣材料，例如SiO 2、SiN、SiCN、SiOCN以及任何其他適當的絕緣材料。
全繞式閘極結構112可以包括（i）一界面氧化物（interfacial oxide；IO）層127；一高介電常數（high-k；HK）閘極介電層128；（iii）一負電容（negative capacitance；NC）閘極介電層130；（iv）一功函數金屬（work function metal；WFM）層132；以及（v）一閘極金屬填充層134。儘管第1C至1F圖顯示全繞式閘極結構112的所有層包裹在奈米結構通道區120的周圍，而可以至少由界面氧化物層127及高介電常數閘極介電層128包裹在奈米結構通道區120的周圍以填充鄰近的奈米結構通道區120之間的空間。因此，可以將奈米結構通道區120彼此電性隔離，以避免在場效電晶體102A的操作期間發生全繞式閘極結構112與磊晶源極/汲極區110之間的短路。在一些實施例中，全繞式閘極結構112可以具有一閘極長度GL，其範圍從約20 nm至約80 nm或其他適當的尺寸。
界面氧化物層127可以置於奈米結構通道區120上。在一些實施例中，界面氧化物層127可以包括SiO 2、氧化矽鍺（SiGeO x）、氧化鍺（GeO x）或其他適當的氧化物材料。高介電常數閘極介電層128可以置於界面氧化物層127上，並可以包括：（i） 一高介電常數介電材料，例如氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 3）、矽酸鉿（HfSiO 4）、氧化鋯（ZrO 2）及矽酸鋯（ZrSiO 4）；以及（ii）一高介電常數介電材料，具有以下元素的氧化物：鋰（Li）、鈹（Be）、鎂（Mg）、鈣（Ca）、鍶（Sr）、鈧（Sc）、釔（Y）、鋯（Zr）、鋁（Al）、鑭（La）、鈰（Ce）、鐠（Pr）、釹（Nd）、釤（Sm）、銪（Eu）、釓（Gd）、鋱（Tb）、鏑（Dy）、鈥（Ho）、鉺（Er）、銩（Tm）、鐿（Yb）、鎦（Lu）；（iii）其他適當的高介電常數介電材料；或是（iv）上述之組合。
負電容閘極介電層130可以包括呈現負電容性質的介電材料。負電容可以定義為橫跨一電容器的電壓隨著此電容器上的電荷的增加而減少。在一些實施例中，負電容閘極介電層130可以包括：（i）一介電材料，其具有鐵電（ferroelectric）性質，例如氧化鉿（HfO 2）、氧化鉿鋁（AlZrO）、矽酸鉿（HfSiO 4）及氧化鉿鋯（HfZrO）；（ii）一介電材料，其為斜方晶相（舉例而言：斜方晶相的氧化鉿（HfO 2））；（iii）一介電材料（舉例而言： HfO 2），摻雜有一或多種金屬，例如：鋁（Al）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鑭（La）、鈧（Sc）、矽（Si）、鍶（Sr）、錫（Sn）、釔（Y）及鋯（Zr）；或是（iv）上述之組合。其他適用於負電容閘極介電層130的負電容介電材料在本發明實施例的範圍內。在一些實施例中，負電容閘極介電層130可以具有一厚度，其範圍從約2 nm至約3 nm或其他適當的尺寸。儘管負電容閘極介電層130的一些介電材料與高介電常數閘極介電層128的介電材料包括類似的元素原子，負電容閘極介電層130可以具有不同於高介電常數閘極介電層128的性質。例如，負電容閘極介電層130的負電容介電材料所具有的電阻率可以低於高介電常數閘極介電層128的介電材料的電阻率。在一些實施例中，全繞式閘極結構112可以不含負電容閘極介電層130。
功函數金屬層132可以是n型或p型，分別用於n型或p型的場效電晶體102A。在一些實施例中，n型的功函數金屬層132可以包括一金屬材料，其具有的功函數值與奈米結構通道區120的材料的價帶能量比較，較為接近其導帶能量。例如n型的功函數金屬層132可以包括一鋁基（Al-based）或摻雜鋁的金屬材料，其具有的功函數值小於4.5 eV （舉例而言：約3.5 eV至約4.4 eV），其與矽基（Si-based）或矽鍺基（SiGe-based）的奈米結構通道區120的價帶能量（舉例而言：矽的 5.2 eV或矽鍺的4.8 eV）比較，較為接近其導帶能量（舉例而言：矽的4.1 eV或矽鍺的3.8eV）。在一些實施例中，n型的功函數金屬層132可以包括鈦鋁（TiAl）、碳化鈦鋁（TiAlC）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）、摻雜鋁的鈦、摻雜鋁的TiN、摻雜鋁的鉭、摻雜鋁的TaN、其他適當的鋁基材料或上述之組合。
在一些實施例中，p型的功函數金屬層132可以包括一金屬材料，其具有的功函數值與奈米結構通道區120的材料的導帶能量比較，較為接近其價帶能量。例如p型的功函數金屬層132可以包括一實質上無鋁（舉例而言：不含鋁）的金屬材料，其具有的功函數值大於或等於4.5 eV （舉例而言：約4.5 eV至約5.5 eV），其與矽基或矽鍺基的奈米結構通道區120的導帶能量（舉例而言：矽的4.1 eV 或矽鍺的3.8eV）比較，較為接近其價帶能量（舉例而言：矽的 5.2 eV或矽鍺的4.8 eV）。在一些實施例中，p型的功函數金屬層132可以包括實質上無鋁（舉例而言：不含鋁）的：（i） 鈦基（Ti-based）氮化物或合金，例如TiN、TiSiN、鈦金（Ti-Au） 合金、鈦銅（Ti-Cu）合金、鈦鉻（Ti-Cr）合金、鈦鈷（Ti-Co） 合金、鈦鉬（Ti-Mo）合金及鈦鎳（Ti-Ni）合金；（ii）鉭基（Ta-based）氮化物或合金，例如TaN、TaSiN、鉭金（Ta-Au）合金、鉭銅（Ta-Cu）合金、鉭鎢（Ta-W）合金、鉭鉑（Ta-Pt）合金、鉭鉬（Ta-Mo） 合金、鉭鈦（Ta-Ti）合金及鉭鎳（Ta-Ni）合金；（iii）金屬氮化物，例如氮化鉬（molybdenum nitride；MoN）及氮化鎢（tungsten nitride；WN）；（iv）其他適當的鋁基金屬材料；以及（v）上述之組合。
在一些實施例中，功函數金屬層132可包括範圍從約1 nm至約4 nm的厚度。這個範圍內的厚度可以讓功函數金屬層132包裹在奈米結構通道區120的周圍，而不會受制於鄰近的奈米結構通道區120之間的空間。
在一些實施例中，閘極金屬填充層134可以包括一適當的導體材料，例如鎢（W）、鈦（Ti）、銀（Ag）、釕（Ru）、鉬（Mo）、銅（Cu）、鈷（Co）、鋁（Al）、銥（Ir）、鎳（Ni）、任何其他適當的導體材料及上述之組合。在一些實施例中，閘極金屬填充層134可以包括一實質上無氟（舉例而言：不含氟）的金屬材料。上述實質上無氟的金屬材料可以包括離子、原子及/或分子形式的小於5個原子百分比的數量的氟汙染物。
請參考第1B至1D圖，突穿通道的閘極（through-channel gate；TCG）結構114可以沿著Z軸延伸，穿過奈米結構通道區120與全繞式閘極結構112，且可以置於鰭狀物結構108之在奈米結構通道區120下方的部分上。部分的突穿通道的閘極結構114可以被奈米結構通道區120與全繞式閘極結構112以Z軸為軸心交替性地圍繞。在一些實施例中，如第1B圖所示，突穿通道的閘極結構114可以具有沿著X-Y平面的圓形剖面。在一些實施例中，突穿通道的閘極結構114可以具有沿著X-Y平面的其他幾何形狀（舉例而言：矩形、橢圓形或多邊形，未繪示）的剖面。在一些實施例中，突穿通道的閘極結構114可以具有一直徑D1（或是，沿著X軸及/或Y軸的寬度），其範圍從約8 nm至約12 nm。在一些實施例中，直徑D1與長度L1之間的比例（舉例而言：D1:L1）及直徑D1與寬度W1之間的比例（舉例而言：D1:W1）可以是從約1:2 至約1:10的範圍。在一些實施例中，直徑D1與閘極長度GL之間的比例（舉例而言：D1:GL）可以是從約1:2 至約1:10的範圍。突穿通道的閘極結構114的這些尺寸及/或相對尺寸可以對於突穿通道的閘極結構114的閘極介電層及金屬層的形成提供足夠的容積，以對於場效電晶體102A提供足夠的臨界電壓。若低於突穿通道的閘極結構114的這些尺寸及/或相對尺寸，可能會無法充分形成突穿通道的閘極結構114的閘極介電層及金屬層，並因此使裝置效能劣化。若高於突穿通道的閘極結構114的這些尺寸及/或相對尺寸，則會增加具有突穿通道的閘極結構114的場效電晶體102A的製造成本。突穿通道的閘極結構114的頂表面114t可以實質上與全繞式閘極結構112的頂表面112t共平面。突穿通道的閘極結構114的底表面114b可以與鰭狀物結構108的頂表面108t有物理性接觸。
在一些實施例中，突穿通道的閘極結構114可以包括：（i）一高介電常數閘極介電層138；（ii）一負電容閘極介電層140，設於高介電常數閘極介電層138上；（iii）一功函數金屬層142，設於負電容閘極介電層140上；以及（v）一閘極金屬填充層144，設於負電容閘極介電層140上。在一些實施例中，如第1B圖所示，高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144是排列成彼此同心（concentrically）。在一些實施例中，高介電常數閘極介電層138可以未包含於突穿通道的閘極結構114。在一些實施例中，功函數金屬層142可以未包含於突穿通道的閘極結構114，而閘極金屬填充層144可以設於負電容閘極介電層140上。在一些實施例中，閘極金屬填充層144可以未包含於突穿通道的閘極結構114，而功函數金屬層142則充作突穿通道的閘極結構114的功函數金屬層及閘極金屬填充層二者的功能。負電容閘極介電層140可以減少或避免寄生電容在突穿通道的閘極結構114與全繞式閘極結構112接觸的部分之間。
對用於高介電常數閘極介電層128、負電容閘極介電層130、功函數金屬層132及閘極金屬填充層134的材料的討論，除非另有說明，可分別應用於高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142、閘極金屬填充層144。在一些實施例中，高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144可以具有分別類似於高介電常數閘極介電層128、負電容閘極介電層130、功函數金屬層132及閘極金屬填充層134的材料。
在一些實施例中，如第1G至1H圖所示，場效電晶體102A可以具有一對突穿通道的閘極結構114，而非單個突穿通道的閘極結構114。第1G至1H圖繪示場效電晶體102A沿著第1A圖的線C-C與D-D的剖面圖，其具有一對突穿通道的閘極結構114以及為了簡潔而未繪示於第1A圖的額外元件。除非另有敘述，對於在第1A至1H圖的元件具有相同元件符號者的討論適用於彼此。突穿通道的閘極結構114都可以沿著Z軸延伸而穿過奈米結構通道區120與全繞式閘極結構112，且可以設於鰭狀物結構108之在奈米結構通道區120下方的部分上。突穿通道的閘極結構114都可以被沿著Y軸的奈米結構通道區120與全繞式閘極結構112圍繞。藉由奈米結構通道區120與全繞式閘極結構112介於突穿通道的閘極結構114之間的部分，可以將突穿通道的閘極結構114彼此分離。在一些實施例中，可以藉由一距離S將突穿通道的閘極結構114彼此分離，其範圍從約1 nm至約20 nm。在一些實施例中，突穿通道的閘極結構114可以具有直徑D1、D2（或是，沿著X軸及/或Y軸的寬度），其範圍從約8 nm至約12 nm。直徑D1、D2可以彼此相等或相異。在一些實施例中，對於高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144，每個突穿通道的閘極結構114可以具有彼此類似或不同的材料。
儘管繪示了具有一個突穿通道的閘極結構114的場效電晶體102A以及具有二個突穿通道的閘極結構114的場效電晶體102A，場效電晶體102A可以具有排列成一維陣列或二維陣列的任何數量的突穿通道的閘極結構，例如突穿通道的閘極結構114。例如，如第1I圖所示，場效電晶體102A可以具有二維陣列的複數個突穿通道的閘極結構114。第1I圖繪示複數個突穿通道的閘極結構114的等角視圖，突穿通道的閘極結構114延伸穿過奈米結構通道區120的堆疊物。為了簡潔，場效電晶體102A的其他元件未繪示於第1I圖。在此二維陣列的每個突穿通道的閘極結構114可以在材料組成及/或在沿著X軸及/或Y軸的尺寸方面，彼此相似或彼此不同。
閘極結構——全繞式閘極結構112與一或多個閘極金屬填充層144的組合可以提供具有一多重臨界電壓裝置的功能的一單一的場效電晶體，例如場效電晶體102A。藉由控制施加於全繞式閘極結構112與一或多個突穿通道的閘極結構114的電壓，可以調節場效電晶體102A的臨界電壓，以達成場效電晶體102A的不同的臨界電壓。在一或多個突穿通道的閘極結構114的使用之下，可以在場效電晶體102A的待機模式的期間，將場效電晶體102A的臨界電壓調整至較高電壓，以減少漏電流，因此減少耗能並改善裝置效能。如第1C至1D與1G至1H圖所示，可以將電壓分別經由全繞式閘極接觸結構136與突穿通道的閘極接觸結構146供應至全繞式閘極結構112與突穿通道的閘極結構114。在第1B圖的全繞式閘極結構112與突穿通道的閘極結構114的俯視圖是為了簡潔而未繪示出全繞式閘極接觸結構136與突穿通道的閘極接觸結構146。全繞式閘極接觸結構136與突穿通道的閘極接觸結構146可以包括導體材料，例如Co、W、Ru、Ir、Ni、Os、Rh、Al、Mo、Cu、Zr、Sn、Ag、Au、Zn、Cd、任何其他適當的導體材料及上述之組合。
第2圖是根據一些實施例用以製造半導體裝置100的場效電晶體102A的一例示的方法200的流程圖。為了圖示的目的，參考如第3A、3B至19A、19B圖所示的用以製造場效電晶體102A的例示的製造製程來說明示於第2圖的操作。第3A、3B至19A、19B圖是根據一些實施例在各個製造階段的場效電晶體102A沿著線C-C與D-D的剖面圖。依特定的應用，操作可以以不同的順序進行或是不進行。要注意的是，方法200可能不會製造一完整的場效電晶體102A。因此，在方法200之前、過程中或之後可以提供額外的製程，而在本文可能對有些其他製程僅作簡短說明。在第3A、3B至19A、19B圖的元件具有與第1A至1F圖的元件相同元件符號者，其如上所述。
在操作205，在一場效電晶體的一鰭狀物結構上形成一超晶格結構，以及在上述超晶格結構上形成一多晶矽結構。例如，如第3A、3B圖所示，在磊晶成長於鰭狀物結構108上的一超晶格結構119上，形成一多晶矽結構312。超晶格結構119可以包括排列成一交錯配置的奈米結構層120、122。在一些實施例中，奈米結構層120可以包括矽而不具任何實質數量的鍺（舉例而言：不含鍺），而奈米結構層122可以包括矽鍺。在後續處理的期間，可以在一閘極替換製程替換掉多晶矽結構312與奈米結構層122，以形成全繞式閘極結構112。
請參考第2圖，在操作210，在上述鰭狀物結構上形成複數個源極/汲極區。例如，如參考第4A、4B、5A與5B圖所作說明，在鰭狀物結構108上形成複數個磊晶源極/汲極區110。磊晶源極/汲極區110的形成可以包括一系列的操作：（i）如第4A圖所示，在鰭狀物結構108未在多晶矽結構312的下方的部分上，形成複數個源極/汲極開口410，其穿過超晶格結構119；以及（ii）如第5A圖所示，在源極/汲極開口410內磊晶成長n型或p型的半導體材料。在一些實施例中，如第5A圖所示，可以在磊晶源極/汲極區110的形成製程的操作（i）與（ii）之間形成複數個內間隔物115。如第4A圖所示，可以在源極/汲極開口410的形成之後，形成內間隔物115。在形成磊晶源極/汲極區110之後，可以在磊晶源極/汲極區110上形成蝕刻停止層117與層間介電層118A，以形成第5A圖的結構。
請參考第2圖，在操作215，在上述多晶矽結構上形成一第一閘極開口。例如，如第6A至6B圖所示，在超晶格結構119上形成一第一閘極開口412。第一閘極開口412的形成可以包括從第5A至5B圖的結構蝕刻多晶矽結構312，以形成第6A至6B圖的結構。
請參考第2圖，在操作220，在上述第一閘極開口內及上述多晶矽結構內形成一突穿通道的閘極（through-channel gate；TCG）結構。例如，如參考第7A、7B、8A、8B、9A、9B、10A、10B、11A與11B圖所作說明，在第一閘極開口412內及超晶格結構119內形成突穿通道的閘極結構114。突穿通道的閘極結構114的形成可以包括一系列的操作：（i）如第7A、7B圖所示，在第6A、6B圖的結構上，形成一圖形化的遮罩層750（舉例而言：一光阻層），其具有一開口714；（ii）如第8A、8B圖所示，經由開口714蝕刻奈米結構層120、122，以形成一閘極開口814，其穿過超晶格結構119且在鰭狀物結構108上；（iii）如第9A、9B圖所示，在閘極開口814內沉積高介電常數閘極介電層138；（iv）如第9A、9B圖所示，在高介電常數閘極介電層138上沉積負電容閘極介電層140；（v）如第9A、9B圖所示，在負電容閘極介電層140上沉積功函數金屬層142；（vi）如第9A、9B圖所示，在功函數金屬層142上沉積閘極金屬填充層144；（vii）對第9A、9B圖的結構施行一化學機械研磨（chemical mechanical polishing；CMP）製程，以形成第10A、10B圖的結構；以及（viii）從第10A、10B圖的結構移除圖形化的遮罩層750，以形成第11A、11B圖的結構。
奈米結構層120、122的蝕刻可以包括使用一第一蝕刻製程與一第二蝕刻製程的交替蝕刻，上述第一蝕刻製程經由閘極開口814移除部分的奈米結構層120，上述第二蝕刻製程經由閘極開口814移除部分的奈米結構層122。與矽鍺比較，上述第一蝕刻製程對於矽具有較高的蝕刻選擇性，且上述第一蝕刻製程可以包括一濕式蝕刻製程，使用氫氧化銨（NH 4OH）與氫氯酸（HCl）的混合物。與矽比較，上述第二蝕刻製程對於矽鍺具有較高的蝕刻選擇性，且上述第二蝕刻製程可以包括一濕式蝕刻製程，使用硫酸（H 2SO 4） 與過氧化氫（H 2O 2）的混合物及/或氫氧化銨、過氧化氫及去離子水（deionized water；DI water）的混合物。
高介電常數閘極介電層138的沉積可以包括在約250 ºC至約350 ºC的溫度以使用氯化鉿（HfCl 4）作為前驅物的一原子層沉積（atomic layer deposition；ALD）製程，沉積具有約1 nm至約2 nm的厚度的一高介電常數介電材料。負電容閘極介電層140的沉積可以包括在約180 ºC至約325 ºC的範圍的溫度以一原子層沉積製程，沉積具有約1.5 nm至約2.5 nm的厚度的一負電容介電材料。在一些實施例中，負電容閘極介電層140是約1.5倍制約2.5倍厚於高介電常數閘極介電層138。
在一些實施例中，n型的功函數金屬層142的沉積可以包括在約350 °C至約450 °C的範圍的溫度沉積厚約1 nm至約3 nm的鋁基（Al-based）金屬層，其使用一原子層沉積或化學氣相沉積（chemical vapor deposition；CVD）製程，以四氯化鈦（TiCl 4）與鈦乙烯鋁（titanium ethylene aluminum；TEAl）的混合物或氯化鉭與三甲基鋁（trimethylaluminium；TMA）的混合物為前驅物。在一些實施例中，上述鋁基金屬層可以以約四個循環至約十二個循環的原子層沉積製程來沉積，其中一個循環可以包括數個系列的過程：（i）一第一前驅物氣體（舉例而言：TiCl 4或TaCl 5）流；（ii）第一氣體的驅氣製程（purging process）；（iii）一第二前驅物氣體（舉例而言：鈦乙烯鋁或三甲基鋁）流；以及（iv）第二氣體的驅氣製程。
在一些實施例中，p型的功函數金屬層142的沉積可以包括在約400 °C至約450 °C的範圍的溫度沉積厚約1 nm至約3 nm的無鋁（Al-free）金屬層，其使用一原子層沉積或化學氣相沉積製程，以四氯化鈦（TiCl 4）或五氯化鎢（WCl 5）與氨（NH 3）的混合物為前驅物。在一些實施例中，上述無鋁金屬層可以以約四十個循環至約一百個循環的原子層沉積製程來沉積，其中一個循環可以包括數個系列的過程：（i）一第一前驅物氣體（舉例而言：TiCl 4或WCl 5）流；（ii）第一氣體的驅氣製程；（iii）一第二前驅物氣體（舉例而言：NH 3）流；以及（iv）第二氣體的驅氣製程。
在一些實施例中，閘極金屬填充層144的沉積可以包括在約400 °C至約500 °C的範圍的溫度沉積一無氟（fluorine -free）金屬層，其使用一原子層沉積製程，以五氯化鎢（WCl 5）或六氯化鎢（WCl 6）與氫（H 2）的混合物為前驅物。在一些實施例中，上述無氟金屬層可以以約一百六十個循環至約三百二十個循環的原子層沉積製程來沉積，其中一個循環可以包括數個系列的過程：（i）一第一前驅物氣體（舉例而言：WCl 5或WCl 6）流；（ii）第一氣體的驅氣製程；（iii）一第二前驅物氣體（舉例而言： H 2）流；以及（iv）第二氣體的驅氣製程。沉積高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142與閘極金屬填充層144的其他方法在本發明實施例的範圍內。
如第10A、10B圖所示，上述化學機械研磨製程可以實質上使高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144的頂表面共平面於圖形化的遮罩層750的頂表面。在上述化學機械研磨製程與移除圖形化的遮罩層750之後，突穿通道的閘極結構114的頂表面114t不與層間介電層118A的頂表面118t共平面，並延伸而高於頂表面118t。
請參考第2圖，在操作225，在上述超晶格結構內形成複數個第二閘極開口。例如，如第12A、12B圖所示，在超晶格結構119內形成複數個第二閘極開口1212。第二閘極開口1212的形成可以包括從第11A、11B圖的結構蝕刻奈米結構層122，以形成第12A、12B圖的結構。奈米結構層122的蝕刻可以包括一濕式製程，使用硫酸（H 2SO 4） 與過氧化氫（H 2O 2）的混合物及/或氫氧化銨、過氧化氫及去離子水的混合物。
請參考第2圖，在操作230，在上述第一閘極開口內及上述第二閘極開口內形成一全繞式閘極結構。例如，如參考第13A、13B、14A、14B、15A與15B圖所作說明，在第一閘極開口412內及第二閘極開口1212內形成全繞式閘極結構112。全繞式閘極結構112的形成可以包括一系列的操作：（i）如第13A、13B圖所示，在奈米結構層120與鰭狀物結構108的暴露區域上，形成界面氧化物層127；（ii）如第14A、14B圖所示，在第13A、13B圖的結構上沉積高介電常數閘極介電層128；（iii）如第14A、14B圖所示，在高介電常數閘極介電層128上沉積負電容閘極介電層130；（iv）如第14A、14B圖所示，在負電容閘極介電層130上沉積功函數金屬層132；（v）如第14A、14B圖所示，在功函數金屬層132上沉積閘極金屬填充層134，以填充第一閘極開口412及第二閘極開口1212；以及（vi）對第14A、14B圖的結構施行一化學機械研磨製程，以形成第15A、15B圖的結構。
在一些實施例中，可藉由將第12A、12B圖的結構暴露於氧化環境中，來形成界面氧化物層127。上述氧化環境可以包括以下之組合：臭氧（O 3）；氫氧化銨、過氧化氫及水的混合物；及/或氫氯酸、過氧化氫及水的混合物。高介電常數閘極介電層128、負電容閘極介電層130、功函數金屬層132及閘極金屬填充層134的沉積，可以分別類似於操作220中所述用於高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144的沉積製程。高介電常數閘極介電層128、負電容閘極介電層130、功函數金屬層132及閘極金屬填充層134的沉積厚度，可以分別相同於或不同於高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144的沉積厚度。
如第15A、15B圖所示，在形成閘極金屬填充層144後的上述化學機械研磨製程，可以將高介電常數閘極介電層128與138、負電容閘極介電層130與140、功函數金屬層132與142及閘極金屬填充層134與144的頂表面實質上共平面於層間介電層118A的頂表面118t。
請參考第2圖，在操作235，在上述源極/汲極區上形成源極/汲極接觸結構。例如，如參考第16A、16B、17A與17B圖所作說明，在源極/汲極區110上形成源極/汲極接觸結構126。源極/汲極接觸結構126的形成可以包括一系列的操作：（i）在第15A、15B圖的結構上，形成層間介電層118B；（ii）如第16A圖所示，在層間介電層118A、118B及蝕刻停止層117內，形成複數個接觸開口1652；（iii）如第17A圖所示，在接觸開口1652內形成矽化物層124；（iv）在矽化物層124上沉積接觸插塞125，以填充接觸開口1652；以及（v）如第17A圖所示，對所沉積的接觸插塞125施行一化學機械研磨製程，以將接觸插塞125的頂表面125t實質上平坦化於層間介電層118B的頂表面118s。
請參考第2圖，在操作240，在上述突穿通道的閘極結構上及上述全繞式閘極結構上形成閘極接觸結構。例如，如參考第18A、18B、19A與19B圖所作說明，分別在全繞式閘極結構上及突穿通道的閘極結構上形成全繞式閘極接觸結構136及突穿通道的閘極接觸結構146。全繞式閘極接觸結構136及突穿通道的閘極接觸結構146的形成可以包括一系列的操作：（i）如第18A、18B圖所示，在層間介電層118B內形成接觸開口1854與1856；（ii）在第18A、18B圖的結構上沉積導體材料，以填充接觸開口1854與1856；（iii）如第19A與19B圖所示，對所沉積的上述導體材料施行一化學機械研磨製程，以將頂表面136t與146t實質上平坦化於頂表面125t與118s。
在一些實施例中，可以使用類似於方法200的一方法來製造如第1G至1I圖所示的在場效電晶體102A的突穿通道的閘極結構114的陣列。為了形成突穿通道的閘極結構114的陣列，可以在圖形化的遮罩層750內及超晶格結構119內形成類似於開口714與閘極開口814的開口陣列，以在操作220沉積高介電常數閘極介電層138、負電容閘極介電層140、功函數金屬層142及閘極金屬填充層144，而不是如參考第7A、7B、8A、8B圖、9A、9B、10A、10B、11A與11B圖所作說明，在圖形化的遮罩層750內及超晶格結構119內形成單一的開口。在一些實施例中，上述開口陣列可以具有彼此相同或不同的直徑（或是，沿著X軸及/或Y軸的寬度）。
本發明實施例提供具有多重臨界電壓功能的例示的場效電晶體（舉例而言：場效電晶體102A、102B）及形成其的例示方法。藉由形成於一對源極/汲極區（舉例而言：磊晶源極/汲極區110）之間的複數個閘極結構，可以提供上述多重臨界電壓功能。在一些實施例中，具有多重臨界電壓功能的一場效電晶體（舉例而言：場效電晶體102A）可以包括一或多個突穿通道的閘極（through-channel gate；TCG）結構（舉例而言：突穿通道的閘極結構114）及一全繞式閘極（gate-all-around；GAA）結構（舉例而言：全繞式閘極結構112），其設於一對源極/汲極區之間。上述突穿通道的閘極結構可以延伸穿過上述場效電晶體的奈米結構通道區（舉例而言：奈米結構通道區120），並可以設於上述場效電晶體之在上述奈米結構通道區的下方的一鰭狀物結構（舉例而言：鰭狀物結構108）上。部分的上述突穿通道的閘極結構可以被上述奈米結構通道區及上述全繞式閘極結構交替性地圍繞。
在一些實施例中，上述突穿通道的閘極結構可以包括負電容閘極介電層（舉例而言：負電容閘極介電層140）以避免或減少在上述突穿通道的閘極結構與上述全繞式閘極結構之間的寄生電容。藉由控制施加於上述全繞式閘極結構及上述一或多個突穿通道的閘極結構的電壓，可以調控上述場效電晶體的臨界電壓，以達成上述場效電晶體的不同的臨界電壓。在使用一或多個上述突穿通道的閘極結構之下，在上述場效電晶體的一待機（standby）模式的期間，可以將上述場效電晶體的臨界電壓調整至較高的電壓，以減少漏電流，因此漸少能耗並改善裝置效能。此外，藉由上述突穿通道的閘極結構的使用，在一積體電路達成多重臨界電壓所需的場效電晶體的數量可以減少，因此縮減裝置面積及製造成本。
在一些實施例中，一種方法，其包括：在置於一基底上的一鰭狀物結構上形成一超晶格結構，上述超晶格結構具有排列成一交錯配置的複數個第一奈米結構層與複數個第二奈米結構層；在上述鰭狀物結構上形成一源極/汲極（source/drain；S/D）區；形成一第一閘極結構，其穿過上述超晶格結構；形成一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構且在一第二軸的四周圍繞上述第一奈米結構層，上述第二軸異於上述第一軸；以及形成複數個接觸結構，其在上述第一閘極結構上及在上述第二閘極結構上。
在一實施例中，形成上述超晶格結構包括在上述基底上磊晶成長上述第一奈米結構層及上述第二奈米結構層。
在一實施例中，形成上述第一閘極結構包括在上述超晶格結構內形成一閘極開口。
在一實施例中，形成上述第一閘極結構包括：在上述超晶格結構內形成一閘極開口；以及在上述閘極開口內沉積一第一介電材料與一第二介電材料的同心層（concentric layers），其中上述第一介電材料與上述第二介電材料彼此互異。
在一實施例中，形成上述第一閘極結構包括：在上述超晶格結構內形成一閘極開口；以及在上述閘極開口內沉積一介電材料與一金屬材料的同心層。
在一實施例中，形成上述第一閘極結構包括：在上述超晶格結構內形成一閘極開口；在上述閘極開口內沉積一高介電常數閘極介電層；以及在上述高介電常數閘極介電層上沉積一負電容（negative capacitance；NC）閘極介電層，其中上述高介電常數閘極介電層的材料與上述負電容閘極介電層的材料彼此互異。
在一實施例中，形成上述第一閘極結構包括：在上述超晶格結構上形成具有一第一開口的一圖形化的遮罩層；經由上述第一開口蝕刻上述超晶格結構的暴露區域，以在上述超晶格結構內形成一第二開口；在上述第一開口內及上述第二開口內沉積一閘極介電層與一金屬層；以及施行一研磨製程，以使上述閘極介電層與上述金屬層的頂表面與上述圖形化遮罩層的頂表面共平面。
在一實施例中，形成上述第二閘極結構包括：從上述超晶格結構蝕刻上述第二奈米結構層。
在一實施例中，形成上述第二閘極結構包括：沉積一高介電常數閘極介電層，其圍繞上述第一奈米結構層以及上述第一閘極結構未被上述第一奈米結構層覆蓋的部分；以及在上述高介電常數閘極介電層上沉積一負電容（negative capacitance；NC）閘極介電層，其中上述高介電常數閘極介電層的材料與上述負電容閘極介電層的材料彼此互異。
在一些實施例中，一種方法，其包括：在一鰭狀物結構上形成一超晶格結構，上述超晶格結構具有排列成一交錯配置的複數個第一奈米結構層與複數個第二奈米結構層；在上述超晶格結構上形成一多晶矽結構；在上述鰭狀物結構上形成一源極/汲極（source/drain；S/D）區；形成一第一閘極結構陣列，其穿過上述超晶格結構；以及形成一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構陣列且在一第二軸的四周圍繞上述第一奈米結構層，上述第二軸異於上述第一軸。
在一實施例中，形成上述第一閘極結構陣列包括：在上述超晶格結構內形成一開口陣列；以及在上述開口陣列內沉積一介電材料與一金屬材料的同心層。
在一實施例中，形成上述第一閘極結構陣列包括：移除上述多晶矽層，以在上述超晶格結構上形成一開口；在上述超晶格結構上的開口內形成具有一第一開口陣列的一圖形化的遮罩層；經由上述第一開口陣列蝕刻上述超晶格結構的暴露區域，以在上述超晶格結構內形成一第二開口陣列；以及在上述第一開口陣列內及上述第二開口陣列內沉積一介電材料與一金屬材料的同心層。
在一實施例中，形成上述第一閘極結構陣列包括：形成一開口陣列，其中該開口陣列的每個開口具有彼此不同的直徑。
在一實施例中，形成上述第一閘極結構陣列包括：將上述第一閘極結構陣列的每個第一閘極結構形成為其具有的直徑異於上述第一閘極結構陣列的其他第一閘極結構的直徑。
在一些實施例中，一種半導體裝置，其包括：一基底；一鰭狀物結構，置於上述基底上；複數個奈米結構通道區的一堆疊物，置於上述鰭狀物結構上；一源極/汲極（source/drain；S/D）區，置於上述鰭狀物結構上；一第一閘極結構，置於上述奈米結構通道區的上述堆疊物內；一第二閘極結構，其在一第一軸的四周圍繞上述第一閘極結構且在一第二軸的四周圍繞上述奈米結構通道區的上述堆疊物，上述第二軸異於上述第一軸；以及一第一接觸結構與一第二接觸結構，分別置於上述第一閘極結構上及上述第二閘極結構上。
在一實施例中，上述奈米結構通道區的上述堆疊物圍繞上述第一閘極結構之未被上述第二閘極結構圍繞的部分。
在一實施例中，上述第一閘極結構包括一高介電常數閘極介電層及一負電容（negative capacitance；NC）閘極介電層，上述負電容閘極介電層置於上述高介電常數閘極介電層上，其中上述高介電常數閘極介電層的材料與上述負電容閘極介電層的材料彼此互異。
在一實施例中，上述第一閘極結構包括一負電容閘極介電層與一功函數金屬層，上述功函數金屬層置於上述負電容閘極介電層上。
在一實施例中，上述第一閘極結構與上述第二閘極結構分別包括彼此互異的一第一閘極介電層及一第二閘極介電層。
在一實施例中，上述第一閘極結構是與上述鰭狀物結構的一頂表面物理性接觸。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體裝置 102A,102B:場效電晶體 106:基底 108:鰭狀物結構 108t:頂表面 110:磊晶源極/汲極區 111:淺溝槽隔離區 112:閘極結構（全繞式閘極結構） 112A:閘極部分 112t:頂表面 114:突穿通道的閘極結構 114b:底表面 114t:頂表面 115:內間隔物 116:閘極間隔物 117:蝕刻停止層 118A,118B:層間介電層 118s,118t:頂表面 119:超晶格結構 120:奈米結構通道區（奈米結構層） 122:奈米結構層 124:矽化物層 125:接觸插塞 125t:頂表面 126:源極/汲極接觸結構 127:界面氧化物層 128:高介電常數閘極介電層 130:負電容閘極介電層 132:功函數金屬層 134:閘極金屬填充層 136:全繞式閘極接觸結構 136t:頂表面 138:高介電常數閘極介電層 140:負電容閘極介電層 142:功函數金屬層 144:閘極金屬填充層 146:突穿通道的閘極接觸結構 146t:頂表面 200:方法 205,210,215,220,225,230,235,240:操作 312:多晶矽結構 410:源極/汲極開口 412:第一閘極開口 714:開口 750:圖形化的遮罩層 814:閘極開口 1212:第二閘極開口 1652:接觸開口 1854,1856:接觸開口 C-C,D-D,E-E,F-F:線 D1,D2:直徑 GL:閘極長度 L1:長度 S:距離 T1:厚度或直徑 W1:寬度
藉由以下的詳述配合所附圖式可更加理解本文揭露的內容。 第1A圖繪示根據一些實施例的一半導體裝置的等角視圖。 第1B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的俯視圖。 第1C圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1D圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1E圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1F圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1G圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1H圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置的剖面圖。 第1I圖繪示根據一些實施例的具有突穿通道的閘極（through-channel gate；TCG）一奈米結構通道區堆疊物的等角視圖。 第2圖是根據一些實施例的用以製造具有不同閘極結構配置的一半導體裝置的方法的流程圖。 第3A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第3B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第4A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第4B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第5A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第5B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第6A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第6B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第7A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第7B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第8A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第8B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第9A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第9B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第10A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第10B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第11A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第11B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第12A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第12B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第13A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第13B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第14A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第14B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第15A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第15B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第16A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第16B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第17A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第17B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第18A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第18B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第19A圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。 第19B圖繪示根據一些實施例的具有不同閘極結構的一半導體裝置在其製造過程的各個階段的剖面圖。
無
200:方法
205,210,215,220,225,230,235,240:操作

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 在置於一基底上的一鰭狀物結構上形成一超晶格結構，該超晶格結構具有排列成一交錯配置的複數個第一奈米結構層與複數個第二奈米結構層； 在該鰭狀物結構上形成一源極/汲極（source/drain；S/D）區； 形成一第一閘極結構，其穿過該超晶格結構； 形成一第二閘極結構，其在一第一軸的四周圍繞該第一閘極結構且在一第二軸的四周圍繞該第一奈米結構層，該第二軸異於該第一軸；以及 形成複數個接觸結構，其在該第一閘極結構上及在該第二閘極結構上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10879238B2 (en) * 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
US10903317B1 (en) * 2019-08-07 2021-01-26 Globalfoundries U.S. Inc. Gate-all-around field effect transistors with robust inner spacers and methods
US11251280B2 (en) * 2019-12-17 2022-02-15 International Business Machines Corporation Strained nanowire transistor with embedded epi
KR20220034347A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
KR20220046035A (ko) * 2020-10-06 2022-04-14 삼성전자주식회사 반도체 장치

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