TW202147410A - 製造半導體元件的方法 - Google Patents

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dopant
gate
silicon
metal
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萬特 錢德拉謝卡爾 普拉卡斯 薩
蔡家銘
余典衞
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台灣積體電路製造股份有限公司
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Abstract

提供一種具有不同閘極結構組態的半導體元件及其製造方法。半導體元件包括設置在基材上的鰭結構及鰭結構上的第一及第二閘極結構。第一及第二閘極結構分別包括第一及第二介面氧化物層、分別設置在第一及第二介面氧化物層上的第一及第二高k閘極介電層、及分別設置在第一及第二高k閘極介電層上的第一及第二摻雜物控制層。第二摻雜物控制層具有大於第一摻雜物控制層的矽與金屬原子濃度比率。半導體更包括分別設置在第一及第二摻雜物控制層上的第一、第二功函數金屬層、及分別設置在第一、第二功函數金屬層上的第一、第二閘極金屬填充層。

Description

半導體元件閘極結構的摻雜輪廓控制
無
隨著半導體技術的進步，對更高存儲容量、更快處理系統、更高效能及更低成本的需求日益增加。為了滿足此等需求，半導體行業繼續按比例縮小半導體元件的尺寸，該些半導體元件諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor; MOSFET)，包括平面MOSFET及鰭場效電晶體(fin field effect transistor; finFET)。此類按比例縮小已經增加了半導體製造製程的複雜性。
無
以下揭露提供許多不同實施例或實例以用於實施所提供標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露。當然，此等實例僅僅係實例，且不旨在具有限制性。例如，在以下描述中，在第二特徵上方形成第一特徵的製程可包括將第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。如本文所用，第一特徵在第二特徵上的形成意指第一特徵被形成為與第二特徵直接接觸。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複本身並不決定所論述各種實施例及/或組態之間的關係。
為便於描述，在本文中可使用空間相對術語(諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及類似者)來描述如圖中所例示的一個元件或特徵與另一個(另一些)元件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，且同樣可相應地解釋本文所用的空間相對描述詞。
在說明書中，「一個實施例」、「一實施例」、「一示例性實施例」、「示範性」等的提及物指示實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括該特定特徵、結構或特性。此外，此類片語不一定係指同一實施例。此外，無論本文是否明確描述，當結合一個實施例來描述某一特定特徵、結構或特性時，與其他實施例結合，使得此類特徵、結構或特性起作用，係在熟習此項技術者知識範圍內。
應理解，本文的用語或術語係出於描述而非限制的目的，以使得本說明書的術語或用語應由熟習相關技術者根據本文的教示進行解釋。
如本文所用，術語「蝕刻選擇性」係指在相同蝕刻條件下兩種不同材料的蝕刻速率之比率。
如本文所用，術語「高k」係指高介電常數。在半導體元件結構及製造製程的領域中，高k係指大於SiO2 的介電常數(例如，大於3.9)的介電常數。
如本文所用，術語「低k」係指低介電常數。在半導體元件結構及製造製程的領域中，低k係指小於SiO2 的介電常數(例如，小於3.9)的介電常數。
如本文所用，術語「p型」定義為摻雜有p型摻雜物(諸如硼)的結構、層及/或區域。
如本文所用，術語「n型」定義為摻雜有n型摻雜物(諸如磷)的結構、層及/或區域。
如本文所用，術語「奈米結構」定義如具有水平尺寸(例如，沿著X軸及/或Y軸)及/或小於例如100 奈米的垂直尺寸(例如，沿著Z軸)。
如本文所用，術語「n型功函數金屬(n-type work function metal；nWFM)」定義金屬或含金屬材料，具有與場效電晶體通道區域的材料的價帶能量相比更靠近導帶能量的功函數值。在一些實施例中，術語「n型功函數金屬(nWFM)」定義具有小於4.5 eV的功函數的金屬或含金屬材料。
如本文所用，術語「p型功函數金屬(p-type work function metal；pWFM)」定義功函數值的金屬或含金屬材料，具有與場效電晶體通道區域的材料的導帶能量相比更靠近價帶能量的功函數值。在一些實施例中，術語「p型功函數金屬(pWFM)」定義具有等於或大於4.5 eV的功函數的金屬或含金屬材料。
在一些實施例中，術語「約」及「實質上」意指給定量的值，在值的5%內變化(例如，值的±1%、±2%、±3%、±4%、5%)的。此等值僅僅係實例，且不旨在具有限制性。應理解，術語「約」及「實質上」可意指由熟習相關技術者鑒於本文的教導所解釋的給定量的值的百分比。
如本文所用，術語「多閾值電壓(multi-Vt)元件」係指具有二或多個場效電晶體的半導體元件，其中二或多個場效電晶體中的每一者具有彼此不同的閾值電壓。
可藉由任何合適的方法使本文所揭露的鰭結構圖案化。例如，可使用一或多個光微影術製程(包括雙圖案化製程或多圖案化製程)使鰭結構圖案化。一般而言，雙圖案化製程或多圖案化製程結合了光微影術製程及自對準製程，從而允許形成圖案，圖案具有截距例如小於可使用單次直接光微影術製程另外獲得的節距。例如，在一些實施例中，在基材上方形成犧牲層且使用光微影術製程使該犧牲層圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔件。接著移除犧牲層，且接著可使用剩餘間隔件以使鰭結構圖案化。
接通場效電晶體(field effect transistor; FET)所需的閘極電壓—閾值電壓(the threshold voltage；Vt)可視場效電晶體通道區域的半導體材料及/或場效電晶體的閘極結構的有效功函數(effective work function; EWF)值而定。例如，對於n型場效電晶體 (n-type FET；NFET)，減少n型場效電晶體閘極結構的EWF(effective work function)值之間的差及n型場效電晶體通道區域的材料的導帶能量(例如，對於矽(Si)係4.1 eV或對於矽鍺(SiGe)係3.8 eV)，可減少n型場效電晶體閾值電壓。對於p型場效電晶體 (p-type FET；PFET)，降低p型場效電晶體閘極結構的EWF值之間的差及p型場效電晶體通道區域的材料的價帶能量(例如，對於矽係5.2 eV或對於SiGe係4.8 eV)，可降低p型場效電晶體閾值電壓。場效電晶體閘極結構的EWF值可視場效電晶體閘極結構的層中的每一者的厚度及/或材料組成物而定。由此，可藉由調節場效電晶體閘極結構的厚度及/或材料組成物將場效電晶體製造成具有不同閾值電壓。
由於多功能可攜式元件的需求日益增加，因此在相同基材上具有不同閾值電壓的場效電晶體的需求也日益增加。可以在場效電晶體閘極結構中，利用不同功函數金屬(work function metal; WFM)層厚度，作為達成此類multi-Vt元件的一種方式。然而，不同WFM層厚度可能受到場效電晶體閘極結構幾何形狀的限制。例如，在全環繞閘極(gate-all-around; GAA) 場效電晶體中，WFM層厚度可能受到GAA 場效電晶體的奈米結構通道區域之間的間隔的限制。而且，隨著場效電晶體 (例如，GAA FET及/或finFET)持續地按比例縮小，沉積不同WFM層厚度可能會日益具有挑戰性。
本揭露提供沉積包括具有彼此不同的閾值電壓的場效電晶體 (例如，GAA FET及/或finFET)且提供在相同基材上形成此類場效電晶體的示例性方法。示例性方法形成帶有相似厚度的WFM層，或不帶WFM層但在相同基材上具有不同閾值電壓的n型場效電晶體及p型場效電晶體。與在相同基材上形成具有相似通道尺寸及閾值電壓的場效電晶體的其他方法相比，此等示例性方法在製造具有不同閾值電壓的可靠場效電晶體閘極結構時，可能具有更佳的成本效益 (例如，成本減少約20%至約30%)及時間效率 (例如，時間減少約15%至約20%)。另外，與形成具有相似閾值電壓的場效電晶體的其他方法相比，此等示例性方法可形成具有更小的尺寸的場效電晶體閘極結構(例如，更薄的閘極堆疊)。
在一些實施例中，具有不同閘極結構組態但具有相似WFM層厚度的n型場效電晶體及p型場效電晶體可選擇性地形成在相同基材上，以達成不同的閾值電壓。不同閘極結構可設置在高k (HK)閘極介電層上的不同組成物的摻雜物控制層。不同摻雜物控制層可在不同閘極結構的高k閘極介電層中，提供金屬摻雜物的不同濃度輪廓。不同金屬摻雜物濃度輪廓可包括在高k閘極介電層與介面氧化物(interfacial oxide; IO)層之間的介面(被稱為「HK-IO介面」)處的不同濃度的偶極。不同偶極濃度造成不同EWF值及閾值電壓的閘極結構。因此，調整摻雜物控制層的組成物可調整n型場效電晶體及p型場效電晶體閘極結構的EWF值，且因此可調節n型場效電晶體及p型場效電晶體的閾值電壓，而不改變它們的WFM層厚度。
可利用摻雜有相同金屬摻雜物量的高k閘極介電層，藉由在n型場效電晶體及p型場效電晶體閘極結構中使用摻雜物控制層，來達成HK-IO介面處的不同偶極濃度可利用摻雜有相同金屬摻雜物量的高k閘極介電層來達成。因此，與不具有摻雜物控制層，且針對不同濃度的偶極摻雜有不同量的金屬摻雜物的高k閘極介電層的基於偶極的閘極結構的其他方法相比，形成具有摻雜物控制層的基於偶極的結構的方法，可能較不複雜(例如，處理步驟變少)及具時間效率 (例如，時間減少約15%至約20%)。另外，藉由使用摻雜物控制層，基於偶極的閘極結構的高k閘極介電層，與不具有摻雜物控制層的基於偶極的閘極結構的高k閘極介電層相比，可摻雜有更小量的金屬摻雜物，即達成相同閾值電壓。高k閘極介電層中的摻雜物量的減少，可藉由以下方式來改良n型場效電晶體及p型場效電晶體效能：降低低頻雜訊或1/f雜訊；減少毗鄰場效電晶體之間的金屬摻雜物擴散，由此避免金屬邊界效應；及/或提升高k閘極介電層的k值。
根據一些實施例，參考第1A圖至第1U圖描述具有n型場效電晶體102N1至102N4及p型場效電晶體102P1至102P4的半導體元件100。第1A圖例示根據一些實施例的半導體元件100的等角視圖。第1B圖、第1D圖及第1F圖至第1H圖例示根據一些實施例的沿著第1A圖的半導體元件100的線A-A的橫截面視圖。第1C圖、第1E圖及第1I圖例示根據一些實施例中，沿著第1A圖的半導體元件100的線B-B的橫截面視圖。第1J圖至第1U圖例示根據一些實施例的半導體元件100的元件特性。即使參考第1A圖至第1U圖論述了八個場效電晶體，但半導體元件100可具有任何數目的場效電晶體。帶有相同註解的n型場效電晶體 102N1至102N4及p型場效電晶體 102P1至102P4的元件的論述彼此適用，除非另外提及。半導體元件100的等角視圖及橫截面視圖出於例示目的而示出，且可能未按比例繪製。
參考第1A圖至第1C圖，n型場效電晶體 102N1至102N4及p型場效電晶體 102P1至102P4可形成在基材106上。基材106可以為半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(SOI)結構，及其組合。此外，基材106可摻雜有p型摻雜物(例如，硼、銦、鋁或鎵)或n型摻雜物(例如，磷或砷)。
n型場效電晶體 102N1至102N4，及p型場效電晶體 102P1至102P4，可包括沿著X軸延伸的鰭結構1081 至1082 、磊晶的鰭區域110A至110B、閘極結構112N1至112N4及閘極結構112P1至112P4、內部間隔物142及閘極間隔物114。
參考第1B圖至第1C圖，鰭結構1081 可包括鰭基部分108A及設置在鰭基部分108A上的奈米結構通道區域120N，且鰭結構1082 可包括鰭基部分108B及設置在鰭基部分108B上的奈米結構通道區域122P。在一些實施例中，鰭基部分108A至108B可包括與基材106相似的材料。奈米結構通道區域120N可由閘極結構112N1至112N3環繞，且奈米結構通道區域122P可由閘極結構112P1至112P3環繞。奈米結構通道區域120N及122P可包括與基材106相似或不同的半導體材料，且可包括與彼此相似或不同的半導體材料。
在一些實施例中，奈米結構通道區域120N可包括用於n型場效電晶體 102N1至102N3的矽、SiAs、磷化矽(SiP)、SiC或碳磷化矽(SiCP)，且奈米結構通道區域122P可包括用於p型場效電晶體102P1至102P3的SiGe、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)或第III族至第V族半導體化合物。在一些實施例中，奈米結構通道區域120N及122P均可包括矽、SiAs、SiP、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB或第III族至第V族半導體化合物。儘管奈米結構通道區域120N及122P示出的是矩形橫截面，但奈米結構通道區域120N及122P可具有其他幾何形狀的橫截面(例如，圓形、橢圓形、三角形或多邊形)。
磊晶的鰭區域110A至110B，可分別在鰭基部分108A至108B上生長，且可以為n型場效電晶體 102N1至102N4及p型場效電晶體 102P1至102P4的源極/汲極(S/D)區域。磊晶的鰭區域110A至110B可包括與彼此相似或不同的磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料可包括與基材106的材料相同的材料或不同的材料。磊晶的鰭區域110A及110B分別可以為n型及p型。在一些實施例中，n型磊晶的鰭區域110A可包括SiAs、SiC或SiCP。p型磊晶的鰭區域110B可包括SiGe、SiGeB、GeB、SiGeSnB、第III族至第V族半導體化合物，或其組合。
閘極結構112N1至112N4及閘極結構112P1至112P4可以為多層結構。閘極結構112N1至112N4可環繞奈米結構通道區域120N，且閘極結構112P1至112P4可環繞奈米結構通道區域122P，其中閘極結構112N1至112N4及閘極結構112P1至112P4可被稱為「全環繞閘極(GAA)結構」或「水平全環繞閘極(HGAA)結構」。n型場效電晶體 102N1至102N4及p型場效電晶體102P1至102P4，可被稱為「GAA FET 102N1至102N4及102P1至102P4」或「GAA NFET 102N1至102N4及PFET 102P1至102P4」。
在一些實施例中，n型場效電晶體 102N1至102N3及p型場效電晶體 102P1至102P3可以為finFET且具有鰭區域120N*及122P*，而不為奈米結構通道區域120N及122P，如第1D圖至第1E圖所示。此類n型場效電晶體102N1至102N3及p型場效電晶體102P1至102P3可具有設置在奈米結構通道區域120N*及122P*上的閘極結構112N1至112N3及閘極結構112P1至112P3，如第1D圖至第1E圖所示。
閘極結構112N1至112N3及閘極結構112P1至112P3，可包括(i)介面氧化物(IO)層127N1至127N3及介面氧化物層127P1至127P3，(ii) 高k閘極介電層128N1至128N3及高k閘極介電層128P1至128P3，(iii)第二摻雜物控制層130，(iv) 功函數金屬層132N至132P，(v)無氟鎢(FFW)層134，及(vi)閘極金屬填充層135。閘極結構112N1至112N2及閘極結構112P1至112P2可分別進一步包括偶極層131N1至131N2及偶極層131P1至131P2，且閘極結構112N1至112P1可進一步包括第一摻雜物控制層129。儘管第1B圖至第1C圖例示閘極結構112N1至112N3及閘極結構112P1至112P3的所有層環繞奈米結構通道區域120N及122P，然而奈米結構通道區域120N可由至少介面氧化物層127N1至127N3及高k閘極介電層128N1至128N3環繞，以填充毗鄰奈米結構通道區域120N之間的空間。由此，奈米結構通道區域120N可彼此電隔離，以防止在n型場效電晶體 102N1至102N3的操作期間，閘極結構112N1至112N3與磊晶的鰭區域(S/D區域)110A之間發生短路。相似地，奈米結構通道區域122P可由至少介面氧化物層127P1至127P3及高k閘極介電層128P1至128P3環繞，以使奈米結構通道區域122P電隔離，以防止在p型場效電晶體 102P1至102P3的操作期間，閘極結構112P1至112P3與磊晶的鰭區域(S/D區域)110B之間發生短路。
除非另外提及，對介面氧化物層127N1至127N3的論述，分別適用於介面氧化物層127P1至127P3。介面氧化物層127N1至127N3，可設置在奈米結構通道區域120N上，且介面氧化物層127P1至127P3可設置在奈米結構通道區域122P上。介面氧化物層127N1至127N3，可包括氧化矽(SiO2 、SiOH)及在約0.5 奈米至約1.5 奈米的範圍內的厚度。介面氧化物層127P1至127P3可包括氧化矽(SiO2 、SiOH)、氧化矽鍺(SiGeOx )或氧化鍺(GeOx )及約0.5 奈米至約1.5 奈米的範圍內的厚度。在一些實施例中，介面氧化物層127N1至127N2及介面氧化物層127P1至127P2的厚度，在分別基於第一差雜物控制層129及第二摻雜物控制層130的材料組成物上，可能彼此不同。
除非另外提及，對高k閘極介電層128N1至128N3的論述，分別適用於高k閘極介電層128P1至128P3。高k閘極介電層128N1至128N3，可設置在相應介面氧化物層127N1至127N3上，且高k閘極介電層128P1至128P3可設置在相應介面氧化物層127P1至127P3上。高k閘極介電層128N1至128N3中的每一者可具有約2倍至3倍的介面氧化物層127N1至127N3的厚度(例如，約1 奈米至約3 奈米)，且可包括(i)高k介電材料，諸如氧化鉻(HfO2 )、氧化鈦(TiO2 )、氧化鈷鉻(HfZrO)、氧化鉭(Ta2 O3 )、矽酸鉻(HfSiO4 )、氧化鋯(ZrO2 )及矽酸鋯(ZrSiO2 )，及(ii) 具有以下項氧化物的高k介電材料：鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)，或(iii)其組合。
高k閘極介電層128N1至128N2可摻雜有誘發偶極層131N1至131N2的形成的金屬，且高k閘極介電層128P1至128P2可摻雜誘發偶極層131P1至131P2形成的金屬。如第1B圖所示，偶極層131N1可在高k閘極介電層128N1與介面氧化物層127N1之間的介面(亦被稱為「HKN1-ION1介面」)處被誘發，且偶極層131N2可在HK閘極介電層128N2與介面氧化物層127N2之間的介面(亦被稱為「HKN2-ION2介面」)處被誘發。相似地，如第1C圖所示，偶極層131P1至131P2可在高k閘極介電層128P1至128P2，與介面氧化物層127P1至127P2之間的介面(亦被稱為「HKP1-IOP1介面」)處被誘發。如第1B圖至第1C圖所示，高k閘極介電層128N3至128P3可以是未摻雜的，因此在高k閘極介電層128N3至128P3與介面氧化物層127N3至127P3之間的介面(亦被稱為「HKN3-ION3介面」及「HKP3-IOP3介面」)處可以沒有偶極層。
在一些實施例中，高k閘極介電層128N1至128N2可摻雜有(i)稀土金屬，諸如鑭(La)、釔(Y)、鈧(Sc)、鈰(Ce)、鐿(Yb)、鉺(Er)、鏑(Dy)及鑥(Lu)；(ii)週期表第IIA族的金屬(例如，鎂(Mg)或鍶(Sr))、第IIIA族的金屬(例如，鋁(Al))、第IIIB族的金屬(例如，釔(Y))或第IVB族的金屬(例如，鋯(Zr)、鉿(Hf)或鈦(Ti))；或(iii)其組合。高k閘極介電層128N1至128N2可摻雜與高k閘極介電層128P1至128P2的摻雜物相似或不同的摻雜物。在一些實施例中，高k閘極介電層128N1至128N2及高k閘極介電層128P1至128P2可摻雜有La或La2 O3 。在一些實施例中，高k閘極介電層128N1至128N2可摻雜有Y、Sr、Lu、La、Y2 O3 、SrO、Lu2 O3 、La2 O3 或其組合，以改良n型場效電晶體 102N1至102N2的n型效能，而高k閘極介電層128P1至128P2可摻雜有Ti、Zr、Al2 O3 、TiO2 、ZrO2 或鰭組合，以改良p型場效電晶體 102P1至102P2的p型效能。
自偶極層131N1至131N2，及偶極層131P1至131P2形成的偶極，視高k閘極介電層128N1至128N2及高k閘極介電層128P1至128P2中各自的摻雜物而定。偶極層131N1至131N2可引起特別帶電的偶極，源於摻雜物的氧離子及/或金屬離子，及/或源於摻雜物層129至130及介面氧化物層127P1至127P2的離子，及氧離子密度差，介於介面氧化物層127N1至127N2、摻雜物金屬氧化物與高k閘極介電層128N1至128N2之間。相似地，偶極層131P1至131P2可引起特別帶電的偶極，源於金屬離子自高k閘極介電層128P1至128P2的摻雜物，及氧離子自介面氧化物層127P1至127P2及金屬摻雜物氧化物的遷移。例如，偶極層131N1至131N2及偶極層131P1至131P2可引起摻雜有La或La2 O3 摻雜物的高k閘極介電層128N1至128N2，及高k閘極介電層128P1至128P2的La-O偶極。偶極層131N1至131N2中的偶極濃度D1至D2，視HKN1-ION1及HKN2-ION2介面及/或附近處的摻雜物濃度而定。相似地，偶極層131P1至131P2中的偶極濃度D4至D5，視HKP1-IOP1及HKP2-IOP2介面及/或附近處的摻雜物濃度而定。由於未摻雜高k閘極介電層128N3及128P3，因此n型場效電晶體 102N3及p型場效電晶體 102P3中個別的偶極濃度D3及D6可等於零。偶極濃度指每單位體積偶極的量。在一些實施例中，源於偶極層131N1至131N2的偶極，可具有與源於偶極層131P1至131P2的偶極，相似的極性。在一些實施例中，當不同摻雜物使用於n型場效電晶體及p型場效電晶體中時，源於偶極層131N1至131N2的偶極，可具有與源於偶極層131P1至131P2的偶極，相反的極性。
如第1J圖至第1M圖所示，偶極層131N1至131N3及偶極層131P1至131P3中的偶極濃度D1至D6，可與n型場效電晶體 102N1至102N3，及p型場效電晶體 102P1至102P3的功函數值(EWF值)E1至E6，及閾值電壓V1至V6成比例。因此，控制HKN1-ION1及HKN2-ION2介面及/或附近處的摻雜物濃度，可調節功函數值E1至E2，及閾值電壓V1至V2的絕對值。相似地，控制HKP1-IOP1及HKP2-IOP2介面及/或附近處的摻雜物濃度，可調節EWF值E4至E5，及閾值電壓V4至V5的絕對值。
參考第1B圖至第1C圖，第一摻雜物控制層129可用以控制橫越高k閘極介電層128N1及128P1，及橫越HKN1-ION1及HKP1-IOP1介面及介面氧化物層127N1及127P1中的摻雜物濃度輪廓。第二摻雜物控制層130可用以控制橫越高k閘極介電層128N2及128P2，及跨HKN2-ION2及HKP2-IOP2介面及介面氧化物層127N2及127P2中的摻雜物濃度輪廓。除非另外提及，對第一摻雜物控制層129及第二摻雜物控制層130的論述，適用於n型場效電晶體及p型場效電晶體兩者。在一些實施例中，第一摻雜物控制層129及第二摻雜物控制層130可包括矽，且可基於第一摻雜物控制層129及第二摻雜物控制層130中的每一者中的矽濃度，來調節橫越高k閘極介電層128N1至128N2且橫越HKN1-ION1及HKN2-ION2介面，以及橫越介面氧化物層127N1至127N2的摻雜物濃度輪廓。
如第1N圖所示，第一摻雜物控制層129中的矽濃度降低，可提升HKN1-ION1介面處、或介面氧化物層的頂部部分中的摻雜物濃度，且可降低高k高閘極介電層128N1與第一摻雜物控制層129之間，或橫越高k閘極介電層128N1的摻雜物濃度。相似地，降低第二摻雜物控制層130中的矽濃度，可提升HKN2-ION2介面處，或介面氧化物層的頂部部分中的摻雜物濃度，且可降低高k高閘極介電層128N2與第二摻雜物控制層130之間或橫越高k閘極介電層128N2的摻雜物濃度。在一些實施例中，由於高k閘極介電層128N1的矽與摻雜物之間的化學親合力，因此相對於介面氧化物層127N1中的矽濃度，提升或降低第一摻雜物控制層129中的矽濃度，可降低或提升橫越HKN1-ION1介面的摻雜物濃度。相似地，相對於介面氧化物層127N2中的矽濃度，降低或提升第二摻雜物控制層130中的矽濃度，可提升或降低橫越HKN2-ION2介面的摻雜物濃度。
因此，可藉由改變第一摻雜物控制層129及第二摻雜物控制層130中的矽濃度，來各自獨立地調節每個n型場效電晶體及/或p型場效電晶體的摻雜物濃度輪廓。參考第1O圖，由於在第一摻雜物控制層129及第二摻雜物控制層130中具有各自不同的矽濃度，沿著第1B圖至第1C圖的線C-C及線D-D的摻雜物濃度輪廓，可能彼此不同。在一些實施例中，如第1O圖所示，相較於第二摻雜物控制層130，第一摻雜物控制層129具有更低矽濃度。因此，摻雜物濃度在HKN1-ION1介面處比在HKN2-ION2介面處更高。第1O圖的摻雜物濃度輪廓，可藉由在第一摻雜物控制層129及第二摻雜物控制層130的沉積之前，在每個高k閘極介電層128N1至128N2及/或高k閘極介電層128P1至128P2，摻雜相似的摻雜物總量(或摻雜物劑量)來達成。亦即，在第一摻雜物控制層129及第二摻雜物控制層130的沉積之前，閘極結構112N1及閘極結構112N2中的摻雜物濃度輪廓為彼此相似的(未示出)。在一些實施例中，如第1O圖所示，第一摻雜物控制層129及第二摻雜物控制層130的矽可分別將深度DP1-DP2擴散到高k閘極介電層128N1至128N2中。在一些實施例中，深度DP1可在約0.01 奈米至約0.3 奈米的範圍內，且深度DP2可在約0.8 奈米至約1.5 奈米的範圍內。在一些實施例中，相對於高k閘極介電層128N1至128N2中的其他元素，深度DP1內的矽濃度可在約0原子%至約5原子%的範圍內，且深度DP2內的矽濃度可在約5原子%至約30原子%的範圍內。
在一些實施例中，第一摻雜物控制層129可具有相對於Ti為約0原子% (例如，TiN)至約30原子%矽的氮化矽鈦(TiSiN)，且第二摻雜物控制層130可具有相對於鈦為約30原子%至約100原子% (例如，SiN或純矽)的TiSiN。在一些實施例中，第二摻雜物控制層130可具有大於第一摻雜物控制層129的矽與金屬原子濃度比率。在一些實施例中，第二控制層130中的矽濃度，相對於介面氧化物層127N2中的矽濃度之比率，大於第一控制層129中的矽濃度相對於介面氧化物層127N1中的矽濃度之比率。
在一些實施例中，第一摻雜物控制層129及第二摻雜物控制層130，分別沿著如第1P圖及第1Q圖所示的線C-C及線D-D可具有實質上恆定的矽濃度A及B，其中濃度A低於濃度B。在一些實施例中，第一摻雜物控制層129及第二摻雜物控制層130，分別沿著如第1P圖及第1Q圖所示的線C-C及線D-D，具有階梯式的矽濃度輪廓。在一些實施例中，第一摻雜物控制層129及第二摻雜物控制層130，分別沿著如第1T圖及第1U圖所示的線C-C及線D-D，可具有階梯型矽濃度輪廓，其中第一摻雜物控制層129的頂部部分與其底部部分相比，具有更高矽濃度，且第二摻雜物控制層130的頂部部分，與其底部部分相比，具有更低矽濃度。第一摻雜物控制層129的底部部分的矽濃度C可低於第二摻雜物控制層130的底部部分的矽濃度D，如第1T圖至第1U圖所示。在一些實施例中，第一摻雜物控制層129及/或第二摻雜物控制層130可具有TiSiN、Si、SiO2 、矽鈦(SiTi)、Ge、SiGe、矽化鉭(TaSi2 )、矽化鈦(TiSi2 )、矽化鎳(NiSi)、矽化鎢(WSi2 )、矽化鉬(MoSi2 )，或其組合。
在一些實施例中，高k閘極介電層128N1至128N2可摻雜不同的摻雜物總量(或摻雜物劑量)，且摻雜物控制層133可用於在偶極層131N1至131N2中達成不同偶極濃度，如第1F圖所示，摻雜物控制層133為第1B圖的結構的部分100A。在一些實施例中，摻雜物控制層133可與第一摻雜物控制層129或第二摻雜物控制層130相似。在一些實施例中，在跨HKN1-ION1及HKN2-ION2介面達成所要的摻雜物濃度輪廓之後，可自閘極結構112N1至112N3移除第一摻雜物控制層129及第二摻雜物控制層130，以形成第1G圖的結構。第1G圖例示第1B圖的結構中，第一摻雜物控制層129及第二摻雜物控制層130被移除的部分100A。而且，第1G圖例示當n型場效電晶體及p型場效電晶體的閾值電壓可隨摻雜物控制層諸如摻雜物控制層129至130調節時，閘極結構112N1至112N2可被形成為不含功函數金屬層132N。在一些實施例中，與第1G圖的閘極結構112N1至112N2相似，第1B圖的閘極結構112N1至112N2可被形成為不含功函數金屬層132N。沿著第1G圖的線C*-C*及D*-D*的摻雜物濃度輪廓，可與第1O圖所示的高k閘極介電區域及介面氧化物區域內的摻雜物濃度輪廓相似。
在一些實施例中，高k閘極介電層128N1至128N2及128P1至128P2起始可摻雜相似的摻雜物總量(或摻雜物劑量)，且隨後不同摻雜物控制層129至130，可用於在偶極層131N1至131N2及131P1至131P2中達成不同偶極濃度。在一些實施例中，在橫跨HKN1-ION1、HKN2-ION2、HKP1-IOP1及HKP2-IOP2介面，達成所要的摻雜物濃度輪廓之後，可自閘極結構112N1至112N3，及112P1至112P3，移除第一摻雜物控制層129及第二摻雜物控制層130，以形成第1V圖至第1W圖的結構。第1V圖至第1W圖例示第1B圖至第1C圖的結構，其中第一摻雜物控制層129及第二摻雜物控制層130被移除。沿著第1V圖至第1W圖的線C-C及D-D的摻雜物濃度輪廓，可與第1O圖所示的高k閘極介電區域及介面氧化物區域內的摻雜物濃度輪廓相似。在一些實施例中，當n型場效電晶體及p型場效電晶體的閾值電壓需要隨摻雜物控制層諸如摻雜物控制層129至130以及功函數金屬層132N至132P，進一步調節時，閘極結構112N1至112N2及閘極結構112P1至112P2，可被形成為含功函數金屬層132N至132P。
在一些實施例中，n型場效電晶體 102N1至102N4可具有含如第1H圖所示的橫截面視圖(沿著第1A圖的線A-A)的閘極結構112N1*至112N4*。除非另外提及，對閘極結構112N1至112N2的論述適用於相應閘極結構112N4*至112N3*。除非另外提及，對高k閘極介電層128N1至128N2的論述，適用於相應高k閘極介電層128N1*至128N2*，且對偶極層131N1至131N2的論述適用於相應偶極層131N1*至131N2*。每個閘極結構112N4*及112N2*具有分別大於閘極結構112N1*及112N3*的偶極總量。偶極層131N1*及131N2中的偶極濃度分別大於偶極層131N1及131N2*中的偶極濃度。在一些實施例中，PFET 102P1至102P4可具有含如第1I圖所示的橫截面視圖(沿著第1A圖的線B-B)的閘極結構112P1*至112P4*。除非另外提及，對閘極結構112P1至112P2的論述，適用於相應閘極結構112P4*至112P3*。對高k閘極介電層128N1*至128N2*，及偶極層131N1*至131N2*的論述，分別適用於高k閘極介電層128P1*至128P2*，及偶極層131P1*至131P2*。
回到第1B圖至第1E圖，在一些實施例中，功函數金屬層132N可包括鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)，或其組合，且功函數金屬層132P可包括實質上基於鈦的氮化物或合金，諸如TiN、TiSiN、WN、WCN、Ru、W、Mo及其組合。通常在功函數金屬層132N或132P之後，及在沉積無氟鎢層134之前，沉積膠層。膠層可包括TiN、Ti、Co，或其組合。無氟鎢層134可防止覆蓋閘極金屬填充層135至下方的沉積期間，使用的基於氟的前驅物的任何實質氟擴散(例如，無氟擴散)。無氟鎢層134可包括實質上無氟鎢層。在一些實施例中，可缺少或根本未沉積無氟鎢層。閘極金屬填充層135可包括合適的導電材料，諸如W、鈦(Ti)、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金，及其組合。閘極間隔件114及內部間隔件142可形成閘極結構112N1至112N3及閘極結構112P1至112P3的側壁。閘極間隔件114及內部間隔件142中的每一者可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、低k材料，及其組合。
半導體元件100可進一步包括隔離結構104、蝕刻停止層(etch stop layer; ESL) 116、層間介電(interlayer dielectric; ILD)層118及淺溝槽隔離(shallow trench isolation; STI)區域138。隔離結構104可使n型場效電晶體 102N1至102N3及p型場效電晶體 102P1至102P3彼此電隔離。蝕刻停止層 116可用以保護閘極結構112N1至112N3及閘極結構112P1至112P3及/或S/D區域110A至110B。在一些實施例中，隔離結構104及蝕刻停止層 116可包括絕緣材料，諸如氧化矽及氧化矽鍺。ILD層118可設置在蝕刻停止層 116上，且可包括介電材料。淺溝槽隔離區域138可配置以使得n型場效電晶體 102N1至102N3與p型場效電晶體 102P1至102P3之間的電絕緣，且可包括絕緣材料。
半導體元件100及其元件(例如，鰭結構1081 至1082 、閘極結構112N1至112N3及112P1至112P3、磊晶的鰭區域110A至110B、內部間隔件142、閘極間隔件114、及/或淺溝槽隔離區域138)為說明性的，且並不意欲限制。
第2圖係根據一些實施例的用於製造半導體元件100的示例性方法200的流程圖。出於說明性目的，將參考用於製造如第3A圖至第6B圖、第7A圖至第7F圖、第8A圖至第11B圖以及第12A圖至第12B圖所例示的半導體元件100的示例性製造製程，來描述第2圖所例示的操作。第3A圖至第6B圖、第7A圖至第7F圖、第8A圖至第11B圖以及第12A圖至第12B圖為根據一些實施例，在各種製造階段沿著半導體元件100的線A-A及線B-B的橫截面視圖。第6C圖及第11C圖至第11D圖例示根據一些實施例，在半導體元件100的製造製程的各種階段，沿著半導體元件100的線E-E及線F-F的摻雜物濃度輪廓。視具體應用，操作可按不同次序執行或不執行。應指出，方法200可能不會產生完整的半導體元件100。因此，應理解，可在方法200之前、期間及之後提供附加的製程，且本文可僅簡要地描述一些其他製程。以上描述了第3A圖至第6B圖、第7A圖至第7F圖、第8A圖至第11B圖以及第12A圖至第12B圖中，與第1A圖至第1I圖中，具有相同註解的元件。
在操作205中，多晶矽結構及磊晶的鰭區域形成在n型場效電晶體及p型場效電晶體的鰭結構上。例如，如第3A圖至第3B圖所示，多晶矽結構312可形成在鰭結構1081 至1082 上，且閘極間隔件114可形成在多晶矽結構312的側壁上。在後續處理期間，多晶矽結構312可在閘極替換製程中被替換，以形成閘極結構112N1至112N3及閘極結構112P1至112P3。在形成閘極間隔件114之後，n型及p型磊晶的鰭區域110A至110B，可選擇性地形成在鰭結構1081 至1082 中，非位於多晶矽結構312的部分上。在形成磊晶的鰭區域110A至110B之後，可形成蝕刻停止層 116及層間介電層118，以形成第3A圖至第3B圖的結構。
參考第2圖，在操作210中，閘極開口形成在一或多個鰭結構之上及之中。例如，如第4A圖至第4B圖所示，分別與n型場效電晶體 102N1至102N3及p型場效電晶體 102P1至102P3相關聯的閘極開口412N至412P，可形成在鰭結構1081 至1082 之上及之中。閘極開口412N的形成可包括以下順序的操作：(i)在第3A圖至第3B圖的結構，蝕刻多晶矽結構312；及(ii)在第3A圖至第3B圖的結構，蝕刻奈米結構區域122N及120P。
參考第2圖，在操作215至235中，全環繞閘極(gate-all-around; GAA)結構形成在閘極開口中。例如，基於操作215至235，如第5A圖至第6B圖、第7A圖至第7F圖、第8A圖至第11B圖以及第12A圖至第12B圖所述，閘極結構112N1至112N3及閘極結構112P1至112P3，可環繞奈米結構通道區域120N及122P。
在操作215中，介面氧化物層及高k閘極介電層在閘極開口內沉積並退火。例如，如第5A圖至第5B圖所示，介面氧化物層127N1至127N3及介面氧化物層127P1至127P3及高k閘極介電層128，可在第4A圖至第4B圖的閘極開口412N至412P之中的奈米結構通道區域120N及122P上，沉積並退火。在後續處理期間，高k閘極介電層128可形成第1A圖至第1E圖所示的高k閘極介電層128N1至128N3及高k閘極介電層128P1至128P3。第5A圖至第5B圖出於簡潔起見，分別例示第4A圖至第4B圖的結構的部分100A至100B。
介面氧化物層127N1至127N3及介面氧化物層127P1至127P3，可形成在閘極開口412N至412P內的奈米結構通道區域120N及122P的曝露表面上。在一些實施例中，介面氧化物層127可藉由使奈米結構通道區域120N及122P曝露於氧化環境而形成。氧化環境可包括臭氧(O3 )，氨溶液、過氧化氫及水(「SC1溶液」)的混合物、及/或鹽酸、過氧化氫、水的混合物(「SC2溶液」)的組合。
高k閘極介電層128的沉積可包括在介面氧化物層127的形成之後形成的局部半導體元件100 (未示出)上，毯式沉積高k閘極介電層128。毯式沉積的高k閘極介電層128可實質上被共形地沉積在介面氧化物層127及局部半導體元件100的曝露表面上，如第5A圖至第5B圖所示。在一些實施例中，可利用原子層沉積(atomic layer deposition；ALD)，在約250ºC至約350ºC範圍內的溫度下，使用氯化鉿(HfCl4 )作為前驅物形成高k閘極介電層128。在一些實施例中，閘極介電層128可具有在約1 奈米至約3 奈米範圍內的厚度，以便環繞奈米結構通道區域120N及122P，而不受毗鄰奈米結構通道區域120N之間及毗鄰奈米結構通道區域122P之間的間隔的限制。
參考第2圖，在操作220中，對第一n型場效電晶體及第一p型場效電晶體及第二n型場效電晶體及第二p型場效電晶體的高k閘極介電層部分，選擇性地執行摻雜製程。例如，如第6A圖至第6B圖所示，n型場效電晶體102N1至102N2及p型場效電晶體102P1至102P2的高k閘極介電層128的部分，摻雜誘發偶極層631N1至631N2及偶極層631P1至631P2形成的金屬摻雜物。在後續處理期間，偶極層631N1至631N2及偶極層631P1至631P2可形成第1A圖至第1E圖的偶極層131N1至131N2及偶極層131P1至131P2。摻雜製程可包括以下順序操作：(i)將摻雜物源層(未示出)毯式沉積在第5A圖至第5B圖的結構上；(ii)使摻雜物源層圖案化，以形成圖案化摻雜物源層640，如第6A圖至第6B圖所示；(iii)對第6A圖至第6B圖的結構執行驅入退火製程；及(iv)移除摻雜物源層640。因使用了相同摻雜物源層，此摻雜製程可使高k閘極介電層128中，在如第6A圖至第6B圖所示的n型場效電晶體102N1、102N2及p型場效電晶體102P1、102P2中的部分，摻雜有相似量的摻雜物。應指出，在此階段，橫越閘極結構112N1至112N2及閘極結構112P1至112P2中的線E-E及線F-F的摻雜物濃度輪廓彼此相似。
摻雜物源層的毯式沉積，可包括利用ALD或CVD製程將約0.05 奈米至約2 奈米厚的摻雜物源層，毯式沉積在高k閘極介電層128上。摻雜物源層可包括(i)稀土金屬的氧化物，諸如氧化鑭(La2 O3 )、氧化釔(Y2 O3 )、氧化鈰(CeO2 )、氧化鐿(Yb2 O3 )、氧化鉺(Er2 O3 )、氧化鈧(Sc2 O3 )及氧化鑥(Lu2 O3 )；(ii)源於週期表的第IIA族的金屬的氧化物(例如，氧化鎂(MgO)或氧化鍶(SrO))、源於第IIIA族的金屬的氧化物(例如，氧化鋁(Al2 O3 ))、源於第IIIB族的金屬的氧化物(例如，氧化釔(Y2 O3 ))或源於第IVB族的金屬的氧化物(例如，氧化鋯(ZrO2 )或氧化鈦(TiO2 ))；或(iii)其組合。摻雜物源層的圖案化可包括使用：光微影術及蝕刻製程，包括基於酸的(例如，基於HCI的)化學蝕刻；或化學物，包括HCl、H2 O2 、NH4 OH、HF、H3 PO4 、DI水或其組合。
驅入退火製程，可包括在自約550°C至約850°C的溫度，及在自約1托至約50托的壓力下，對摻雜物源層640進行時間範圍約0.1秒至約30秒的退火。在一些實施例中，驅入退火製程可包括二個退火製程：(i)溫度為約550°C至約850°C，時間範圍為約2秒至約60秒的範圍內的時間段的浸入退火製程；及(ii)在約700°C至約900°C的溫度下，時間範圍為約0.1秒至約2秒的尖峰退火製程。第6C圖例示在摻雜物源層640的圖案化之後，及在驅入退火製程之後，沿著第6A圖至第6B圖的線E-E及線F-F的摻雜物濃度輪廓。在驅入退火製程之後，摻雜物濃度在n型場效電晶體 102N1至102N2及p型場效電晶體 102P1至102P2的HK-IO介面處提升，且可具有橫越如第6C圖所示的偶極層631N1至631N2及偶極層631P1至631P2的階梯式的輪廓。
在一些實施例中，可參考第7A圖至第7B圖所描述的製程，摻雜n型場效電晶體 102N1至102N2及p型場效電晶體 102P1至102P2的高k閘極介電層128的部分，以使高k閘極介電層128的部分，摻雜不同量的摻雜物，而非參考第6A圖至第6B圖所描述的摻雜製程。摻雜製程可包括以下順序操作：(i)將第一摻雜物源層(未示出)毯式沉積在第5A圖至第5B圖的結構上；(ii)使第一摻雜物源層圖案化，以形成如第7A圖至第7B圖所示的圖案化第一摻雜物源層740；(iii)將第二摻雜物源層(未示出)毯式沉積於圖案化第一摻雜物源層之後，形成的結構上；(iv)使第二摻雜物源層圖案化，以形成如第7A圖至第7B圖所示的圖案化第二摻雜物源層742；(v)對第7A圖至第7B圖的結構，執行驅入退火製程；及(vi)移除第一摻雜物源層740及第二摻雜物源層742。視情況，摻雜製程之後可以在摻雜的高k閘極介電層128上，沉積與高k閘極介電層128相似的薄高k介電層。
第一摻雜物源層740及第二摻雜物源層742在材料組成物方面可彼此相似或不同，且可包括與摻雜物源層640相似的材料。驅入退火製程可與相對於第6A圖至第6B圖所描述的製程相似。與位於第二摻雜物源層742下方的高k閘極介電層的的部分相比，位於第一摻雜物源層740及第二摻雜物源層742的堆疊的下方的高k閘極介電層128的部分，可摻雜有更大量的摻雜物。因此，與第二摻雜物源層740的摻雜物，誘發的偶極層731N2至731P2相比，第一摻雜物源層740及第二摻雜物源層742的堆疊的摻雜物，誘發的偶極層731N1至731P1，可具有更高偶極濃度。
在一些實施例中，在如第7C圖至第7D圖所示，沉積高k閘極介電層128之前，n型場效電晶體 102N1至102N2的介面氧化物層127N1至127N3，及p型場效電晶體 102P1至102P2的介面氧化物層127P1至127P3，可摻雜有不同量的摻雜物，而非參考第6A圖至第6B圖及第7A圖至第7B圖所描述的高k閘極介電層128中的摻雜製程。介面氧化物層127N1至127N3及介面氧化物層127P1至127P3的摻雜製程可與參考第7A圖至第7B圖所描述的高k閘極介電層128的摻雜製程相似。介面氧化物層127N1至127N3及介面氧化物層127P1至127P3的摻雜製程，可包括以下順序操作：(i)將第一摻雜物源層(未示出)毯式沉積在介面氧化物層127N1至127N3及介面氧化物層127P1至127P3上；(ii)圖案化第一摻雜物源層，以形成如第7C圖至第7D圖所示的圖案化第一摻雜物源層740；(iii) 將第二摻雜物源層(未示出)毯式沉積於在第一摻雜物源層的圖案化之後形成的結構上；(iv) 圖案化第二摻雜物源層，以形成如第7C圖至第7D圖所示的圖案化第二摻雜物源層742；(iii)對第7C圖至第7D圖的結構執行驅入退火製程，以將摻雜物結合到介面氧化物層127N1至127N3及介面氧化物層127P1至127P3的頂部部分中；及(iv)移除第一摻雜物源層740及第二摻雜物源層742。介面氧化物層127N1至127N3及介面氧化物層127P1至127P3的摻雜製程之後，可以如第7E圖至第7F圖所示，沉積高k閘極介電層128。第7E圖至第7F圖的高k閘極介電層128的沉積，可與第5A圖至第5B圖所描述的高k閘極介電層128的沉積製程相似。
參考第2圖，在操作230中，調節橫越高k閘極介電層的摻雜部分的摻雜物濃度輪廓。例如，如參考第8A圖至第11B圖，及第11C圖至第11D圖所例示，可使用第一摻雜物控制層129*及第二摻雜物控制層130*、二階段退火製程及矽覆蓋層1144，來調節橫越高k閘極介電層128的摻雜物濃度輪廓。摻雜物濃度輪廓調節製程可包括以下順序操作：(i)在移除摻雜物源層640之後，在第6A圖至第6B圖的結構上(或在移除第一摻雜物源層740及第二摻雜物源層742之後，在第7A圖至第7B圖的結構上，或在第7E圖至第7F圖的結構上)，形成第一摻雜物控制層129*及第二摻雜物控制層130*(如第8A圖至第9B圖所示)；(ii)對第9A圖至第9B圖的結構執行第一退火製程，如第10A圖至第10B圖所示；(iii)將矽覆蓋層1144毯式沉積在第10A圖至第10B圖的第一退火結構上，如第11A圖至第11B圖所示；(iv)對第11A圖至第11B圖的結構執行第二退火製程；及(v)移除矽覆蓋層1144。在一些實施例中，可在移除矽覆蓋層1144之後，移除第一摻雜物控制層129*及第二摻雜物控制層130* (未示出)。
用於形成第一摻雜物控制層129*及第二摻雜物控制層130*的製程，可包括以下順序操作：(i)在移除摻雜物源層640之後，將第一摻雜物控制層(未示出)毯式沉積在第6A圖至第6B圖的結構上(或在移除第一摻雜物源層740及第二摻雜物源層742之後，沉積在第7A圖至第7B圖的結構上)；(ii)使第一摻雜物控制層圖案化，以形成圖案化第一摻雜物控制層129*，如第8A圖至第8B圖所示；及(iii)將第二摻雜物控制層130*毯式沉積在第8A圖至第8B圖的結構上，如第9A圖至第9B圖所示。在第一摻雜物控制層129*至第二摻雜物控制層130*的形成之後，橫越閘極結構112N1至112N2的摻雜物濃度輪廓可彼此相似，且橫越閘極結構112P1至112P2的摻雜物濃度輪廓彼此相似(未示出)。在後續處理期間，第一摻雜物控制層129*及第二摻雜物控制層130*可形成第1A圖至第1E圖的第一摻雜物控制層129及第二摻雜物控制層130。
第一摻雜物控制層129*及第二摻雜物控制層130*的毯式沉積，可包括利用ALD或CVD製程將約0.8 奈米至約5 奈米厚的摻雜物源層，毯式沉積在高k閘極介電層128上。用於第一摻雜物控制層129*及第二摻雜物控制層130*的材料，可包括TiSiN、Si、SiO2 、SiTi、Ge、SiGe、TaSi2 、TiSi2 、NiSi、WSi2 、MoSi2 、TiN，或其組合。在一些實施例中，第一摻雜物控制層129*的毯式沉積，可包括沉積相對於鈦，具有約0原子%(例如，TiN)至約30原子%矽的TiSiN層。第二摻雜物控制層130*的毯式沉積，可包括沉積相對於鈦，具有約30原子%至約100原子%矽(例如，SiN)的TiSiN層。
為了將具有此類矽濃度的TiSiN層沉積在彼此不同的第一摻雜物控制層129*，及第二摻雜物控制層130*上，TiSiN沉積製程可包括在約300°C至約550°C的範圍內的溫度下，使用矽前驅物、鈦前驅物及N前驅物。在一些實施例中，矽前驅物可包括矽烷(SiH4 )、乙矽烷(Si2 H6 )、二氯甲矽烷(SiH2 Cl2 )、六氯乙矽烷(Si2 Cl6 )、二甲基二氯矽烷(Si(CH3 )2 Cl2 )、TEOS (Si(OC2 H5 )4 )、三氯甲矽烷(SiHCl3 )、三氯乙矽烷(Si2 H3 Cl3 )、六甲基乙矽烷((Si(CH3 )3 )2 )或四乙基甲矽烷(Si(C2 H5 )4 )。在一些實施例中，鈦前驅物可包括四氯化鈦(TiCl4 )、TDMAT-四-二甲基胺基-鈦(Ti(N(CH3 )2 )4 )、或TDMADT-三(二甲基胺基)-(二甲基胺基-2-丙氧基)鈦(Ti(NMe2 )3 (二甲基胺基吡啶))。在一些實施例中，N前驅物可包括氨(NH3 )、肼(N2 H4 )、合成氣體(N2 +H2 )、NH3 、N2 、H2 電漿或裂化氨。在一些實施例中，可在約400°C至約460°C的範圍內的溫度下，使用TiCl4 、SiH4 及NH3 ，沉積用於第一摻雜物控制層129*及第二摻雜物控制層130*的TiSiN層。
第一退火製程可包括以下步驟：在約500°C至約700°C的溫度下執行等溫浸入退火，之後在自約850°C至約900°C的範圍內的退火溫度下，在氮環境中對第9A圖至第9B圖的結構，時間範圍在約1秒至約5秒的尖峰退火製程。矽覆蓋層1144的毯式沉積可包括以下步驟：在自約350°C至約450°C的溫度範圍內，使用SiH4 、乙矽烷(Si2 H6 )及氫，藉由ALD、CVD或PVD製程，將具有厚度約2 奈米至約5 奈米的矽基底的層，沉積在第二摻雜物控制層130*上。第二退火製程可包括以下步驟：在高於第一退火製程的退火溫度 (例如，約900°C至約950°C)下，在氮環境中執行尖峰退火製程，時間範圍在約1秒至約10秒內。第11C圖至第11D圖例示，在調節製程的各種階段，沿著第9A圖至第11B圖的線E-E及線F-F的摻雜物濃度輪廓的改變。
第11E圖例示，在調節製程之後，沿著第11A圖至第11B圖的線E-E及線F-F的摻雜物濃度輪廓。在第一摻雜物控制層129*至第二摻雜物控制層130*形成之後，如第9A圖至第9B圖所示，橫越閘極結構112N1至112N2的摻雜物濃度輪廓可彼此相似，且橫越閘極結構112P1至112P2的摻雜物濃度輪廓彼此相似(未示出)。然而，在操作230之後，橫越閘極結構112N1至112N2的摻雜物濃度輪廓彼此不同且橫越閘極結構112P1至112P2的摻雜物濃度輪廓彼此不同，如第11E圖所示。因此，不同偶極控制層諸如第一摻雜物控制層129*至第二摻雜物控制層130*，可用於在不同元件中形成不同摻雜物濃度輪廓。在一些實施例中，此等不同偶極控制層可保持在閘極結構中，如第1B圖至第1C圖所示。在一些實施例中，不同偶極控制層可由第1V圖至第1W圖所示的閘極結構中移除，且具有如第11E圖所示的摻雜物濃度輪廓。
參考第2圖，在操作235中，如果操作230中未移除第一摻雜物控制層及第二摻雜物控制層，功函數金屬層、膠層、無氟鎢層及閘極金屬將形成在第二摻雜物控制層上，或如果移除了第一摻雜物控制層及第二摻雜物控制層時，功函數金屬層、膠層、無氟鎢層及閘極金屬形成在高k閘極介電層128上。例如，如第12A圖至第12B圖所示，功函數金屬層132N至132P、膠層(未示出)、無氟鎢層134及閘極金屬填充層135可形成在第11A圖及第11B圖的結構上。用於功函數金屬層132N至132P的材料可被毯式沉積在第11A圖至第11B圖的結構上。用於無氟鎢層134的材料，可被毯式沉積在用於功函數金屬層132N至132P的材料上。用於閘極金屬填充層135的材料可被毯式沉積在用於無氟鎢層134的材料上。在此等毯式沉積之後，高k閘極介電層128、第一摻雜物控制層129*及第二摻雜物控制層130*、用於功函數金屬層132N至132P的材料、用於無氟鎢層134的材料、及用於閘極金屬填充層135的材料可由化學機械拋光製程拋光以形成第12A圖至第12B圖的結構。因此，如在操作215至235中所描述，閘極結構112N1至112N3及閘極結構112P1至112P3可以至少三個不同閾值電壓在相同基材106上形成。
本揭露提供沉積包括具有彼此不同的閾值的場效電晶體(FET，例如，GAA FET及/或finFET)，且提供在相同基材上形成此類FET的示例性方法。示例性方法形成帶有相似厚度的功函數金屬層，或不帶功函數金屬層，但在相同基材上具有不同閾值電壓的n型場效電晶體及p型場效電晶體。相較於在相同基材上形成具有相似通道尺寸及閾值電壓的場效電晶體的其他方法，此等示例性方法，在製造具有不同閾值電壓的可靠的場效電晶體閘極結構時，可能具有係更佳成本效益(例如，成本減少約20%至約30%)及時間效率(例如，時間減少約15%至約20%)。另外，與形成具有相似閾值電壓的場效電晶體的其他方法相比，此等示例性方法可形成具有更小尺寸的場效電晶體閘極結構(例如，更薄的閘極堆疊)。此外，此等示例性方法可形成具有改良的元件效能(例如，更低閃爍雜訊、更高k值、更低CET、更高速度等)的場效電晶體閘極結構。
在一些實施例中，具有不同閘極結構組態但具有相似功函數金屬層厚度，且具有相似的全部總摻雜物劑量的多個n型場效電晶體及p型場效電晶體，可選擇性地形成在相同基材上，以達成彼此不同的閾值電壓。不同閘極結構，可具有相同初始量的總摻雜物劑量(由不同閘極結構上的相似摻雜物源層厚度獲得，如第6A圖中的n型場效電晶體102N1、102N2)。接著，此等不同閘極結構可具有不同組成物的不同摻雜物控制層，設置且圖案化在高k (HK)閘極介電層上。不同摻雜物控制層可在不同閘極結構的高k閘極介電層中及HK-IO介面處，提供金屬摻雜物的不同濃度輪廓。不同金屬摻雜物濃度輪廓可在HK-IO介面處誘發不同濃度的偶極。不同偶極濃度導致具有不同EWF值、閾值電壓及平帶電壓移位(flat band voltage shifts)的閘極結構。因此，調整摻雜物控制層的組成物，可調整n型場效電晶體及p型場效電晶體閘極結構的EWF值，且因此可調節n型場效電晶體及p型場效電晶體的閾值電壓，而不改變它們的功函數金屬層厚度，或甚至不改變它們的閘極結構中的初始總摻雜物劑量。而且，不同金屬摻雜物濃度輪廓，可在高k閘極介電層中誘發不同摻雜物濃度。高k閘極介電層中的不同摻雜物濃度，造成高k閘極介電層的不同k值、不同CET(capacitance equivalent thickness)值及不同電荷散射及不同閃爍雜訊效能。因此，調整摻雜物層的組成物，亦可調整n型場效電晶體及p型場效電晶體元件效能。
在一些實施例中，一種方法包括以下步驟：在鰭結構上形成第一閘極開口及第二閘極開口；分別在第一閘極開口及第二閘極開口內形成第一介面氧化物(IO)層及第二介面氧化物層；分別將具有第一層部分及第二層部分的高k(HK)閘極介電層沉積在第一閘極開口及第二閘極開口內；使用基於金屬的摻雜物對第一層部分及第二層部分執行摻雜製程；在第一層部分上選擇性地形成具有第一矽濃度的第一摻雜物控制層；及在第二層部分上沉積具有第二矽濃度的第二摻雜物控制層。第二矽濃度大於第一矽濃度。該方法進一步包括以下步驟：調節分別橫越第一層部分及第二層部分的第一摻雜物濃度輪廓及第二摻雜物濃度輪廓，以使得第一層部分與第一介面氧化物層之間的第一介面具有第一摻雜物濃度，且第二層部分與第二介面氧化物層之間的第二介面具有小於第一摻雜物濃度的第二摻雜物濃度；及在第一層部分及第二層部分上沉積閘極金屬填充層。
在一些實施例中，一種方法包括以下步驟：在鰭結構上形成第一介面氧化物(IO)層及第二介面氧化物層；沉積高k(HK)閘極介電層，其中第一層部分及第二層部分分別在第一介面氧化物層及第二介面氧化物層上；將第一摻雜物源層沉積在第一層部分上；沉積第二摻雜物源層，其中第一部分在第一摻雜物源層上且第二部分在第二層部分上；移除第一摻雜物源層及第二摻雜物源層；在第一層部分上選擇性地形成第一摻雜物控制層；沉積具有大於第一摻雜物控制層的矽(Si)與金屬原子濃度比率的第二摻雜物控制層，其中第二摻雜物控制層沉積在第二層部分上；及在第二摻雜物控制層上沉積閘極金屬填充層。
在一些實施例中，半導體元件包括基材、設置在基材上的鰭結構及鰭結構上的第一閘極結構及第二閘極結構。第一閘極結構及第二閘極結構分別包括第一介面氧化物層及第二介面氧化物層、分別設置在第一介面氧化物層及第二介面氧化物層上的第一高k(HK)閘極介電層及第二高k閘極介電層、及分別設置在第一高k閘極介電層及第二高k閘極介電層上的第一摻雜物控制層及第二摻雜物控制層。第二摻雜物控制層具有大於第一摻雜物控制層的矽與金屬原子濃度比率。半導體元件進一步包括分別設置在第一摻雜物控制層及第二摻雜物控制層上的第一功函數金屬層及第二功函數金屬層、及分別設置在第一功函數金屬層及第二功函數金屬層上的第一閘極金屬填充層及第二閘極金屬填充層。
前述揭露概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的各態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及用於實施相同目的的結構及/或達成本文所介紹的實施例的相同優點的基礎。熟習此項技術者亦應認識到，此類等效構造不會脫離本揭露的精神及範疇，且他們可在不脫離本揭露的精神及範疇的情況下在本文中做出各種改變、替換及更改。
112N1*:閘極結構 112N2*:閘極結構 112N3*:閘極結構 112N4*:閘極結構 120N*:奈米結構通道區域 122P*:奈米結構通道區域 128N1*:高k閘極介電層 131N1*:偶極層 128N2*:高k閘極介電層 131N2*:偶極層 112P1*:閘極結構 112P2*:閘極結構 112P3*:閘極結構 112P4*:閘極結構 128P1*:高k閘極介電層 131P1*:偶極層 128P2*:高k閘極介電層 131P2*:偶極層 129*:第一摻雜物控制層 130*:第二摻雜物控制層 100:半導體元件 100A:部分 100B:部分 102P1:p型場效電晶體 102P2:p型場效電晶體 102P3:p型場效電晶體 102P4:p型場效電晶體 102N1:n型場效電晶體 102N2:n型場效電晶體 102N3:n型場效電晶體 102N4:n型場效電晶體 104:隔離結構 106:基材 108A、108B:鰭基部分 1081 、1082 :鰭結構 110A:磊晶的鰭區域 110B:磊晶的鰭區域 112P1:閘極結構 112P2:閘極結構 112P3:閘極結構 112P4:閘極結構 112N1:閘極結構 112N2:閘極結構 112N3:閘極結構 112N4:閘極結構 114:閘極間隔件 116:蝕刻停止層 118:層間介電層 120N:奈米結構通道區域 120P:奈米結構通道區域 122P:奈米結構通道區域 122N:奈米結構區域 127N1:介面氧化物層 127N2:介面氧化物層 127N3:介面氧化物層 127P1:介面氧化物層 127P2:介面氧化物層 127P3:介面氧化物層 128N1:高k閘極介電層 128N2:高k閘極介電層 128N3:高k閘極介電層 128P1:高k閘極介電層 128P2:高k閘極介電層 128P3:高k閘極介電層 128:高k閘極介電層 129:第一摻雜物控制層 130:第二摻雜物控制層 131N1:偶極層 131N2:偶極層 131P1:偶極層 131P2:偶極層 132N:功函數金屬層 132P:功函數金屬層 133:摻雜物控制層 134:無氟鎢層 135:閘極金屬填充層 138:淺溝槽隔離區域 142:內部間隔件 312:多晶矽結構 412N:閘極開口 412P:閘極開口 631N1:偶極層 631N2:偶極層 631P1:偶極層 631P2:偶極層 640:摻雜物源層 731N1:偶極層 731P1:偶極層 740:第一摻雜物源層 742:第二摻雜物源層 1144:矽覆蓋層 200:方法 205、210、215、220、230、235:操作 C*-C*:線 D*-D*:線 A-A、B-B、C-C、D-D、E-E、F-F:線 x:X軸 y:Y軸 z:Z軸 D1、D2、D3、D4、D5、D6:濃度 V1、V2、V3、V4、V5、V6:電壓 E1、E2、E3、E4、E5、E6:功函數值 DP1、DP2:深度 A、B、C、D:濃度
當與隨附圖一起閱讀時根據以下詳細描述將最佳理解本揭露的態樣。應指出，根據行業中的一般實踐，各種特徵未按比例繪製。事實上，為了論述的清楚起見，各種特徵的尺寸可任意增加或減少。 第1A圖、第1B圖至第1I圖與第1V圖至第1W圖及第1J圖至第1U圖例示根據一些實施例中，具有不同閘極結構的半導體元件的等角視圖、橫截面視圖及元件特性。 第2圖為根據一些實施例的用於製造具有不同閘極結構的半導體元件的方法的流程圖。 第3A圖至第6B圖、第7A圖至第7F圖、第8A圖至第11B圖以及第12A圖至第12B圖例示根據一些實施例，在製造製程的各種階段處具有不同閘極結構的半導體元件的橫截面視圖。 第6C圖及第11C圖至第11E圖例示根據一些實施例，在製造製程的各種階段處具有不同閘極結構的半導體元件的元件特性。 現將參考隨附圖式描述例示性實施例。在圖式中，相同參考數字大體上指示功能上相似及/或結構上相似的元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體元件
102P4:p型場效電晶體
102P1:p型場效電晶體
102P2:p型場效電晶體
102P3:p型場效電晶體
102N1:n型場效電晶體
102N2:n型場效電晶體
102N3:n型場效電晶體
102N4:n型場效電晶體
104:隔離結構
106:基材
110A:磊晶的鰭區域
110B:磊晶的鰭區域
112P4:閘極結構
112P1:閘極結構
112P2:閘極結構
112P3:閘極結構
112N4:閘極結構
112N1:閘極結構
112N2:閘極結構
112N3:閘極結構
114:閘極間隔件
116:蝕刻停止層
118:層間介電層
138:淺溝槽隔離區域
1081 、1082 :鰭結構
x:X軸
y:Y軸
z:Z軸
A-A、B-B:線

Claims (20)

  1. 一種方法，包含以下步驟： 在一鰭結構上形成一第一閘極開口及一第二閘極開口； 在該第一閘極開口及該第二閘極開口內分別形成一第一介面氧化物層及一第二介面氧化物層； 將具有一第一層部分及一第二層部分的一高k閘極介電層，分別沉積在該第一閘極開口及該第二閘極開口內； 使用基於金屬的摻雜物，在該第一層部分及該第二層部分上執行一摻雜製程； 調節該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓，該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓分別橫越該第一層部分及該第二層部分，以使得該第一層部分與該第一介面氧化物層之間的一第一介面具有一第一摻雜物濃度且該第二層部分與該第二介面氧化物層之間的一第二介面具有小於該第一摻雜物濃度的一第二摻雜物濃度，其中該調節包含： 在該第一層部分上選擇性地形成一第一摻雜物控制層，該第一摻雜物控制層具有一第一矽濃度； 沉積一第二摻雜物控制層在該第二層部分上，其中該第二摻雜物控制層具有一第二矽濃度，該第二矽濃度大於該第一矽濃度；及 將一閘極金屬填充層沉積在該第一層部分及該第二層部分上。
  2. 如請求項1所述之方法，其中該選擇性地形成該第一摻雜物控制層包含： 將一基於矽的材料層沉積在該第一層部分及該第二層部分上；及選擇性地蝕刻在該第二層部分上的該基於矽的材料層的多個部分。
  3. 如請求項1所述之方法，其中該調節該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓包含：將一矽覆蓋層沉積在該第一摻雜物控制層及該第二摻雜物控制層上。
  4. 如請求項1所述之方法，其中該調節該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓包含： 在一第一浸入溫度下執行一第一等溫浸入退火製程； 在一第一溫度下執行一第一尖峰退火製程；及 在高於該第一溫度的一第二溫度下執行一第二尖峰退火製程。
  5. 如請求項1所述之方法，其中該調節該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓包含： 在該沉積該第二摻雜物控制層之後在一第一溫度下執行一第一退火製程； 在該第一退火製程之後，沉積一矽覆蓋層在該第一摻雜物控制層及該第二摻雜物控制層上；及 在該沉積該矽覆蓋層之後，在高於該第一溫度的一第二溫度下執行一第二退火製程。
  6. 如請求項1所述之方法，進一步包含：在該調節該第一摻雜物濃度輪廓及該第二摻雜物濃度輪廓之後，移除該第一摻雜物控制層及該第二摻雜物控制層。
  7. 如請求項1所述之方法，其中該沉積該第二摻雜物控制層包含：沉積基於矽及基於金屬的一材料層，該基於矽及基於金屬的材料層的一矽與金屬原子濃度比率大於該第一摻雜物控制層的一矽與金屬原子濃度比率。
  8. 如請求項1所述之方法，其中該選擇性地形成該第一摻雜物控制層包含：沉積相對於鈦具有約0原子%至約30原子%矽的一第一氮化矽鈦層，且 其中該沉積該第二摻雜物控制層包含：沉積相對於鈦具有約30原子%至約100原子%矽的一第二氮化矽鈦層。
  9. 如請求項1所述之方法，其中該摻雜製程包含：摻雜具有一第一摻雜物濃度的該第一層部分及摻雜具有大於該第一摻雜物濃度的一第二摻雜物濃度的該第二層部分。
  10. 如請求項1所述之方法，其中該第一摻雜物控制層及該第二摻雜物控制層包含不同矽與鈦原子濃度比率的多個氮化矽鈦層。
  11. 如請求項1所述之方法，其中該執行該摻雜製程包含： 將一基於摻雜物金屬的層沉積在該第一層部分及該第二層部分上； 在該基於摻雜物金屬的層上執行一驅入退火製程；及 利用濕蝕刻移除該基於摻雜物金屬的層。
  12. 如請求項1所述之方法，其中該執行該摻雜製程包含： 將一基於稀土金屬的層沉積在該第一層部分及該第二層部分上； 在約550°C至約800°C的一第一溫度下對該基於稀土金屬的層進行浸入退火；及 在約700°C至約900°C的一第二溫度下對該基於稀土金屬的層進行尖峰退火；及 用濕蝕刻化學物，自該第一層部分及該第二層部分的頂部，移除殘留的該基於金屬的摻雜物層的殘留物。
  13. 一種方法，包含： 在一鰭結構上形成一第一介面氧化物層及一第二介面氧化物層； 將一第一摻雜物源層沉積在該第一介面氧化物層上； 沉積一第二摻雜物源層，其中一第一部分在該第一摻雜物源層上且一第二部分在該第二介面氧化物層上； 移除該第一摻雜物源層及該第二摻雜物源層； 將具有一第一層部分及一第二層部分的一高k閘極介電層分別沉積在摻雜的該第一介面氧化物層及摻雜的該第二介面氧化物層上； 在該第一層部分上選擇性地形成一第一摻雜物控制層； 沉積一第二摻雜物控制層，該第二摻雜物控制層的一矽與金屬原子濃度比率大於該第一摻雜物控制層的一矽與金屬原子濃度比率，其中該第二摻雜物控制層沉積在該第二層部分上；及 將一閘極金屬填充層沉積在該第二摻雜物控制層上。
  14. 如請求項13所述之方法，進一步包含以下步驟：在該沉積該第二摻雜物源層之後執行一驅入退火製程。
  15. 如請求項13所述之方法，進一步包含：調節分別橫越該第一層部分及該第二層部分的一第一摻雜物濃度輪廓及一第二摻雜物濃度輪廓，以使得該第一層部分與該第一介面氧化物層之間的一第一介面具有一第一摻雜物濃度，且該第二層部分與該第二介面氧化物層之間的一第二介面具有大於該第一摻雜物濃度的一第二摻雜物濃度。
  16. 如請求項13所述之方法，進一步包含：在該沉積該第二摻雜物控制層之後執行一退火製程。
  17. 一種半導體元件，包含： 一基材； 一鰭結構，該鰭結構設置在該基材上；及 該鰭結構上的一第一閘極結構及一第二閘極結構，其中該第一閘極結構及該第二閘極結構分別包含： 一第一介面氧化物層及一第二介面氧化物層； 一第一高k閘極介電層及一第二高k閘極介電層，該第一高k閘極介電層及該第二高k閘極介電層分別設置在該第一介面氧化物層及該第二介面氧化物層上； 一第一摻雜物控制層及一第二摻雜物控制層，該第一摻雜物控制層及該第二摻雜物控制層分別設置在該第一高k閘極介電層及該第二高k閘極介電層上，其中該第二摻雜物控制層的一矽與金屬原子濃度比率大於該第一摻雜物控制層的一矽與金屬原子濃度比率； 一第一功函數金屬層及一第二功函數金屬層，該第一功函數金屬層及該第二功函數金屬層分別設置在該第一摻雜物控制層及該第二摻雜物控制層上；及 一第一閘極金屬填充層及一第二閘極金屬填充層，該第一閘極金屬填充層及該第二閘極金屬填充層分別設置在該第一功函數金屬層及該第二功函數金屬層上。
  18. 如請求項17所述之半導體元件，其中該第一高k閘極介電層與該第一介面氧化物層之間的一第一介面，具有一第一摻雜物濃度，且該第二高k閘極介電層與該第二介面氧化物層之間的一第二介面，具有小於該第一摻雜物濃度的一第二摻雜物濃度。
  19. 如請求項17所述之半導體元件，其中該第一高k閘極介電層中的一摻雜物濃度小於該第二高k閘極介電層中的一摻雜物濃度。
  20. 如請求項17所述之半導體元件，其中該第一高k閘極介電層的一頂部部分中的矽的一第一濃度小於該第二高k閘極介電層的一頂部部分中的矽的一第二濃度。
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