CN111128737A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在形成双层结构的第一导电层上方形成屏蔽层，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第一退火操作，在第一退火操作之后去除覆盖层，并且在去除覆盖层之后形成栅电极层。本发明的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有更大的驱动电流，以及越来越小的尺寸。因此开发了鳍式场效应晶体管(FinFET)。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极和漏极区域以及位于源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上。由于FinFET具有三维沟道结构，因此对沟道进行离子注入工艺需要格外小心，以减少任何几何效应。
发明内容
本发明的一些实施例提供了制造半导体器件的方法，包括：在沟道区域上方形成界面层；在所述界面层上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成屏蔽层；在所述屏蔽层上方形成覆盖层；在形成所述覆盖层之后实施第一退火操作；在所述第一退火操作之后去除所述覆盖层；以及在去除所述覆盖层之后，在所述栅极介电层上方形成栅电极层。
本发明的另一实施例提供了制造半导体器件的方法，包括：在沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成屏蔽层；在形成所述屏蔽层之后实施第一退火操作；实施氟浸泡操作；在所述屏蔽层上方形成覆盖层；在形成所述覆盖层之后实施第二退火操作；在所述第二退火操作之后去除覆盖层；以及在去除所述覆盖层之后，在所述栅极介电层上方形成栅电极层；其中，在所述第一退火操作之后去除所述屏蔽层。
本发明的又一实施例提供了一种半导体器件，包括：沟道层；栅极介电层，设置在所述沟道层上方；金属氮化物层，设置在所述栅极介电层上方；屏蔽层，设置在所述金属氮化物层上方；栅电极层，包括设置在所述屏蔽层上方的一个或多个功函调整层和一个或多个体金属栅电极层，其中：所述金属氮化物层由TiN制成，以及所述屏蔽层由选自以下组成的组中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)以及SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明实施例的半导体器件的截面图。
图1B示出了根据本发明实施例的制造半导体器件的一般工艺流程。
图2A、图2B、图2C和图2D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明实施例的制造半导体器件的工艺流程。
图4A、图4B、图4C、图4D、图4E、图4F、图4G和图4H示出了用于ALD操作的各种气体供应时序。
图5示出了根据本发明实施例的半导体器件的截面图。
图6A、图6B、图6C、图6D、图6E和图6F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图6G示出了根据本发明实施例的制造半导体器件的工艺流程。
图7示出了根据本发明实施例的半导体器件的截面图。
图8A、图8B、图8C、图8D、图8E和图8F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图8G示出了根据本发明实施例的制造半导体器件的工艺流程。
图9示出了根据本发明实施例的半导体器件的截面图。
图10A、图10B、图10C、图10D、图10E和图10F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图10G示出了根据本发明实施例的制造半导体器件的工艺流程。
图11A、图11B、图11C、图11D示出了沿栅极结构的深度方向的元素分析结果。
图11E示出了根据本发明实施例的来自结构的第一导电层的钛2p3/2轨道峰值(Ti2p3/2)的XPS(X射线光电子能谱)光谱。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或装置的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意地绘制各个部件。在附图中，为了简化，可以省略一些层/部件。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包括”或“由…组成”。此外，在随后的制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且可以改变操作的顺序。在本发明中，除非另外说明，否则短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一种或两种。
公开的实施例涉及半导体器件，尤其涉及鳍式场效应晶体管(Fin FET)及其制造方法。诸如本文公开的实施例通常不仅适用于鳍式FET而且还适用于双栅、环绕栅、欧米茄栅或全环栅(GAA)晶体管和/或纳米线晶体管，或具有三维沟道结构的任何合适的器件。
在FinFET结构中，构建多个具有低Vt的Vt器件对于降低功耗和提高器件性能至关重要。金属栅极膜的成分和厚度在限定器件功函Vt方面起着至关重要的作用。将氟(F)结合在硅覆盖层(氟化硅覆盖层(FSI))内有助于PMOS的提升和器件可靠性的提高。但是，由于氟的蚀刻和TiN的损失，FSI的形成与TiN膜不相容。半导体器件包括源极和漏极以及位于它们之间的栅极堆叠件。栅极堆叠件包括：位于衬底上方的栅极介电层、位于栅极介电层之上的介电覆盖层(例如，氮化钛(TiN))、位于介电覆盖层之上的阻挡层(例如，TaN或类似的金属氮化物)以及位于阻挡层之上的栅电极层。栅极电介质包括界面层(IL)和高k介电层(HK)。栅电极包括金属栅极功函层和体金属层。
在半导体器件的制造期间，高k覆盖膜，即单层金属氮化物膜，例如TiN或TSN(TiSiN)，沉积在HK膜上，并且然后在高k覆盖膜上沉积Si覆盖层，然后进行退火，去除Si覆盖层，并且在高k覆盖膜上方沉积阻挡层(例如，TaN)和栅电极。硅沉积工艺可以是非晶Si沉积或氟化硅沉积(FSI)，即基于F的Si，这涉及Si沉积之前的基于F的气体浸泡(例如，F2、CF4等)。
与TiSiN(TSN)膜相比，如TiN的金属氮化物覆盖膜更优选，因为与诸如广泛使用的TiN覆盖膜的其他金属氮化物膜相比，TiSiN具有Vt冲击问题。当使用氟化硅覆盖膜时，F在退火期间扩散到覆盖膜和栅极电介质中，这有助于提高PMOS Vt并且平衡NMOS和PMOS Vt。使用含F的Si(FSI)可以帮助提高PMOS Vt，但它与TiN高k覆盖膜不兼容，因为富含F气体会损坏覆盖膜。因此，需要一种更坚固的覆盖膜结构来保护/屏蔽TiN膜免受F损坏、氧化损坏并且提高PMOS Vt和器件性能。
本发明涉及使用薄的保护性屏蔽层来形成用于TiN的双层覆盖结构，以使得能够使用氟化硅覆盖层来改善PMOS Vt、器件可靠性和器件性能。如以下将要讨论的，本发明提供了可以保护介电覆盖膜和栅极电介质免受用于形成氟化硅覆盖膜的F2浸泡工艺的损坏的器件和方法，保护介电覆盖膜免受自然氧化，防止栅电极的金属扩散到栅极电介质中，提高器件的性能和速度，降低漏电流，用作氧气清除剂以减少栅极介电层上的界面层再生长(ILRG)并且减小栅极堆叠件的厚度。
图1A示出了根据本发明实施例的半导体器件的截面图。
在一些实施例中，半导体器件包括设置在鳍结构20的沟道区域上方的栅极堆叠件80。栅极堆叠件80包括界面层81、栅极介电层82、第一导电层83、屏蔽层84、作为阻挡层的第二导电层86、功函调整层87和栅电极层88，如图1A所示。在一些实施例中，鳍结构20设置在衬底10上方并且从隔离绝缘层30突出。此外，栅极侧壁间隔件46设置在栅极堆叠件80的相对侧面上，并且形成一个或多个介电层50以覆盖栅极侧壁间隔件46。在一些实施例中，工件绝缘材料42设置在栅极侧壁间隔件46和隔离绝缘层30之间。在一些实施例中，第一导电层83包括金属氮化物，诸如WN、TaN和TiN。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度在从约0.3nm至约30nm的范围内，而在其他实施例中，在从约0.5nm至约25nm的范围内。在一些实施例中，第一导电层83是具有例如柱状晶粒的晶体。
在一些实施例中，屏蔽层84是以下中的一种：氮化硅SixNy(其中0.3≤x＜0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在一些实施例中，屏蔽层84是以下中的一种：Si、SixCy、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。
在一些实施例中，屏蔽层84是硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)，即TixSiy，其中0.25≤x＜0.99、0.01≤y≤0.75，并且x+y＝1。在最终结构中存在屏蔽层84的一些实施例中，y不大于0.75且x不小于0.25，由于残留在最终器件中的如此高的Si含量可能会降低功函、器件阈值电压Vt和/或栅极电阻。在一些实施例中，屏蔽层84是硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)，即TixSiy，其中0.01≤x<0.99、0.01≤y≤0.99，并且x+y＝1。在屏蔽层84被去除并且不保持在最终结构中的一些实施例中，y可以大于0.75并且高达0.99，在这种情况下，屏蔽层是富含Si的硅化钛或具有少量钛的纯Si膜。
在最终结构中不存在屏蔽层84的一些实施例中，屏蔽层84由纯Si、SixCy、SixCly(其中0.9≤x＜0.99、0.01≤y≤0.1，并且x+y＝1)中的一种制成。在屏蔽层84在最终结构中存在的一些实施例中，屏蔽层84不能由纯Si、SixCy、SixCly中的一种制成，由于残留在最终器件中的如此高的Si含量可能会降低功函、器件阈值电压Vt和/或栅极电阻。
在一些实施例中，屏蔽层84是氮化硅，即SixNy，其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1。在屏蔽层84在最终结构中存在的一些实施例中，x不大于0.75，由于残留在最终器件中的如此高的Si含量可能会降低功函、器件阈值电压Vt和/或栅极电阻。在一些实施例中，y的上限是由于工艺限制而引起的。在一些实施例中，屏蔽层84是氮化硅，即SixNy，其中0.3≤x＜0.99、0.01≤y≤0.7，并且x+y＝1。在屏蔽层84被去除并且不保持在最终结构中的一些实施例中，x可以大于0.75，在这种情况下，屏蔽层是富含Si的氮化硅或具有少量氮的纯Si膜。在一些实施例中，y的上限是由于工艺限制而引起的。
在一些实施例中，屏蔽层84是TixNy，其中0.3≤x＜0.99、0.01≤y≤0.7，并且x+y＝1。在这种情况下，屏蔽层用作牺牲层以保护下面的第一导电层83。在一些实施例中，x不小于0.3且y不大于0.7。在一些实施例中，y的上限是由于工艺限制而引起的。
在一些实施例中，屏蔽层84是纯Ti或TixCy或TixCly中的一种，其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1。在这种情况下，屏蔽层用作牺牲层以保护下面的第一导电层83。在一些实施例中，x大于0.9，并且y不大于0.1。y的上限是在最终结构中避免过多的C、Cl杂质，以减小栅极电阻并且减少介电缺陷。可以通过在膜沉积后实施氢气浸泡来降低TixCy或TixCly膜中的C、Cl杂质，即y的值。
在一些实施例中，屏蔽层84是SixTiyNz，其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1。在屏蔽层84在最终结构中存在的一些实施例中，x不大于0.75，由于残留在最终器件中的如此高的Si含量可能会降低功函、器件阈值电压Vt和/或栅极电阻。在一些实施例中，y的上限是由于工艺限制而引起的。在一些实施例中，屏蔽层84是SixTiyNz，其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1。在屏蔽层84被去除并且不保持在最终结构中的一些实施例中，x可以大于0.75并且高达0.99，在这种情况下，屏蔽层是富含硅的膜，诸如纯硅或氮化硅或硅化钛膜，其中钛、氮的含量较少。在一些实施例中，x为0，在这种情况下，屏蔽层84是用作牺牲层以保护下面的第一导电层83的纯Ti或TiN。在一些实施例中，y为0，其中屏蔽层84是纯Si或氮化硅。在一些实施例中，y为1(换句话说，屏蔽层84是纯Ti或具有非常少量的Si和/或N的Ti)。在一些实施例中，z为0，在这种情况下，屏蔽层84是硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)。在一些实施例中，z的上限是由于工艺限制而引起的。
关于屏蔽层84的性质，富含Si的膜和/或硅化钛膜可以提供对下层的更多保护，以防止氧化和/或氟损坏。此外，当屏蔽层是富含Si的非晶膜时，屏蔽层84由于不存在晶界扩散路径而更有效地抑制了Al扩散。另一方面，富含Si的膜可能引起高的Vt漂移问题。富含Ti的膜(例如，低Si膜)可能会导致较少的Vt冲击，但可能会为下层提供较少的保护。在屏蔽层84的沉积期间和/或在退火操作期间，来自被氧化的第一导电层的氧(O)可以扩散到屏蔽层84中，并且形成富含O的屏蔽层(即，SiON、SiOx、SiTiNOx)和缺氧的第一导电层。富含硅的屏蔽层可更有效地清除第一导电层中的氧，并且更有效地控制界面层的再生长。
在一些实施例中，屏蔽层84的厚度小于第一导电层83的厚度，并且在从约0.1nm至约30nm的范围内。在其他实施例中，屏蔽层84的厚度在从约0.5nm至约15nm的范围内。在一些实施例中，第一导电层83的厚度T1和屏蔽层84的厚度T2满足0.05≤T2/(T1+T2)＜0.85。厚度小于约0.5nm或满足T2/(T1+T2)＜0.05的屏蔽层可能不能为第一导电层83提供足够的保护以防氧化和/或F损坏，可能不会减少界面层的再生长(ILRG)，也可能不会防止功函调整层87和/或栅电极层88的金属扩散到栅极介电层82中。在一些实施例中，T2/(T1+T2)不大于0.85，否则它将降低功函、器件的电阻、器件阈值电压(Vt)和/或器件速度性能。
在一些实施例中，屏蔽层84、第一导电层83、栅极介电层82、介电层50和/或栅极侧壁间隔件46包括氟(F)。栅极介电层82中的氟可以减少诸如栅极介电层82中的空位和悬空键的缺陷，并且改善器件泄漏问题和可靠性。栅极侧壁间隔件中包括氟有助于阻止Al从金属栅极层扩散到源极/漏极区域。然而，当氟的量太高时，氟可能会损坏第一导电层83和栅极介电层82，并且还会使NMOS器件的Vt劣化(NMOS Vt增大)。
在一些实施例中，屏蔽层84中的氟浓度在从约0.02％原子至约75％原子的范围内，并且在其他实施例中在从约1％原子至约25％原子的范围内。在一些实施例中，第一导电层83中的氟的浓度在从约0.02％原子至约55％原子的范围内，并且在其他实施例中在从约1％原子至约25％原子的范围内。当在屏蔽层84和第一导电层83中包括较高量的氟时，这些层可以提供较高的有效功函，这有助于降低PMOS器件的Vt。然而，因为氟扩散到第一层导电层和栅极介电层中，所以屏蔽层82包括大于约75％原子的氟通常是可行的。当第一导电层83中的氟含量大于约55％原子时，由于诸如TiFx和WFx的挥发性金属氟化物的形成，它可能导致第一导电层的损失。
在一些实施例中，栅极介电层82中的氟浓度在从约0.01％原子至约40％原子的范围内，并且在其他实施例中在从约0.5％原子至约10％原子的范围内。当栅极介电层82中的氟的量超过约40％原子时，由于例如HfFx的形成，可能会损坏栅极介电层82并且降低其有效介电常数。
在一些实施例中，屏蔽层84是部分非晶的或完全非晶的。在一些实施例中，屏蔽层84的结晶度百分比在从约0％(基本上完全非晶态)至约90％的范围内。在一些实施例中，结晶度的百分比取决于屏蔽层组成和沉积温度。在一些实施例中，结晶度的百分比随着Si含量的增加(即，随着x值的增加)而减小。在一些实施例中，结晶度的百分比随着沉积温度的增加以及一个或多个后续退火工艺的温度的增加而增加。屏蔽层84有助于阻止金属(例如，Al)从功函调整层87和/或栅电极层88扩散到栅极介电层82中，特别是当屏蔽层84是更非晶态的膜(低结晶度)时。这有助于通过减少电介质中的Al缺陷来改善栅极氧化物的质量，从而改善器件的泄漏性能。由于屏蔽层84的非晶性质(非晶结构中不存在晶界避免了晶界扩散现象)，可以有效地减少栅极堆叠件的金属(例如，Al)扩散到栅极介电层82中。
在一些实施例中，屏蔽层84可以防止在氟结合操作期间第一导电层83(例如，TiN层)的减薄或损失，从而允许使用基于F的气体而不会对第一导电层83和/或栅极介电层82造成任何损坏。第一导电层和/或栅极介电层中的氟平衡半导体器件的PMOS和NMOS的阈值电压，即降低PMOS阈值电压，它还有助于减少介电层中的陷阱中心，诸如氧空位和/或悬挂键，从而改善介电质量。
在一些实施例中，屏蔽层84还通过将第一导电层83与大气中的氧和/或湿气隔离来帮助保护第一导电层83免受自然氧化。在一些实施例中，屏蔽层84有助于将第一导电层83中的氧的原子百分比从约22％原子至约90％原子的范围(即不使用屏蔽层84)减小至从约1.5％原子至约65％原子的范围(即使用屏蔽层84)。在一些实施例中，屏蔽层84用作除氧剂层，即，屏蔽层有助于捕获在一个或多个后续退火工艺期间从第一导电层83和/或从栅极介电层82释放的氧。这种除氧能力减少退火工艺中界面层的再生长，从而减小界面层的厚度，进而有助于提高器件速度、器件Ion-Ioff性能和/或环形振荡器工作频率性能。在一些实施例中，可以通过控制屏蔽层84的组成和厚度来增强屏蔽层84的除氧能力和界面层再生长控制能力。在一些实施例中，较高的Si含量(即，在SixNz、SixCy、SixCly、SixTiy、SixTiyNz中的x值较高)和屏蔽层84的较大厚度提供了更多的氧化保护和更增强的界面层再生长控制。
图1B示出了根据本发明实施例的制造半导体器件的一般工艺流程。可以在图1B的制造流程期间实施一个或多个其他操作，并且一些操作可以不实施。操作顺序可以改变。在图1B的S101中，在鳍结构的沟道区域上方形成界面层。在图1B的S103中，在界面层上方形成栅极介电层。在图1B的S105中，在栅极介电层上方形成第一导电层，并且在第一导电层上方形成屏蔽层。在图1B的S107中，实施第一退火(例如，金属化后退火)。在图1B的S109中，形成覆盖层。在图1B的S111中，实施第二退火(覆盖后退火)。在图1B的S113中，在退火之后去除覆盖层。在图1B的S115中，在一些实施例中，去除屏蔽层。在其他实施例中，不去除屏蔽层。在图1B的S117中，可选地形成附加的第一导电层以补偿第一导电层的损耗。在图1B的S119中，形成第二导电层。在S212中，形成包括一个或多个功函调整层的栅电极层和体栅电极层。
图2A至图3F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图2A至图3F所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括诸如锗的另一元素半导体；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各个区域。
鳍结构20可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构20。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻设置。但是，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。另外，可以在鳍结构20的两侧附近设置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。鳍结构20的宽度在一些实施例中在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中在约100nm至约300nm的范围内，并且在其他实施例中可以在约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中在约5nm至约80nm的范围内，并且在其他实施例中可以在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是实例，并且可以改变以适合集成电路的不同规模。在一些实施例中，Fin FET器件是n型Fin FET。在其他实施例中，Fin FET器件是p型FinFET。
在形成鳍结构20之后，如图2B所示，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氧氮化硅或氮化硅。在可流动CVD中，沉积可流动介电材料而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或掺杂氟化物的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，实施平坦化操作以去除隔离绝缘层30和掩模层(垫氧化物层和氮化硅掩模层)的一部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，如图2B所示，进一步去除隔离绝缘层30，从而暴露鳍结构20的将成为沟道层的上部分。
在某些实施例中，隔离绝缘层30的部分去除可以使用湿蚀刻工艺来实施，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺来实施绝缘绝缘层30的部分去除。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以实施热工艺，例如退火工艺，以改善隔离绝缘层30的质量。在某些实施例中，在诸如N2、Ar或He惰性气体环境中，通过在约900℃至约1050℃的范围内温度下使用快速热退火(RTA)约1.5秒至约10秒来实施热工艺。
然后，如图2C所示，在鳍结构20的一部分上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后实施图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来实施多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44可以是掺杂有均匀或不均匀掺杂的多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。另外，可以在伪栅极结构40的两侧附近设置一个或多个伪栅极结构，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。
此外，如图2C所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。绝缘材料层以共形的方式沉积，使得其形成为在诸如侧壁的垂直表面侧壁、水平表面和伪栅极结构40的顶部上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在从约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN中的一种或多种或任何其他合适的介电材料。可以通过ALD或CVD或任何其他合适的方法来形成绝缘材料层。下一步，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的一部分设置在侧壁间隔件46和隔离绝缘层30之间。在其他实施例中，伪栅极介电层42的任何部分都没有设置在侧壁间隔件46和隔离绝缘层30之间。
随后，在一些实施例中，向下蚀刻(凹进)鳍结构20的未被伪栅极结构40覆盖的源极/漏极区域，以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第一外延层中的P(磷)的量在从约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，而在其他实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25％原子至约32％原子，并且在其他实施例中为约28％原子至约30％原子。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其他实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，
Ge的量为约35％原子至约55％原子，在其他实施例中为约41％原子至约46％原子。第三外延层可以包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20％原子，而在其他实施例中，Ge的量小于约1％原子至约18％原子。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层。LPCVD工艺是在约400至850℃的温度和约1Torr至200Torr的压力下使用诸如SiH4、Si2H6或Si3H8的硅源气体；诸如GeH4或G2H6的锗源气体；诸如CH4或SiH3CH3的碳源气体以及诸如PH3的磷源气体实施的。
然后，如图2C所示，在S/D外延层和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层50。
在形成ILD层50之后，实施诸如CMP的平坦化操作，从而暴露伪栅电极层44的顶部，如图2C所示。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氧氮化硅层。
然后，去除伪栅电极层44和伪栅极介电层42，从而形成如图2D所示的栅极间隔47。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层50是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层42。
图3A示出了在栅极间隔47中暴露鳍结构20的沟道区域之后的结构。在图3A至图3F中，省略了侧壁间隔件46和ILD层50。
如图3B所示，在图3G的S301中，在鳍结构20上形成界面层81，并且在图3G的S303中，在界面层81上形成栅极介电层82。在一些实施例中，界面层通过使用化学氧化形成。在一些实施例中，界面层81包括氧化硅、氮化硅和混合的硅锗氧化物中的一种。在一些实施例中，界面层81的厚度在从约0.2nm至约6nm的范围内。在一些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3或其他合适的高k介电材料，和/或它们的组合。可以通过CVD、ALD或任何合适的方法来形成栅极介电层82。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在从约1nm至约100nm的范围内。
然后，如图3C所示，在图3G的S305中，形成第一导电层83和屏蔽层84。在一些实施例中，第一导电层83和屏蔽层84可以通过CVD、ALD或任何合适的方法形成。在一些实施例中，在不破坏真空的情况下在形成第一导电层83之后形成屏蔽层84，从而可以避免来自大气的任何污染或膜的氧化。在其他实施例中，在破坏真空的情况下在形成第一导电层83之后形成屏蔽层84。
在一些实施例中，屏蔽层84由Si、氮化硅、硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)、SiC、SiCl、Ti、TiC、TiCl、TiN和SiTiN中的一种制成。在一些实施例中，通过CVD、ALD或任何其他合适的膜形成方法来形成屏蔽层。在一些实施例中，使用诸如ALD的高度共形沉积工艺来形成屏蔽层84，以确保在每个沟道层的第一导电层83上方形成具有基本均匀厚度的屏蔽层84。在其他实施例中，屏蔽层84通过高温热分解、Si的前体和/或Ti的前体和/或N的前体的化学反应形成。在一些实施例中，
Si源(前体)包括硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、六氯乙硅烷(Si2Cl6)、二甲基二氯硅烷(Si(CH3)2Cl2)、TEOS(Si(OC2H5)4)、三氯硅烷(SiHCl3)、三氯乙硅烷(Si2H3Cl3)、六甲基乙硅烷((Si(CH3)3)2)和四乙基硅烷(Si(C2H5)4)的一种或多种。在一些实施例中，Ti源(前体)是四氯化钛(TiCl4)、四-二甲基酰胺-钛(Ti(N(CH3)2)4)、和三(二甲基氨基)-(二甲基氨基-2-丙醇基)钛(Ti(NMe2)3(dmap))的一种或多种。在一些实施例中，氮源(前体)是氨(NH3)、肼(N2H4)和N2中的一种或多种。在一些实施例中，使用原子层沉积(ALD)。在一些实施例中，成膜温度在从约250℃至约600℃的范围内，并且在其他实施例中，在从约400℃至500℃的范围内。在一些实施例中，成膜工艺压力在从约1Torr至约150Torr的范围内。
图4A、图4B、图4C和图4D示出了形成用于屏蔽层84的SiTiN层的用于ALD操作的各种气体供应时序。图4E、图4F、图4G和图4H示出了分别形成用于屏蔽层84的SiN、Ti、Si、TiSi层的用于ALD操作的各种气体供应时序。在一些实施例中，CVD与所示的气体供应时序一起使用。
在图4A所示的实施例中，ALD是通过供应Ti前体(例如，TiCl4)和N前体“N Pc”(例如，NH3)的第一循环以及供应Si前体“Si Pc”(例如，SiH4)和N前体的第二循环来实施的，并且第一循环重复m次(m＝1、2、3、...)，第二循环重复n次(n＝1、2、3、...)。因此，重复以该顺序供应Ti、N、Si和N的前体。当改变前体时，提供吹扫气体(例如，Ar)以吹扫过量的前体。
在图4B所示的实施例中，通过依次供应Si前体、Ti前体和N前体来实施ALD，其可以重复两次或更多次。因此，重复以该顺序供应Si、Ti和N的前体。改变前体时会提供吹扫气体。气体供应顺序可以改变。
在图4C所示的实施例中，通过依次供应Ti前体、Si前体和N前体来实施ALD，可以重复两次或更多次。因此，重复以该顺序供应Ti、Si和N的前体。改变前体时会提供吹扫气体。气体供应顺序可以改变。
在图4D所示的实施例中，通过依次供应Ti前体以及Si前体和N前体的混合气体来实施ALD，其可以重复两次或更多次。因此，重复以该顺序供应Ti以及Si和N的混合物的前体。改变前体时会提供吹扫气体。气体供应顺序可以改变。
在图4E所示的实施例中，用于SiN层的ALD通过供应Si前体和N前体来实施，其可以重复两次或更多次。因此，重复以该顺序供应Si和N的前体。当改变前体时，通过吹扫气体实施一种或多种吹扫操作。
在图4F所示的实施例中，用于Ti层的ALD通过供应Ti前体和包括Ar或H2气体中的至少一种的吹扫气体来实施，该ALD可以重复两次或更多次。
在图4G所示的实施例中，用于Si层的ALD通过供应Si前体和吹扫气体来实施，该ALD可以重复两次或更多次。
在图4H所示的实施例中，用于TiSi层的ALD通过依次供应Ti前体和Si前体来实施，该ALD可以重复两次或更多次。改变前体时提供吹扫气体。气体供应顺序可以改变。
在一些实施例中，在图3G的S307中，在形成屏蔽层84之后，在一些实施例中，在约600℃至约800℃的温度下实施第一退火操作约1纳秒(尖峰退火，诸如激光退火)至约360秒。
第一退火可以有助于致密栅极介电层82并且将氮结合至栅极介电层82。氮有助于钝化氧空位、减少泄漏并且改善器件的可靠性。第一退火还可以帮助形成稳定的混合层，这有助于为随后的金属栅极膜沉积到介电层上提供稳定的平台。当温度太高时，第一退火可能会在高k栅极介电层82中引起结晶和晶界形成，这影响了界面层81的泄漏性能和再生长，这减慢了器件速度。相反地，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密，并且在随后的金属栅极沉积工艺期间引起器件的不稳定性/变化。
随后，在一些实施例中，在约室温(25℃)至约550℃的温度下将包括界面层81、栅极介电层82、第一导电层83和屏蔽层84的堆叠结构浸入含氟气体(例如，F2和/或NF3)中约4秒至约15分钟。如上所述，氟的结合有助于改善功函调整性能，降低PMOS器件的Vt，钝化栅极介电层82中的氧空位，减少泄漏并且减少栅极介电层中的悬空键。另一方面，氟浸泡可能对第一导电层85(例如，通过F前体气体蚀刻)和/或栅极介电层(例如，介电常数降低)造成一些损坏。屏蔽层84的使用可以抑制或避免这些问题。
此后，在图3G的S309中，在屏蔽层84上方形成覆盖层85，例如晶体、多晶或非晶Si层，如图3D所示，并且在图3G的S311中，在一些实施例中，在约550一些至约1300些实的温度下实施第二退火操作约1纳秒(尖峰退火，诸如激光退火)至约360秒。在一些实施例中，温度在从900℃至1100℃。在一些实施例中，这导致氟扩散到覆盖层85、屏蔽层84、第一导电层83和栅极介电层82中。在图3G的S313中，在第二退火操作之后去除覆盖层85，如图3E所示。
用Si覆盖层85进行的第二退火还有助于改善栅极介电层82的质量。在相对较低的温度下形成诸如高k介电层的栅极介电层，以避免结晶和晶界形成，而在相对较高的温度下沉积金属栅极膜。因此，在金属栅极沉积之前使高k介电层更热稳定是期望的。在如上所述的范围内用覆盖层85进行第二退火可以使高k介电层致密并且使其热稳定，而在金属栅极沉积期间没有任何热氧化物转化。第二退火还有助于将氟从外层(例如，覆盖层和屏蔽层)热扩散到第一导电层85、栅极介电层82和界面层81中。覆盖层85用于保护栅极介电层82和第一导电层83免受不期望的氧化损坏并且使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终的器件结构中不再需要覆盖层85，并且因此将其去除。
随后，在图3G的S315中，形成阻挡层86，然后在图3G的S317中，在屏蔽层84之上形成包括一层或多层功函调整层87和体金属层(栅电极层)88的栅极金属层。
在一些实施例中，阻挡层86由TaN制成并且用作蚀刻停止阻挡层。在随后形成以形成多个Vt器件的p型和n型功函调整层的图案化期间，阻挡层86用作湿蚀刻停止层。在一些实施例中，从n型器件区域去除p型功函调整层，而p型功函调整层保留在另一PMOS上。
在一些实施例中，功函调整层87由诸如TiN、WN、TaAlC、TiC、TaC、Co、Al、TiAl或TiAlC的单层的导电材料制成，或由这些材料的两种或多种的多层制成。对于n沟道FET，使用TaN、TaAlC、TiN、TiC、Co或TiAl中的一种或多种作为功函调整层，并且对于p沟道FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、WN、TiC和Co中的一种或多种作为功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，功函调整层可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成。在一些实施例中，通过使用一种或多种光刻和蚀刻操作来沉积功函调整层87并且从一些晶体管中选择性地去除功函调整层87。
栅电极层(体金属层)88包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。体金属层88可以通过CVD、ALD、电镀或其他合适的方法形成。
氟的浸泡和覆盖层(例如，Si覆盖层)85的形成顺序不限于上述顺序。在一些实施例中，在形成硅覆盖层85之前实施氟浸泡，在形成覆盖层85的同时实施氟浸泡，即通过在例如从约300℃至约450℃的温度范围下引入F2气体来在Si覆盖层沉积期间实施氟浸泡，或者在形成Si覆盖层85之后实施氟浸泡。
图5示出了根据本发明实施例的半导体器件的截面图。图6A至图6F示出了根据本发明实施例的图5的半导体器件的顺序制造工艺的各个阶段的截面图。图6G示出了根据本发明实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图6A至图6F所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在该实施例中，如图5所示，最终的半导体器件结构不包括屏蔽层。在一些实施例中，屏蔽层84包括SixTiyNz，其中0≤x≤1、0≤y≤1、0≤z≤0.7。在其他实施例中，屏蔽层84由Si制成。在其他实施例中，屏蔽层84由氮化硅、Ti、氮化钛、硅化钛(例如，TiSi、TiSi2、Ti3Si、Ti5Si3、Ti5Si4等)中的一种制成。
图6G和图6A至图6D的操作S601、S603、S605、S607、S609、S611和S613分别与图3G和图3A至图3D的操作S301、S303、S305、S307、S309、S311和S313相同。如图6E所示，在去除覆盖层85之后，在图6G的S615中，也去除屏蔽层84。然后，在图6G的S619和S621中，如图6F所示，形成阻挡层86、一个或多个功函调整层87和栅电极层88。在一些实施例中，在第一退火操作之后并且在覆盖层85沉积之前去除屏蔽层84。在一些实施例中，在第二退火之后以及在覆盖层去除操作之后，去除屏蔽层84。在一些实施例中，在覆盖层85的去除操作期间同时去除屏蔽层84。可以通过在从约25℃至约200℃的范围内的干蚀刻和/或湿蚀刻化学物质(例如，HCl、NH4OH、H2O2和去离子水的混合物)来去除屏蔽层84。在第一退火操作之后去除屏蔽层84的一些实施例中，观察到界面层再生长减少了约0.13nm(即，比所形成的界面层厚度小约0.13nm)。在第一退火操作之后去除屏蔽层的一些实施例中，观察到界面层再生长减少了约0.2nm至0.4nm(即比所形成的界面层厚度小约0.2nm至0.4nm)。在一些实施例中，在图6G的S617中，在去除屏蔽层84之后并且在沉积阻挡层和/或第二导电层之前，重新沉积第一导电层83以恢复在屏蔽层去除操作期间的第一导电层损失或损坏。
图7示出了根据本发明实施例的半导体器件的截面图。图8A至图8F示出了根据本发明实施例的图7的半导体器件的顺序制造工艺的各个阶段的截面图。图8G示出了根据本发明实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图8A至图8F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在本实施例中，不实施氟的浸泡，并且因此，半导体器件的栅极结构和沟道区域不含氟，如图7所示。在一些实施例中，屏蔽层84包括以下中的一种：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。
图8G和图8A至图8C的S801、S803和S805的操作分别与图3G和图3A至图3C的S301、S303和S305的操作相同。如图8D所示，在形成第一导电层83和屏蔽层84并且在图8G的S807中实施第一退火操作之后，在图8G的S809中，如图8D所示，形成覆盖层85’而不实施氟的浸泡操作。在图8G的S811中实施第二退火操作之后，在图8G的S813中，如图8E所示，去除覆盖层85’，而没有去除屏蔽层84。然后，如图8F所示，在图8G的S815中形成第二导电层86，并且在图8G的S817中形成一个或多个功函调整层87和栅电极层88。
图9示出了根据本发明实施例的半导体器件的截面图。图10A至图10F示出了根据本发明实施例的图9的半导体器件的顺序制造工艺的各个阶段的截面图。图10G示出了根据本发明实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图10A至图10F所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在该实施例中，如图9所示，在最终的栅极结构中不实施氟的浸泡，也不包括屏蔽层。在一些实施例中，屏蔽层84包括以下中的一种：Si、SixCy、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在其他实施例中，屏蔽层84由Si、富含Si的SiN、SiC、SiCl、TiSi或SiTiN制成。
图10G和图10A至图10D的S1001、S1003和S1005的操作分别与图8G和图8A至图8D的S801、S803和S805的操作相同。如图10D所示，在形成第一导电层83和屏蔽层84之后，在图10G的S1007中实施第一退火操作，在图10G的S1009中，如图10D所示，形成覆盖层85’而不实施氟的浸泡操作。在图10G的S1011中实施第二退火操作之后，在图10G的S1013和S1015中，去除覆盖层85’和屏蔽层84，如图10E所示。然后，如图10F所示，在图10G的S1019中，形成第二导电层86，并且在图10G的S1021中形成一个或多个功函调整层87和栅电极层88。在一些实施例中，在第一退火操作之后并且在覆盖层沉积之前去除屏蔽层84。在一些实施例中，在第二退火和覆盖层去除操作之后去除屏蔽层84。在一些实施例中，在图10G的S1017中，在去除屏蔽层84之后并且在沉积阻挡层和/或第二导电层之前，重新沉积第一导电层83以恢复在屏蔽层去除操作期间的第一导电层损失或损坏。
如上所述，本文描述的各个实施例或实例提供了优于现有技术的若干优势。例如，在本发明中，在第一导电层(例如，TiN层)上沉积薄屏蔽层(例如，Si、Ti、TiSi、SiN、SixTiyNz)以屏蔽第一导电层免于氟蚀刻、氧化损伤，即，形成双层覆盖结构。双层覆盖结构使得能够使用氟化硅(FSI)盖来成功地将氟结合至TiN层和高k栅极介电层中，而不会对TiN层造成损坏。氟化硅覆盖层与双层覆盖结构一起使用有助于显着改善PMOS Vt器件的可靠性。屏蔽层还通过将第一导电层与大气中的氧气和/或湿气隔离，来帮助保护第一导电层(例如，TiN层)免受大气氧化损坏。屏蔽层84还有助于阻止金属(例如，Al)从功函调整层87和/或从栅电极层88扩散到栅极介电层82中，如图11A和图11B所示。图11A示出了对于没有形成屏蔽层84的结构的铝浓度分布的EDAX(能量色散X射线光谱)结果，并且图11B示出了根据如上所述的本发明实施例的具有屏蔽层84的结构的铝浓度分布的EDAX结果。如图11B所示，有效地抑制了Al扩散到栅极介电层82、81中。在一些实施例中，当不使用屏蔽层时的Al浓度在从约1％原子至约10％原子的范围内，并且当形成屏蔽层时，Al浓度小于约0.05％原子。这通过减少介电层82、81中的Al缺陷有助于改善栅极氧化物质量，从而改善器件泄漏性能。在一些实施例中，当屏蔽层保留在最终结构中时，栅极介电层82包括的Al的量小于0.05％原子，而在其他实施例中小于0.02％原子。
此外，如图11C和图11D所示，屏蔽层84可以从第一导电层清除或捕获氧，以控制界面层的再生长。图11C示出了氧气的ToF(飞行时间)
SIMS(二次离子质谱)结果，并且图11D示出了根据本发明实施例的对具有屏蔽层的结构以及不具有屏蔽层的结构的TiO2的ToF SIMS结果。如图11C和图11D所示，有效地抑制了界面层81的再生长和/或第一导电层83的氧化。屏蔽层有助于在一个或多个随后的退火工艺期间捕获从第一导电层和/或从栅极介电层释放的氧。这种除氧能力可降低退火工艺期间界面层的再生长，从而减小界面层的厚度，这进而有助于提高器件速度、器件的Ion-Ioff性能和/或环形振荡器的工作频率性能。图11E示出了来自具有屏蔽层的结构和对于没有屏蔽层的结构的第一导电层83的钛2p3/2轨道峰值(Ti2p3/2)的XPS光谱(X射线光电子能谱)。如图11E所示，通过使用屏蔽层，显着抑制了钛与氧结合的峰值，增强了钛与氮结合的峰值，表明屏蔽层对第一导电层(例如，TiN层)的氧化保护。在一些实施例中，屏蔽层84有助于将第一导电层83的与氧原子结合的Ti原子的数量(Ti-O)和与氮原子结合的Ti的数量(Ti-N)的比率(即，Ti-O/Ti-N比率)从约0.25至0.95的范围(即，不使用屏蔽层84)减小至约0.03至0.48的范围(即，使用屏蔽层)。在一些实施例中，栅极介电层82由HfO2-La2O3制成。在这种情况下，屏蔽层84有助于将栅极介电层82中的诸如镧的金属拉离沟道界面层81。镧从栅极介电层82向屏蔽层84的向外扩散得到增强，因此，由于在HfO2-La2O3栅极介电层82和界面层81的界面处镧和偶极子散射的量减少，减小了PMOS器件的阈值电压和器件闪烁噪声问题。在一些实施例中，在HfO2-La2O3栅极介电层82和界面层81的界面处的La浓度在不使用屏蔽层时在从约1％原子至约60％原子的范围内，并且当形成屏蔽层时，La浓度小于约0.05％原子至约10％原子。屏蔽层中更多的Si含量会导致更多的La向外扩散。
如上所述的实施例不限于FinFET，并且可以应用于其他类型的n型和/或p型晶体管，这种全环栅(GAA)晶体管包括横向全环栅(LGAA)晶体管和垂直全环栅(VGAA)晶体管。
应当理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例都是需要的，并且其它是实施例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第一退火操作；在第一退火操作之后去除覆盖层，并且在去除覆盖层之后形成栅电极层。在以上或以下的一个或多个实施例中，第一导电层是金属氮化物层。在以上或以下的一个或多个实施例中，第一导电层由TiN制成。在以上或以下的一个或多个实施例中，第一导电层的厚度在从0.3nm至30nm的范围内。在以上或以下的一个或多个实施例中，屏蔽层由以下中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，屏蔽层的厚度在从0.5nm至30nm的范围内。在以上或以下的一个或多个实施例中，其中覆盖层由晶体硅、多晶硅或非晶硅制成。在以上或以下的一个或多个实施例中，覆盖层包括氟。在以上或以下的一个或多个实施例中，在形成覆盖层之前和在形成屏蔽层之后实施第二退火操作。在以上或以下的一个或多个实施例中，第一退火操作的退火温度高于第二退火操作的退火温度。在以上或以下的一个或多个实施例中，第一退火操作的退火温度在从900℃至1300℃的范围内。在以上或以下的一个或多个实施例中，第二退火操作的退火温度在从600℃至800℃的范围内。在以上或以下的一个或多个实施例中，在去除覆盖层之后，去除屏蔽层。在以上或以下的一个或多个实施例中，在去除屏蔽层之后，在金属氮化物层上方形成由与第一导电金属氮化物层相同的材料制成的附加金属氮化物层。
根据本发明的另一方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在形成屏蔽层之后实施第一退火操作，实施氟浸泡操作，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第二退火操作，在第二退火操作之后去除覆盖层，并且在去除覆盖层之后形成栅电极层。在以上或以下的一个或多个实施例中，第一导电层由TiN制成。在以上或以下的一个或多个实施例中，屏蔽层由以下中的一种制成：SiN、Ti、TiSi、SixTiyNz，其中0≤x<1、0≤y≤1、0≤z≤1，并且x+y+z＝1。在以上或以下的一个或多个实施例中，第一退火操作的退火温度低于第二退火操作的退火温度。在以上或以下的一个或多个实施例中，第一退火操作的退火温度在从600℃至800℃的范围内，并且第二退火操作的退火温度在从900℃至1300℃的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在形成屏蔽层之后实施第一退火操作，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第二退火操作，在第二退火操作之后去除覆盖层和屏蔽层，并且在去除覆盖层之后形成栅电极层。
根据本发明的另一方面，半导体器件包括沟道层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、设置在金属氮化物层上方的屏蔽层、以及设置在盖层上方的栅电极层。金属氮化物层由TiN制成，并且屏蔽层由选自以下组成的组中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，金属氮化物层的厚度T1和屏蔽层的厚度T2满足0.05≤T2/(T1+T2)＜0.85。在以上或以下的一个或多个实施例中，金属氮化物层的厚度在从0.3nm至30nm的范围内。在以上或以下的一个或多个实施例中，屏蔽层的厚度在从0.5nm至30nm的范围内。在以上或以下的一个或多个实施例中，屏蔽层包括0.02％原子至75％原子的氟。在以上或以下的一个或多个实施例中，金属氮化物层包括0.02％原子至55％原子的氟。在以上或以下的一个或多个实施例中，栅极介电层包括0.01％原子至40％原子的氟。在以上或以下的一个或多个实施例中，屏蔽层由SiN制成。
根据本发明的另一方面，半导体器件包括：沟道层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、以及设置在金属氮化物上方的栅电极层。金属氮化物层由TiN制成，并且金属氮化物层和栅极介电层包括氟。在以上或以下的一个或多个实施例中，栅极介电层中的氟的量小于金属氮化物层中的氟的量。在以上或以下的一个或多个实施例中，金属氮化物层包括0.02％原子至55％原子的氟。在以上或以下的一个或多个实施例中，栅极介电层包括0.01％原子至40％原子的氟。在以上或以下的一个或多个实施例中，金属氮化物层的厚度在从0.3nm至30nm的范围内。在以上或以下的一个或多个实施例中，半导体器件包括由基于硅的绝缘材料制成并且包括氟的栅极侧壁间隔件。
根据本发明的另一方面，半导体器件包括具有沟道层的鳍结构、隔离绝缘层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、设置在金属氮化物层上方的屏蔽层、设置在屏蔽层上方的栅电极层。金属氮化物层由TiN制成，并且屏蔽层由选自以下组成的组中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，金属氮化物层的厚度T1和屏蔽层的厚度T2满足0.05≤T2/(T1+T2)＜0.85。在以上或以下的一个或多个实施例中，金属氮化物层、屏蔽层和栅极介电层包括氟，并且栅极介电层中的氟含量小于金属氮化物层中的氟含量和屏蔽层中的氟含量。在以上或以下的一个或多个实施例中，屏蔽层包括0.02％原子至75％原子的氟。在以上或以下的一个或多个实施例中，金属氮化物层包括0.02％原子至55％原子的氟。在以上或以下的一个或多个实施例中，栅极介电层包括0.01％原子至40％原子的氟。
根据本发明的一个方面，在制造半导体器件的方法中，在沟道区域上方形成界面层，在界面层上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第一退火操作，在第一退火操作之后去除覆盖层，在去除覆盖层之后，在屏蔽层上方形成作为阻挡层的第二导电层和栅电极层。在以上或以下的一个或多个实施例中，第一导电层由TiN制成，并且第一导电层的厚度在从0.3nm至30nm的范围内。在以上或以下的一个或多个实施例中，屏蔽层由选自以下中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，在形成第一导电层之后形成屏蔽层而不会破坏真空。在以上或以下的一个或多个实施例中，通过ALD工艺和CVD工艺中的一种在从250℃至600℃的范围内和在从1Torr至150Torr的压力范围内形成屏蔽层。在以上或以下的一个或多个实施例中，屏蔽层的厚度在从0.5nm至30nm的范围内，并且其中，金属氮化物层的厚度T1和屏蔽层的厚度T2满足0.05≤T2/(T1+T2)＜0.85。在以上或以下的一个或多个实施例中，覆盖层由晶体硅、多晶硅或非晶硅制成。在以上或以下的一个或多个实施例中，覆盖层包括氟。在以上或以下的一个或多个实施例中，在形成覆盖层之前和形成屏蔽层之后实施第二退火操作。在以上或以下的一个或多个实施例中，第一退火操作的退火温度高于第二退火操作的退火温度，第一退火操作的退火温度在从900℃至1300℃的范围内，并且第二退火操作的退火温度在从600℃至800℃的范围内。在以上或以下的一个或多个实施例中，屏蔽层由以下中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，在去除覆盖层之后，去除屏蔽层。在以上或以下的一个或多个实施例中，在形成覆盖层之前和形成屏蔽层之后实施第二退火操作。在以上或以下的一个或多个实施例中，第二退火操作在从450℃至850℃的范围内实施。在以上或以下的一个或多个实施例中，在第二退火操作之后并且在形成覆盖层之前去除屏蔽层。在以上或以下的一个或多个实施例中，在去除屏蔽层之后，在金属氮化物层上方形成由与金属氮化物层相同的材料制成的附加金属氮化物层。
根据本发明的另一方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在形成屏蔽层之后实施第一退火操作，实施氟浸泡操作，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第二退火操作，在第二退火操作之后去除覆盖层，在去除覆盖层之后去除屏蔽层，并且在第一导电层上方形成作为阻挡层的第二导电层和栅电极层。在以上或以下的一个或多个实施例中，屏蔽层由选自以下中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，在去除屏蔽层之后，在从450℃至850℃的范围内实施第三退火操作。在以上或以下的一个或多个实施例中，在去除屏蔽层之后，在金属氮化物层上方形成由与金属氮化物层相同的材料制成的附加金属氮化物层。
根据本发明的另一方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在形成屏蔽层之后实施第一退火操作，实施氟浸泡操作，去除屏蔽层，在第一导电层上方形成覆盖层，在形成覆盖层之后实施第二退火操作，在第二退火操作之后去除覆盖层，并且在第一导电层上方形成作为阻挡层的第二导电层和栅电极层。在以上或以下的一个或多个实施例中，屏蔽层由选自以下中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，在去除屏蔽层之后，在金属氮化物层上方形成由与金属氮化物层相同的材料制成的附加金属氮化物层。
根据本发明的另一方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成屏蔽层，在形成屏蔽层之后实施第一退火操作，实施氟浸泡操作，在屏蔽层上方形成覆盖层，在形成覆盖层之后实施第二退火操作，在第二退火操作之后去除覆盖层，并且在去除覆盖层之后在栅极介电层上方形成栅电极层。在以上或以下的一个或多个实施例中，屏蔽层由以下中的一种制成：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，第一退火操作的退火温度在从600℃至800℃的范围内，并且第二退火操作的退火温度在从900℃至1300℃的范围内。
根据本发明的一个方面，半导体器件包括沟道层、界面层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、设置在金属氮化物层上方的屏蔽层、以及设置在屏蔽层上方的阻挡层和栅电极层。金属氮化物层由诸如TiN的金属氮化物制成，并且屏蔽层由选自由以下组成的组中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，金属氮化物层的厚度在从0.3nm至30nm的范围内，屏蔽层的厚度在从0.5nm至30nm的范围内，并且金属氮化物层的厚度T1和屏蔽层的厚度T2满足0.05≤T2/(T1+T2)＜0.85。在以上或以下的一个或多个实施例中，金属氮化物层包括1.5％原子至65％原子的氧。在以上或以下的一个或多个实施例中，栅极介电层包括小于0.05％原子的铝。
根据本发明的另一方面，半导体器件包括沟道层、界面层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、以及设置在金属氮化物层上方的阻挡层和栅电极层。金属氮化物层由TiN制成。在以上或以下的一个或多个实施例中，半导体器件还包括位于金属氮化物层的上表面上的混合层，该混合层是通过在金属氮化物层上沉积屏蔽层并且从金属氮化物层的上表面去除屏蔽层而形成的。所使用的屏蔽层选自以下组成的组中的一种：Si、SixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，栅极介电层包括约0.1％至6％％原子的量的铝。
根据本发明的另一方面，半导体器件包括：沟道层、设置在沟道层上方的界面层、设置在界面层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、设置在金属氮化物层上方的屏蔽层、设置在屏蔽层上方的阻挡层、以及设置在阻挡层上方的栅电极层。金属氮化物层由TiN制成，并且屏蔽层由选自下组成的组中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，金属氮化物层的厚度在从0.3nm至30nm的范围内，屏蔽层的厚度在从0.5nm至30nm的范围内，并且金属氮化物层的厚度T1和屏蔽层的厚度T2满足0.05≤T2/(T1+T2)＜0.85。在以上或以下的一个或多个实施例中，屏蔽层是部分结晶的或完全非晶的，并且屏蔽层的结晶度的百分比在从0％至90％的范围内。在以上或以下的一个或多个实施例中，金属氮化物层、屏蔽层和栅极介电层包括氟，并且栅极介电层中的氟的量小于金属氮化物层中的氟的量和屏蔽层中的氟的量。在以上或以下的一个或多个实施例中，屏蔽层包括0.02％原子至75％原子的氟，金属氮化物层包括0.02％原子至55％原子的氟，并且栅极介电层包括0.01％原子至40％原子的氟。在以上或以下的一个或多个实施例中，半导体器件还包括由基于硅的绝缘材料制成并且包括氟的栅极侧壁间隔件。在以上或以下的一个或多个实施例中，屏蔽层、金属氮化物层、栅极介电层不包括氟，或包括小于0.6％原子的氟。在以上或以下的一个或多个实施例中，屏蔽层由SiN制成。在以上或以下的一个或多个实施例中，金属氮化物层包括1.5％原子至65％原子的量的氧。在以上或以下的一个或多个实施例中，在金属氮化物层中，与氧结合的钛原子的数量(Ti-O)和与氮结合的钛原子的数量(Ti-N)的比率为0.03至0.48。在以上或以下的一个或多个实施例中，栅极介电层包括小于0.05％原子的量的铝。
根据本发明的另一方面，半导体器件包括：沟道层、设置在沟道层上方的界面层、设置在界面层上方的栅极介电层、设置在栅极介电层上方的金属氮化物层、设置在金属氮化物层上方的阻挡层、以及设置在阻挡层上方的栅电极层。金属氮化物层由TiN制成。在以上或以下的一个或多个实施例中，半导体器件还包括位于金属氮化物层的上表面上的混合层，该混合层是通过在金属氮化物层上沉积屏蔽层并且从金属氮化物层的上表面去除屏蔽层而形成的。屏蔽层选自以下组成的组中的一种：Si、SixCy、SixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、SixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)、Ti、TixCy、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.01≤x<0.99、0.01≤y≤0.99，x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)和SixTiyNz(其中0.01≤x<0.99、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。在以上或以下的一个或多个实施例中，金属氮化物层、屏蔽层和栅极介电层包括氟，并且栅极介电层中的氟的量小于金属氮化物层中的氟的量。在以上或以下的一个或多个实施例中，金属氮化物层包括0.02％原子至55％原子的氟，并且栅极介电层包括0.01％原子至40％原子的氟。在以上或以下的一个或多个实施例中，金属氮化物层的厚度在从0.3nm至30nm的范围内。在以上或以下的一个或多个实施例中，金属氮化物层包括1.5％原子至65％原子的量的氧。在以上或以下的一个或多个实施例中，在金属氮化物层中，与氧结合的钛原子数量和与氮结合的钛的数量的比率在从0.03至约0.48的范围内。在以上或以下的一个或多个实施例中，栅极介电层包括约0.1％原子至65％原子的量的铝。在以上或以下的一个或多个实施例中，半导体器件还包括由基于硅的绝缘材料制成并且包括氟的栅极侧壁间隔件。在以上或以下的一个或多个实施例中，屏蔽层、金属氮化物层、栅极介电层不包括氟，或包括小于0.6％原子的量的氟。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在沟道区域上方形成界面层；
在所述界面层上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成屏蔽层；
在所述屏蔽层上方形成覆盖层；
在形成所述覆盖层之后实施第一退火操作；
在所述第一退火操作之后去除所述覆盖层；以及
在去除所述覆盖层之后，在所述栅极介电层上方形成栅电极层。
2.根据权利要求1所述的方法，其中：
所述第一导电层由金属氮化物制成，以及
所述第一导电层的厚度在从0.3nm至30nm的范围内。
3.根据权利要求1所述的方法，其中，所述屏蔽层由选自以下中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)以及SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。
4.根据权利要求1所述的方法，其中：
所述第一导电层的厚度T1和所述屏蔽层的厚度T2满足0.05≤T2/(T1+T2)≤0.85，并且
所述屏蔽层的厚度T2在从0.5nm至30nm的范围内。
5.根据权利要求1所述的方法，其中，所述覆盖层由晶体硅、多晶硅或非晶硅制成。
6.根据权利要求5所述的方法，其中，所述覆盖层包括氟。
7.根据权利要求1所述的方法，还包括在形成所述覆盖层之前和形成所述屏蔽层之后实施第二退火操作。
8.根据权利要求7所述的方法，其中，所述第一退火操作的退火温度高于所述第二退火操作的退火温度。
9.一种制造半导体器件的方法，包括：
在沟道区域上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成屏蔽层；
在形成所述屏蔽层之后实施第一退火操作；
实施氟浸泡操作；
在所述屏蔽层上方形成覆盖层；
在形成所述覆盖层之后实施第二退火操作；
在所述第二退火操作之后去除覆盖层；以及
在去除所述覆盖层之后，在所述栅极介电层上方形成栅电极层；
其中，在所述第一退火操作之后去除所述屏蔽层。
10.一种半导体器件，包括：
沟道层；
栅极介电层，设置在所述沟道层上方；
金属氮化物层，设置在所述栅极介电层上方；
屏蔽层，设置在所述金属氮化物层上方；
栅电极层，包括设置在所述屏蔽层上方的一个或多个功函调整层和一个或多个体金属栅电极层，其中：
所述金属氮化物层由TiN制成，以及
所述屏蔽层由选自以下组成的组中的一种制成：SixNy(其中0.3≤x<0.75、0.25≤y≤0.7，并且x+y＝1)、Ti、TixCy(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、TixCly(其中0.9≤x<0.99、0.01≤y≤0.1，并且x+y＝1)、硅化钛、TixSiy(其中0.25≤x<0.99、0.01≤y≤0.75，并且x+y＝1)、TixNy(其中0.3≤x<0.99、0.01≤y≤0.7，并且x+y＝1)以及SixTiyNz(其中0.01≤x<0.75、0.01≤y≤0.99、0.01≤y≤0.7，并且x+y+z＝1)。
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