KR102288782B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스의 제조 방법에서, 게이트 유전층이 채널 영역 위에 형성되며, 제 1 전도 층이 게이트 유전층 위에 형성되며, 쉴드 층이 이중층 구조를 형성하는 제 1 전도 층 위에 형성되며, 캡 핑층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 후에 제 1 어닐링 작업이 수행되며, 제 1 어닐링 작업 후에 캡핑 층이 제거되고, 캡핑 층이 제거된 후에 게이트 전극 층이 형성된다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
관련 출원
본 출원은 2018년 10월 30일자로 출원된 미국 가특허 출원 제62/753,033호에 대한 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참고로 통합된다.
집적 회로의 다운 스케일링이 증가하고 집적 회로의 속도에 대한 조건이 점점 더 요구됨으로써 트랜지스터는 점점 더 작은 치수로 더 높은 구동 전류를 가져야할 필요가 있다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET)가 개발되었다. FinFET는 기판 위의 수직 반도체 핀을 포함한다. 반도체 핀이 사용되어, 소스 및 드레인 영역, 및 소스와 드레인 영역 사이의 채널 영역을 형성한다. 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역이 형성되어, 반도체 핀을 한정한다. FinFET는 또한 반도체 핀의 측벽 및 최상부 표면에 형성되는 게이트 스택을 포함한다. FinFET는 3 차원 채널 구조물을 갖기 때문에, 채널에 대한 이온 주입 프로세스는 어떠한 기하학적 효과도 감소시키기 위한 특별한 주의가 필요하다.
본 발명은 첨부한 도면과 함께 판독될 시에 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처는 일정한 축척으로 도시되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a는 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 1b는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 일반적인 프로세스 흐름을 도시한다.
도 2a, 2b, 2c 및 2d는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다.
도 3a, 3b, 3c, 3d, 3e 및 3f는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 3g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 4a, 4b, 4c, 4d, 4e, 4f, 4g 및 4h는 ALD 작업을 위한 다양한 가스 공급 타이밍을 도시한다.
도 5는 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 6a, 6b, 6c, 6d, 6e 및 6f는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다.
도 6g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 7은 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 8a, 8b, 8c, 8d, 8e 및 8f는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 8g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 9는 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 10a, 10b, 10c, 10d, 10e 및 10f는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다.
도 10g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 11a, 11B, 11c, 11d, 11f 및 11g는 게이트 구조물의 깊이 방향을 따른 요소(element) 분석 결과를 도시한다.
도 11e는 본 발명의 실시예에 따른 구조물을 위한 제1 전도 층으로부터의 티타늄 2p3 /2 오비탈(Ti2p3 /2) 피크의 x-선 광전자 분광법(x-ray photo electron spectroscopy, XPS) 스펙트럼을 도시한다.
이하의 설명이 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다는 것을 이해해야 한다. 컴포넌트 및 배열(arrangement)의 특정한 실시예 또는 예가 하기에서 설명되어 본 발명을 단순화한다. 이는, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 프로세스 조건 및/또는 디바이스의 희망 특성(property)에 좌우된다. 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 컨택하지 않는 실시예들을 포함할 수도 있다. 다양한 피처는 단순성 및 명료성을 위해 상이한 스케일로 임의적으로 그려질 수도 있다. 첨부한 도면에서, 일부 층/피처는 단순화를 위해 생략될 수 있다.
또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 작업 중인 디바이스의 다른 방향들을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다. 또한, "제조된"이라는 용어는 "포함하는" 또는 "구성하는"을 의미할 수 있다. 또한, 이하의 제조 프로세스에서, 설명된 작업 사이에 하나 이상의 추가 작업이 있을 수 있고, 작업 순서는 변경될 수 있다. 본 발명에서, 어구 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한, A로부터의 하나의 요소, B로부터의 하나의 요소, C로부터의 하나의 요소를 의미하지는 않는다. 전체 설명에서, 소스와 드레인은 상호 교환 가능하게 사용되며, 소스/드레인은 소스와 드레인 중 하나 또는 둘 모두를 지칭한다.
설명된 실시예는 반도체 디바이스, 특히 핀 전계 효과 트랜지스터(Fin FET) 및 그 제조 방법에 관한 것이다. 본원에 설명된 바와 같은 실시예는 일반적으로 Fin FET뿐만 아니라 더블 게이트, 서라운드 게이트, 오메가 게이트 또는 게이트 올 어라운드(GAA) 트랜지스터 및/또는 나노 와이어 트랜지스터, 또는 3 차원 채널 구조물을 갖는 임의의 적절한 디바이스에도 적용 가능하다..
FinFET 구조물에서, 낮은 Vt를 갖는 다수의 Vt 디바이스를 구축하는 것은 낮은 전력 소비 및 디바이스 성능 향상을 위해 매우 중요하다. 금속 게이트 막의 구성 및 두께는 디바이스 일 함수(Vt)를 정의하는 데 결정적인 역할을 한다. 실리콘 캡(불화 실리콘 캡(fluorinated silicon cap, FSI)) 내로 불소(F) 혼합은 PMOS를 향상시키고 디바이스 신뢰성을 획득하는데 도움이 된다. 그러나, FSI의 형성은 불소에 의한 에칭 및 TiN 손실로 인해 TiN 막과 양립할 수 없다. 반도체 디바이스는 소스 및 드레인과 그 사이의 게이트 스택을 포함한다. 게이트 스택은 기판 위의 게이트 유전체 층, 게이트 유전체 층 위의 유전체 캡핑 층(예를 들어, 티타늄 질화물(TiN)), 유전체 캡핑 층 위의 장벽 층(예를 들어, TaN 또는 유사한 금속 질화물), 및 장벽 층 위의 게이트 전극 층을 포함한다. 게이트 유전체는 계면 층(IL) 및 고-k 유전체 층(HK)을 포함한다. 게이트 전극은 금속 게이트 일 함수 층 및 본체 금속 층을 포함한다.
반도체 디바이스의 제조 동안, 고-k 캡핑 막, 즉, 예를 들어 TiN 또는 TSN(TiSiN)과 같은 금속 질화물 막의 단일 층이 HK 막 상에 퇴적되고 그 후에 Si 캡 층이 고-k 캡핑 막 상에 퇴적된 후, 어닐링, Si 캡 제거, 및 고-k 캡핑 막 위에 장벽 층(예를 들어, TaN) 및 게이트 전극 퇴적이 수행된다. Si 퇴적 프로세스는 비정질 Si 퇴적 또는 불화 실리콘 퇴적(FSI), 즉 F 기반 Si일 수 있으며, F 기반 Si는 F 기반 가스 소킹(soaking)(예를 들어, F2, CF4 등)에 이어 Si 퇴적을 수반한다.
TiN과 같은 금속 질화물의 캡핑 막이 TiSiN(TSN) 막보다 더 바람직한데, TiSiN이 널리 사용된 TiN 캡핑 막과 같은 다른 금속 질화물 막에 비해 Vt 충격 문제를 갖기 때문이다. 불화 실리콘 캡 막을 사용하는 동안 F는 어닐링 동안 캡핑 막과 게이트 유전체로 확산되어 PMOS Vt를 높이고 NMOS와 PMOS Vt의 균형을 맞추는데 도움이 된다. F 혼합 Si(FSI)의 사용은 PMOS Vt를 향상시키는데 도움이 될 수 있지만 F 리치(F-rich) 가스가 캡핑 막을 손상시키기 때문에 TiN 고-k 캡핑 막과 양립할 수 없다. 따라서, TiN 막을 F 손상, 산화 손상으로부터 보호/쉴드하고 PMOS Vt 및 디바이스 성능을 향상시키기 위해서는 보다 강한 캡핑 막 방식이 요구된다.
본 발명은 얇은 보호 쉴드 층의 사용에 관한 것으로, 불화 실리콘 캡이 PMOS Vt, 디바이스 신뢰성 및 디바이스 성능을 개선시키기 위해 TiN에 대해 이중층 캡핑 방식을 형성한다. 이하에서 논의되어질 바와 같이, 본 발명은 불화 실리콘 캡 막을 형성하기 위한 F2 소킹 프로세스로 인한 손상으로부터 유전체 캡핑 막 및 게이트 유전체를 보호하며, 자연 산화로부터 유전체 캡핑 막을 보호하며, 게이트 유전체로의 게이트 전극의 금속의 확산을 방지하며, 디바이스 성능 및 속도 향상, 누설 전류 감소, 게이트 유전체 층의 계면 층 재성장(interfacial layer regrowth, ILRG)을 감소시키기 위한 산소 제거제로서 작용하고, 게이트 스택의 두께를 감소시킨다.
도 1a는 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
일부 실시예에서, 반도체 디바이스는 핀 구조물(20)의 채널 영역 위에 배치된 게이트 스택(80)을 포함한다. 게이트 스택(80)은 도 1a에 도시된 바와 같이 계면 층(81), 게이트 유전체 층(82), 제1 전도 층(83), 쉴드 층(84), 장벽 층으로서의 제2 전도 층(86), 일 함수 조정 층(87) 및 게이트 전극 층(88)을 포함한다. 일부 실시예에서, 핀 구조물(20)는 기판(10) 위에 제공되고 격리 절연 층(30)으로부터 돌출된다. 또한, 게이트 측벽 스페이서(46)는 게이트 스택(80)의 대향 측면 상에 배치되고 하나 이상의 유전체 층(50)이 형성되어, 게이트 측벽 스페이서(46)를 덮는다. 일부 실시예에서, 한 조각의 절연 재료(42)가 게이트 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치된다. 일부 실시예에서, 제1 전도 층(83)은 WN, TaN 및 TiN과 같은 금속 질화물을 포함한다. 일부 실시예에서, TiN이 사용된다. 제1 전도 층(83)의 두께는 일부 실시예에서 대략 0.3 nm 내지 대략 30 nm의 범위에 있고, 다른 실시예에서 대략 0.5 nm 내지 대략 25 nm의 범위에 있다. 일부 실시예에서, 제1 전도 층(83)은 예를 들어, 원주형 결정 입자를 갖는 결정체이다.
일부 실시예에서, 쉴드 층(84)은 실리콘 질화물 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7 및 x+y = 1), Ti, TixCy, TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x+y = 1), 티타늄 규화물(예를 들어, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등), TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x+y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x+y = 1), SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x+y+z = 1) 중 하나이다. 일부 실시예에서, 쉴드 층(84)은 Si, SixCy, SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1 및 x+y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x+y = 1), Ti, TixCy, TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x+y = 1), 티타늄 규화물(예를 들어, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등), TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x+y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x+y = 1), SixTiyNz(여기서 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x+y+z = 1) 중 하나이다.
일부 실시예에서, 쉴드 층(84)은 티타늄 규화물(예를 들어, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등), 즉 TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x+y = 1)이다. 쉴드 층(84)이 최종 구조물로 존재하는 일부 실시예에서, y는 0.75 이하이고, x는 0.25 이상인데, 최종 디바이스에 남아있는 이러한 높은 Si 함량이 일 함수, 디바이스 임계 전압(Vt), 및/또는 게이트 저항을 저하시킬 수 있기 때문이다. 일부 실시예에서, 쉴드 층(84)은 티타늄 규화물(예를 들어, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등), 즉 TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x+y = 1)이다. 일부 실시예에서, 쉴드 층(84)이 제거되고 최종 구조물에 유지되지 않는 경우, y는 0.75 초과하여 최대 0.99일 수 있는데, 이 경우 쉴드 층은 Si 농축 티타늄 규화물 또는 소량의 티타늄을 가진 순수한 Si 막이다.
쉴드 층(84)이 최종 구조물로 존재하지 않는 일부 실시예에서, 쉴드 층(84)은 순수한 Si, SixCy, SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x+y = 1) 중 하나로 제조된다. 쉴드 층(84)이 최종 구조물로 존재하는 일부 실시예에서, 쉴드 층(84)은 순수한 Si, SixCy, SixCly 중 하나로 제조될 수 없는데, 최종 디바이스에 남아있는 이러한 높은 Si 함량이 일 함수, 디바이스 임계값 전압 Vt 및/또는 게이트 저항을 저하시킬 수 있기 때문이다..
일부 실시예에서, 쉴드 층(84)은 실리콘 질화물, 즉 SixNy이며, 여기서 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x+y = 1이다. 쉴드 층(84)이 최종 구조물로 존재하는 일부 실시예에서, x는 0.75를 초과하지 않는데, 최종 디바이스에 남아있는 이러한 높은 Si 함량이 일 함수, 디바이스 임계 전압(Vt) 및/또는 게이트 저항을 저하시킬 수 있기 때문이다. y에 대한 상한은 일부 실시예에서 프로세스 제한으로 인한 것이다. 일부 실시예에서, 쉴드 층(84)은 실리콘 질화물, 즉 SixNy이며, 여기서 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x+y = 1이다. 쉴드 층(84)이 제거되고 최종 구조물에 유지되지 않는 일부 실시예에서, x는 0.75를 초과할 수 있으며, 이 경우 쉴드 층은 Si 농축 실리콘 질화물 또는 소량의 질소를 함유한 순수한 Si 막이다. y에 대한 상한은 일부 실시예에서 프로세스 제한으로 인한 것이다.
일부 실시예에서, 쉴드 층(84)은 TixNy이며, 여기서 0.3≤ x ≤0.99, 0.01≤ y ≤0.7, 및 x+y = 1이다. 이 경우, 쉴드 층은 하위의 제1 전도 층(83)을 보호하기 위한 희생 층으로서 작용한다. 일부 실시예에서, x는 0.3 이상이고 y는 0.7 이하이다. y에 대한 상한은 일부 실시예에서 프로세스 제한으로 인한 것이다.
일부 실시예에서, 쉴드 층(84)은 순수한 Ti, 또는 TixCy, 또는 TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x+y = 1) 중 하나이다. 이 경우, 쉴드 층은 하위의 제1 전도 층(83)을 보호하기 위한 희생 층으로서 작용한다. 일부 실시예에서, x는 0.9 초과이고 y는 0.1 이하이다. y에 대한 상한은 최종 구조물에서 너무 많은 C, Cl 불순물을 회피하여, 게이트 저항과 유전체 결함을 감소시킨다. TixCy, 또는 TixCly 막에서 C, Cl 불순물, 즉 y의 값은 막 퇴적 후에 수소 가스 소킹을 수행함으로써 감소될 수 있다.
일부 실시예에서, 쉴드 층(84)은 SixTiyNz이며, 여기서 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x+y+z = 1이다. 쉴드 층(84)이 최종 구조물로 존재하는 일부 실시예에서, x는 0.75 이하인데, 최종 디바이스에 남아있는 이러한 높은 Si 함량이 일 함수, 디바이스 임계 전압(Vt) 및/또는 게이트 저항을 저하시킬 수 있기 때문이다. y에 대한 상한은 일부 실시예에서 프로세스 제한으로 인한 것이다. 일부 실시예에서, 쉴드 층(84)은 SixTiyNz이며, 여기서 0.01≤ x ≤0.99, 0.01≤y ≤0.99, 0.01≤ z ≤0.7, 및 x+y+z = 1이다. 일부 실시예에서, 쉴드 층(84)이 제거되고 최종 구조물에 유지되지 않는 경우, x는 0.75 초과하여 최대 0.99일 수 있으며, 이 경우 쉴드 층은 순수한 Si 또는 실리콘 질화물 또는 소량의 티타늄, 질소를 함유한 티타늄 규화물 막과 같은 Si 농축 막이다. 일부 실시예에서, x는 0인데, 이 경우에 쉴드 층(84)은 하위의 제1 전도 층(83)을 보호하기 위해 희생 층으로서 작용하는 순수한 Ti 또는 TiN이다. 일부 실시예에서, y는 0인데, 여기서 쉴드 층(84)은 순수한 Si 또는 실리콘 질화물이다. 일부 실시예에서, y는 1이다(즉, 쉴드 층(84)은 순수한 Ti 또는 매우 미세한 양의 Si 및/또는 N을 함유한 Ti이다). 일부 실시예에서, z는 0인데, 이 경우 쉴드 층(84)은 티타늄 규화물(예를 들어, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등)이다. z에 대한 상한은 일부 실시예에서 프로세스 제한으로 인한 것이다.
실드 층(84)의 특성과 관련하여, Si 리치 막 및/또는 티타늄 규화물 막은 하부 층에 대한 산화 및/또는 불소 손상에 대해 더 많은 보호를 제공할 수 있다. 또한, 쉴드 층이 Si 리치 비정질 막인 경우, 쉴드 층(84)은 입자 입계 확산 경로의 부재로 인해 Al 확산을 보다 효과적으로 억제한다. 한편, Si 리치 막은 높은 Vt 시프트 문제를 야기할 수 있다. Ti 리치 막(예를 들어, 낮은 Si 막)은 더 적은 Vt 충격을 유발할 수 있지만, 하부 층에 대한 보호를 보다 덜 제공할 수 있다. 쉴드 층(84)의 퇴적 동안 및/또는 어닐링 작업 동안, 산화된 제1 전도 층으로부터의 산소(O)는 쉴드 층(84) 내로 확산되어 O 리치 쉴드 층(즉, SiON, SiOx, SiTiNOx) 및 O 결핍 제1 전도 층을 형성할 수 있다. Si 리치 쉴드 층은 제1 전도 층으로부터 보다 효율적인 산소 소기(scavenging) 및 보다 효율적인 계면 층 재성장 제어를 제공한다.
쉴드 층(84)의 두께는 제1 전도 층(83)의 두께보다 더 작으며 일부 실시예에서 대략 0.1 nm 내지 대략 30 nm의 범위에 있다. 다른 실시예에서, 쉴드 층(84)의 두께는 대략 0.5 nm 내지 대략 15 nm의 범위에 있다. 일부 실시예에서, 제1 전도 층(83)의 두께(T1) 및 쉴드 층(84)의 두께(T2)는 0.05≤ T2/(T1+T2) <0.85를 충족시킨다. 두께가 대략 0.5 nm 미만이거나 T2/(T1+T2) <0.05를 충족하는 쉴드 층은 산화 및/또는 F 손상에 대해 제1 전도 층(83)에 충분한 보호를 제공하지 못할 수 있고, 계면 층 재성장(ILRG)을 감소시킬 수 없으며, 또한 일 함수 조정 층(87) 및/또는 게이트 전극 층(88)의 금속이 게이트 유전체 층(82)으로 확산되는 것을 방지하지 못할 수 있다. 일부 실시예에서, T2/(T1+T2)가 0.85 이하이며, 그렇지 않으면 일 함수, 디바이스의 저항, 디바이스 임계 전압(Vt) 및/또는 디바이스 속도 성능을 저하시킬 수 있다.
쉴드 층(84), 제1 전도 층(83), 게이트 유전체 층(82), 유전체 층(50) 및/또는 게이트 측벽 스페이서(46)는 일부 실시예에서 불소(F)를 함유한다. 게이트 유전체 층(82) 내의 불소는 게이트 유전체 층(82) 내의 빈자리 및 단글링 본드(dangling bond)와 같은 결함을 감소시키고, 디바이스 누설 문제 및 신뢰성을 향상시킬 수 있다. 게이트 측벽 스페이서에 불소의 포함은 금속 게이트 층으로부터 소스/드레인 영역으로의 Al 확산을 차단하는데 도움이 된다. 그러나, 불소의 양이 너무 많으면, 불소가 제1 전도 층(83) 및 게이트 유전체 층(82)에 손상을 줄 수 있고, 또한 NMOS 디바이스(증가한 NMOS Vt)의 Vt를 저하시킬 수 있다.
쉴드 층(84)에서의 불소의 농도는 일부 실시예에서 대략 0.02 원자% 내지 대략 75 원자%의 범위이고, 다른 실시예에서 대략 1 원자% 내지 대략 25 원자%의 범위에 있다. 제1 전도 층(83)에서의 불소의 농도는 일부 실시예에서 대략 0.02 원자% 내지 대략 55 원자% 범위이고 다른 실시예에서 대략 1 원자% 내지 대략 25 원자% 범위 내에 있다. 쉴드 층(84) 및 제1 전도 층(83)에 불소가 다량으로 포함되면, 이들 층은 보다 효과적인 일 함수를 제공할 수 있고, 이는 PMOS 디바이스의 Vt를 감소시키는데 도움이 된다. 그러나, 제1 층 전도 층 및 게이트 유전체 층으로의 불소의 확산으로 인해 쉴드 층(82)이 대략 75 원자% 초과의 불소를 함유하는 것이 일반적으로 가능하다. 제1 전도 층(83)의 불소 량이 대략 55 원자%를 초과하면 TiFx, WFx 와 같은 휘발성 금속 불화물의 형성으로 인해 제1 전도 층이 손실될 수 있다.
게이트 유전체 층(82)에서의 불소의 농도는 일부 실시예에서 대략 0.01 원자% 내지 대략 40 원자%의 범위이고 다른 실시예에서 대략 0.5 원자% 내지 대략 10 원자%의 범위에 있다. 게이트 유전체 층(82) 내의 불소의 양이 대략 40 원자%를 초과하면, 예를 들어, HfFx의 형성으로 인해 게이트 유전체 층(82)에 손상을 초래하고 게이트 유전체 층(82)의 유효 유전 상수를 감소시킬 수 있다.
일부 실시예에서, 쉴드 층(84)은 부분적으로 비정질이거나 완전히 비정질이다. 쉴드 층(84)의 결정도의 백분율은 일부 실시예에서 대략 0 %(사실상 완전히 비정질) 내지 대략 90 %의 범위에 있다. 결정도의 백분율은 일부 실시예에서 쉴드 층 조성 및 퇴적 온도에 좌우된다. 결정도의 백분율은 일부 실시예에서, Si 함량이 증가함에 따라(즉, x 값이 증가함에 따라) 감소한다. 결정도의 백분율은 일부 실시예에서 퇴적 온도가 증가하고 하나 이상의 후속 어닐링 프로세스의 온도가 증가함에 따라 증가한다. 쉴드 층(84)은 특히 쉴드 층(84)이 더 비정질과 같은 막(낮은 결정도)일 시에 일 함수 조정 층(87) 및/또는 게이트 전극 층(88)으로부터 게이트 유전체 층(82)으로의 금속(예를 들면, Al)의 확산을 차단하는데 도움이 된다. 이는 유전체의 Al 결함을 감소시킴으로써, 게이트 산화물 품질을 개선시키며, 그로 인해 디바이스 누설 성능을 향상시키는데 도움이 된다. 게이트 스택의 금속(예를 들면, Al)의 게이트 유전체 층(82)으로의 확산은 쉴드 층(84)의 비정질 특성으로 인해 효과적으로 감소될 수 있다(비정질 구조물에서 결정 경계의 부재는 결정 경계 확산 현상을 회피함).
쉴드 층(84)은 일부 실시예에서 불소 혼합 작업 동안 제1 전도 층(83)(예를 들면, TiN 층)의 씨닝(thinning) 또는 손실을 방지할 수 있으며, 그로 인해, 제1 전도 층(83) 및/또는 게이트 유전체 층(82)에 대한 어떠한 손상 없이 F 기반 가스의 사용을 허용한다. 제1 전도 층 및/또는 게이트 유전체 층의 불소는 반도체 디바이스의 PMOS 및 NMOS의 임계 전압, 즉 PMOS 임계 전압을 낮추는 균형을 유지하며, 이는 또한 산소 빈자리 및/또는 단글링 본드(dangling bond)와 같은 유전체 층에 트랩 센터(trap center)를 감소시키는데 도움이 되며, 그로 인해 유전체 품질을 향상시킨다.
일부 실시예에서, 쉴드 층(84)은 또한 제1 전도 층(83)을 대기 산소 및/또는 수분으로부터 격리시킴으로써 제1 전도 층(83)을 자연 산화로부터 보호하는데 도움이 된다. 일부 실시예에서, 쉴드 층(84)은 대략 22 원자% 내지 대략 90 원자% 범위(즉, 쉴드 층(84)을 사용하지 않음)로부터 대략 1.5 원자% 내지 대략 65 원자%(즉, 사용 쉴드 층(84)을 사용하여)의 범위로 제1 전도 층(83)에서 산소의 원자 백분율을 감소시키는데 도움이 된다. 일부 실시예에서, 쉴드 층(84)은 산소 제거제 층으로서 작용한다. 즉, 쉴드 층은 제1 전도 층(83)으로부터 및/또는 하나 이상의 후속 어닐링 프로세스 동안 게이트 유전체 층(82)으로부터 방출된 산소를 포획하는데 도움이 된다. 이러한 산소 소기 능력은 어닐링 동안 계면 층 재성장을 감소시키며, 그로 인해 계면 층 두께를 감소 시켜서 차례로 디바이스 속도, 디바이스 Ion-Ioff 성능 및/또는 링 발진기 동작 주파수 성능을 향상시키는 데 도움이 된다. 일부 실시예에서, 쉴드 층(84)의 산소 소기 능력 및 계면 층 재성장 제어 능력은 쉴드 층(84)의 조성 및 두께를 제어함으로써 향상될 수 있다. 더 높은 Si 함량(즉, SixNz, SixCy, SixCly, SixTiy, SixTiyNz에서 더 높은 x 값) 및 더 큰 두께의 쉴드 층(84)은 일부 실시예에서 더 많은 산화 방지 및 보다 향상된 계면 층 재성장 제어를 제공한다.
도 1b는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 일반적인 프로세스 흐름을 도시한다. 도 1b의 제조 흐름 동안 하나 이상의 추가 작업이 수행될 수도 있고, 일부 작업이 수행되지 않을 수도 있다. 작업 순서가 변경될 수도 있다. 도 1b의 S101에서, 계면 층이 핀 구조물의 채널 영역 위에 형성된다. 도 1b의 S103에서, 게이트 유전체 층이 계면 층 위에 형성된다. 도 1b의 S105에서, 제1 전도 층이 게이트 유전체 층 위에 형성되고 쉴드 층이 제1 전도 층 위에 형성된다. 도 1b의 S107에서, 제1 어닐링(예를 들어, 금속화 후의 어닐링)이 수행된다. 도 1b의 S109에서, 캡핑 층이 형성된다. 도 1b의 S111에서, 제2 어닐링(캡핑 후의 어닐링)이 수행된다. 도 1b의 S113에서, 캡핑 층은 어닐링 이후에 제거된다. 도 1b의 S115에서, 쉴드 층은 일부 실시예에서 제거된다. 다른 실시예에서, 쉴드 층은 제거되지 않는다. 도 1b의 S117에서, 추가적인 제1 전도 층이 선택적으로 형성되어, 제1 전도 층의 손실을 보상한다. 도 1b의 S119에서, 제2 전도 층이 형성된다. S212에서, 하나 이상의 일 함수 조정 층 및 본체 게이트 전극 층을 포함하는 게이트 전극 층이 형성된다.
도 2a 내지 도 3f는 본 발명의 실시예에 따른 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 3g는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다. 순차적 제조 프로세스에서, 도 2a 내지 도 3f에서 도시된 단계 이전, 동안 및 이후에 하나 이상의 추가 작업이 제공될 수 있고, 아래에 설명된 작업 중 일부는 본 발명의 추가 실시예를 위해 대체되거나 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환될 수도 있다.
도 2a에 도시된 바와 같이, 하나 이상의 핀 구조물(20)이 기판(10) 위에 제조된다. 기판(10)은, 예를 들면, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3의 범위 내의 불순물 농도를 가진 p-형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3의 범위 내의 불순물 농도를 가진 n-형 실리콘 기판이다. 대안으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP; 또는 이들의 조합과 같은 III-V 족 화합물 반도체를 포함하는 화합물 반도체를 포함할 수 있다. 하나의 실시예에서, 기판(10)은 실리콘 온 인슐레이터(silicon-on insulator, SOI) 기판의 실리콘 층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연성 재료가 또한 기판(10)으로서 또한 사용될 수도 있다. 기판(10)은 불순물(예를 들어, p-형 또는 n-형 전도성)로 적절하게 도핑되어진 다양한 영역을 포함할 수도 있다.
핀 구조물(20)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 핀 구조물(20)은 더블-패터닝 또는 다중-패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 더블-패터닝 또는 다중-패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 다른 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들면, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수도 있다. 희생 층이 그 후에 제거되고, 잔여 스페이서가 그 다음에 사용되어, 핀 구조물(20)를 패턴화할 수 있다.
도 2a에 도시된 바와 같이, Y 방향으로 연장되는 두 개의 핀 구조물(20)이 X 방향으로 서로 인접하여 배치된다. 그러나, 핀 구조물의 개수는 두 개로 제한되지 않는다. 개수는 한 개, 세 개, 네 개 또는 다섯 개 이상일 수도 있다. 또한, 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양 측에 인접하게 배치되어, 패턴화 프로세스에서 패턴 충실도를 향상시킬 수도 있다. 핀 구조물(20)의 폭은, 일부 실시예에서는, 대략 5 nm 내지 대략 40 nm의 범위 내에 있고, 특정 실시예에서는, 대략 7 nm 내지 대략 15 nm의 범위 내에 있을 수도 있다. 핀 구조물(20)의 높이는, 일부 실시예에서는, 대략 100 nm 내지 대략 300 nm의 범위 내에 있고, 다른 실시예에서는, 대략 50 nm 내지 100 nm의 범위 내에 있을 수도 있다. 핀 구조물(20) 사이의 공간은, 일부 실시예에서는, 대략 5 nm 내지 대략 80 nm의 범위 내에 있고, 다른 실시예에서는, 대략 7 nm 내지 15 nm의 범위 내에 있을 수도 있다. 그러나, 이 기술 분야에 숙련된 자는, 설명 전반에 걸쳐 기재된 치수 및 값이 예에 불과하며, 집적 회로의 상이한 스케일에 적합하도록 변경될 수도 있다는 것을 인지할 것이다. 일부 실시예에서, FinFET 디바이스는 n-형 FinFET이다. 다른 실시예에서, FinFET 디바이스는 p-형 FinFET이다.
핀 구조물(20)이 형성된 이후, 격리 절연 층(30)이 도 2b에 도시된 바와 같이 핀 구조물(20) 위에 형성된다.
격리 절연 층(30)은 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD), 플라즈마-CVD 또는 유동 가능(flowable) CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 재료 층을 포함한다. 유동 가능 CVD에서, 실리콘 산화물 대신에 유동 가능 유전체 재료가 퇴적된다. 유동 가능 유전체 재료는, 그 이름이 암시하는 바와 같이, 퇴적 동안 "흐를" 수 있어, 높은 종횡비를 갖는 갭 또는 공간을 채운다. 일반적으로, 다양한 화학 재료(chemistry)가 실리콘 함유 프리커서(silicon-containing precursor)에 첨가되어, 퇴적된 막이 흐르게 한다. 일부 실시예에서, 질소 수소화물 본드(nitrogen hydride bond)가 첨가된다. 유동성 유전체 프리커서, 특히 유동성 실리콘 산화물 프리커서의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane, MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane, HSQ), MSQ와 HSQ의 혼합물, 퍼하이드로실라잔(perhydrosilazane, TCPS), 퍼하이드로-폴리실라잔(perhydro-polysilazane, PSZ), 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS), 또는 트리실릴아민(trisilylamine, TSA)과 같은 실릴-아민을 포함한다. 이 유동 가능 실리콘 산화물 재료는 다수의 작업 프로세스에서 형성된다. 유동 가능 막이 퇴적된 이후, 유동 가능 막이 경화되고, 그 다음에, 불필요한 요소(들)을 제거하기 위해 어닐링되어 실리콘 산화물을 형성한다. 유동 가능 막은 붕소 및/또는 인으로 도핑될 수도 있다. 격리 절연 층(30)은 일부 실시예에서 스핀 온-글라스(spin-on-glass, SOG), SiO, SiON, SiOCN 및/또는 플루오르화물 도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG)의 하나 이상의 층에 의해 형성될 수 있다.
격리 절연 층(30)을 핀 구조물(20) 위에 형성한 후, 격리 절연 층(30) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하기 위해 평탄화 작업이 수행된다. 평탄화 작업은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치 백 프로세스를 포함할 수 있다. 그리고, 분리 절연 층(30)이 추가로 제거되어 도 2b에 도시된 바와 같이, 채널 층이 되어질 핀 구조물(20)의 상부 부분이 노출되게 한다.
특정 실시예에서, 격리 절연 층(30)의 부분적 제거는 습식 에칭 프로세스를 사용하여, 예를 들면, 불산(HF)에 기판을 디핑(dipping)함으로써 수행될 수 있다. 다른 실시예에서, 분리 절연 층(30)의 부분적 제거는 건식 에칭 프로세스를 사용하여 수행될 수도 있다. 예를 들면, 에칭 가스로서 CHF3 또는 BF3을 사용한 건식 에칭 프로세스가 사용될 수도 있다.
격리 절연 층(30)을 형성한 이후, 열 프로세스, 예를 들면, 어닐링 프로세스가 수행되어, 격리 절연 층(30)의 품질을 향상시킬 수도 있다. 특정 실시예에서, 열 프로세스는, N2, Ar 또는 He 대기와 같은 불활성 가스 대기에서 대략 1.5 초 내지 대략 10 초 동안 대략 900 ℃ 내지 대략 1050 ℃의 범위 내의 온도에서 급속 열 어닐링(rapid thermal annealing; RTA)을 사용함으로써 수행된다.
그 다음에, 더미 게이트 구조물(40)이 도 2c에 도시된 바와 같은 핀 구조물(20)의 일부 위에 형성된다.
유전체 층 및 폴리실리콘 층이 분리 절연 층(30) 및 노출된 핀 구조물(20) 위에 형성되고, 그 후에 패터닝 작업이 수행되어, 폴리실리콘 및 더미 게이트 유전체 층(42)로 이루어진 더미 게이트 전극 층(44)을 포함하는 더미 게이트 구조물을 획득한다. 폴리실리콘 층의 패터닝은 일부 실시예에서 실리콘 질화물 층 및 산화물 층을 포함하는 하드 마스크를 사용함으로써 수행된다. 더미 게이트 유전체 층(42)은 CVD, PVD, ALD, e-빔 증차 또는 다른 적절한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예에서, 더미 게이트 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고-k 유전체 중 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 더미 게이트 유전체 층의 두께는 대략 1 nm 내지 대략 5 nm의 범위 내에 있다.
일부 실시예에서, 더미 게이트 전극 층(44)은 균일하거나 불균일한 도핑으로 폴리실리콘으로 도핑될 수 있다. 본 실시예에서, 더미 게이트 전극 층(44)의 폭은 대략 30 nm 내지 대략 60 nm의 범위에 있다. 일부 실시예에서, 더미 게이트 전극 층의 두께는 대략 30 nm 내지 대략 50 nm의 범위 내에 있다. 또한, 하나 이상의 더미 게이트 구조물이 더미 게이트 구조물(40)의 양 측면에 배치되어, 패터닝 프로세스에서 패턴 충실도를 향상시킬 수 있다. 더미 게이트 구조물(40)의 폭은 일부 실시예에서 대략 5 nm 내지 대략 40 nm의 범위 내에 있고, 특정 실시예에서 대략 7 nm 내지 대략 15 nm의 범위 내에 있을 수 있다.
또한, 도 2c에 도시된 바와 같이, 측벽 스페이서(46)는 더미 게이트 구조물(40)의 대향 측면 상에 형성된다. 측벽 스페이서(46)를 위한 절연 재료 층이 더미 스페이서(40) 위에 형성된다. 절연 재료 층은 더미 게이트 구조물(40)의 각기 측벽, 수평 표면, 및 최상부와 같은 수직 표면 상에 사실상 동일한 두께를 갖도록 컨포멀(conformal) 방식으로 퇴적된다. 일부 실시예에서, 절연 재료 층은 대략 5 nm 내지 대략 20 nm의 범위 내의 두께를 갖는다. 절연 재료 층은, SiN, SiON 및 SiCN 또는 임의의 다른 적절한 유전체 재료 중 하나 이상을 포함한다. 절연 재료 층은, ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 다음에, 절연 재료 층의 바닥 부분은 이방성 에칭에 의해 제거되며, 그로 인해 측벽 스페이서(46)를 형성한다. 일부 실시예에서, 측벽 스페이서(46)는 상이한 절연 재료의 2 개 내지 4 개의 층을 포함한다. 일부 실시예에서, 더미 게이트 유전체 층(42)의 부분이 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치된다. 다른 실시예에서, 더미 게이트 유전체 층(42)의 어떠한 부분도 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치되지 않는다.
후속하여, 핀 구조물(20)의 소스/드레인 영역은 일부 실시예에서 에칭 다운(리세스)되는 더미 게이트 구조물(40)에 의해 커버되지 않아, 소스/드레인 리세스를 형성한다. 소스/드레인 리세스가 형성된 이후, 하나 이상의 소스/드레인 에피택셜 층이 소스/드레인 리세스 내에 형성된다. 일부 실시예에서, 제1 에피택셜 층, 제2 에피택셜 층 및 제3 에피택셜 층이 형성된다. 다른 실시예에서, 아무런 리세스도 형성되지 않고 에피택셜 층이 핀 구조물 위에 형성된다.
일부 실시예에서, 제1 에피택셜 층은 일부 실시예에서 n-형 FinFET에 대해 SiP 또는 SiCP를 포함하고, p-형 FinFET에 대해 B로 도핑된 SiGe를 포함한다. 제1 에피택셜 층 내의 P(인)의 양은 일부 실시예에서, 대략 1 × 1018 원자/cm3 내지 대략 1 × 1020 원자/cm3의 범위 내에 있다. 제1 에피택셜 층의 두께는 일부 실시예에서 대략 5 nm 내지 20 nm의 범위이고, 다른 실시예에서 대략 5 nm 내지 대략 15 nm의 범위 내에 있다. 제1 에피택셜 층이 SiGe 일 때, Ge의 양은 일부 실시예에서 대략 25 원자% 내지 대략 32 원자%이고, 다른 실시예에서 대략 28 원자% 내지 대략 30 원자%이다. 제2 에피택셜 층은 일부 실시예에서, n-형 FinFET에 대해 SiP 또는 SiCP를 포함하고, p-형 FinFET에 대해 B로 도핑된 SiGe를 포함한다. 일부 실시예에서, 제2 에피택셜 층의 인의 양은 제1 에피택셜 층의 인의 양보다 더 많고 대략 1 × 1020 원자/cm3 내지 대략 2 × 1020 원자/cm3의 범위 내에 있다. 제2 에피택셜 층의 두께는 본 실시예에서 대략 20 nm 내지 40 nm의 범위 내에 있거나 또는 다른 실시예에서 대략 25 nm 내지 대략 35 nm의 범위 내에 있다. 제2 에피택셜 층이 SiGe 일 때, Ge의 양은 일부 실시예에서 대략 35 원자% 내지 대략 55 원자%이고, 다른 실시예에서 대략 41 원자% 내지 대략 46 원자%이다. 제3 에피택셜 층은 SiP 에피택셜 층을 포함할 수 있다. 제3 에피택셜 층은 소스/드레인에서 규화물 형성을 위한 희생 층이다. 제3 에피택셜 층에서의 인의 양은 제2 에피택셜 층의 인의 양보다 더 적고, 일부 실시예에서 대략 1 × 1018 원자/cm3 내지 대략 1 × 1021 원자/cm3 의 범위 내에 있다. 제3 에피택셜 층이 SiGe 일 때, Ge의 양은 일부 실시예에서 대략 20 원자% 미만이고, 다른 실시예에서 대략 1 원자% 내지 대략 18 원자%이다.
적어도 하나의 실시예에서, 에피택셜 층은 LPCVD 프로세스, 분자 빔 에피택시, 원자 층 퇴적 또는 임의의 다른 적절한 방법에 의해 에피택셜적으로 성장된다. LPCVD 프로세스는 SiH4, Si2H6 또는 Si3H8과 같은 실리콘 소스 가스; GeH4 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3과 같은 탄소 소스 가스 및 PH3과 같은 인 소스 가스를 사용하여 대략 400 내지 850 ℃의 온도 및 대략 1 토르 내지 200 토르의 압력 하에서 수행된다.
그 다음, 도 2c에 도시된 바와 같이, 층간 유전체(interlayer dielectric, ILD) 층(50)이 S/D 에피택셜 층 및 더미 게이트 구조물(40) 위에 형성된다. ILD 층(50)의 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(50)에 사용될 수 있다.
ILD 층(50)이 형성된 이후, CMP와 같은 평탄화 작업이 수행되어, 도 2c에 도시된 바와 같이 더미 게이트 전극 층(44)의 상부 부분이 노출된다. 일부 실시예에서, ILD 층(50)이 형성되기 이전에, 실리콘 질화물 층 또는 실리콘 산질화물 층과 같은 컨택 에칭 스톱 층이 형성된다.
다음에, 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)이 제거되며, 그로 인해 도 2d에 도시된 바와 같은 게이트 공간(47)이 형성된다. 더미 게이트 구조물은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층(44)이 폴리실리콘이고 ILD 층(40)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 사용되어, 더미 게이트 전극 층(44)을 선택적으로 제거할 수 있다. 그 후, 더미 게이트 유전체 층(42)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 3a는 핀 구조물(20)의 채널 영역이 게이트 공간(47)에서 노출된 이후의 구조물을 도시한다. 도 3a 내지 도 3f에서, 측벽 스페이서(46) 및 ILD 층(50)은 생략된다.
도 3b에 도시된 바와 같이, 도 3g의 S301에서, 계면 층(81)이 핀 층(20) 상에 형성되고, 도 3g의 S303에서, 게이트 유전체 층(82)이 계면 층(81) 상에 형성된다. 일부 실시예에서, 계면 층은 화학적 산화를 사용함으로써 형성된다. 일부 실시예에서, 계면 층(81)은 실리콘 산화물, 실리콘 질화물 및 혼합된 실리콘-게르마늄 산화물 중 하나를 포함한다. 계면 층(81)의 두께는 일부 실시예에서 대략 0.2 nm 내지 대략 6 nm의 범위에 있다. 일부 실시예에서, 게이트 유전체 층(82)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 고-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-Al2O3, Y2O3 또는 다른 적절한 고-k 유전체 재료 및/또는 이들의 조합을 포함한다. 게이트 유전체 층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(82)은 ALD와 같은 고도 컨포멀 퇴적 프로세스를 사용하여 형성되어, 각각의 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장한다. 게이트 유전체 층(82)의 두께는 일 실시예에서 대략 1 nm 내지 대략 100 nm의 범위 내에 있다.
다음에, 도 3c에 도시된 바와 같이, 도 3g의 S305에서, 제1 전도 층(83) 및 쉴드 층(84)이 형성된다. 제1 전도 층(83) 및 쉴드 층(84)은 일부 실시예에서 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 쉴드 층(84)은 진공 차단(breaking vacuum)을 하지 않고도 제1 전도 층(83)의 형성에 후속하여 형성되어, 임의의 대기의 오염 또는 막의 산화를 회피할 수 있다. 다른 실시예에서, 쉴드 층(84)은 진공 차단으로 제1 전도 층(83)의 형성에 후속하여 형성된다.
일부 실시예에서, 쉴드 층(84)은 Si, 실리콘 질화물, 티타늄 규화물(예를 들면, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등), SiC, SiCl, Ti, TiC, TiCl, TiN 및 SiTiN 중 하나로 제조된다. 일부 실시예에서, 쉴드 층은 CVD, ALD 또는 임의의 다른 적절한 막 형성 방법에 의해 형성된다. 일부 실시예에서, 쉴드 층(84)은 ALD와 같은 고도 컨포멀 퇴적 프로세스를 사용하여 형성되어, 각각의 채널 층의 제1 전도 층(83) 위에 사실상 균일한 두께를 갖는 쉴드 층(84)의 형성을 보장한다. 다른 실시예에서, 쉴드 층(84)은 고온 열 분해, Si의 프리커서 및/또는 Ti의 프리커서 및/또는 N의 프리커서의 화학 반응에 의해 형성된다. 일부 실시예에서, Si 소스(프리커서)는 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), 헥사클로로디 실란(Si2Cl6), 디메틸 디클로로실란(Si(CH3)2Cl2), TEOS(Si(OC2H5)4), 트리클로로 실란(SiHCl3), 트리클로로 디실란(Si2H3Cl3), 헥사 메틸 디실란((Si(CH3)3)2) 및 테트라-에틸 실란(Si(C2H5)4) 중 하나 이상을 포함한다. 일부 실시예에서, Ti 소스(프리커서)는 티타늄 테트라염화물(TiCl4), 테트라키스-디메틸아미도-티타늄(Ti(N(CH3)2)4) 및 트리스(디메틸아미도)-(디메틸아미노-2-프로판올라토) 티타늄(Ti(NMe2)3(dmap)) 중 하나 이상이다. 일부 실시예에서, 질소 소스(프리커서)는 암모니아(NH3), 히드라진(N2H4) 및 N2 중 하나 이상이다. 일부 실시예에서, 원자 층 퇴적(ALD)이 사용된다. 막 형성 온도는 일부 실시예에서, 대략 250 ℃내지 대략 600 ℃의 범위 내에 있고, 다른 실시예에서는 대략 400 ℃내지 500 ℃의 범위 내에 있다. 막 형성 프로세스 압력은 일부 실시예에서, 대략 1 토르 내지 대략 150 토르의 범위 내에 있다.
도 4a, 4b, 4c 및 4d는 쉴드 층(84)을 위한 SiTiN 층을 형성하기 위한 ALD 작업을 위한 다양한 가스 공급 타이밍을 도시한다. 도 4e, 4f, 4g 및 4h는 쉴드 층(84)에 대해 각기 SiN, Ti, Si, TiSi 층을 형성하기 위한 ALD 작업을 위한 다양한 가스 공급 타이밍을 도시한다. 일부 실시예에서, CVD가 도시된 가스 공급 타이밍과 함께 사용된다.
도 4a에 도시된 실시예에서, ALD는 Ti 프리커서(예를 들면, TiCl4) 및 N 프리커서 "N Pc"(예를 들면, NH3)를 공급하는 제1 사이클, 및 Si 프리커서 "Si Pc"(예를 들면, SiH4) 및 N 프리커서를 공급하는 제2 사이클에 의해 형성되고, 제1 사이클은 m 회 반복되고(m = 1, 2, 3,…제2 사이클은 n 회 반복된다(n = 1, 2, 3, …). 따라서, Ti, N, Si 및 N의 프리커서를 이 순서로 공급하는 것이 반복된다. 퍼지(purge) 가스(예를 들면, Ar) 퍼지가 공급되어, 프리커서를 변경할 때 과잉 프리커서를 퍼지한다.
도 4b에 도시된 실시예에서, ALD는 Si 프리커서, Ti 프리커서, 및 N 프리커서를 이 순서로 공급함으로써 수행되며, 이는 2 회 이상 반복될 수 있다. 따라서, Si, Ti, 및 N의 프리커서를 이 순서로 공급하는 것이 반복된다. 퍼지 가스는 프리커서를 교환할 때 공급된다. 가스 공급의 순서가 변경될 수 있다.
도 4c에 도시된 실시예에서, ALD는 Ti 프리커서, Si 프리커서, 및 N 프리커서를 이 순서로 공급함으로써 수행되며, 이는 2 회 이상 반복될 수 있다. 따라서, Ti, Si 및 N의 프리커서를 이 순서로 공급하는 것이 반복된다. 퍼지 가스는 프리커서를 교환할 때 공급된다. 가스 공급의 순서가 변경될 수 있다.
도 4d에 도시된 실시예에서, ALD는 Ti 프리커서 및 Si 프리커서와 N 프리커서의 혼합 가스를 이 순서로 공급함으로써 수행되며, 이는 2 회 이상 반복될 수 있다. 따라서, Ti의 프리커서 및 Si와 N의 혼합물을 이 순서로 공급하는 것이 반복된다. 퍼지 가스는 프리커서를 교환할 때 공급된다. 가스 공급의 순서가 변경될 수 있다.
도 4e에 도시된 실시예에서, SiN 층에 대한 ALD는 Si 프리커서 및 N 프리커서를 공급함으로써 수행되며, 이는 2회 이상 반복될 수 있다. 따라서, Si 및 N의 프리커서를 이 순서로 공급하는 것이 반복된다. 퍼지 가스에 의한 하나 이상의 퍼지 작업은 프리커서를 변경할 때 수행된다.
도 4f에 도시된 실시예에서, Ti 층에 대한 ALD는 Ti 프리커서 및 Ar 또는 H2 가스 중 적어도 하나를 포함하는 퍼지 가스를 공급함으로써 수행되며, 이는 2회 이상 반복될 수 있다.
도 4g에 도시된 실시예에서, Si 층에 대한 ALD는 Si 프리커서 및 퍼지 가스를 공급함으로써 수행되며, 이는 2회 이상 반복될 수 있다.
도 4h에 도시된 실시예에서, TiSi 층에 대한 ALD는 Ti 프리커서 및 Si 프리커서를 이 순서로 공급함으로써 수행되며, 이는 2 회 이상 반복될 수 있다. 퍼지 가스는 프리커서를 교환할 때 공급된다. 가스 공급의 순서가 변경될 수 있다.
일부 실시예에서, 도 3g의 S307에서, 쉴드 층(84)이 형성된 이후, 제1 어닐링(레이저 어닐링과 같은 스파이크 어닐링) 작업이 일부 실시예에서 600 ℃내지 대략 800 ℃ 온도에서 대략 1 nsec 내지 대략 360 초 동안 수행된다.
제1 어닐링은 게이트 유전체 층(82)을 치밀화하고 게이트 유전체 층(82) 내로 질소를 혼합시키는데 도움이 된다. 질소는 산소 빈자리를 패시베이팅(passivate)하고 누설을 줄이며 디바이스의 신뢰성을 향상시킨다. 제1 어닐링은 또한 안정적인 혼합 층을 형성하는 데 도움이 될 수 있으며, 이는 유전체 층 상에 후속 금속 게이트 막 퇴적을 위한 안정적인 플랫폼을 제공하는데 도움이 된다. 온도가 너무 높으면, 제1 어닐링은 고-k 게이트 유전체 층(82)에서 결정화 및 결정 경계 형성을 야기할 수 있고, 이는 계면 층(81)의 누설 성능 및 재성장에 영향을 끼치며, 이는 디바이스 속도를 느리게 한다. 대조적으로, 온도가 너무 낮으면, 제1 어닐링은 고-k 게이트 유전체 층에서 충분한 치밀화를 제공하지 않을 수 있고 후속 금속 게이트 퇴적 프로세스 동안 디바이스 불안정성/변형을 야기할 수 있다.
후속하여, 계면 층(81), 게이트 유전체 층(82), 제1 전도 층(83) 및 쉴드 층(84)을 포함하는 적층 구조물이 일부 실시예에서 대략 실온(25 ℃내지 대략 550 ℃의 온도에서 대략 4 초 내지 대략 15 분 동안 불소 함유 가스(예를 들면, F2 및/또는 NF3)에 소킹된다. 전술한 바와 같이, 불소의 혼합은 일 함수 조절 특성을 개선하고, PMOS 디바이스의 Vt를 감소시키며, 게이트 유전체 층(82)에서 산소 빈자리를 패시베이팅하고, 누설을 감소시키고 게이트 유전체 층의 단글링 본드를 감소시키는데 도움이 된다. 한편, 불소 소킹은 제1 전도 층(85)(예를 들면, F 프리커서 가스에 의한 에칭) 및/또는 게이트 유전체 층(예를 들면, 유전 상수의 감소)에 약간의 손상을 야기할 수 있다. 쉴드 층(84)의 사용은 이들 문제를 억제하거나 회피할 수 있다.
그 후, 도 3g의 S309에서, 캡핑 층(85), 예를 들면, 결정체, 다결정체 또는 비정질 Si 층이 도 3d에 도시된 바와 같이 쉴드 층(84) 위에 형성되고, 도 3g의 S311에서 제2 어닐링 작업(레이저 어닐링과 같은 스파이크 어닐링)이 일부 실시예에서 550 ℃내지 대략 1300 ℃ 온도에서 대략 1 nsec 내지 대략 360 초 동안 수행된다. 일부 실시예에서, 온도는 900 ℃내지 1100 ℃이다. 이는 일부 실시예에서 불소가 캡핑 층(85), 쉴드 층(84), 제1 전도 층(83) 및 게이트 유전체 층(82)으로 확산되는 결과를 가져온다. 도 3g의 S313에서, 제2 어닐링 작업 후, 캡핑 층(85)이 도 3e에 도시된 바와 같이 제거된다.
Si 캡핑 층(85)에 대한 제2 어닐링은 또한 게이트 유전체 층(82)의 품질을 향상시키데 도움이 된다. 고-k 유전체 층과 같은 게이트 유전체 층은 결정화 및 입자 경계 형성을 회피하기 위해 상대적으로 낮은 온도에서 형성되는 반면, 금속 게이트 막은 상대적으로 높은 온도에서 퇴적된다. 따라서, 금속 게이트 퇴적 이전에 고-k 유전체 층을 보다 열적으로 안정적으로 만드는 것이 바람직하다. 전술한 바와 같은 온도 범위에서 캡핑 층(85)에 대한 제2 어닐링은 금속 게이트 퇴적 동안 임의의 열 산화물 반전 없이, 고-k 유전체 층을 치밀화하고 열적으로 안정적으로 만들 수 있다. 제2 어닐링은 또한 외부 층(예를 들면, 캡핑 층 및 쉴드 층)으로부터 제1 전도 층(85), 게이트 유전체 층(82) 및 계면 층(81)으로 불소를 열적으로 확산시키는데 도움이 된다. 캡핑 층(85)은 게이트 유전체 층(82) 및 제1 전도 층(83)을 불필요한 산화 손상으로부터 보호하고 이들 막을 어닐링 대기로부터 격리시키는데 사용된다. 게이트 유전체 층의 열 안정화 이후에, 캡핑 층(85)이 최종 디바이스 구조물에서 더 이상 필요하지 않으며, 따라서 제거된다.
후속하여, 도 3g의 S315에서, 장벽 층(86)이 형성되고 그 다음에 도 3g의 S317에서, 하나 이상의 일 함수 조정 층(87)을 포함하는 게이트 금속 층 및 본체 금속 층(게이트 전극 층)(88)이 실드 층(84) 위에 형성된다
일부 실시예에서, 장벽 층(86)은 TaN으로 제조되고 에칭 스톱 장벽 층으로서 역할을 한다. 장벽 층(86)은 후속적으로 형성된 p-형 및 n-형 일 함수 조정 층의 패터닝 동안 습식 에칭 스톱 층으로서 작용하여 다수의 Vt 디바이스를 형성한다. 일부 실시예에서, p-형 일 함수 조정 층이 n-형 디바이스 영역으로부터 제거되는 반면, p-형 일 함수 조정 층은 다른 PMOS 상에서 유지된다.
일 실시예에서, 일 함수 조정 층(87)은 TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl, 또는 TiAlC의 단일 층, 또는 이들 재료 중 2개 이상의 다중 층과 같은 도전 재료로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co 또는 TiAl 중 하나 이상이 일 함수 조정 층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층은, ALD, PVD, CVD, 전자빔 퇴적, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 게다가, 일 함수 조정 층은, 상이한 금속 층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 별개로 형성될 수도 있다. 일부 실시예에서, 일 함수 조정 층(87)은 하나 이상의 리소그래피 및 에칭 작업을 사용함으로써 퇴적되고 일부 트랜지스터로부터 선택적으로 제거된다.
게이트 전극 층(본체 금속 층)(88)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다. 본체 금속 층(88)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다.
불소 소킹 및 캡핑 층(예를 들면, Si 캡핑 층)(85)의 형성의 순서는 이 순서로 제한되지 않는다. 일부 실시예에서, 불소 소킹이 침지는 Si 캡핑 층(85)의 형성 이전에 수행되고, 불소 소킹은 캡핑 층(85)의 형성, 즉 Si 캡핑 층 퇴적 동안 F2 가스를 예를 들면, 대략 300 ℃내지 대략 450 ℃범위의 온도로 도입함으로써 불소화 소킹과 동시에 수행되거나, 또는 불소 소킹이 Si 캡핑 층(85)의 형성 이후에 수행된다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 도 6a 내지 6f는 본 발명의 실시예에 따른 도 5의 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 6g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다. 순차적 제조 프로세스에서, 하나 이상의 추가 작업이 도 6a 내지 도 6f에 도시된 단계 이전, 동안 및 이후 제공될 수 있으며, 아래에 설명된 작업 중 일부는 본 방법의 추가 실시예를 위해 대체되거나 또는 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환 가능할 수도 있다. 전술한 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 작업이 이하 실시예에서 사용될 수 있고 그것에 관한 상세한 설명은 생략될 수 있다.
이 실시예에서, 최종 반도체 디바이스 구조물은 도 5에 도시된 바와 같이 쉴드 층을 포함하지 않는다. 일부 실시예에서, 쉴드 층(84)은 SixTiyNz를 포함하며, 여기서 0≤ x <1, 0≤ y ≤1, 0≤ z ≤0.7이다. 다른 실시예에서, 쉴드 층(84)은 Si로 제조된다. 다른 실시예에서, 쉴드 층(84)은 실리콘 질화물, Ti, 티타늄 질화물, 티타늄 규화물(예를 들면, TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 등) 중 하나로 제조된다.
도 6g 및 도 6a 내지 도 6d의 작업 S601, S603, S605, S607, S609, S611 및 S613은 도 3g 및 도 3a 내지 3d의 작업 S301, S303, S305, S307, S309, S311 및 S313과 동일하다. 도 6e에 도시된 바와 같이, 캡핑 층(85)이 제거된 이후, 도 6g의 S615에서, 쉴드 층(84)도 또한 제거된다. 그 후, 도 6g의 S619 및 S621에서, 도 6f에 도시된 바와 같이, 장벽 층(86), 하나 이상의 일 함수 조정 층(87) 및 게이트 전극 층(88)이 형성된다. 일부 실시예에서, 쉴드 층(84)은 제1 어닐링 작업 이후 및 캡핑 층(85) 퇴적 이전에 제거된다. 일부 실시예에서, 쉴드 층(84)은 제2 어닐링 이후 및 캡핑 층 제거 작업 이후에 제거된다. 일부 실시예에서, 쉴드 층(84)은 캡핑 층(85)의 제거 작업 동안 동시에 제거된다. 쉴드 층(84)은 대략 25 ℃내지 대략 200 ℃의 온도에서 건식 에칭 및/또는 습식 에칭 화학 제품(예를 들면, HCl, NH4OH, H2O2 및 초 순수(deionized water)의 조합)에 의해 제거될 수 있다. 제1 어닐링 작업 이후에 쉴드 층(84)이 제거되는 일부 실시예에서, 대략 0.13 nm(즉, 형성된 계면 층 두께보다 대략 0.13 nm 적음)만큼 계면 층 재성장 감소가 관찰된다. 제1 어닐링 작업 이후에 쉴드 층이 제거되는 일부 실시예에서, 대략 0.2 nm 내지 0.4 nm(즉, 형성된 계면 층 두께보다 대략 0.2 nm 내지 0.4 nm 적음)만큼 계면 층 재성장 감소가 관찰된다. 일부 실시예에서, 도 6g의 S617에서, 쉴드 층(84)이 제거된 이후 및 장벽 층 및/또는 제2 전도 층이 퇴적되기 이전에, 제1 전도 층(83)이 재퇴적되어, 쉴드 층 제거 작업 동안 제1 전도 층 손실 또는 손상을 회복한다.
도 7은 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 도 7의 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 8g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다. 순차적 제조 프로세스에서, 하나 이상의 추가 작업이 도 8a 내지 도 8f에 도시된 단계 이전, 동안 및 이후 제공될 수 있으며, 아래에 설명된 작업 중 일부는 본 방법의 추가 실시예를 위해 대체되거나 또는 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환 가능할 수도 있다. 전술한 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 작업이 이하 실시예에서 사용될 수 있고 그것에 관한 상세한 설명은 생략될 수 있다.
이 실시예에서, 불소 소킹이 수행되지 않으며, 따라서, 도 7에 도시된 바와 같이, 반도체 디바이스의 게이트 구조물 및 채널 영역은 불소가 없다. 일부 실시예에서, 쉴드 층(84)은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1) 중 하나를 포함한다.
도 8g 및 도 8a 내지 도 8c의 S801, S803 및 S805의 작업은 각기 도 3g 및 도 3a 내지 도 3c의 S301, S303 및 S305의 작업과 동일하다. 도 8d에 도시된 바와 같이, 제1 전도 층(83) 및 쉴드 층(84)이 형성되고, 도 8g의 S807에서 제1 어닐링 작업이 수행된 이후, 도 8g의 S809에서, 도 8d에 도시된 바와 같이 불소 소킹 작업을 수행하지도 캡핑 층(85)이 형성된다. 제2 어닐링 작업이 도 8g의 S811에서 수행된 이후, 도 8g의 S813에서, 캡핑 층(85)이 제거되는 반면, 쉴드 층(84)은 도 8e에 도시된 바와 같이 제거되지 않는다. 그 후에, 도 8f에 도시된 바와 같이, 제2 전도 층(86)이 도 8g의 S815에서 형성되고, 하나 이상의 일 함수 조정 층(87) 및 게이트 전극 층(88)이 도 8g의 S817에서 형성된다.
도 9는 본 발명의 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 도 10a 내지 10f는 본 발명의 실시예에 따른 도 9의 반도체 디바이스의 순차적 제조 프로세스의 다양한 단계의 단면도를 도시한다. 도 10g는 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다. 순차적 제조 프로세스에서, 하나 이상의 추가 작업이 도 10a 내지 도 10e에 도시된 단계 이전, 동안 및 이후 제공될 수 있으며, 아래에 설명된 작업 중 일부는 본 방법의 추가 실시예를 위해 대체되거나 또는 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환 가능할 수도 있다. 전술한 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 작업이 이하 실시예에서 사용될 수 있고 그것에 관한 상세한 설명은 생략될 수 있다.
이 실시예에서, 도 9에 도시된 바와 같이, 불소 소킹이 수행되지 않고 쉴드 층도 최종 게이트 구조물에 포함되지 않는다. 일부 실시예에서, 쉴드 층(84)은 Si, SixCy, SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y≤0.7 및 x + y = 1), Ti, TixCy, TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)) 중 하나를 포함한다. 다른 실시예에서, 쉴드 층(84)은 Si, Si 농축 SiN, SiC, SiCl, TiSi 또는 SiTiN으로 제조된다.
도 10g 및 도 10a 내지 도 10d의 S1001, S1003 및 S1005의 작업은 각기 도 8g 및 도 8a 내지 도 8d의 S801, S803 및 S805의 작업과 동일하다. 도 8d에 도시된 바와 같이, 제1 전도 층(83) 및 쉴드 층(84)이 형성되고, 도 10g의 S1007에서 제1 어닐링 작업이 수행된 이후, 도 10g의 S1009에서, 도 8d에 도시된 바와 같이 불소 소킹 작업을 수행하지 않고 캡핑 층(85)이 형성된다. 도 10g의 S1011에서 제2 어닐링 작업이 수행된 이후, 도 10g의 S1013 및 S1015에서 도 10e에 도시된 바와 같이 캡핑 층(85') 및 쉴드 층(84)이 제거된다. 그 후에, 도 10f에 도시된 바와 같이, 도 10g의 S1019에서, 제2 전도 층(86)이 형성되고, 하나 이상의 일 함수 조정 층(87) 및 게이트 전극 층(88)이 도 10g의 S1021에서 형성된다. 일부 실시예에서, 쉴드 층(84)은 제1 어닐링 작업 후 및 캡핑 층 퇴적 이전에 제거된다. 일부 실시예에서, 쉴드 층(84)은 제2 어닐링 및 캡핑 층 제거 작업 이후에 제거된다. 일부 실시예에서, 도 10g의 S1017에서, 쉴드 층(84)이 제거된 이후 및 장벽 층 및/또는 제2 전도 층이 퇴적되기 이전에, 제1 전도 층(83)이 재퇴적되어 쉴드 층 제거 작업 동안 제1 전도 층 손실 또는 손상을 회복시킨다.
본원에서 설명된 다양한 실시예 또는 예는 전술한 바와 같이 기존 기술에 비해 몇 가지 장점을 제공한다. 예를 들면, 본 발명에서, 얇은 쉴드 층(예를 들면, Si, Ti, TiSi, SiN, SixTiyNz)은 제1 전도 층(예를 들면, TiN 층) 상에 퇴적되어, 불소 에칭, 산화 손상으로부터 제1 전도 층을 보호한다. 즉, 이중층 캡 구조물이 형성된다. 이중층 캡 구조물은 불소화 실리콘(FSI) 캡을 사용하여 TiN 층에 손상을 야기하지 않으면서 불소를 TiN 층 및 고-k 게이트 유전체 층에 성공적으로 혼합할 수 있게 한다. 이중층 캡 구조물과 함께 플루오르화 실리콘 캡 층의 사용은 PMOS Vt, 디바이스 신뢰성을 크게 향상시키는데 도움이 된다. 쉴드 층은 또한 제1 전도 층을 대기 산소 및/또는 수분으로부터 격리시킴으로써 제1 전도 층(예를 들면, TiN 층)을 대기 산화 손상으로부터 보호하는데 도움이 된다. 쉴드 층(84)은 또한 도 11a 및 11b에 도시된 바와 같이 일 함수 조정 층(87) 및/또는 게이트 전극 층(88)으로부터 게이트 유전체 층(82)으로의 금속(예를 들면, Al)의 확산을 차단하는데 도움이 된다. 도 11a는 쉴드 층(84)을 형성하지 않은 구조물에 대한 알루미늄 농도 프로파일의 에너지 분산 x-선 분광법(energy dispersive x-ray spectroscopy, EDAX) 결과를 도시하고, 도 11b는 전술한 바와 같은 본 발명의 실시예에 다른 쉴드 층(84)을 가진 반도체에 대한 알루미늄 농도 프로파일의 EDAX 결과를 도시한다. 도 11b에 도시된 바와 같이, 게이트 유전체 층(82, 81)으로의 Al 확산이 효과적으로 억제된다. 일부 실시예에서, 쉴드 층이 사용되지 않을 때의 Al 농도는 대략 1 원자% 내지 대략 10 원자%의 범위 내에 있고, 쉴드 층이 형성될 때, Al 농도는 대략 0.05 원자% 미만이다. 이는 유전체 층(82, 81)에서 Al 결함을 감소시킴으로써 게이트 산화물 품질을 개선시키며, 그로 인해 디바이스 누설 성능을 향상시킨다. 일부 실시예에서, 쉴드 층이 최종 구조물에 유지될 때, 게이트 유전체 층(82)은 0.05 원자% 미만 및 다른 실시예에서는 0.02 원자% 미만의 양으로 Al을 포함한다.
또한, 쉴드 층(84)은 제1 전도 층으로부터 산소를 소기 또는 포획하여, 도 11c 및 11d에 도시된 바와 같이 계면 층 재성장을 제어할 수 있다. 도 11c는 산소에 대한 (2차 이온 질량 분석기(secondary ion mass spectrometry, SIMS) 결과를 됫하고, 도 11d는 본 발명의 실시예에 따른 쉴드 층이 있는 구조물과 또한 쉴드 층이 없는 구조물에 대한 TiO2에 대한 타임 오브 플라이트(time-of-flight, ToF) SIMS 결과를 도시한다. 도 11c 및 도 11d에 도시된 바와 같이, 계면 층(81)의 재성장 및/또는 제1 전도 층(83)의 산화가 효과적으로 억제된다. 쉴드 층은 하나 이상의 후속 어닐링 프로세스 동안 제1 전도 층 및/또는 게이트 유전체 층으로부터 방출된 산소를 포획하는데 도움이 된다. 이 산소 소기 능력은 어닐링 동안 계면 층 재성장을 감소시키며, 그로 인해 계면 층 두께를 감소 시켜서 차례로 디바이스 속도, 디바이스 Ion-Ioff 성능 및/또는 링 발진기 동작 주파수 성능을 향상시키는 데 도움이 된다. 도 11e는 쉴드 층을 갖는 구조물 및 쉴드 층이 없는 구조물에 대한 제1 전도 층(83)으로부터 티타늄 2p3/2 오비탈(Ti2p3/2) 피크의 x-선 광전자 분광법(x-ray photo electron spectroscopy, XPS) 스펙트럼을 도시한다. 도 11e에 도시된 바와 같이, 쉴드 층을 사용하면, 산소 피크에 대한 티타늄 본딩이 상당히 억제되고 질소 피크에 대한 티타늄 본딩이 향상되어, 쉴드 층에 의한 제1 전도 층(예를 들면, TiN 층)의 산화 보호를 나타낸다. 일부 실시예에서, 쉴드 층(84)은 제1 전도 층(83)의 산소 원자(Ti-O)에 대한 Ti 원자 본딩의 수 대 질소 원자(Ti-N)에 대한 Ti 본딩의 수의 비(즉, Ti-O/Ti-N 비)를 대략 0.25 내지 0.95의 범위(즉, 쉴드 층(84)을 사용하지 않음) 에서 대략 0.03 내지 0.48의 범위(즉, 쉴드 층을 사용함)까지 감소시키는데 도움이 된다. 일부 실시예에서, 게이트 유전체 층(82)은 HfO2-La2O3로 제조된다. 이 경우에, 쉴드 층(84)은 도 11f 및 11g에 도시된 바와 같이, 채널로부터 떨어진 게이트 유전체 층(82)과 계면 층(81)에서 란타늄(lanthanum)과 같은 금속을 뽑아내는데 도움이 된다. 도 11f는 쉴드 층(84)을 형성하지 않은 구조물에 대한 란타늄 농도 프로파일의 ToF SIMS 결과를 도시하고, 도 11g는 전술한 바와 같이 본 발명의 실시예에 따른 쉴드 층(84)을 가진 구조물에 대한 란타늄 농도 프로파일의 ToF SIMS 결과를 도시한다. 도 11g에 도시된 바와 같이, 게이트 유전체 층(82)으로부터 쉴드 층(84)으로의 란타늄의 확산이 향상되며, 그로 인해 HfO2-La2O3 게이트 유전체 층(82) 및 계면 층(81)의 계면에서 란타늄 및 쌍극자 산란의 감소된 량으로 인한 PMOS 디바이스 임계 전압 및 디바이스 플리커 노이즈 문제를 감소시킨다. 일부 실시예에서, 쉴드 층이 사용되지 않을 때 HfO2-La2O3 게이트 유전체 층(82) 및 계면 층(81)의 계면에서 La 농도는 대략 1 원자% 내지 대략 60 원자%의 범위 내에 있고, 쉴드 층이 형성되는 경우 La 농도는 대략 0.05 원자% 내지 대략 10 원자% 미만이다. 쉴드 층에서 더 많은 Si 양은 더 많은 란타늄(La) 확산을 유발한다.
전술한 바와 같은 실시예는 FinFET에 제한되지 않으며, 측면 게이트 올 어라운드(lateral gate all around, LGAA) 트랜지스터 및 수직 게이트 올 어라운드(vertical gate all around, VGAA) 트랜지스터를 포함하는 게이트 올 어라운드(gate all around, GAA) 트랜지스터와 같은 다른 타입의 n-형 및/또는 p-형 트랜지스터에 적용될 수 있다.
본원에서 모든 이점이 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 이점이 요구되지 않으며, 다른 실시예 또는 예는 상이한 이점을 제공할 수 있음은 물론이다.
본 발명의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 캡핑 층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 이후 제1 어닐링 작업이 수행되며, 제1 어닐링 작업 이후에 캡핑 층이 제거되고, 캡핑 층이 제거된 이후에 게이트 전극 층이 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 전도 층은 금속 질화물 층이다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 전도 층은 TiN으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 전도 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy, TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1) 중 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층의 두께는 0.5 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층은 결정체, 다결정체 또는 비정질 실리콘으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층은 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 제2 어닐링 작업은 캡핑 층이 형성되기 이전에 그리고 쉴드 층이 형성된 이후에 수행된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도는 제2 어닐링 작업의 어닐링 온도보다 더 높다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도는 900 ℃내지 1300 ℃의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 제2 어닐링 작업의 어닐링 온도는 600 ℃내지 800 ℃의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층이 제거된 이후, 쉴드 층이 제거된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층이 제거된 이후, 제1 전도성 금속 질화물 층과 동일한 재료로 제조된 추가 금속 질화물 층이 금속 질화물 층 위에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 쉴드 층이 형성된 이후 제1 어닐링 작업이 수행되며, 불소 소킹 작업이 수행되며, 캡핑 층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 이후 제2 어닐링 작업이 수행되며, 제2 어닐링 작업 이후에 캡핑 층이 제거되고, 캡핑 층이 제거된 이후 게이트 전극 층이 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 전도 층은 TiN으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 SiN, Ti, TiSi, SixTiyNz 중 하나로 제조되며, 여기서 0≤ x <1, 0≤ y ≤1, 0≤ z ≤1, 및 x + y + z = 1이다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도가 제2 어닐링 작업의 어닐링 온도보다 더 낮다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도는 600 ℃내지 800 ℃의 범위 내에 있고, 제2 어닐링 작업의 어닐링 온도는 900 ℃ 내지 1300℃의 범위 내에 있다.
본 발명의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 제1 어닐링 작업은 쉴드 층이 형성된 이후 수행되며, 캡핑 층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 이후 제2 어닐링 작업이 수행되며, 제2 어닐링 작업 이후에 캡핑 층 및 쉴드 층이 제거되고, 캡핑 층이 제거된 이후 게이트 전극 층이 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 금속 질화물 층 위에 배치된 쉴드 층, 및 캡 층 위에 배치된 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조되고, 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께(T1) 및 쉴드 층의 두께(T2)는 0.05≤ T2/(T1 + T2) <0.85를 충족시킨다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층의 두께는 0.5 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 0.02 원자% 내지 75 원자%의 양으로 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함한다. 전술한 또는 하기 실시예 중 하나 이상에서, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 SiN으로 제조된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 및 금속 질화물 층 위에 배치된 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조되고, 금속 질화물 층 및 게이트 유전체 층은 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층의 불소의 양은 금속 질화물 층의 불소의 양보다 더 작다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 반도체 디바이스는 실리콘 기반 절연 재료로 제조되고 불소를 포함하는 게이트 측벽 스페이서를 포함한다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 격리 절연 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 금속 질화물 층 위에 배치된 쉴드 층, 및 캡 층 위에 배치된 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조되고, 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y≤0.7 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤ 0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ x ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께(T1) 및 쉴드 층의 두께(T2)는 0.05 ≤ T2/(T1 + T2) <0.85를 충족시킨다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층, 쉴드 층, 및 게이트 유전체 층은 불소를 포함하고, 게이트 유전체 층의 불소의 양은 금속 질화물 층의 불소의 양 및 쉴드 층의 불소의 양보다 더 작다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 0.02 원자% 내지 75 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함한다.
본 발명의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 계면 층이 채널 영역 위에 형성되며, 게이트 유전체 층이 계면 층 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 캡핑 층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 이후 제1 어닐링 작업이 수행되며, 제1 어닐링 작업 이후에 캡핑 층이 제거되며, 캡핑 층이 제거된 이후, 장벽 층으로서의 제2 전도 층 및 게이트 전극 층이 쉴드 층 위에 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 전도 층은 TiN으로 제조되고, 제1 전도 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 제1 전도 층이 형성된 이후 진공 차단없이 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 250 ℃내지 600 ℃범위의 온도 및 1 토르 내지 150 토르 범위의 압력에서 ALD 및 CVD 프로세스 중 하나에 의해 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층의 두께는 0.5 nm 내지 30 nm의 범위 내에있고, 금속 질화물 층의 두께(T1) 및 쉴드 층의 두께(T2)는 0.05≤ T2/(T1 + T2) <0.85를 충족시킨다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층은 결정체, 다결정체 또는 비정질 실리콘으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층은 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 제2 어닐링 작업은 캡핑 층이 형성되기 이전에 그리고 쉴드 층이 형성된 이후 수행된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도는 제2 어닐링 작업의 어닐링 온도보다 더 높으며, 제1 어닐링 작업의 어닐링 온도는 900 ℃내지 1300의 범위 내에 있으며, 제2 어닐링 작업의 어닐링 온도는 600 ℃내지 800 ℃의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1) 및 SixTiyNz(여기서, 0.0≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1) 중 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 캡핑 층이 제거된 이후, 쉴드 층이 제거된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제2 어닐링 작업은 캡핑 층이 형성되기 이전에 그리고 쉴드 층이 형성된 이후 수행된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제2 어닐링 작업은 450 ℃내지 850 ℃의 온도 범위에서 수행된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 제2 어닐링 작업 후에 그리고 캡핑 층이 형성되기 이전에 제거된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층이 제거된 이후, 금속 질화물 층과 동일한 재료로 제조된 추가 금속 질화물 층이 금속 질화물 층 위에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 쉴드 층이 형성된 이후 제1 어닐링 작업이 수행되고, 불소 소킹 작업이 수행되고, 쉴드 층 위에 캡핑 층이 형성되고, 캡핑 층이 형성된 이후 제2 어닐링 작업이 수행되고, 제2 어닐링 작업 이후에 캡핑 층이 제거되고, 캡핑 층이 제거된 이후 쉴드 층이 제거되며, 장벽 층으로서의 제2 전도 층 및 게이트 전극 층이 제1 전도 층 위에 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7 및 x + y = 1) 및 SixTiyNz(0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 실드 층이 제거된 이후에 제3 어닐링 작업이 450 °C 내지 850 °C의 온도 범위에서 수행된다. 전술한 또는 하기 실시예 중 하나 이상에서, 쉴드 층이 제거된 이후, 금속 질화물 층과 동일한 재료로 제조된 추가 금속 질화물 층이 금속 질화물 층 위에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 쉴드 층이 형성된 이후 제1 어닐링 작업이 수행되며, 불소 소킹 작업이 수행되며, 쉴드 층이 제거되며, 캡핑 층이 제1 전도 층 위에 형성되며, 캡핑 층이 형성된 이후에 제2 어닐링 작업이 수행되며, 제2 어닐링 작업 이후에 캡핑 층이 제거되고, 장벽 층으로서의 제2 전도 층 및 게이트 전극 층이 제1 전도 층 위에 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 Si, SixCy(여기서 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서 0.9≤ x<0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤ 0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 하기 실시예 중 하나 이상에서, 쉴드 층이 제거된 이후, 금속 질화물 층과 동일한 재료로 제조된 추가적인 금속 질화물 층이 금속 질화물 층 위에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되며, 제1 전도 층이 게이트 유전체 층 위에 형성되며, 쉴드 층이 제1 전도 층 위에 형성되며, 쉴드 층이 형성된 이후 제1 어닐링 작업이 수행되며, 불소 소킹 작업이 수행되며, 캡핑 층이 쉴드 층 위에 형성되며, 캡핑 층이 형성된 이후 제2 어닐링 작업이 수행되며, 제2 어닐링 작업 이후에 캡핑 층이 제거되고, 캡핑 층이 제거된 이후 게이트 전극 층이 게이트 유전체 층 위에 형성된다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1) 및 SixTiyNz(0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01 ≤ z ≤ 0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 제1 어닐링 작업의 어닐링 온도는 600 ℃내지 800 ℃의 범위 내에 있고, 제2 어닐링 작업의 어닐링 온도는 900 ℃ 내지 1300 ℃의 범위 내에 있다.
본 발명의 일 양태에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 계면 층 및 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 금속 질화물 층 위에 배치된 쉴드 층, 및 실드 층 위에 배치된 장벽 층 및 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN과 같은 금속 질화물로 제조되고, 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(0.9≤ x<0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1) 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있고, 쉴드 층의 두께는 0.5 nm 내지 30 nm의 범위 내에 있으며, 금속 질화물 층의 두께(T1) 및 쉴드 층의 두께(T2)는 0.05≤ T2/(T1 + T2) <0.85를 충족시킨다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 1.5 원자% 내지 65 원자%의 양의 산소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 0.05 원자% 미만의 양의 알루미늄을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 계면 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 및 금속 질화물 층 위에 배치된 장벽 층 및 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 반도체 디바이스는 금속 질화물 층 상에 쉴드 층을 퇴적하고 금속 질화물 층의 상부 표면으로부터 쉴드 층을 제거함으로써 형성된 금속 질화물 층의 상부 표면 상에 인터믹싱(intermixing) 층을 더 포함한다. 사용된 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01 ≤y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01 ≤ z ≤ 0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 대략 0.1 % 내지 6 % 원자%의 양의 알루미늄을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 계면 층, 계면 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 금속 질화물 층 위에 배치된 쉴드 층, 쉴드 층 위에 배치된 장벽 층, 및 장벽 층 위에 배치된 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조되고, 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있고, 쉴드 층의 두께는 0.5 nm 내지 30 nm의 범위 내에 있으며, 금속 질화물 층의 두께(T1) 및 쉴드 층의 두께(T2)는 0.05≤ T2/(T1 + T2) <0.85를 충족시킨다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 부분적으로 결정체이거나 또는 완전히 비정질이고, 쉴드 층의 결정도의 백분율은 0 % 내지 90 %의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층, 쉴드 층 및 게이트 유전체 층은 불소를 포함하고, 게이트 유전체 층 내의 불소의 양은 금속 질화물 층 내의 불소의 양 및 쉴드 층 내의 불소의 양 보다 더 작다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 0.02 원자% 내지 75 원자%의 양의 불소를 포함하고, 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함하고, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 반도체 디바이스는 실리콘 기반 절연 재료로 제조되고 불소를 포함하는 게이트 측벽 스페이서를 더 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층, 금속 질화물 층, 게이트 유전체 층은 불소를 포함하지 않거나, 또는 0.6 원자% 미만의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층은 SiN으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 1.5 원자% 내지 65 원자%의 양의 산소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층에서, 산소에 대한 다수의 티타늄 원자 본딩(Ti-O) 대 질소에 대한 다수의 티타늄 본딩(Ti-N)의 비는 0.03에서 0.48의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 0.05 원자% 미만의 양의 알루미늄을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 계면 층, 계면 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 금속 질화물 층, 금속 질화물 층 위에 배치된 장벽 층, 및 장벽 층 위에 배치된 게이트 전극 층을 포함한다. 금속 질화물 층은 TiN으로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 반도체 디바이스는 금속 질화물 층 상에 쉴드 층을 퇴적하고 금속 질화물 층의 상부 표면으로부터 쉴드 층을 제거함으로써 형성된 금속 질화물 층의 상부 표면 상의 인터믹싱 층을 더 포함한다. 쉴드 층은 Si, SixCy, SixCly(여기서, 0.9≤x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤x <0.99, 0.01≤ y ≤ 0.7, 및 x + y = 1), Ti, TixCy, TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ Z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조된다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층, 쉴드 층 및 게이트 유전체 층은 불소를 포함하고, 게이트 유전체 층 내의 불소의 양은 금속 질화물 층 내의 불소의 양보다 더 작다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함하고, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층은 1.5 원자% 내지 65 원자%의 양의 산소를 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 금속 질화물 층에서, 산소에 대한 다수의 티타늄 원자 본딩 대 질소에 대한 다수의 티타늄 본딩의 비는 0.03 내지 대략 0.48의 범위 내에 있다. 전술한 또는 이하 실시예 중 하나 이상에서, 게이트 유전체 층은 대략 0.1 % 내지 65 원자%의 양의 알루미늄을 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 반도체 디바이스는 실리콘 기반 절연 재료로 제조되고 불소를 포함하는 게이트 측벽 스페이서를 더 포함한다. 전술한 또는 이하 실시예 중 하나 이상에서, 쉴드 층, 금속 질화물 층, 게이트 유전체 층은 불소를 포함하지 않거나, 또는 0.6 원자% 미만의 양의 불소를 포함한다.
전술한 것은 여러 실시예의 피처의 개요를 말하며, 이 분야의 기술에 숙련된 사람은 본 발명의 양태를 더 잘 이해할 수 있다. 이 분야의 기술에 숙련된 사람은 그들이 동일한 목적을 수행하고 본원에 채용된 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 변형하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 이 분야의 기술에 숙련된 사람은 또한, 이러한 등가적 구성이 본 발명의 정신 및 범위를 벗어나지 않는다는 것과, 그들이 본 발명의 정신 및 범위를 벗어나지 않고도 본원에서 다양한 변경, 대체, 및 개조를 행할 수 있다는 것을 인식해야 한다.
<부 기>
1. 반도체 디바이스를 제조하는 방법으로서,
채널 영역 위에 계면 층(interfacial layer)을 형성하는 단계;
상기 계면 층 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제1 전도 층을 형성하는 단계;
상기 제1 전도 층 위에 쉴드 층(shield layer)을 형성하는 단계;
상기 쉴드 층 위에 캡핑 층을 형성하는 단계;
상기 캡핑 층이 형성된 이후 제1 어닐링 작업(annealing operation)을 수행하는 단계;
상기 제1 어닐링 작업 이후에 캡핑 층을 제거하는 단계; 및
상기 캡핑 층이 제거된 이후 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법.
2. 제1항에 있어서,
상기 제1 전도 층은 금속 질화물로 제조되고,
상기 제1 전도 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있는 반도체 디바이스를 제조하는 방법.
3. 제1항에 있어서,
상기 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스를 제조하는 방법.
4. 제1항에 있어서,
상기 제1 전도 층의 두께(T1) 및 상기 쉴드 층의 두께(T2)는 0.05 ≤ T2/(T1 + T2) ≤ 0.85를 충족하고,
상기 쉴드 층의 두께(T2)는 0.5 nm 내지 30 nm의 범위 내에 있는 것인 반도체 디바이스를 제조하는 방법.
5. 제1항에 있어서,
상기 캡핑 층은 결정체(crystalline), 다결정체(polycrystalline) 또는 비정질 실리콘으로 제조되는 것인 반도체 디바이스를 제조하는 방법.
6. 제5항에 있어서,
상기 캡핑 층은 불소를 포함하는 것인 반도체 디바이스를 제조하는 방법.
7. 제1항에 있어서,
상기 캡핑 층이 형성되기 전에 그리고 상기 쉴드 층이 형성된 이후에, 제2 어닐링 작업을 수행하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
8. 제7항에 있어서,
상기 제1 어닐링 작업의 어닐링 온도는 상기 제2 어닐링 작업의 어닐링 온도보다 더 높은 반도체 디바이스를 제조하는 방법.
9. 제1항에 있어서,
상기 쉴드 층은 SixTiyNz로 제조되며, 여기서 0≤ x <1, 0≤ y ≤1 및 0≤ z ≤0.7인 것인 반도체 디바이스를 제조하는 방법.
10. 제9항에 있어서,
상기 캡핑 층이 제거된 이후, 상기 쉴드 층을 제거하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
11. 제9항에 있어서,
상기 캡핑 층이 형성되기 전에 그리고 상기 쉴드 층이 형성된 이후에 제2 어닐링 작업을 수행하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
12. 제10항에 있어서,
상기 쉴드 층이 제거된 이후, 금속 질화물 층과 동일한 재료로 제조된 추가 금속 질화물 층이 상기 금속 질화물 층 위에 형성되는 반도체 디바이스를 제조하는 방법.
13. 반도체 디바이스를 제조하는 방법으로서,
채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제1 전도 층을 형성하는 단계;
상기 제1 전도 층 위에 쉴드 층을 형성하는 단계;
상기 쉴드 층이 형성된 이후 제1 어닐링 작업을 수행하는 단계;
불소 소킹(fluorine soaking) 작업을 수행하는 단계;
상기 쉴드 층 위에 캡핑 층을 형성하는 단계;
상기 캡핑 층이 형성된 이후 제2 어닐링 작업을 수행하는 단계;
상기 제2 어닐링 작업 이후에 상기 캡핑 층을 제거하는 단계; 및
상기 캡핑 층이 제거된 이후 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
를 포함하며,
상기 쉴드 층은 제1 어닐링 작업 이후에 제거되는 것인 반도체 디바이스를 제조하는 방법.
14. 제13항에 있어서,
제1 전도 층은 TiN으로 제조되는 것인 반도체 디바이스를 제조하는 방법.
15. 제13항에 있어서,
상기 쉴드 층은 Si, SixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), SixNy(여기서, 0.3≤ x <0.99, 0.01≤ y≤0.7 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤ 0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.99, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스를 제조하는 방법.
16. 제13항에 있어서,
상기 제1 어닐링 작업의 어닐링 온도는 600 ℃ 내지 800 ℃의 범위 내에 있고,
상기 제2 어닐링 작업의 어닐링 온도는 900 ℃ 내지 1300 ℃의 범위 내에 있는 반도체 디바이스를 제조하는 방법.
17. 반도체 디바이스로서,
채널 층;
상기 채널 층 위에 배치된 게이트 유전체 층;
상기 게이트 유전체 층 위에 배치된 금속 질화물 층;
상기 금속 질화물 층 위에 배치된 쉴드 층; 및
하나 이상의 일 함수 조정 층 및 상기 쉴드 층 위에 배치된 하나 이상의 본체 금속 게이트 전극 층을 포함하는 게이트 전극 층
을 포함하며,
상기 금속 질화물 층은 TiN으로 제조되고,
상기 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), Ti, TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), TixNy(여기서, 0.3≤ x <0.99, 0.01≤ y ≤0.7, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스.
18. 제17항에 있어서,
상기 쉴드 층은 0.02 원자% 내지 75 원자%의 양의 불소를 포함하는 것인 반도체 디바이스.
19. 제18항에 있어서,
상기 금속 질화물 층은 0.02 원자% 내지 55 원자%의 양의 불소를 포함하는 것인 반도체 디바이스.
20. 제19항에 있어서,
상기 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양의 불소를 포함하고, 상기 게이트 유전체 층은 0.05 원자% 미만의 양의 알루미늄을 포함하는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    채널 영역 위에 계면 층(interfacial layer)을 형성하는 단계;
    상기 계면 층 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제1 전도 층을 형성하는 단계;
    상기 제1 전도 층 위에 쉴드 층(shield layer)을 형성하는 단계;
    상기 쉴드 층 위에 캡핑 층을 형성하는 단계;
    상기 캡핑 층이 형성된 이후 제1 어닐링 작업(annealing operation)을 수행하는 단계;
    상기 제1 어닐링 작업 이후에 캡핑 층을 제거하는 단계; 및
    상기 캡핑 층이 제거된 이후 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계를 포함하고,
    상기 제1 전도 층은 금속 질화물로 제조되고,
    상기 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 전도 층의 두께는 0.3 nm 내지 30 nm의 범위 내에 있는 반도체 디바이스를 제조하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전도 층의 두께(T1) 및 상기 쉴드 층의 두께(T2)는 0.05 ≤ T2/(T1 + T2) ≤ 0.85를 충족하고,
    상기 쉴드 층의 두께(T2)는 0.5 nm 내지 30 nm의 범위 내에 있는 것인 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 캡핑 층은 결정체(crystalline), 다결정체(polycrystalline) 또는 비정질 실리콘으로 제조되는 것인 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 캡핑 층이 형성되기 전에 그리고 상기 쉴드 층이 형성된 이후에, 제2 어닐링 작업을 수행하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 캡핑 층이 제거된 이후, 상기 쉴드 층을 제거하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법으로서,
    채널 영역 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제1 전도 층을 형성하는 단계;
    상기 제1 전도 층 위에 쉴드 층을 형성하는 단계;
    상기 쉴드 층이 형성된 이후 제1 어닐링 작업을 수행하는 단계;
    불소 소킹(fluorine soaking) 작업을 수행하는 단계;
    상기 쉴드 층 위에 캡핑 층을 형성하는 단계;
    상기 캡핑 층이 형성된 이후 제2 어닐링 작업을 수행하는 단계;
    상기 제2 어닐링 작업 이후에 상기 캡핑 층을 제거하는 단계; 및
    상기 캡핑 층이 제거된 이후 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
    를 포함하며,
    상기 쉴드 층은 제1 어닐링 작업 이후에 제거되는 것이고,
    상기 제1 전도 층은 금속 질화물로 제조되고,
    상기 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스로서,
    채널 층;
    상기 채널 층 위에 배치된 게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치된 금속 질화물 층;
    상기 금속 질화물 층 위에 배치된 쉴드 층; 및
    하나 이상의 일 함수 조정 층 및 상기 쉴드 층 위에 배치된 하나 이상의 본체 금속 게이트 전극 층을 포함하는 게이트 전극 층
    을 포함하며,
    상기 금속 질화물 층은 TiN으로 제조되고,
    상기 쉴드 층은 SixNy(여기서, 0.3≤ x <0.75, 0.25≤ y ≤0.7, 및 x + y = 1), TixCy(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), TixCly(여기서, 0.9≤ x <0.99, 0.01≤ y ≤0.1, 및 x + y = 1), 티타늄 규화물, TixSiy(여기서, 0.25≤ x <0.99, 0.01≤ y ≤0.75, 및 x + y = 1), 및 SixTiyNz(여기서, 0.01≤ x <0.75, 0.01≤ y ≤0.99, 0.01≤ z ≤0.7, 및 x + y + z = 1)로 구성된 그룹으로부터 선택된 하나로 제조되는 것인 반도체 디바이스.
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