DE102019121722A1 - Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen - Google Patents

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shielding
shielding layer
metal nitride
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Chandrashekhar Prakash SAVANT
Kin Shun Chong
Tien-Wei YU
Chia-Ming Tsai
Ming-Te Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einem Verfahren zum Herstellen einer Halbleitervorrichtung wird eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, wodurch eine zweilagige Struktur ausgebildet wird, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem ersten Ausheilungsvorgang entfernt, und eine Gateelektrodenschicht wird ausgebildet, nachdem die Abdeckschicht entfernt wurde.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/753,033 , die am 30. Oktober 2018 eingereicht wurde und deren gesamte Offenbarung hier durch Rückbezug aufgenommen ist.
  • STAND DER TECHNIK
  • Mit der zunehmenden Miniaturisierung von integrierten Schaltungen und immer anspruchsvolleren Anforderungen hinsichtlich der Geschwindigkeit von integrierten Schaltungen müssen Transistoren höhere Ansteuerströme bei zunehmend kleineren Abmessungen aufweisen. Fin-Feldeffekttransistoren (FinFET) wurden daher entwickelt. FinFETs weisen vertikale Halbleiterfinnen über einem Substrat auf. Die Halbleiterfinnen werden verwendet, um Source- und Draingebiete und Kanalgebiete zwischen den Source- und Draingebieten auszubilden. STI-Gebiete (flache Grabenisolation) werden ausgebildet, um die Halbleiterfinnen zu definieren. Die FinFETs weisen außerdem Gatestapel auf, die auf den Seitenwänden und den oberen Flächen der Halbleiterfinnen ausgebildet werden. Da FinFETs eine dreidimensionale Kanalstruktur aufweisen, erfordern Ionenimplantationsprozesse am Kanal besondere Sorgfalt, um jegliche geometrische Effekte zu reduzieren.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B zeigt einen allgemeinen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A, 2B, 2C und 2D zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A, 3B, 3C, 3D, 3E und 3F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 3G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A, 4B, 4C, 4D, 4E, 4F, 4G und 4H zeigen verschiedene Gaszufuhrzeitpunkte für ALD- Vorgänge.
    • 5 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A, 6B, 6C, 6D, 6E und 6F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 6G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A, 8B, 8C, 8D, 8E und 8F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 8G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A, 10B, 10C, 10D, 10E und 10F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 10G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11A, 11B, 11C und 11D zeigen Elementanalyseergebnisse entlang einer Tiefenrichtung von Gatestrukturen.
    • 11E zeigt XPS-Spektren (Röntgenphotoelektronenspektroskopie) von Peaks eines 2p3/2-Titanorbitals (Ti2p3/2) von einer ersten leitfähigen Schicht für die Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den begleitenden Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Außerdem können in dem nachfolgenden Fertigungsprozess eine der mehrere zusätzliche Operationen in/zwischen den beschriebenen Operationen vorhanden sein und die Reihenfolge von Operationen kann geändert werden. In der vorliegenden Offenbarung bedeutet ein Ausdruck „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, sofern nicht anders angegeben. In der gesamten Offenbarung werden eine Source und ein Drain austauschbar verwendet, und eine Source/ein Drain bezieht sich auf eines oder beide von der Source und dem Drain.
  • Offenbarte Ausführungsformen betreffen eine Halbleitervorrichtung, insbesondere einen Fin-Feldeffekttransistor (FinFET), und deren Herstellungsverfahren. Die Ausführungsformen, wie jene, die hier offenbart werden, können im Allgemeinen nicht nur auf FinFETs, sondern auch auf Double-Gate-, Surround-Gate-, Omega-Gate- oder Gate-all-Around-(GAA)-Transistoren und/oder Nanodraht-Transistoren oder eine beliebige geeignete Vorrichtung, die eine dreidimensionale Kanalstruktur aufweist, angewendet werden.
  • In FinFET-Strukturen ist ein Bau mehrerer Vt-Vorrichtungen mit einer niedrigen Vt für einen geringen Stromverbrauch und die Steigerung der Vorrichtungsleistungsfähigkeit von entscheidender Bedeutung. Zusammensetzung und Dicke von Metallgatefilmen spielen eine entscheidende Rolle beim Definieren der Vorrichtungsaustrittsarbeit, Vt. Eine Aufnahme von Fluor (F) in einer Siliziumabdeckung (eine fluorierte Siliziumabdeckung (FSI)) fördert eine PMOS-Verbesserung und Steigerung der Vorrichtungszuverlässigkeit. Die Bildung eines FSI ist jedoch aufgrund eines Ätzens und des TiN-Verlustes durch Fluor mit einem TiN-Film nicht kompatibel. Eine Halbleitervorrichtung weist eine Source und einen Drain und einen Gatestapel dazwischen auf. Der Gatestapel weist eine Gatedielektrikumsschicht über einem Substrat, eine dielektrische Abdeckschicht (z.B. ein Titannitrid (TiN)) über der Gatedielektrikumsschicht, eine Barriereschicht (z.B. TaN oder ein ähnliches Metallnitrid) über der dielektrischen Abdeckschicht, und eine Gateelektrodenschicht über der Barriereschicht auf. Die Gatedielektrikumsschicht weist eine Grenzflächenschicht (IL) und eine High-k-Dielektrikumsschicht (HK) auf. Die Gateelektrode weist eine Metallgate-Austrittsarbeitsschicht und eine Body-Metallschicht auf.
  • Bei der Herstellung der Halbleitervorrichtung wird ein High-k-Abdeckfilm, d.h. eine einfache Schicht aus einem Metallnitridfilm, z.B. TiN oder TSN (TiSiN), auf einem HK-Film abgeschieden und dann wird eine Si-Abdeckschicht auf dem High-k-Abdeckfilm abgeschieden, worauf ein Ausheilen, ein Entfernen der Si-Abdeckung und ein Ascheiden der Barriereschicht (z.B. TaN) und der Gateelektrode über dem High-k-Abdeckfilm folgt. Der Si-Abscheidungsprozess könnte ein Abscheiden von amorphem Si oder ein Abscheiden von fluoriertem Silizium (FSI), d.h. F-basiertem Si, sein, was ein Tränken in einem F-basierten Gas (z.B. F2, CF4 usw.), worauf eine Si-Abscheidung folgt, aufweist.
  • Die Abdeckfilme aus Metallnitrid, wie z.B. TiN, werden gegenüber TiSiN-Filmen (TSN) bevorzugt, da TiSiN im Vergleich mit anderen Metallnitridfilmen, wie z.B. häufig verwendeten TiN-Abdeckfilmen, ein Vt-Beeinflussungsproblem aufweist. Beim Verwenden eines Abdeckfilms aus fluoriertem Silizium diffundiert F während des Ausheilens in den Abdeckfilm und das Gatedielektrikum, was beim Verstärken der PMOS-Vt hilft und NMOS und PMOS ausgleicht. Das Verwenden von Si mit aufgenommenem F (FSI) kann dabei helfen, Vt des PMOS zu verbessern, aber es ist mit einem TiN-High-k-Abdeckfilm nicht kompatibel, da F-reiche Gase die Abdeckfilme beschädigen. Daher ist ein Schema mit einem robusteren Abdeckfilm erforderlich, um den TiN-Film vor F-Schäden, Oxidationsschäden zu schützen/abzuschirmen, und PMOS-Vt und die Vorrichtungsleistungsfähigkeit zu verbessern.
  • Die vorliegende Offenbarung betrifft das Verwenden einer dünnen schützenden Abschirmschicht zur Bildung eines zweilagigen Abdeckschemas für TiN, um eine fluorierte Siliziumabdeckung zur Verbesserung der PMOS-Vt, der Vorrichtungszuverlässigkeit und der Vorrichtungsleistungsfähigkeit zu ermöglichen. Wie nachstehend besprochen sein wird, stellt die vorliegende Offenbarung Vorrichtungen und Verfahren bereit, die den dielektrischen Abdeckfilm und ein Gatedielektrikum vor Schäden, die aufgrund von F2-Tränkungsprozessen zum Ausbilden von fluorierten Siliziumabdeckfilmen entstehen, schützen, den dielektrischen Abdeckfilm vor einer natürlichen Oxidation schützen, eine Diffusion eines Metalls der Gateelektrode in das Gatedielektrikum verhindern, die Vorrichtungsleistungsfähigkeit und - geschwindigkeit verbessern, den Leckstrom verringern, als ein Sauerstofffänger zum Reduzieren eines erneuten Wachstums der Grenzflächenschicht (ILRG) auf der Gatedielektrikumsschicht wirken, und eine Dicke eines Gatestapels reduzieren können.
  • 1A zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In einigen Ausführungsformen weist eine Halbleitervorrichtung einen Gatestapel 80 auf, der über einem Kanalgebiet einer Finnenstruktur 20 angeordnet ist. Der Gatestapel 80 weist eine Grenzflächenschicht 81, eine Gatedielektrikumsschicht 82, eine erste leitfähige Schicht 83, eine Abschirmschicht 84, eine zweite leitfähige Schicht 86 als eine Barriereschicht, eine Austrittsarbeits-Einstellschicht 87 und eine Gateelektrodenschicht 88 auf, wie in 1A dargestellt. In einigen Ausführungsformen wird die Finnenstruktur 20 über einem Substrat 10 bereitgestellt und steht von einer isolierenden Isolationsschicht 30 hervor. Außerdem werden Gateseitenwandspacer 46 auf gegenüberliegenden Seitenflächen des Gatestapels 80 angeordnet und eine oder mehrere dielektrische Schichten 50 werden ausgebildet, um die Gateseitenwandspacer 46 abzudecken. In einigen Ausführungsformen wird ein Stück eines Isolationsmaterials 42 zwischen dem Gateseitenwandspacer 46 und der isolierenden Isolationsschicht 30 angeordnet.
    In einigen Ausführungsformen weist die erste leitfähige Schicht 83 ein Metallnitrid, wie z.B. WN, TaN und TiN, auf. In einigen Ausführungsformen wird TiN verwendet. Die Dicke der ersten leitfähigen Schicht 83 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,3 nm bis ungefähr 30 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 0,5 nm bis ungefähr 25 nm. In einigen Ausführungsformen ist die erste leitfähige Schicht 83 kristallin, wobei sie z.B. säulenförmige Kristallkörner aufweist.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 eines von Siliziumnitrid SixNy (wobei 0,3 ≤ x < 0,75, 0.25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy, TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.), TixSiy (wobei 0,25≤5 x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1). In einigen Ausführungsformen ist die Abschirmschicht 84 eines von Si, SixCy, SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0.01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy, TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.), TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1).
  • In einigen Ausführungsformen ist die Abschirmschicht 84 Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.), d.h. TixSiy, wobei 0,25≤5 x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 in einer Endstruktur vorhanden ist, beträgt das y nicht mehr als 0,75 und x beträgt nicht weniger als 0,25, da ein dermaßen hoher Si-Gehalt, der in der fertigen Vorrichtung verbleibt, die Austrittsarbeit, die Schwellenspannung Vt der Vorrichtung und/oder den Gatewiderstand verschlechtern kann. In einigen Ausführungsformen ist die Abschirmschicht 84 Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.), d.h. TixSiy, wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 entfernt wird und in einer fertigen Struktur nicht beibehalten wird, kann y mehr als 0,75 betragen und so hoch wie 0,99 sein, wobei in diesem Fall die Abschirmschicht ein mit Si angereicherter Titansilizid- oder reiner Si-Film mit einer kleiner Menge an Titan ist.
  • In einigen Ausführungsformen, in denen die Abschirmschicht 84 in einer fertigen Struktur nicht vorhanden ist, wird die Abschirmschicht 84 aus einem von reinem Si, SixCy, SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1) gefertigt. In einigen Ausführungsformen, in denen die Abschirmschicht 84 in einer Endstruktur vorhanden ist, kann die Abschirmschicht 84 nicht aus einem von reinem Si, SixCy, SixCly gefertigt werden, da ein dermaßen hoher Si-Gehalt, der in der fertigen Vorrichtung verbleibt, die Austrittsarbeit, die Schwellenspannung Vt der Vorrichtung und/oder den Gatewiderstand verschlechtern kann.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 Siliziumnitrid, d.h. SixNy, wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 in einer Endstruktur vorhanden ist, beträgt das x nicht mehr als 0,75, da ein dermaßen hoher Si-Gehalt, der in der fertigen Vorrichtung verbleibt, die Austrittsarbeit, die Schwellenspannung Vt der Vorrichtung und/oder den Gatewiderstand verschlechtern kann. Die obere Beschränkung für y geht in einigen Ausführungsformen auf Prozessbeschränkungen zurück. In einigen Ausführungsformen ist die Abschirmschicht 84 Siliziumnitrid, d.h. SixNy, wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 entfernt wird und in einer fertigen Struktur nicht beibehalten wird, kann x mehr als 0,75 betragen, wobei in diesem Fall die Abschirmschicht ein mit Si angereicherter Siliziumnitrid- oder reiner Si-Film mit einer kleiner Menge an Stickstoff ist. Die obere Beschränkung für y geht in einigen Ausführungsformen auf Prozessbeschränkungen zurück.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 TixNy, wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1. In diesem Fall wirkt die Abschirmschicht als eine Opferschicht, um die darunterliegende erste leitfähige Schicht 83 zu schützen. In einigen Ausführungsformen ist das x nicht kleiner als 0,3 und y ist nicht größer als 0,7. Die obere Beschränkung für y geht in einigen Ausführungsformen auf Prozessbeschränkungen zurück.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 eines von reinem Ti oder TixCy oder TixCly, wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1. In diesem Fall wirkt die Abschirmschicht als eine Opferschicht, um die darunterliegende erste leitfähige Schicht 83 zu schützen. In einigen Ausführungsformen ist das x größer als 0,9 und y ist nicht größer als 0,1. Die obere Beschränkung für y hat zum Ziel, zu viele C-, Cl-Verunreinigungen in der fertigen Struktur zu vermeiden, um den Gatewiderstand und dielektrische Defekte zu reduzieren. Die C-, Cl-Verunreinigungen im TixCy- oder TixCly-Film, d.h. der Wert für y, können verringert werden, indem nach der Filmabscheidung eine Tränkung mit Wasserstoffgas durchgeführt wird.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 SixTiyNz, wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 < y ≤ 0,7 und x+y+z=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 in einer Endstruktur vorhanden ist, beträgt das x nicht mehr als 0,75, da ein dermaßen hoher Si-Gehalt, der in der fertigen Vorrichtung verbleibt, die Austrittsarbeit, die Schwellenspannung Vt der Vorrichtung und/oder den Gatewiderstand verschlechtern kann. Die obere Beschränkung für y geht in einigen Ausführungsformen auf Prozessbeschränkungen zurück. In einigen Ausführungsformen ist die Abschirmschicht 84 SixTiyNz, wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1. In einigen Ausführungsformen, in denen die Abschirmschicht 84 entfernt wird und in einer fertigen Struktur nicht beibehalten wird, kann x mehr als 0,75 betragen und so hoch wie 0,99 sein, wobei in diesem Fall die Abschirmschicht ein mit Si angereicherter Film, wie z.B. reiner Si- oder Siliziumnitrid- oder Titansilizidfilm mit einer kleiner Menge an Titan, Stickstoff ist. In einigen Ausführungsformen beträgt x o, wobei in diesem Fall die Abschirmschicht 84 entweder reines Ti oder TiN ist, das als eine Opferschicht wirkt, um die darunterliegende erste leitfähige Schicht 83 zu schützen. In einigen Ausführungsformen beträgt y 0, wobei in diesem Fall die Abschirmschicht 84 entweder reines Si oder Siliziumnitrid ist. In einigen Ausführungsformen beträgt y 1 (mit anderen Worten ist die Abschirmschicht 84 reines Ti oder Ti mit sehr winzigen Mengen an Si und/oder N). In einigen Ausführungsformen beträgt z o, wobei in diesem Fall die Abschirmschicht 84 ein Titansilizid ist (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.). Die obere Beschränkung für z geht in einigen Ausführungsformen auf Prozessbeschränkungen zurück.
  • Im Hinblick auf die Eigenschaften der Abschirmschicht 84 können ein Si-reicher Film und/oder ein Titansilizidfilm mehr Schutz gegen eine Oxidation und/oder Fluor-Schäden für die darunter befindlichen Schichten bieten. Wenn die Abschirmschicht ein Si-reicher amorpher Film ist, unterdrückt außerdem die Abschirmschicht 84, aufgrund der Abwesenheit von Korngrenzen-Diffusionspfaden, wirksamer eine Al-Diffusion. Ein Si-reicher Film kann andererseits ein Problem mit einer hohen Vt-Verschiebung verursachen. Ein Ti-reicher Film (z.B. ein Film mit niedrigem Si-Gehalt) kann eine geringere Vt-Auswirkung verursachen, aber er kann weniger Schutz für die darunter befindlichen Schichten bereitstellen. Während der Abscheidung der Abschirmschicht 84 und/oder während der Ausheilungsoperation, kann Sauerstoff (O) von der oxidierten ersten leitfähigen Schicht in die Abschirmschicht 84 diffundieren und eine O-reiche Abschirmschicht (d.h. SiON, SiOx, SiTiNOx) und eine O-arme erste leitfähige Schicht bilden. Eine Si-reiche Abschirmschicht stellt einen wirksameren Fänger von Sauerstoff aus der ersten leitfähigen Schicht und eine effizientere Kontrolle eines erneuten Grenzflächenschichtwachstums bereit.
  • Die Dicke der Abschirmschicht 84 ist kleiner als die Dicke der ersten leitfähigen Schicht 83 und sie liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,1 nm bis ungefähr 30 nm. Die Dicke der Abschirmschicht 84 liegt in anderen Ausführungsformen in einem Bereich von ungefähr 0,5 nm bis ungefähr 15 nm. In einigen Ausführungsformen erfüllen eine Dicke T1 der ersten leitfähigen Schicht 83 und eine Dicke T2 der Abschirmschicht 84 0,05 ≤ T2/(T1 + T2) < 0,85. Eine Abschirmschicht mit einer Dicke, die kleiner als ungefähr 0,5 nm ist oder T2/(T1 + T2) <0,05 erfüllt, bietet möglicherweise keinen hinreichenden Schutz für die erste leitfähige Schicht 83 vor einer Oxidation und/oder F-Schäden, reduziert möglicherweise ein erneutes Grenzflächenschichtwachstum (ILRG) nicht und verhindert möglicherweise nicht eine Diffusion von Metall der Austrittsarbeit-Einstellschichten 87 und/oder der Gateelektrodenschicht 88 in die Gatedielektrikumsschicht 82. In einigen Ausführungsformen beträgt T2/(T1 + T2) nicht mehr als 0,85, andernfalls kann es die Austrittsarbeit, den Widerstand der Vorrichtung, die Vorrichtungsschwellenspannung (Vt) und/oder die Geschwindigkeitsleistungsfähigkeit der Vorrichtung verschlechtern.
  • Die Abschirmschicht 84, die erste leitfähige Schicht 83, die Gatedielektrikumsschicht 82, die dielektrische Schicht 50 und/oder die Gateseitenwandspacer 46 enthalten in einigen Ausführungsformen Fluor (F). Fluor in der Gatedielektrikumsschicht 82 kann Defekte, wie z.B. Gitterlücken und ungesättigte Bindungen, in der Gatedielektrikumsschicht 82 verringern und Leckstromprobleme und Zuverlässigkeit der Vorrichtung verbessern. Eine Aufnahme von Fluor in den Gateseitenwandspacern hilft dabei, eine Al-Diffusion aus Metallgateschichten in die Source-/Draingebiete zu blockieren. Wenn jedoch die Menge von Fluor zu hoch ist, kann das Fluor Schäden an der ersten leitfähigen Schicht 83 und der Gatedielektrikumsschicht 82 verursachen und auch Vt einer NMOS-Vorrichtung verschlechtern (indem NMOS-Vt erhöht wird).
  • Die Konzentration des Fluors in der Abschirmschicht 84 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,02 Atom-% bis ungefähr 75 Atom-% und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 1 Atom-% bis ungefähr 25 Atom-%. Die Konzentration des Fluors in der ersten leitfähigen Schicht 83 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,02 Atom-% bis ungefähr 55 Atom-% und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 1 Atom-% bis ungefähr 25 Atom-%. Wenn Fluor in einer höheren Menge in der Abschirmschicht 84 und der ersten leitfähigen Schicht 83 aufgenommen ist, können diese Schichten eine höhere effektive Austrittsarbeit bieten, was dabei hilft, Vt einer PMOS-Vorrichtung zu verringern. Jedoch ist es aufgrund der Diffusion von Fluor in die erste leitfähige Schicht und die Gatedielektrikumsschicht im Allgemeinen möglich, dass die Abschirmschicht 82 mehr als ungefähr 75 Atom-% Fluor enthält. Wenn die Fluormenge in der ersten leitfähigen Schicht 83 mehr als ungefähr 55 Atom-% beträgt, kann sie einen Verlust der ersten leitfähigen Schicht aufgrund der Bildung von flüchtigen Metallfluoriden, wie z.B. TiFx und WFx, verursachen.
  • Die Konzentration des Fluors in der Gatedielektrikumsschicht 82 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,01 Atom-% bis ungefähr 40 Atom-% und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 0,5 Atom-% bis ungefähr 10 Atom-%. Wenn die Menge an Fluor in der Gatedielektrikumsschicht 82 ungefähr 40 Atom-% übersteigt, kann sie aufgrund der Bildung von zum Beispiel HfFx Schäden an der Gatedielektrikumsschicht 82 verursachen und deren effektive Dielektrizitätskonstante verringern.
  • In einigen Ausführungsformen ist die Abschirmschicht 84 teilweise amorph oder vollständig amorph. Der Prozentsatz der Kristallinität der Abschirmschicht 84 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0 % (im Wesentlichen vollständig amorph) bis ungefähr 90 %. Der Prozentsatz der Kristallinität hängt in einigen Ausführungsformen von einer Abschirmschichtzusammensetzung und einer Abscheidungstemperatur ab. Der Prozentsatz der Kristallinität verringert sich in einigen Ausführungsformen mit steigendem Si-Gehalt (d.h. wenn der x-Wert größer wird). Der Prozentsatz der Kristallinität erhöht sich in einigen Ausführungsformen mit einer steigenden Abscheidungstemperatur und wenn eine Temperatur eines oder mehrerer anschließender Ausheilungsprozesse erhöht wird. Die Abschirmschicht 84 hilft dabei, die Diffusion vom Metall (z.B. Al) aus den Austrittsarbeits-Einstellschichten 87 und/oder der Gateelektrodenschicht 88 in die Gatedielektrikumsschicht 82 zu blockieren, insbesondere wenn die Abschirmschicht 84 eher amorph-artiger Film (niedrige Kristallinität) ist. Dies hilft dabei, die Gateoxid-Qualität zu verbessern, indem die Al-Defekte im Dielektrikum reduziert werden, wodurch ein Leckstromverhalten der Vorrichtung verbessert wird. Die Diffusion von Metall (z.B. Al) des Gatestapels in die Gatedielektrikumsschicht 82 kann aufgrund des amorphen Charakters der Abschirmschicht 84 wirksam reduziert werden (Abwesenheit von Korngrenzen in der amorphen Struktur vermeidet das Phänomen der Korngrenzendiffusion) .
  • Die Abschirmschicht 84 kann in einigen Ausführungsformen ein Dünnen oder Verlust der ersten leitfähigen Schicht 83 (z.B. TiN-Schicht) während der Fluor-Aufnahmeoperationen verhindern, wodurch ein Verwenden von F-basiertem Gas ohne Schäden an der ersten leitfähigen Schicht 83 und/oder der Gatedielektrikumsschicht 82 ermöglicht wird. Das Fluor in der ersten leitfähigen Schicht und/oder den Gatedielektrikumsschichten gleicht Schwellenspannungen von PMOS und NMOS der Halbleitervorrichtung aus, d.h. es verringert die PMOS-Schwellenspannung, es hilft außerdem dabei, die Einfangsstellen in den dielektrischen Schichten, wie z.B. Sauerstoff-Gitterlücken und/oder ungesättigte Bindungen, zu verringern, wodurch die Dielektrikumsqualität verbessert wird.
  • In einigen Ausführungsformen hilft die Abschirmschicht 84 auch dabei, die erste leitfähige Schicht 83 vor einer natürlichen Oxidation zu schützen, indem die erste leitfähige Schicht 83 vom atmosphärischen Sauerstoff und/oder einer Feuchtigkeit isoliert wird. In einigen Ausführungsformen hilft die Abschirmschicht 84 dabei, den Atomprozentsatz von Sauerstoff in der ersten leitfähigen Schicht 83 vom Bereich von ungefähr 22 Atom-% bis ungefähr 90 Atom-% (d.h. ohne die Verwendung der Abschirmschicht 84) auf den Bereich von ungefähr 1,5 Atom-% bis ungefähr 65 Atom-% (d.h. bei der Verwendung der Abschirmschicht 84) zu reduzieren. In einigen Ausführungsformen wirkt die Abschirmschicht 84 als eine Sauerstoff-Fängerschicht, d.h. die Abschirmschicht hilft dabei, den aus der ersten leitfähigen Schicht 83 und/oder aus der Gatedielektrikumsschicht 82 während eines oder mehrerer anschließender Ausheilungsprozesse freigegebenen Sauerstoff zu fangen. Diese Sauerstofffangfähigkeit reduziert das erneute Grenzflächenschichtwachstum während der Ausheilung, wodurch die Grenzflächenschichtdicke verringert wird, was wiederum dabei hilft, die Vorrichtungsgeschwindigkeit, Ion-Ioff-Leistungsfähigkeit der Vorrichtung und/oder die Betriebsfrequenz-Leistungsfähigkeit des Ringoszillators zu verbessern. In einigen Ausführungsformen können die Sauerstofffangfähigkeit und die Fähigkeit der Kontrolle des Grenzflächenschichtwachstums der Abschirmschicht 84 durch Steuern der Zusammensetzung und der Dicke der Abschirmschicht 84 verbessert werden. Ein höherer Si-Gehalt (d.h. höherer x-Wert in SixNz, SixCy, SixCly, SixTiy, SixTiyNz) und eine größere Dicke der Abschirmschicht 84 bieten in einigen Ausführungsformen einen größeren Oxidationsschutz und eine weiter verbesserte Kontrolle des Grenzflächenschichtwachstums.
  • 1B zeigt einen allgemeinen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Ein oder mehrere zusätzliche Vorgänge können während des Herstellungsauflaufs von 1 durchgeführt werden, und einige der Vorgänge werden möglicherweise nicht durchgeführt. Die Reihenfolge der Vorgänge kann verändert werden. In S101 von 1B wird eine Grenzflächenschicht über dem Kanalgebiet in der Finnenstruktur ausgebildet. In S103 von 1B wird eine Gatedielektrikumsschicht über der Grenzflächenschicht ausgebildet. In S105 von 1B wird eine erste leitfähige Schicht über der Gatedielektrikumsschicht ausgebildet und eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet. In S107 von 1B wird eine erste Ausheilung (z.B. Ausheilen nach einem Metallisieren) durchgeführt. In S109 von 1B wird eine Abdeckschicht ausgebildet. In S111 von 1B wird eine zweite Ausheilung (Ausheilen nach einem Abdecken) durchgeführt. In S113 von 1B wird die Abdeckschicht nach der Ausheilung entfernt. In S115 von 1B wird in einigen Ausführungsformen die Abschirmschicht entfernt. In anderen Ausführungsformen wird die Abschirmschicht nicht entfernt. In S117 von 1B wird eine zusätzliche erste leitfähige Schicht fakultativ ausgebildet, um den Verlust der ersten leitfähigen Schicht auszugleichen. In S119 von 1B wird eine zweite leitfähige Schicht ausgebildet. In S212 wird eine Gateelektrodenschicht, die eine oder mehrere Austrittsarbeits-Einstellschichten und eine Body-Gateelektrodenschicht aufweist, ausgebildet.
  • 2A bis 3F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 3G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass in dem sequentiellen Herstellungsprozess für zusätzliche Ausführungsformen des Verfahrens ein oder mehrere zusätzliche Vorgänge vor, während und nach den in 2A bis 3F dargestellten Stufen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein.
  • Wie in 2A dargestellt, werden eine oder mehrere Finnenstrukturen 20 über einem Substrat 10 gefertigt. Das Substrat 10 ist zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm 3 bis ungefähr 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat 10 ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 bis ungefähr 1 × 1018 cm-3. Alternativ kann das Substrat 10 einen anderen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter, wie z.B. SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter, wie z.B. GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon aufweisen. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI-Substrats (Silizium auf einem Isolator). Amorphe Substrate, wie z.B. amorphes Si oder amorpher SiC, oder ein isolierendes Material, wie z.B. Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Gebiete aufweisen, die geeignet mit Verunreinigungen (z.B. p-Typ- oder n-Typ-Leitfähigkeit) dotiert wurden.
  • Die Finnenstrukturen 20 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnenstrukturen 20 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse aufweisen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnenstrukturen 20 verwendet werden.
  • Wie in 2A dargestellt, werden zwei sich in Y-Richtung erstreckende Finnenstrukturen 20 benachbart, in X-Richtung, zueinander angeordnet. Jedoch ist die Anzahl der Finnenstrukturen nicht auf zwei begrenzt. Die Anzahl kann eine, drei, vier oder fünf oder mehr betragen. Außerdem können eine oder mehrere Dummy-Finnenstrukturen benachbart zu beiden Seiten der Finnenstrukturen 20 angeordnet werden, um eine Strukturgenauigkeit in Strukturierungsprozessen zu verbessern. Die Breite der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 40 nm, und sie kann in bestimmten Ausführungsformen in einem Bereich von ungefähr 7 nm bis ungefähr 15 nm liegen. Die Höhe der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 300 nm, und sie kann in anderen Ausführungsformen in einem Bereich von ungefähr 50 nm bis ungefähr 100 nm liegen. Der Abstand zwischen den Finnenstrukturen 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 80 nm, und er kann in anderen Ausführungsformen in einem Bereich von ungefähr 7 nm bis ungefähr 15 nm liegen. Ein Fachmann wird jedoch verstehen, dass die Abmessungen und Werte, die in den Beschreibungen zitiert werden, lediglich Beispiele sind, und derart geändert werden können, dass sie sich für verschiedene Skalen von integrierten Schaltungen eignen. In einigen Ausführungsformen ist die FinFET-Vorrichtung ein n-Kanal-FinFET. In einigen Ausführungsformen ist die FinFET-Vorrichtung ein p-Kanal-FinFET.
  • Nachdem die Finnenstrukturen 20 ausgebildet wurden, wird eine isolierende Isolationsschicht 30 über den Finnenstrukturen 20 ausgebildet, wie in 2B dargestellt.
  • Die isolierende Isolationsschicht 30 weist eine oder mehrere Schichten aus isolierenden Materialien auf, wie z.B. Siliziumoxid, Siliziumoxinitrid oder Siliziumnitrid, die mithilfe einer LPCVD (chemische Niederdruck-Gasphasenabscheidung), einer Plasma-CVD oder einer fließfähigen CVD ausgebildet werden. In der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während einer Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemien zu siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, weisen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), eine Mischung aus MSQ und HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie z.B. Trisilylamin (TSA), auf. Diese fließfähigen Siliziumoxid-Materialien werden in einem Prozess mit mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann ausgeheilt, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, um Siliziumoxid zu bilden. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die isolierende Isolationsschicht 30 kann in einigen Ausführungsformen durch eine oder mehrere Schichten aus Spin-on-Glas (SOG), SiO, SiON, SiOCN und/oder mit Fluor dotiertem Silikatglas (FSG) ausgebildet werden.
  • Nach dem Ausbilden der isolierenden Isolationsschicht 30 über den Finnenstrukturen 20 wird ein Planarisierungsvorgang durchgeführt, um einen Teil der isolierenden Isolationsschicht 30 und die Maskenschicht (die Pad-Oxidschicht und die Siliziumnitrid-Maskenschicht) zu entfernen. Der Planarisierungsvorgang kann einen chemisch-mechanischen Polier-(CMP)- und/oder einen Rückätzprozess aufweisen. Dann wird die isolierende Isolationsschicht 30 weiter entfernt, so dass ein oberer Teil der Finnenstruktur 20, der zu einer Kanalschicht wird, freigelegt wird, wie in 2B dargestellt.
  • In bestimmten Ausführungsformen kann das teilweise Entfernen der isolierenden Isolationsschicht 30 unter Verwendung eines Nassätzprozesses, zum Beispiel durch Eintauchen des Substrats in Flusssäure (HF), durchgeführt werden. In einer anderen Ausführungsform kann das teilweise Entfernen der isolierenden Isolationsschicht 30 unter Verwendung eines Trockenätzprozesses durchgeführt werden. Zum Beispiel kann ein Trockenätzprozess, der CHF3 oder BF3 als Ätzgase nutzt, verwendet werden.
  • Nach dem Ausbilden der isolierenden Isolationsschicht 30 kann ein thermischer Prozess, zum Beispiel ein Ausheilungsprozess, durchgeführt werden, um die Qualität der isolierenden Isolationsschicht 30 zu verbessern. In bestimmten Ausführungsformen wird der thermische Prozess unter Verwendung einer schnellen thermischen Ausheilung (RTA) bei einer Temperatur in einem Bereich von ungefähr 900 °C bis ungefähr 1050 °C für ungefähr 1,5 Sekunden bis ungefähr 10 Sekunden in einer Inertgasumgebung, wie einer N2-, Ar- oder He-Umgebung, durchgeführt.
  • Dann wird eine Dummy-Gatestruktur 40 über einem Teil der Finnenstrukturen 20 ausgebildet, wie in 2C dargestellt.
  • Eine dielektrische Schicht und eine Polysiliziumschicht werden über der isolierenden Isolationsschicht 30 und den freigelegten Finnenstrukturen 20 ausgebildet, und dann werden Strukturierungsvorgänge durchgeführt, um eine Dummy-Gatestruktur zu erzielen, die eine aus Polsilizium gefertigte Dummy-Gateelektrodenschicht 44 und eine Dummy-Gatedielektrikumsschicht 42 aufweist. Das Strukturieren der Polysiliziumschicht wird unter Verwendung einer Hartmaske durchgeführt, die in einigen Ausführungsformen eine Siliziumnitridschicht und eine Oxidschicht aufweist. Die Dummy-Gatedielektrikumsschicht 42 kann Siliziumoxid sein, das mithilfe einer CVD, einer PVD, einer ALD, einer e-Strahl-Verdampfung oder eines anderen geeigneten Prozesses ausgebildet wird. In einigen Ausführungsformen kann die Dummy-Gatedielektrikumsschicht 42 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder High-k-Dielektrika aufweisen. In einigen Ausführungsformen liegt eine Dicke der Dummy-Gatedielektrikumsschicht in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm.
  • In einigen Ausführungsformen kann die Dummy-Gateelektrodenschicht 44 dotiertes Polysilizium mit einer gleichmäßigen oder nicht gleichmäßigen Dotierung sein. In der vorliegenden Ausführungsform liegt eine Breite der Dummy-Gatedielektrikumsschicht 44 im Bereich von ungefähr 30 nm bis ungefähr 60 nm. In einigen Ausführungsformen liegt eine Dicke der Dummy-Gateelektrodenschicht in einem Bereich von ungefähr 30 nm bis ungefähr 50 nm. Außerdem können eine oder mehrere Dummy-Gatestrukturen benachbart zu beiden Seiten der Dummy-Gatestruktur 40 angeordnet werden, um eine Strukturgenauigkeit in Strukturierungsprozessen zu verbessern. Die Breite der Dummy-Gatestruktur 40 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 40 nm, und sie kann in bestimmten Ausführungsformen in einem Bereich von ungefähr 7 nm bis ungefähr 15 nm liegen.
  • Außerdem werden, wie in 2C dargestellt, Seitenwandspacer 46 auf gegenüberliegenden Seitenflächen der Dummy-Gatestrukturen 40 ausgebildet. Eine Isolationsmaterialschicht für die Seitenwandspacer 46 wird über der Dummy-Gatestruktur 40 ausgebildet. Die Isolationsmaterialschicht wird auf eine konforme Weise abgeschieden, so dass sie derart ausgebildet wird, dass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie z.B. jeweils den Seitenwänden, horizontalen Flächen bzw. der Oberseite, der Dummy-Gatestruktur 49 aufweist. In einigen anderen Ausführungsformen weist die Isolationsmaterialschicht eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm auf. Die Isolationsmaterialschicht weist eines oder mehrere von SiN, SiON und SiCN oder einem beliebigen anderen geeigneten dielektrischen Material auf. Die Isolationsmaterialschicht kann mithilfe einer ALD oder CVD oder eines beliebigen anderen geeigneten Verfahrens ausgebildet werden. Als Nächstes werden untere Abschnitte der Isolationsmaterialschicht mithilfe eines anisotropen Ätzens entfernt, wodurch Seitenwandspacer 46 ausgebildet werden. In einigen Ausführungsformen weisen die Seitenwandspacer 46 zwei bis vier Schichten verschiedener Isolationsmaterialien auf. In einigen Ausführungsformen wird ein Teil der Dummy-Gatedielektrikumsschicht 42 zwischen den Seitenwandspacern 46 und der isolierenden Isolationsschicht 30 angeordnet. In anderen Ausführungsformen wird kein Teil der Dummy-Gatedielektrikumsschicht 42 zwischen den Seitenwandspacern 46 und der isolierenden Isolationsschicht 30 angeordnet.
  • Anschließend wird in einigen Ausführungsformen ein Source-/Draingebiet der Finnenstruktur 20, das nicht mit der Dummy-Gatestruktur 40 abgedeckt ist, nach unten geätzt (ausgespart), um eine Source-/Drainaussparung auszubilden. Nachdem die Source-/Drainaussparung ausgebildet wurde, werden eine oder mehrere Source-/Drain-Epitaxieschichten in der Source-/Drainaussparung ausgebildet. In einigen Ausführungsformen werden eine erste epitaktische Schicht, eine zweite epitaktische Schicht und eine dritte epitaktische Schicht ausgebildet. In anderen Ausführungsformen wird keine Aussparung ausgebildet und die epitaktischen Schichten werden über der Finnenstruktur ausgebildet.
  • In einigen Ausführungsformen weist die erste epitaktische Schicht SiP oder SiCP für einen n-Kanal-FinFET, und in einigen Ausführungsformen mit B dotiertes SiGe für einen p-Kanal-FinFET. Eine Menge von P (Phosphor) in der ersten epitaktischen Schicht liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 × 1018 Atome/cm3 bis ungefähr 1 × 1020 Atome/cm3. Die Dicke der ersten epitaktischen Schicht liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis 20 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm. Wenn die erste epitaktische Schicht SiGe ist, beträgt eine Menge von Ge in einigen Ausführungsformen ungefähr 25 Atom-% bis ungefähr 32 Atom-%, und beträgt in anderen Ausführungsformen ungefähr 28 Atom-% bis ungefähr 30 Atom-%. Die zweite epitaktische Schicht weist SiP oder SiCP für einen n-Kanal-FinFET, und in einigen Ausführungsformen mit B dotiertes SiGe für einen p-Kanal-FinFET auf. In einigen Ausführungsformen ist eine Menge von Phosphor in der zweiten epitaktischen Schicht höher als die Phosphor-Menge der ersten epitaktischen Schicht und sie liegt in einem Bereich von ungefähr 1 × 1020 Atome/cm3 bis ungefähr 2 × 1020 Atome/cm3. Die Dicke der zweiten epitaktischen Schicht liegt in dieser Ausführungsform in einem Bereich von ungefähr 20 nm bis 40 nm oder sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm. Wenn die zweite epitaktische Schicht SiGe ist, beträgt eine Menge von Ge in einigen Ausführungsformen ungefähr 35 Atom-% bis ungefähr 55 Atom-%, und beträgt in anderen Ausführungsformen ungefähr 41 Atom-% bis ungefähr 46 Atom-%. Die dritte epitaktische Schicht kann eine epitaktische SiP-Schicht aufweisen. Die dritte epitaktische Schicht ist eine Opferschicht für eine Silizidbildung in der Source/dem Drain. Eine Menge von Phosphor in der dritten epitaktischen Schicht ist kleiner als die Phosphor-Menge der zweiten epitaktischen Schicht und liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 × 1018 Atome/cm3 bis ungefähr 1 × 1021 Atome/cm3. Wenn die dritte epitaktische Schicht SiGe ist, ist eine Menge von Ge in einigen Ausführungsformen kleiner als ungefähr 20 Atom-%, und beträgt in anderen Ausführungsformen ungefähr 1 Atom-% bis ungefähr 18 Atom-%.
  • In mindestens einer Ausführungsform werden die epitaktischen Schichten mithilfe eines LPCVD-Prozesses, einer Molekularstrahlepitaxie, einer Atomlagenabscheidung oder eines anderen geeigneten Verfahrens epitaktisch aufgewachsen. Der LPCVD-Prozess wird bei einer Temperatur von ungefähr 400 bis 850 °C und bei einem Druck von ungefähr 1 Torr bis 200 Torr unter Verwendung eines Siliziumquellgases, wie z.B. SiH4, Si2H6 oder Si2H8, eines Germaniumquellgases, wie z.B. GeH4 oder G2H6, eines Kohlenstoffquellgases, wie z.B. CH4 oder SiH3CH3 und eines Phosphorquellgases, wie z.B. PH3, durchgeführt.
  • Dann wird, wie in 2C dargestellt, eine dielektrische Zwischenschicht (ILD) 50 über der epitaktischen S/D-Schicht und der Dummy-Gatestruktur 40 ausgebildet. Die Materialien für die ILD-Schicht 50 weisen Verbindungen, die Si, O, C und/oder H aufweisen, wie z.B. Siliziumoxid, SiCOH und SiOC, auf. Organische Materialien, wie z.B. Polymere, können für die ILD-Schicht 50 verwendet werden.
  • Nachdem die ILD-Schicht 50 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. CMP, durchgeführt, so dass der obere Abschnitt der Dummy-Gateelektrodenschicht 44 freigelegt wird, wie in 2C dargestellt. In einigen Ausführungsformen wird, bevor die ILD-Schicht 50 ausgebildet wird, eine Kontakt-Ätzstoppschicht, wie z.B. eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht, ausgebildet.
  • Dann werden die Dummy-Gateelektrodenschicht 44 und die Dummy-Gatedielektrikumsschicht 42 entfernt, wodurch ein Gateraum 47 ausgebildet wird, wie in 2D dargestellt. Die Dummy-Gatestrukturen können unter Verwendung eines Plasmatrockenätzens und/oder Nassätzens entfernt werden. Wenn die Dummy-Gateelektrodenschicht 44 Polysilizium ist und die ILD-Schicht 40 Siliziumoxid ist, kann ein Nassätzmittel, wie z.B. eine TMAH-Lösung, verwendet werden, um die Dummy-Gateelektrodenschicht 44 selektiv zu entfernen. Die Dummy-Gatedielektrikumsschicht 42 wird danach unter Verwendung eines Plasmatrockenätzens und/oder Nassätzens entfernt.
  • 3A zeigt die Struktur, nachdem das Kanalgebiet der Finnenstruktur 20 im Gatespacer 47 freigelegt wurde. In 3A bis 3F sind die Seitenwandspacer 46 und die ILD-Schicht 50 weggelassen.
  • Wie in 3B dargestellt, wird bei S301 von 3G eine Grenzflächenschicht 81 auf der Finnenstruktur 20 ausgebildet, und bei S303 von 3G wird eine Gatedielektrikumsschicht 82 auf der Grenzflächenschicht 81 ausgebildet. In einigen Ausführungsformen wird die Grenzflächenschicht unter Verwendung einer chemischen Oxidation ausgebildet. In einigen Ausführungsformen weist die Grenzflächenschicht 81 eines von Siliziumoxid, Siliziumnitrid und einem gemischten Silizium-Germanium-Oxid auf. Die Dicke der der Grenzflächenschicht 81 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 0,2 nm bis ungefähr 6 nm. In einigen Ausführungsformen weist die Gatedielektrikumsschicht 82 eine oder mehrere Schichten aus einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid oder einem High-k-Dielektrikumsmaterial, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon, auf. Beispiele für High-k-Dielektrikumsmaterialien weisen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), La2O3, HfO2-La2O3, Y2O3 oder andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon auf. Die Gatedielektrikumsschicht 82 kann mithilfe einer CVD, einer ALD oder eines beliebigen geeigneten Verfahrens ausgebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht 82 unter Verwendung eines hochkonformen Abscheidungsprozesses, wie z.B. einer ALD, ausgebildet, um sicherzustellen, dass eine Gatedielektrikumsschicht, die eine gleichmäßige Dicke um jede Kanalschicht aufweist, ausgebildet wird. Die Dicke der Gatedielektrikumsschicht 82 liegt in einer Ausführungsform in einem Bereich von ungefähr 1 nm bis ungefähr 100 nm.
  • Dann werden, wie in 3C dargestellt, bei S305 von 3G eine erste leitfähige Schicht 83 und eine Abschirmschicht 84 ausgebildet. Die erste leitfähige Schicht 83 und die Abschirmschicht 84 können in einigen Ausführungsformen mithilfe einer CVD, einer ALD oder eines beliebigen geeigneten Verfahrens ausgebildet werden. In einigen Ausführungsformen wird die Abschirmschicht 84 nach dem Ausbilden der ersten leitfähigen Schicht 83 ausgebildet, ohne das Vakuum zu unterbrechen, so dass jegliche Kontamination aus der Atmosphäre oder Oxidation des Films vermieden werden kann. In anderen Ausführungsformen wird die Abschirmschicht 94 nach dem Ausbilden der ersten leitfähigen Schicht 83 mit einer Unterbrechung des Vakuums ausgebildet.
  • In einigen Ausführungsformen wird die Abschirmschicht 84 aus einem von Si, Siliziumnitrid, Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.), SiC, SiCl, Ti, TiC, TiCl, TiN und SiTiN gefertigt. In einigen Ausführungsformen wird die Abschirmschicht mithilfe einer CVD, einer ALD oder beliebiger anderer geeigneter Filmausbildungsverfahren ausgebildet. In einigen Ausführungsform wird die Abschirmschicht 84 unter Verwendung eines hochkonformen Abscheidungsprozesses, wie z.B. einer ALD, ausgebildet, um das Ausbilden der Abschirmschicht 84, die eine im Wesentlichen gleichmäßige Dicke über der ersten leitfähigen Schicht 83 jeder Kanalschicht aufweist, sicherzustellen. In anderen Ausführungsformen wird die Abschirmschicht 84 durch thermische Zersetzung bei hoher Temperatur, chemische Reaktion von Vorstufen von Si und/oder Vorstufen von Ti und/oder Vorstufen von N ausgebildet. In einigen Ausführungsformen weist eine Si-Quelle (Vorstufe) eines oder mehrere von Silan (SiH4), Disilan (Si2H6), Dichlorsilan (SiH2Cl2), Hexachlordisilan (Si2Cl6), Dimethyldichlorsilan (Si(CH3)2Cl2), TEOS (Si(OC2H5)4, Trichlorsilan (SiHCl3), Trichlordisilan (Si2H3Cl3) Hexamethyldisilan ((Si(CH3)3)2 und Tetraethylsilan (Si(C2H5)4) auf. In einigen Ausführungsformen ist eine Ti-Quelle (Vorstufe) eines oder mehrere von Titantetrachlorid (TiCl4), Tetrakis-Dimethylamido-Titan (Ti(N(CH3)2)4 und Tris(dimethylamido)-(dimethylamino-2-propanolato)Titan (Ti(NMe2)3(dmap)). In einigen Ausführungsformen ist eine Stickstoffquelle (Vorstufe) eines oder mehrere von Ammoniak (NH3), Hydrazin (N2H4) und N2. In einigen Ausführungsformen wird eine Atomlagenabscheidung (ALD) verwendet. In einigen Ausführungsformen liegt die Filmausbildungstemperatur in einem Bereich von ungefähr 250 °C bis ungefähr 600 °C und in anderen Ausführungsformen liegt sie in einem Bereich von ungefähr 400 °C bis 500 °C. In einigen Ausführungsformen liegt der Druck beim Filmausbildungsprozess in einem Bereich von ungefähr 1 Torr bis ungefähr 150 Torr.
  • 4A, 4B, 4C und 4D zeigen verschiedene Gaszufuhrzeitpunkte für ALD-Vorgänge, um eine SiTiN-Schicht für die Abschirmschicht 84 auszubilden. 4E, 4F, 4G und 4H zeigen verschiedene Gaszufuhrzeitpunkte für ALD-Vorgänge, um jeweils eine SiN-, Ti-, Si-, TiSi-Schicht für die Abschirmschicht 84 auszubilden. In einigen Ausführungsformen wird eine CVD mit den dargestellten Gaszufuhrzeitpunkten verwendet.
  • In einer in 4A dargestellten Ausführungsform wird die ALD durch einen ersten Zyklus der Zufuhr einer Ti-Vorstufe (z.B. TiCl4) und einer N-Vorstufe „N Pc“ (z.B. NH3) und einen zweiten Zyklus der Zufuhr einer Si-Vorstufe „Si Pc“ (z.B.SiH4) und einer N-Vorstufe durchgeführt, und der erste Zyklus wird m mal (n = 1, 2, 3,...) wiederholt, und der zweite Zyklus wird n mal (n=1, 2, 3,...) wiederholt. Daher wird die Zufuhr von Vorstufen von Ti, N, Si und N in dieser Reihenfolge wiederholt. Ein Spülgas (z.B. Ar) wird zugeführt, um beim Wechsel der Vorstufe die überschüssige Vorstufe zu spülen.
  • In einer in 4B dargestellten Ausführungsform wird die ALD durch Zuführen einer Si-Vorstufe, einer Ti-Vorstufe und einer N-Vorstufe in dieser Reihenfolge durchgeführt, was zweimal oder öfter wiederholt werden kann. Daher wird die Zufuhr von Vorstufen von Si, Ti und N in dieser Reihenfolge wiederholt. Ein Spülgas wird beim Wechseln der Vorstufe zugeführt. Die Reihenfolge der Gaszufuhr kann geändert werden.
  • In einer in 4C dargestellten Ausführungsform wird die ALD durch Zuführen einer Ti-Vorstufe, einer Si-Vorstufe und einer N-Vorstufe in dieser Reihenfolge durchgeführt, was zweimal oder öfter wiederholt werden kann. Daher wird die Zufuhr von Vorstufen von Ti, Si und N in dieser Reihenfolge wiederholt. Ein Spülgas wird beim Wechseln der Vorstufe zugeführt. Die Reihenfolge der Gaszufuhr kann geändert werden.
  • In einer in 4D dargestellten Ausführungsform wird die ALD durch Zuführen einer Ti-Vorstufe und eines Mischgases einer Si-Vorstufe und einer N-Vorstufe in dieser Reihenfolge durchgeführt, was zweimal oder öfter wiederholt werden kann. Daher wird die Zufuhr von Vorstufen von Ti und einer Mischung aus Si und N in dieser Reihenfolge wiederholt. Ein Spülgas wird beim Wechseln der Vorstufe zugeführt. Die Reihenfolge der Gaszufuhr kann geändert werden.
  • In einer in 4E dargestellten Ausführungsform wird die ALD für eine SiN-Schicht durch Zuführen einer Si-Vorstufe und einer N-Vorstufe durchgeführt, was zweimal oder öfter wiederholt werden kann. Daher wird die Zufuhr von Vorstufen von Si und N in dieser Reihenfolge wiederholt. Ein oder mehrere Spülvorgänge durch das Spülgas werden beim Wechseln der Vorstufe durchgeführt.
  • In einer in 4F dargestellten Ausführungsform wird die ALD für eine Ti-Schicht durch Zuführen einer Ti-Vorstufe und eines Spülgases, das mindestens eines von Ar- oder H2-Gas aufweist, durchgeführt, was zweimal oder öfter wiederholt werden kann.
  • In einer in 4G dargestellten Ausführungsform wird die ALD für eine Si-Schicht durch Zuführen einer Si-Vorstufe und eines Spülgases durchgeführt, was zweimal oder öfter wiederholt werden kann.
  • In einer in 4H dargestellten Ausführungsform wird die ALD für eine TiSi-Schicht durch Zuführen einer Ti-Vorstufe und einer Si-Vorstufe in dieser Reihenfolge durchgeführt, was zweimal oder öfter wiederholt werden kann. Ein Spülgas wird beim Wechseln der Vorstufe zugeführt. Die Reihenfolge der Gaszufuhr kann geändert werden.
  • In einigen Ausführungsformen wird bei S307 von 3G, nachdem die Abschirmschicht 84 ausgebildet wurde, ein erster Ausheilungsvorgang für ungefähr 1 ns (Spike-Ausheilung, wie z.B. eine Laserausheilung) bis ungefähr 360 s bei einer Temperatur von ungefähr 600 °C bis ungefähr 800 °C in einigen Ausführungsformen durchgeführt.
  • Die erste Ausheilung kann dabei helfen, die Gatedielektrikumsschicht 82 zu verdichten und Stickstoff in die Gatedielektrikumsschicht 82 einzubringen. Stickstoff hilft dabei, Sauerstoff-Gitterlücken zu passivieren, reduziert einen Leckstrom und verbessert eine Vorrichtungszuverlässigkeit. Die erste Ausheilung kann außerdem dabei helfen, eine stabile Mischschicht auszubilden, die dabei hilft, eine stabile Plattform für eine anschließende Abscheidung eines Metallgatefilms auf der dielektrischen Schicht bereitzustellen. Wenn die Temperatur zu hoch ist, kann die erste Ausheilung eine Kristallisation und Korngrenzenbildung in der High-k-Gatedielektrikumsschicht 82 verursachen, was sich auf ein Leckstromverhalten und ein erneutes Wachstum auf der Grenzflächenschicht 81 auswirkt, was die Geschwindigkeit der Vorrichtung verlangsamt. Wenn dagegen die Temperatur zu niedrig ist, stellt die erste Ausheilung möglicherweise keine hinreichende Verdichtung in der High-k-Gatedielektrikumsschicht bereit und kann Vorrichtungsinstabilität/Schwankungen während anschließender Metallgate-Abscheidungsprozesse verursachen.
  • Anschließend wird in einigen Ausführungsformen die gestapelte Struktur, die die Grenzflächenschicht 81, die Gatedielektrikumsschicht 82, die erste leitfähige Schicht 83 und die Abschirmschicht 84 aufweist, in einem Fluor-haltigen Gas (z.B. F2 und/oder NF3) für und/oder 4 s bis ungefähr 15 min bei einer Temperatur von ungefähr Raumtemperatur (25 °C) bis ungefähr 550 °C getränkt. Wie vorstehend dargelegt, hilft die Aufnahme von Fluor dabei, die Austrittsarbeits-Einstelleigenschaft zu verbessern, Vt einer PMOS-Vorrichtung zu verringern, Sauerstoff-Gitterlücken in der Gatedielektrikumsschicht 82 zu passivieren, einen Leckstrom zu reduzieren und ungesättigte Bindungen in der Gatedielektrikumsschicht zu reduzieren. Andererseits kann ein Tränken in Fluor Schäden an der ersten leitfähigen Schicht 83 (z.B. Ätzen durch F-Vorstufengase) und/oder der Gatedielektrikumsschicht (z.B. Verringern einer Dielektrizitätskonstante) verursachen. Das Verwenden der Abschirmschicht 84 kann diese Problem unterdrücken oder vermeiden.
  • Danach wird bei S309 von 3G eine Abdeckschicht 85, z.B. eine kristalline, polykristalline oder amorphe Si-Schicht, über der Abschirmschicht 84 ausgebildet, wie in 3D dargestellt, und bei S311 von 3G wird in einigen Ausführungsformen ein zweiter Ausheilungsvorgang für ungefähr 1 ns (Spike-Ausheilung, wie z.B. eine Laserausheilung) bis ungefähr 360 s bei einer Temperatur von ungefähr 550 °C bis ungefähr 1300 °C durchgeführt. In einigen Ausführungsformen beträgt die Temperatur von 900 °C bis 1100 °C. Dies führt in einigen Ausführungsformen zur Diffusion des Fluors in die Abdeckschicht 85, die Abschirmschicht 84, die erste leitfähige Schicht 83 und die Gatedielektrikumsschicht 82. Bei S313 von 3G wird, nach dem zweiten Ausheilungsvorgang, die Abdeckschicht 85 entfernt, wie in 3E dargestellt.
  • Die zweite Ausheilung mit der Si-Abdeckschicht 85 hilft außerdem dabei, die Qualität der Gatedielektrikumsschicht 82 zu verbessern. Eine Gatedielektrikumsschicht, wie z.B. eine High-k-Dielektrikumsschicht, wird bei einer vergleichsweise niedrigen Temperatur ausgebildet, um eine Kristallisation und Korngrenzenbildung zu vermeiden, während Metallgatefilme bei vergleichsweise hohen Temperaturen abgeschieden werden. Dementsprechend ist es wünschenswert, die High-k-Dielektrikumsschicht vor der Metallgateabscheidung thermisch stabiler zu gestalten. Die zweite Ausheilung mit der Abdeckschicht 85 bei den Temperaturbereichen, wie vorstehend dargelegt, kann die High-k-Dielektrikumsschicht verdichten, und sie ohne thermische Oxidinversion während der Metallgateabscheidung thermisch stabiler gestalten. Die zweite Ausheilung hilft außerdem dabei, das Fluor aus den äußeren Schichten (z.B. der Abdeckschicht und der Abschirmschicht) in die erste leitfähige Schicht 85, die Gatedielektrikumsschicht 82 und die Grenzflächenschicht 81 thermisch einzudiffundieren. Die Abdeckschicht 85 wird verwendet, um die Gatedielektrikumsschicht 82 und die erste leitfähige Schicht 83 vor unerwünschten Oxidationsschäden zu schützen und diese Filme von der Ausheilungsatmosphäre zu isolieren. Nach einer thermischen Stabilisierung der Gatedielektrikumsschicht wird die Abdeckschicht 85 nicht mehr in der fertigen Vorrichtungsstruktur benötigt und sie wird daher entfernt.
  • Danach wird bei S315 von 3G die Barriereschicht 86 ausgebildet, und dann werden bei S317 von 3G die Gatemetallschichten, die eine oder mehrere Austrittsarbeits-Einstellschichten 87 und eine Body-Metallschicht (Gateelektrodenschicht) 88 aufweisen, über der Abschirmschicht 84 ausgebildet.
  • In einigen Ausführungsformen wird die Barriereschicht 86 aus TaN gefertigt und dient als eine Ätzstopp-Barriereschicht. Die Barriereschicht 86 wirkt als eine Nassätzstoppschicht während des Strukturierens von Austrittsarbeits-Einstellschichten des p-Typs und n-Typs, die anschließend ausgebildet werden, um mehrere Vt-Vorrichtungen auszubilden. In einigen Ausführungsformen wird eine Austrittsarbeits-Einstellschicht des p-Typs von einem Vorrichtungsgebiet des n-Typs entfernt, während die Austrittsarbeits-Einstellschicht des p-Typs auf einem anderen PMOS verbleibt.
  • In einigen Ausführungsformen wird die Austrittsarbeits-Einstellschicht 87 aus einem leitfähigen Material, wie z.B. einer einfachen Schicht aus TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehreren von diesen Materialien, gefertigt. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co oder TiAl als die Austrittsarbeits-Einstellschicht verwendet, und für den p-Kanal-FET werden eine oder mehrere Schichten von TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC und Co als die Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht kann mithilfe einer ALD, einer PVD, einer CVD, einer Elektronenstrahlverdampfung (e-beam evaporation) oder eines anderen geeigneten Prozesses ausgebildet werden. Außerdem kann die Austrittsarbeits-Einstellschicht separat für den n-Kanal-FET und den p-Kanal-FET, die verschiedene Metallschichten verwenden können, ausgebildet werden. In einigen Ausführungsformen wird die Austrittsarbeits-Einstellschicht 87 abgeschieden und selektiv von einigen Transistoren unter Verwendung eines oder mehrerer lithografischer und Ätzvorgänge entfernt.
  • Die Gateelektrodenschicht (Body-Metallschicht) 88 weist eine oder mehrere Schichten aus einem leitfähigen Material auf, wie z.B. Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Die Body-Metallschicht 88 kann mithilfe einer CVD, einer ALD, eines Elektroplattierens oder eines anderen geeigneten Verfahrens ausgebildet werden.
  • Die Reihenfolge des Fluortränkung und der Ausbildung der Abdeckschicht (z.B. Si-Abdeckschicht) 85 ist nicht auf die vorstehende Reihenfolge beschränkt. In einigen Ausführungsformen wird das Fluortränken vor dem Ausbilden der Si-Abdeckschicht 85 durchgeführt, das Fluor-Tränken wird gleichzeitig mit dem Ausbilden der Abdeckschicht 85 durchgeführt, d.h. das Fluorierungstränken während der Abscheidung der Si-Abdeckschicht durch Einführen eines F2-Gases bei einer Temperatur zum Beispiel in einem Bereich von ungefähr 300 °C bis ungefähr 450 °C, oder das Fluortränken wird nach dem Ausbilden der Si-Abdeckschicht 85 durchgeführt.
  • 5 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 6A bis 6F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses der Halbleitervorrichtung von 5 gemäß einer Ausführungsform der vorliegenden Offenbarung. 6G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass in dem sequentiellen Herstellungsprozess für zusätzliche Ausführungsformen des Verfahrens ein oder mehrere zusätzliche Vorgänge vor, während und nach den in 6A bis 6F dargestellten Stufen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Vorgänge, wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in der nachstehenden Ausführungsform verwendet werden, und eine ausführliche Beschreibung davon kann weggelassen sein.
  • In dieser Ausführungsform weist die fertige Halbleitervorrichtungsstruktur keine Abschirmschicht auf, wie in 5 dargestellt. In einigen Ausführungsformen weist die Abschirmschicht 84 SixTiyNz auf, wobei 0 ≤ x < 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 0,7. In anderen Ausführungsformen wird die Abschirmschicht 84 aus Si gefertigt. In anderen Ausführungsformen wird die Abschirmschicht 84 aus einem von Siliziumnitrid, Ti, Titannitrid, Titansilizid (z.B. TiSi, TiSi2, Ti3Si, Ti5Si3, Ti5Si4 usw.) gefertigt.
  • Die Vorgänge S601, S603, S605, S607, S609, S611 und S613 von 6G und 6A bis 6D sind jeweils den Vorgängen S301, S303, S305, S307, S309, S311 und S313 von 3G und 3A bis 3D gleich. Wie in 6E dargestellt, wird, nachdem die Abdeckschicht 85 entfernt wurde, bei S615 von 6G die Abschirmschicht 84 ebenfalls entfernt. Dann werden bei S619 und S621 von 6G, wie in 6F dargestellt, eine Barriereschicht 86, eine oder mehrere Austrittsarbeits-Einstellschichten 87 und eine Gateelektrodenschicht 88 ausgebildet. In einigen Ausführungsformen wird die Abschirmschicht 84 nach dem ersten Ausheilungsvorgang und vor der Abscheidung der Abdeckschicht 85 entfernt. In einigen Ausführungsformen wird die Abschirmschicht 84 nach dem zweiten Ausheilungs- und nach dem Entfernungsvorgang der Abdeckschicht entfernt. In einigen Ausführungsformen wird die Abschirmschicht 84 gleichzeitig während des Entfernungsvorgangs der Abdeckschicht 85 entfernt. Die Abschirmschicht 84 kann durch Trockenätz- und/oder Nassätzchemikalien (z.B. die Kombination von HCl, NH4OH, H2O2 und entionisiertem Wasser) bei einer Temperatur im Bereich von ungefähr 25 °C bis ungefähr 200 °C entfernt werden. In einigen Ausführungsformen, in denen die Abschirmschicht 84 nach dem ersten Ausheilungsvorgang entfernt wird, wird eine Reduzierung des erneuten Grenzflächenschichtwachstums um ungefähr 0,13 nm (d.h. ungefähr 0,13 weniger als bei der normal ausgebildeten Grenzflächenschichtdicke) festgestellt. In einigen Ausführungsformen, in denen die Abschirmschicht nach dem ersten Ausheilungsvorgang entfernt wird, wird eine Reduzierung des erneuten Grenzflächenschichtwachstums um ungefähr 0,2 nm bis 0,4 nm (d.h. ungefähr 0,2 nm bis 0,4 nm weniger als die normal ausgebildete Grenzflächenschichtdicke) festgestellt. In einigen Ausführungsformen wird bei S617 von 6G, nachdem die Abschirmschicht 84 entfernt wurde und bevor die Barriereschicht und oder die zweite leitfähige Schicht abgeschieden wird, die erste leitfähige Schicht 83 erneut abgeschieden, um den Verlust oder Schaden der ersten leitfähigen Schicht während des Abschirmschicht-Entfernungsvorgangs wieder auszugleichen.
  • 7 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 8A bis 8F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses der Halbleitervorrichtung von 7 gemäß einer Ausführungsform der vorliegenden Offenbarung. 8G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass in dem sequentiellen Herstellungsprozess für zusätzliche Ausführungsformen des Verfahrens ein oder mehrere zusätzliche Vorgänge vor, während und nach den in 8A bis 8F dargestellten Stufen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Vorgänge, wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in der nachstehenden Ausführungsform verwendet werden, und eine ausführliche Beschreibung davon kann weggelassen sein.
  • In dieser Ausführungsform wird kein Fluortränken durchgeführt, und daher sind die Gatestruktur und die Kanalgebiete der Halbleitervorrichtung frei von Fluor, wie in 7 dargestellt. In einigen Ausführungsformen weist die Abschirmschicht 84 SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y < 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) auf.
  • Die Vorgänge S801, S803 und S805 von 8G und 8A bis 8C sind jeweils den Vorgängen S301, S303, und S305 von 3G und 3A bis 3C gleich. Wie in 8D dargestellt, wird, nachdem die erste leitfähige Schicht 83 und die Abschirmschicht 84 ausgebildet wurden und ein erster Ausheilungsvorgang bei S807 von 8G durchgeführt wurde, bei S809 von 8G eine Abdeckschicht 85 ausgebildet, ohne dass ein Fluortränkungsvorgangs durchgeführt wird, wie in 8D dargestellt. Nachdem der zweite Ausheilungsvorgang bei S811 von 8G durchgeführt wurde, wird bei S813 von 8G die Abdeckschicht 85 entfernt, während die Abschirmschicht 84 nicht entfernt wird, wie in 8E dargestellt. Dann wird, wie in 8F dargestellt, eine zweite leitfähige Schicht 86 bei S815 von 8G ausgebildet, und eine oder mehrere Austrittsarbeits-Einstellschichten 87 und eine Gateelektrodenschicht 88 werden bei S817 von 8G ausgebildet.
  • 9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 10A bis 10F zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses der Halbleitervorrichtung von 9 gemäß einer Ausführungsform der vorliegenden Offenbarung. 10G zeigt einen Prozessablauf zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass in dem sequentiellen Herstellungsprozess für zusätzliche Ausführungsformen des Verfahrens eine oder mehrere zusätzliche Vorgänge vor, während und nach den in 10A bis 10F dargestellten Stufen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Vorgänge, wie in Bezug auf die vorstehenden Ausführungsformen beschrieben, können in der nachstehenden Ausführungsform verwendet werden, und eine ausführliche Beschreibung davon kann weggelassen sein.
  • In dieser Ausführungsform wird kein Fluortränken durchgeführt und es ist keine Abschirmschicht in der fertigen Gatestruktur aufgenommen, wie in 9 dargestellt. In einigen Ausführungsformen weist die Abschirmschicht 84 eines von Si, SixCy, SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0.01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy, TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) auf. In anderen Ausführungsformen wird die Abschirmschicht 84 aus Si, mit Si angereichertem SiN, SiC, SiCl, TiSi oder SiTiN gefertigt.
  • Die Vorgänge S1001, S1003 und S1005 von 10G und 10A bis 10D sind jeweils den Vorgängen S801, S803, und S805 von 8G und 8A bis 8D gleich. Wie in 8D dargestellt, wird, nachdem die erste leitfähige Schicht 83 und die Abschirmschicht 84 ausgebildet wurden und ein erster Ausheilungsvorgang bei S1007 von 10G durchgeführt wurde, bei S1009 von 10G eine Abdeckschicht 85 ausgebildet, ohne dass ein Fluortränkungsvorgang durchgeführt wird, wie in 8D dargestellt. Nachdem der zweite Ausheilungsvorgang bei S1011 von 10G durchgeführt wurde, werden bei S1013 und S1015 von 10G die Abdeckschicht 85' und die Abschirmschicht 84 entfernt, wie in 10E dargestellt. Dann wird, wie in 10F dargestellt, bei S1019 von 10G eine zweite leitfähige Schicht 86 ausgebildet, und eine oder mehrere Austrittsarbeits-Einstellschichten 87 und eine Gateelektrodenschicht 88 werden bei S1021 von 10G ausgebildet. In einigen Ausführungsformen wird die Abschirmschicht 84 nach dem ersten Ausheilungsvorgang und vor der Abscheidung der Abdeckschicht entfernt. In einigen Ausführungsformen wird die Abschirmschicht 84 nach dem zweiten Ausheilungs- und dem Entfernungsvorgang der Abdeckschicht entfernt. In einigen Ausführungsformen wird bei S1017 von 10G, nachdem die Abschirmschicht 84 entfernt wurde und bevor die Barriereschicht und oder die zweite leitfähige Schicht abgeschieden wird, die erste leitfähige Schicht 83 erneut abgeschieden, um den Verlust oder Schaden der ersten leitfähigen Schicht während des Abschirmschicht-Entfernungsvorgangs wieder auszugleichen.
  • Die hier beschriebenen verschiedenen Ausführungsformen oder Beispiele bieten einige Vorteile gegenüber dem Stand der Technik, wie vorstehend dargelegt. Zum Beispiel wird in der vorliegenden Offenbarung eine dünne Abschirmschicht (z.B. Si, Ti, TiSi, SiN, SixTiyNz) auf einer ersten leitfähigen Schicht (z.B. TiN-Schicht) abgeschieden, um die erste leitfähige Schicht von Fluorätzen, Oxidationsschäden abzuschirmen, d.h. eine zweilagige Abdeckstruktur wird ausgebildet. Die zweilagige Abdeckstruktur ermöglicht das Verwenden einer fluorierten Siliziumabdeckung (FSI), um Fluor erfolgreich in die TiN-Schicht und die High-k-Gatedielektrikumsschicht einzubringen, ohne Schäden an der TiN-Schicht zu verursachen. Das Verwenden der fluorierten Siliziumabdeckschicht zusammen mit der zweilagigen Abdeckstruktur hilft dabei, die PMOS-Vt, die Vorrichtungszuverlässigkeit wesentlich zu verbessern. Die Abschirmschicht 84 hilft auch dabei, die erste leitfähige Schicht (z.B. TiN-Schicht) vor atmosphärischen Oxidationsschäden zu schützen, indem die erste leitfähige Schicht vom atmosphärischen Sauerstoff und/oder Feuchtigkeit isoliert wird. Die Abschirmschicht 84 hilft auch dabei, die Diffusion vom Metall (z.B. Al) aus den Austrittsarbeit-Einstellschichten 87 und/oder aus der Gateelektrodenschicht 88 in die Gatedielektrikumsschicht 82 zu blockieren, wie in 11A und 11B dargestellt. 11A zeigt ein EDAX-Ergebnis (energiedispersive Röntgenspektroskopie) eines Aluminiumkonzentrationsprofils für eine Struktur ohne das Ausbilden einer Abschirmschicht 84 und 11B zeigt ein EDAX-Ergebnis eines Aluminiumkonzentrationsprofils für eine Struktur mit einer Abschirmschicht 84 gemäß den Ausführungsformen der vorliegenden Offenbarung, wie vorstehend dargelegt. Wie in 11B dargestellt, wird eine Al-Diffusion in die Gatedielektrikumsschicht 82, 81 wirksam unterdrückt. In einigen Ausführungsformen liegt die Al-Konzentration, wenn keine Abschirmschicht verwendet wird, in einem Bereich von ungefähr 1 Atom-% bis ungefähr 10 Atom-%, und wenn eine Abschirmschicht ausgebildet wird, beträgt die Al-Konzentration weniger als ungefähr 0,05 Atom-%. Dies hilft dabei, die Gateoxid-Qualität zu verbessern, indem de Al-Defekte in der dielektrischen Schicht 82, 81 reduziert werden, wodurch das Leckstromverhalten der Vorrichtung verbessert wird. In einigen Ausführungsformen enthält, wenn die Abschirmschicht in der fertigen Struktur verbleibt, die Gatedielektrikumsschicht 82 Al in einer Menge von weniger als 0,05 Atom-% und in anderen Ausführungsformen weniger als 0,02 Atom-%.
  • Außerdem kann die Abschirmschicht 84 Sauerstoff aus der ersten leitfähigen Schicht fangen oder einfangen, um ein erneutes Grenzflächenschichtwachstum zu kontrollieren, wie in 11C und 11D dargestellt. 11C zeigt ein ToF-SIMS-Ergebnis (Flugzeit-Sekundärionenmassenspektrometrie) für Sauerstoff und 11D zeigt ein Tof-SIMS-Ergebnis für TiO2 für die Struktur mit einer Abschirmschicht und auch für die Struktur ohne eine Abschirmschicht gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in 11C und 11D dargestellt, wird ein erneutes Wachstum der Grenzflächenschicht 81 und/oder eine Oxidation der ersten leitfähigen Schicht 83 wirksam unterdrückt. Die Abschirmschicht hilft dabei, aus der ersten leitfähigen Schicht und/oder aus der Gatedielektrikumsschicht während eines oder mehrerer anschließender Ausheilungsprozesse freigegebenen Sauerstoff zu fangen. Diese Sauerstofffangfähigkeit reduziert das erneute Grenzflächenschichtwachstum während der Ausheilung, wodurch die Grenzflächenschichtdicke verringert wird, was wiederum dabei hilft, die Vorrichtungsgeschwindigkeit, Ion-Ioff-Leistungsfähigkeit der Vorrichtung und/oder Betriebsfrequenz-Leistungsfähigkeit des Ringoszillators zu verbessern. 11E zeigt XPS-Spektren (Röntgenphotoelektronenspektroskopie) von Peaks eines 2p3/2-Titanorbitals (Ti2p3/2) von der ersten leitfähigen Schicht 83 für die Struktur mit einer Abschirmschicht und für die Struktur ohne eine Abschirmschicht. Wie in 11E dargestellt, wird beim Verwenden einer Abschirmschicht die Titan-Bindung an Sauerstoff wesentlich unterdrückt und die Titanbindung an einen Stickstoffpeak wird verbessert, was den Oxidationsschutz der ersten leitfähigen Schicht (z.B. TiN-Schicht) durch die Abschirmschicht anzeigt. In einigen Ausführungsformen hilft die Abschirmschicht 84 dabei, das Verhältnis der Anzahl von Ti-Atomen, die an ein Sauerstoffatom gebunden sind (Ti-O) zur Anzahl von Ti, das an ein Stickstoffatom gebunden ist (Ti-N) (d.h. Ti-O/Ti-N-Verhältnis) der ersten leitfähigen Schicht 83 vom Bereich von ungefähr 0,25 bis 0,95 (d.h. ohne das Verwenden der Abschirmschicht 84) auf den Bereich von ungefähr 0,03 bis 0,48 (d.h. unter Verwendung der Abschirmschicht) zu reduzieren. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 82 aus HfO2-La2O3 gefertigt. In einem solchen Fall hilft die Abschirmschicht 84 dabei, das Metall, wie z.B. Lanthan, in der Gatedielektrikumsschicht 82 aus dem Kanal, der Grenzflächenschicht 81 wegzuziehen. 11F zeigt ein ToF-SIMS-Ergebnis (Flugzeit-Sekundärionenmassenspektrometrie) eines Lanthankonzentrationsprofils für eine Struktur ohne das Ausbilden einer Abschirmschicht 84 und 11G zeigt ein ToF-SIMS-Ergebnis eines Lanthankonzentrationsprofils für eine Struktur mit einer Abschirmschicht 84 gemäß den Ausführungsformen der vorliegenden Offenbarung, wie vorstehend dargelegt. Wie in 11G dargestellt, ist eine Diffusion von Lanthan aus der Gatedielektrikumsschicht 82 zur Abschirmschicht 84 verstärkt, wodurch aufgrund einer reduzierten Menge von Lanthan und Dipolstreuung an der Grenzfläche der HfO2-La2O3-Gatedielektrikumsschicht 82 und der Grenzflächenschicht 81 eine PMOS-Vorrichtungs-Schwellenspannung und ein Vorrichtungs-Flackerrauschproblem reduziert sind. In einigen Ausführungsformen liegt die La-Konzentration an der Grenzfläche der HfO2-La2O3-Gatedielektrikumsschicht 82 und der Grenzflächenschicht 81, wenn keine Abschirmschicht verwendet wird, in einem Bereich von ungefähr 1 Atom-% bis ungefähr 60 Atom-%, und wenn eine Abschirmschicht ausgebildet wird, beträgt die La-Konzentration weniger als ungefähr 0,05 Atom-% bis ungefähr 10 Atom-%. Eine größere Si-Menge in der Abschirmschicht verursacht, dass mehr La herausdiffundiert.
  • Die vorstehend dargelegten Ausführungsformen sind nicht auf FinFETs beschränkt und können auf andere Typen von n-Kanal- und/oder p-Kanal-Transistoren angewendet werden, wie z.B. Gate-All-Around-(GAA)-Transistoren, die laterale Gate-All-Around-(LGAA)-Transistoren und vertikale Gate-All-Around-(VGAA)-Transistoren aufweisen.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem ersten Ausheilungsvorgang entfernt, und eine Gateelektrodenschicht wird ausgebildet, nachdem die Abdeckschicht entfernt wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die erste leitfähige Schicht eine Metallnitridschicht auf. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die erste leitfähige Schicht aus TiN gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der ersten leitfähigen Schicht in einem Bereich von 0,3 nm bis 30 nm. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem von Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy, TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Abschirmschicht in einem Bereich von 0,5 nm bis 30 nm. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen, wobei die Abdeckschicht aus kristallinem, polykristallinem oder amorphem Silizium gefertigt wird. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen weist die Abdeckschicht Fluor auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird ein zweiter Ausheilungsvorgang durchgeführt, bevor die Abdeckschicht ausgebildet wird und nachdem die Abschirmschicht ausgebildet wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist eine Ausheilungstemperatur des ersten Ausheilungsvorgangs höher als eine Ausheilungstemperatur des zweiten Ausheilungsvorgangs. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt die Ausheilungstemperatur des ersten Ausheilungsvorgangs in einem Bereich von 900 °C bis 1300 °C. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt die Ausheilungstemperatur des zweiten Ausheilungsvorgangs in einem Bereich von 600 °C bis 800 °C. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abdeckschicht entfernt wurde, die Abschirmschicht entfernt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abschirmschicht entfernt wurde, eine zusätzliche Metallnitridschicht, die aus einem gleichen Material gefertigt wird wie die erste leitfähige Metallnitridschicht, über der Metallnitridschicht ausgebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abschirmschicht ausgebildet wurde, ein Fluortränkungsvorgang wird durchgeführt, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein zweiter Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem zweiten Ausheilungsvorgang entfernt, und eine Gateelektrodenschicht wird ausgebildet, nachdem die Abdeckschicht entfernt wurde. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die erste leitfähige Schicht aus TiN gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem von SiN, Ti, TiSi, SixTiyNz, wobei 0 ≤ x < 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1 und x+y+z=1, gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist eine Ausheilungstemperatur des ersten Ausheilungsvorgangs niedriger als eine Ausheilungstemperatur des zweiten Ausheilungsvorgangs. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt die Ausheilungstemperatur des ersten Ausheilungsvorgangs in einem Bereich von 600 °C bis 800 °C, und die Ausheilungstemperatur des zweiten Ausheilungsvorgangs liegt in einem Bereich von 900 °C bis 1300°C.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abschirmschicht ausgebildet wurde, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein zweiter Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht und die Abschirmschicht werden nach dem zweiten Ausheilungsvorgang entfernt, und eine Gateelektrodenschicht wird ausgebildet, nachdem die Abdeckschicht entfernt wurde.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Abschirmschicht, die über der Metallnitridschicht angeordnet ist, und eine Gateelektrodenschicht, die über der Abdeckschicht angeordnet ist. Die Metallnitridschicht wird aus TiN gefertigt, und die Abschirmschicht wird aus einem gefertigt, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen erfüllen eine Dicke T1 der Metallnitridschicht und eine Dicke T2 der Abschirmschicht 0,05 ≤ T2/(T1+T2) < 0,85. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Metallnitridschicht in einem Bereich von 0,3 nm bis 30 nm. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Abschirmschicht in einem Bereich von 0,5 nm bis 30 nm. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Abschirmschicht Fluor in einer Menge von 0,02 Atom-% bis 75 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist Metallnitridschicht Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Fluor in einer Menge von ungefähr 0,01 Atom-% bis 40 Atom-% auf. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus SiN gefertigt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, und eine Gateelektrodenschicht, die über der Metallnitridschicht angeordnet ist. Die Metallnitridschicht wird aus TiN gefertigt, und die Metallnitridschicht und die Gatedielektrikumsschicht weisen Fluor auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen ist eine Menge von Fluor in der Gatedielektrikumsschicht kleiner als eine Menge von Fluor in der Metallnitridschicht. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist Metallnitridschicht Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Fluor in einer Menge von ungefähr 0,01 Atom-% bis 40 Atom-% auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Metallnitridschicht in einem Bereich von 0,3 nm bis 30 nm. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Halbleitervorrichtung Gateseitenwandspacer, die aus einem Silizium-basierten Isolationsmaterial gefertigt sind und Fluor aufweisen.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Finnenstruktur auf, aufweisend: eine Kanalschicht, eine isolierende Isolationsschicht, eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Abschirmschicht, die über der Metallnitridschicht angeordnet ist, und eine Gateelektrodenschicht, die über der Abdeckschicht angeordnet ist. Die Metallnitridschicht wird aus TiN gefertigt, und die Abschirmschicht wird aus einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen erfüllen eine Dicke T1 der Metallnitridschicht und eine Dicke T2 der Abschirmschicht 0,05 ≤ T2/(T1+T2) < 0,85. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weisen die Metallnitridschicht, die Abschirmschicht und die Gatedielektrikumsschicht Fluor auf, und eine Menge von Fluor in der Gatedielektrikumsschicht ist kleiner als eine Menge von Fluor in der Metallnitridschicht und eine Menge von Fluor in der Abschirmschicht. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Abschirmschicht Fluor in einer Menge von 0,02 Atom-% bis 75 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist Metallnitridschicht Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Fluor in einer Menge von ungefähr 0,01 Atom-% bis 40 Atom-% auf.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Grenzflächenschicht über einem Kanalgebiet ausgebildet, eine Gatedielektrikumsschicht wird über der Grenzflächenschicht ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem ersten Ausheilungsvorgang entfernt, eine zweite leitfähige Schicht als eine Barriereschicht und eine Gateelektrodenschicht werden über der Abschirmschicht ausgebildet, nachdem die Abdeckschicht entfernt wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die erste leitfähige Schicht aus TiN gefertigt, und eine Dicke der ersten leitfähigen Schicht liegt in einem Bereich von 0,3 nm bis 30 nm. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem gefertigt, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht ausgebildet, ohne das Vakuum nach dem Ausbilden der ersten leitfähigen Schicht zu unterbrechen. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht mithilfe eines von einem ALD- und einem CVD-Prozess bei einer Temperatur im Bereich von 250 °C bis 600 °C und bei einem Druck im Bereich von 1 Torr bis 150 Torr ausgebildet. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Abschirmschicht in einem Bereich von 0,5 nm bis 30 nm, und wobei eine Dicke T1 der Metallnitridschicht und eine Dicke T2 der Abschirmschicht 0,05 ≤ T2/(T1+T2) < 0,85 erfüllen. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die Abdeckschicht aus kristallinem, polykristallinem oder amorphem Silizium gefertigt. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen weist die Abdeckschicht Fluor auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird ein zweiter Ausheilungsvorgang durchgeführt, bevor die Abdeckschicht ausgebildet wird und nachdem die Abschirmschicht ausgebildet wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist eine Ausheilungstemperatur des ersten Ausheilungsvorgangs höher als eine Ausheilungstemperatur des zweiten Ausheilungsvorgangs, wobei die Ausheilungstemperatur des ersten Ausheilungsvorgangs in einem Bereich von 900 °C bis 1300 °C liegt, und die Ausheilungstemperatur des zweiten Ausheilungsvorgangs in einem Bereich von 600 °C bis 800 °C liegt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem von Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0.01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1, und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abdeckschicht entfernt wurde, die Abschirmschicht entfernt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird ein zweiter Ausheilungsvorgang durchgeführt, bevor die Abdeckschicht ausgebildet wird und nachdem die Abschirmschicht ausgebildet wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird der zweite Ausheilungsvorgang bei einem Temperaturbereich von 450 °C bis 850 °C durchgeführt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht nach dem zweiten Ausheilungsvorgang, und bevor die Abdeckschicht ausgebildet wird, entfernt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abschirmschicht entfernt wurde, eine zusätzliche Metallnitridschicht, die aus einem gleichen Material gefertigt wird wie die Metallnitridschicht, über der Metallnitridschicht ausgebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abschirmschicht ausgebildet wurde, ein Fluortränkungsvorgang wird durchgeführt, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein zweiter Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem zweiten Ausheilungsvorgang entfernt, die Abschirmschicht wird entfernt, nachdem die Abdeckschicht entfernt wurde, und eine zweite leitfähige Schicht als eine Barriereschicht und eine Gateelektrodenschicht werden über der ersten leitfähigen Schicht ausgebildet. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0.01 ≤ y ≤ 0,7, und x+y=1), Ti, TixCy (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abschirmschicht entfernt wurde, ein dritter Ausheilungsvorgang bei einem Temperaturbereich von 450 °C bis 850 °C durchgeführt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abschirmschicht entfernt wurde, eine zusätzliche Metallnitridschicht, die aus einem gleichen Material gefertigt wird wie die Metallnitridschicht, über der Metallnitridschicht ausgebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abschirmschicht ausgebildet wurde, ein Fluortränkungsvorgang wird durchgeführt, die Abschirmschicht wird entfernt, eine Abdeckschicht wird über der ersten leitfähigen Schicht ausgebildet, ein zweiter Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem zweiten Ausheilungsvorgang entfernt, und eine zweite leitfähige Schicht als eine Barriereschicht und eine Gateelektrodenschicht werden über der ersten leitfähigen Schicht ausgebildet. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7, und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7, und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die Abschirmschicht entfernt wurde, eine zusätzliche Metallnitridschicht, die aus einem gleichen Material gefertigt wird wie die Metallnitridschicht, über der Metallnitridschicht ausgebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Gatedielektrikumsschicht über einem Kanalgebiet ausgebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumsschicht ausgebildet, eine Abschirmschicht wird über der ersten leitfähigen Schicht ausgebildet, ein erster Ausheilungsvorgang wird durchgeführt, nachdem die Abschirmschicht ausgebildet wurde, ein Fluortränkungsvorgang wird durchgeführt, eine Abdeckschicht wird über der Abschirmschicht ausgebildet, ein zweiter Ausheilungsvorgang wird durchgeführt, nachdem die Abdeckschicht ausgebildet wurde, die Abdeckschicht wird nach dem zweiten Ausheilungsvorgang entfernt, und eine Gateelektrodenschicht wird über der Gatedielektrikumsschicht ausgebildet, nachdem die Abdeckschicht entfernt wurde. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus einem gefertigt, das aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) gewählt wird. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt die Ausheilungstemperatur des ersten Ausheilungsvorgangs in einem Bereich von 600 °C bis 800 °C, und die Ausheilungstemperatur des zweiten Ausheilungsvorgangs liegt in einem Bereich von 900 °C bis 1300 °C.
  • Gemäß einem Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Grenzflächenschicht und eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet sind, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Abschirmschicht, die über der Metallnitridschicht angeordnet ist, und eine Barriereschicht und eine Gateelektrodenschicht, die über der Abschirmschicht angeordnet sind, auf. Die Metallnitridschicht wird aus einem Metallnitrid, wie z.B. TiN, gefertigt, und die Abschirmschicht wird aus einem gefertigt, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Metallnitridschicht in einem Bereich von 0,3 nm bis 30 nm, eine Dicke der Abschirmschicht liegt in einem Bereich von 0,5 nm bis 30 nm, und eine Dicke T1 der Metallnitridschicht und eine Dicke T2 der Abschirmschicht erfüllen 0,05 ≤ T2/(T1+T2) < 0,85. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Metallnitridschicht Sauerstoff in einer Menge von 1,5 Atom-% bis 65 Atom-% auf. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Aluminium in einer Menge von weniger als 0,05 Atom-% auf.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Grenzflächenschicht, eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, und eine Barriereschicht und eine Gateelektrodenschicht, die über der Metallnitridschicht angeordnet sind, auf. Die Metallnitridschicht ist aus TiN gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Halbleitervorrichtung ferner eine Mischschicht auf einer oberen Fläche der Metallnitridschicht auf, die durch Abscheiden einer Abschirmschicht auf der Metallnitridschicht und Entfernen der Abschirmschicht von der oberen Fläche der Metallnitridschicht ausgebildet wird. Die verwendete Abschirmschicht ist eines, das aus der Gruppe ausgewählt wird, die aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) besteht. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Aluminium in einer Menge von ungefähr 0,1 % bis 6 % Atom-%.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Grenzflächenschicht, die über der Kanalschicht angeordnet ist, eine Gatedielektrikumsschicht, die über der Grenzflächenschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Abschirmschicht, die über der Metallnitridschicht angeordnet ist, eine Barriereschicht , die über der Abschirmschicht angeordnet ist, und eine Gateelektrodenschicht, die über der Barriereschicht angeordnet ist, auf. Die Metallnitridschicht wird aus TiN gefertigt, und die Abschirmschicht wird aus einem gefertigt, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Metallnitridschicht in einem Bereich von 0,3 nm bis 30 nm, eine Dicke der Abschirmschicht liegt in einem Bereich von 0,5 nm bis 30 nm, und eine Dicke T1 der Metallnitridschicht und eine Dicke T2 der Abschirmschicht erfüllen 0,05 ≤ T2/(T1+T2) < 0,85. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist die Abschirmschicht teilweise kristallin oder vollständig amorph, und der Prozentsatz der Kristallinität der Abschirmschicht liegt in einem Bereich von 0 % bis 90 %. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weisen die Metallnitridschicht, die Abschirmschicht und die Gatedielektrikumsschicht Fluor auf, und eine Menge von Fluor in der Gatedielektrikumsschicht ist kleiner als eine Menge von Fluor in der Metallnitridschicht und eine Menge von Fluor in der Abschirmschicht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Abschirmschicht Fluor in einer Menge von 0,02 Atom-% bis 75 Atom-% auf, die Metallnitridschicht weist Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% auf, und die Gatedielektrikumsschicht weist Fluor in einer Menge von 0,01 Atom-% bis 40 Atom-% auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Halbleitervorrichtung ferner Gateseitenwandspacer auf, die aus einem Silizium-basierten Isolationsmaterial gefertigt sind und Fluor aufweisen. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weisen die Abschirmschicht, die Metallnitridschicht, die Gatedielektrikumsschicht kein Fluor auf, oder weisen Fluor in einer Menge von weniger als 0,6 Atom-% auf. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die Abschirmschicht aus SiN gefertigt. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist Metallnitridschicht Sauerstoff in einer Menge von 1,5 Atom-% bis 65 Atom-% auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt in der Metallnitridschicht ein Verhältnis einer Anzahl von Titanatomen, die mit Sauerstoff gebunden sind (Ti-O) zu einer Anzahl von Titan, das an Stickstoff gebunden ist (Ti-N) in einem Bereich von 0,03 bis 0,48. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Aluminium in einer Menge von weniger als 0,05 Atom-%.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine Kanalschicht, eine Grenzflächenschicht, die über der Kanalschicht angeordnet ist, eine Gatedielektrikumsschicht, die über der Grenzflächenschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Barriereschicht, die über der Metallnitridschicht angeordnet ist, und eine Gateelektrodenschicht, die über der Barriereschicht angeordnet ist, auf. Die Metallnitridschicht ist aus TiN gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Halbleitervorrichtung ferner eine Mischschicht auf einer oberen Fläche der Metallnitridschicht auf, die durch Abscheiden einer Abschirmschicht auf der Metallnitridschicht und Entfernen der Abschirmschicht von der oberen Fläche der Metallnitridschicht ausgebildet wird. Die Abschirmschicht ist eines, das aus der Gruppe ausgewählt wird, die aus Si, SixCy, SixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy, TixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7, und x+y+z=1) besteht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weisen die Metallnitridschicht, die Abschirmschicht und die Gatedielektrikumsschicht Fluor auf, und eine Menge von Fluor in der Gatedielektrikumsschicht ist kleiner als eine Menge von Fluor in der Metallnitridschicht. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Metallnitridschicht Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% auf, und die Gatedielektrikumsschicht weist Fluor in einer Menge von 0,01 Atom-% bis 40 Atom-% auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt eine Dicke der Metallnitridschicht in einem Bereich von 0,3 nm bis 30 nm. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist Metallnitridschicht Sauerstoff in einer Menge von 1,5 Atom-% bis 65 Atom-% auf. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen liegt in der Metallnitridschicht ein Verhältnis einer Anzahl von Titanatomen, die mit Sauerstoff gebunden sind, zu einer Anzahl von Titan, das an Stickstoff gebunden ist, in einem Bereich von 0,03 bis 0,48. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weist die Gatedielektrikumsschicht Aluminium in einer Menge von ungefähr 0,1 % bis 65 Atom-%. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die Halbleitervorrichtung ferner Gateseitenwandspacer, die aus einem Silizium-basierten Isolationsmaterial gefertigt sind und Fluor aufweisen. In einer oder mehreren der vorstehenden und nachstehenden Ausführungsformen weisen die Abschirmschicht, die Metallnitridschicht, die Gatedielektrikumsschicht kein Fluor auf, oder weisen Fluor in einer Menge von weniger als 0,6 Atom-% auf.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen oder Beispielen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen oder Beispiele zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62753033 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Grenzflächenschicht über einem Kanalgebiet, Ausbilden einer Gatedielektrikumsschicht über der Grenzflächenschicht, Ausbilden einer ersten leitfähigen Schicht über der Gatedielektrikumsschicht, Ausbilden einer Abschirmschicht über der ersten leitfähigen Schicht, Ausbilden einer Abdeckschicht über der Abschirmschicht, Durchführen eines ersten Ausheilungsvorgangs, nachdem die Abdeckschicht ausgebildet wurde, Entfernen der Abdeckschicht nach dem ersten Ausheilungsvorgang, und Ausbilden einer Gateelektrodenschicht über der Gatedielektrikumsschicht, nachdem die Abdeckschicht entfernt wurde.
  2. Verfahren nach Anspruch 1, wobei die erste leitfähige Schicht aus einem Metallnitrid gefertigt wird, und eine Dicke der ersten leitfähigen Schicht in einem Bereich von 0,3 nm bis 30 nm liegt.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Abschirmschicht aus einem gefertigt wird, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei: eine Dicke Ti der ersten leitfähigen Schicht und eine Dicke T2 der Abschirmschicht 0,05 ≤ T2/(T1+T2) < 0,85 erfüllen, und die Dicke T2 der Abschirmschicht in einem Bereich von 0,5 nm bis 30 nm liegt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Abdeckschicht aus kristallinem, polykristallinem oder amorphem Silizium gefertigt wird.
  6. Verfahren nach Anspruch 5, wobei die Abdeckschicht Fluor aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Durchführen eines zweiten Ausheilungsvorgangs umfasst, bevor die Abdeckschicht ausgebildet wird und nachdem die Abschirmschicht ausgebildet wurde.
  8. Verfahren nach Anspruch 7, wobei eine Ausheilungstemperatur des ersten Ausheilungsvorgangs höher ist als eine Ausheilungstemperatur des zweiten Ausheilungsvorgangs.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Abschirmschicht aus SixTiyNz gefertigt wird, wobei 0 ≤ x < 1, 0 ≤ y ≤ 1 und 0 ≤ z ≤ 0,7.
  10. Verfahren nach Anspruch 9, das ferner, nachdem die Abdeckschicht entfernt wurde, ein Entfernen der Abschirmschicht umfasst.
  11. Verfahren Anspruch 9 oder 10, das ferner ein Durchführen eines zweiten Ausheilungsvorgangs umfasst, bevor die Abdeckschicht ausgebildet wird und nachdem die Abschirmschicht ausgebildet wurde.
  12. Verfahren nach Anspruch 10, wobei, nachdem die Abschirmschicht entfernt wurde, eine zusätzliche Metallnitridschicht, die aus einem gleichen Material gefertigt wird wie die Metallnitridschicht, über der Metallnitridschicht ausgebildet wird.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Gatedielektrikumsschicht über einem Kanalgebiet, Ausbilden einer ersten leitfähigen Schicht über der Gatedielektrikumsschicht, Ausbilden einer Abschirmschicht über der ersten leitfähigen Schicht, Durchführen eines ersten Ausheilungsvorgangs, nachdem die Abschirmschicht ausgebildet wurde, Durchführen eines Fluortränkungsvorgangs, Ausbilden einer Abdeckschicht über der Abschirmschicht, Durchführen eines zweiten Ausheilungsvorgangs, nachdem die Abdeckschicht ausgebildet wurde, Entfernen der Abdeckschicht nach dem zweiten Ausheilungsvorgang, und Ausbilden einer Gateelektrodenschicht über der Gatedielektrikumsschicht, nachdem die Abdeckschicht entfernt wurde, wobei die Abschirmschicht nach dem ersten Ausheilungsvorgang entfernt wird.
  14. Verfahren nach Anspruch 13, wobei die erste leitfähige Schicht aus TiN gefertigt wird.
  15. Verfahren nach Anspruch 13 oder 14, wobei die Abschirmschicht aus einem gefertigt wird, das aus der Gruppe ausgewählt wird, die aus Si, SixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixCly (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), SixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,99, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht.
  16. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 15, wobei: die Ausheilungstemperatur des ersten Ausheilungsvorgangs in einem Bereich von 600 °C bis 800 °C liegt, und die Ausheilungstemperatur des zweiten Ausheilungsvorgangs in einem Bereich von 900 °C bis 1300 °C liegt.
  17. Halbleitervorrichtung, aufweisend: eine Kanalschicht, eine Gatedielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine Metallnitridschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine Abschirmschicht, die über der Metallnitridschicht angeordnet ist, eine Gateelektrodenschicht, die eine oder mehrere Austrittsarbeits-Einstellschichten und eine oder mehrere Body-Metallgateelektrodenschichten aufweist und die über der Abschirmschicht angeordnet ist, wobei die Metallnitridschicht aus TiN gefertigt ist, und die Abschirmschicht aus einem gefertigt ist, das aus der Gruppe ausgewählt ist, die aus SixNy (wobei 0,3 ≤ x < 0,75, 0,25 ≤ y ≤ 0,7 und x+y=1), Ti, TixCy (wobei 0,9 ≤x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), TixCly (wobei 0,9 ≤ x < 0,99, 0,01 ≤ y ≤ 0,1 und x+y=1), Titansilizid, TixSiy (wobei 0,25 ≤ x < 0,99, 0,01 ≤ y ≤ 0,75 und x+y=1), TixNy (wobei 0,3 ≤ x < 0,99, 0,01 ≤ y ≤ 0,7 und x+y=1) und SixTiyNz (wobei 0,01 ≤ x < 0,75, 0,01 ≤ y ≤ 0,99, 0,01 ≤ y ≤ 0,7 und x+y+z=1) besteht.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die Abschirmschicht Fluor in einer Menge von 0,02 Atom-% bis 75 Atom-% aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die Metallnitridschicht Fluor in einer Menge von 0,02 Atom-% bis 55 Atom-% aufweist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Gatedielektrikumsschicht Fluor in einer Menge von 0,01 Atom-% bis 40 Atom-% aufweist, und die Gatedielektrikumsschicht Aluminium in einer Menge von weniger als 0,05 Atom-% aufweist.
DE102019121722.9A 2018-10-30 2019-08-13 Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen Pending DE102019121722A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021105456A1 (de) 2021-01-22 2022-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren

Families Citing this family (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10504797B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device and resulting device
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
CN111316417B (zh) 2017-11-27 2023-12-22 阿斯莫Ip控股公司 与批式炉偕同使用的用于储存晶圆匣的储存装置
JP7206265B2 (ja) 2017-11-27 2023-01-17 エーエスエム アイピー ホールディング ビー．ブイ． クリーン・ミニエンバイロメントを備える装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
KR20210024462A (ko) 2018-06-27 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11189616B2 (en) * 2019-09-17 2021-11-30 International Business Machines Corporation Multi-threshold voltage non-planar complementary metal-oxtde-semiconductor devices
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210078405A (ko) 2019-12-17 2021-06-28 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202140831A (zh) 2020-04-24 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含氮化釩層及包含該層的結構之方法
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
US11430698B2 (en) 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11810960B2 (en) * 2020-07-31 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures in semiconductor devices
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US11380776B2 (en) 2020-09-29 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor device with gate spacer structure
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
US11495463B2 (en) * 2020-10-27 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
CN115394850A (zh) 2021-05-25 2022-11-25 联华电子股份有限公司 半导体装置以及其制作方法
KR102592701B1 (ko) * 2021-06-02 2023-10-23 삼성전자주식회사 반도체 소자 및 이를 포함하는 전력 변환 시스템
US20230029370A1 (en) * 2021-07-20 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with nanosheet transistors with metal gate passivation
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6878615B2 (en) * 2001-05-24 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method to solve via poisoning for porous low-k dielectric
US8334197B2 (en) 2009-12-16 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high-k/metal gate device
US8710632B2 (en) * 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN105990143B (zh) * 2015-02-04 2019-12-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US9418853B1 (en) 2015-04-21 2016-08-16 United Microelectronics Corp. Method for forming a stacked layer structure
US9356125B1 (en) 2015-07-28 2016-05-31 United Microelectronics Corp. Manufacturing method of semiconductor structure
KR102350007B1 (ko) 2015-08-20 2022-01-10 삼성전자주식회사 반도체 장치 제조 방법
US9960053B2 (en) * 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US9735061B1 (en) 2016-02-03 2017-08-15 Globalfoundries Inc. Methods to form multi threshold-voltage dual channel without channel doping
CN107369644B (zh) 2016-05-12 2021-11-02 联华电子股份有限公司 半导体元件及其制作方法
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102238444B1 (ko) 2017-03-13 2021-04-09 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021105456A1 (de) 2021-01-22 2022-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11688786B2 (en) 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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