CN106972049A - 半导体装置的制造方法 - Google Patents

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Abstract

一种共掺杂鳍式场效晶体管的方法及结构包括形成一栅极堆叠，以至少局部位于延伸自一基底的一鳍部上方。在各个不同的实施例中，一阻挡金属层沉积于栅极堆叠上方。进行一热氟处理，其形成一氟化层于阻挡金属层内，且氟化层具有多个氟原子。在一些实施例中，在形成氟化层之后，进行退火以驱入至少一些的氟原子于栅极堆叠内(驱入界面层及高介电常数介电层)，借以利用上述至少一些的氟原子共掺杂栅极堆叠。

Description

半导体装置的制造方法
技术领域
本公开关于一种半导体技术，且特别是关于一种具掺杂的半导体装置及其制造方法。
背景技术
电子工业的进展来到不断增长又小又快速的电子装置的需求，这些电子装置同时能够支援大幅增加的复杂及尖端功能。因此，半导体工业持续不断趋向制造出低成本、高效能以及低功率集成电路(IC)。迄今，这些目标大部分透过微缩半导体尺寸(例如，最小特征部件尺寸)而实现，进而改善生产效率及降低相关成本。然而，上述微缩也增加半导体制程的复杂性。因此，半导体集成电路及装置的持续推进，对于半导体制程及技术也需要有相似的推进。
近来，已尝试采用多栅极装置，以透过增加栅极沟道耦合、降低闭态(OFF-state)电流及降低短沟道效应(short-channel effect,SCE)来改善栅极控制。已被采用的其中一种多栅极装置为鳍式场效晶体管(fin field-effect transistor,FinFET)。鳍式场效晶体管的名称取自于类鳍结构延伸自一基底而形成于其上，且类鳍结构用以形成场效晶体管的沟道。鳍式场效晶体管相容于传统的互补式金属-氧化物-半导体(CMOS)制程，且本身的三维结构容许大幅微缩同时维持栅极控制并减轻短沟道效应。另外，已尝试采用高介电常数(high-K)介电材料，以降低栅极氧化物漏电流同时维持所需的栅极电容值。然而，高介电常数介电材料遭受高密度界面及体缺陷，其增加载子散射、降低迁移率及降低漏极电流。对于降低缺陷密度的尝试至少包括加入氟。举例来说，其有效钝化界面悬浮键(interfacialdangling bond)及体氧空位(bulk oxygen vacancy)，进而降低氧化物漏电流、改善起始电压稳定性以及改善装置效能。对于平面装置的制造，可透过离子植入制程而加入氟。然而，试图透过离子植入制程而加入氟于鳍式场效晶体管却会损害鳍式场效晶体管的鳍部且无法有效将氟均匀地布满鳍式场效晶体管的鳍部的整个三维形貌。因此，现有技术尚未能够达到全面性的满足。
发明内容
根据一些实施例，本公开提供一种半导体装置的制造方法。上述方法包括形成一栅极堆叠以至少局部位于延伸自一基底的一鳍部上方。沉积一阻挡金属层于栅极堆叠上方。进行一热氟处理，其中热氟处理形成一氟化层于阻挡金属层内，且其中氟化层具有多个氟原子。在形成氟化层之后，进行退火以驱入至少一些的氟原子于栅极堆叠内，借以利用上述至少一些的氟原子共掺杂栅极堆叠。
根据一些实施例，本公开提供一种半导体装置的制造方法。上述方法包括形成一界面层于延伸自一基底的一鳍部上方以及形成一栅极介电层于界面层上方。沉积一阻挡金属层于栅极介电层上方。进行一热氟处理制程，其中热氟处理制程包括：在制程温度实质上相同于热氟处理制程的温度下，将氟(F2)气体流经阻挡金属层上方以及因应于热氟处理制程的温度下将氟(F2)气体流经阻挡金属层上方，引入多个氟原子至阻挡金属层的一第一部，以形成氟化的阻挡金属层。进行一快速热退火(RTA)制程，以驱入至少一些氟原子于界面层及栅极介电层内。
根据一些实施例，本公开提供一种半导体装置，包括：一基底，具有一鳍部；一界面层，具有一上界面部形成于鳍部的顶部上以及一侧界面部形成于鳍部的侧部上；一高介电常数介电层，具有一上高介电常数部形成于上界面部上以及一侧高介电常数部形成于侧界面部上；以及一阻挡金属层形成于高介电常数介电层上方。上界面部及侧界面部具有实质上相同的氟原子浓度，且上高介电常数部及侧高介电常数部具有实质上相同的氟原子浓度。
附图说明
图1绘示出根据本公开一或多个型态的鳍式场效晶体管装置实施例的立体示意图。
图2绘示出具有植入氟掺杂物的鳍式场效晶体管装置剖面示意图。
图3A绘示出模拟的氟剖面分布，其为氟原子百分比与深度关系，且包括鳍式场效晶体管的鳍部顶部剖面分布及鳍式场效晶体管的鳍部侧壁剖面分布。
图3B绘示出模拟的损害剖面分布，其为空位数量与深度关系，且包括鳍式场效晶体管的鳍部顶部剖面分布及鳍式场效晶体管的鳍部侧壁剖面分布。
图4绘示出根据本公开一或多个型态的制造鳍式场效晶体管装置的方法流程图。
图5A、5B、5C及5D绘示出对应图4的方法的一或多个步骤的鳍式场效晶体管装置实施例的剖面示意图，且实质上相似于图1中BB’截面。
图6A、6B、6C、6D及6E绘示出对应图4的方法的一或多个步骤的鳍式场效晶体管装置实施例的放大剖面示意图，且实质上相似于图1中BB’截面。
图7绘示出根据本公开一或多个型态的制造鳍式场效晶体管装置的方法的制程设计图。
图8A、8B及8C绘示出根据一些实施例的X射线光电子能谱仪(X-rayphotoelectron spectroscopy,XPS)的能谱图，显示出加入氟的前后表面化学的型态。
【符号说明】
100、200 鳍式场效晶体管(FinFET)装置
104、504、FIN 鳍部件
105 源极区
106、204 隔离区
107 漏极区
108 栅极结构
110 界面层
112 栅极介电层
114 金属层
202 鳍部
206、506 栅极堆叠
208 盖层
210 氟植入
212、214 侧部
302、306 鳍部顶部剖面分布
304、308 鳍部侧壁剖面分布
400 方法
402、404、406、408、410、412 区块
500 半导体装置
502 基底
506A 高介电常数栅极堆叠
508、TSN 阻挡金属层
508A 共的氟化阻挡金属层
508B 氟化的阻挡金属层
510 热氟处理
512、FSI 氟化的盖层
514 后盖层退火(PCA)制程
515 箱形虚线
602 氟原子
604、606、608 界面
702 制程设计图
704 第一部
706 第二部
802、802F F1s XPS 能谱
804、804F Hf4f XPS 能谱
806、802F Si2p XPS 能谱
CSI CVD 沉积-硅(或多晶硅)层
HK 高介电常数介电层
IL 界面层
TOP、SW 方向
具体实施方式
可理解的是以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如“之下”、“下方”、“下”、“上方”、“上”等等在此处用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
需注意的是本公开所揭示的实施例为多栅极晶体管或鳍式多栅极晶体管(此处称作鳍式场效晶体管(FinFET))装置。上述装置可包括P型金属氧化物半导体FinFET装置或N型金属氧化物半导体FinFET装置。FinFET装置可为双栅极装置、三栅极装置、块体(bulk)装置、绝缘层覆硅(silicon-on-insulator,SOI)装置及/或其他配置。本领域具有通常知识者可理解其他实施例的半导体装置可受益于本公开的型态。举例来说，此处所述的一些实施例中也可应用于环绕式栅极(gate-all-round,GAA)装置、Ω栅极装置或Π栅极装置。
图1绘示出FinFET装置100。FinFET装置100包括一或多个以鳍作为基础的多栅极场效晶体管。FinFET装置100包括一基底102、延伸自基底102的至少一鳍部件104、隔离区106以及设置于鳍部件104上方且围绕鳍部件104的栅极结构108。基底102可为一半导体基底，例如硅基底。基底可包括各种不同的膜层，包括形成于半导体基底上的导电或绝缘层。基底可包括不同的掺杂配置，取决于所熟习的设计需求。基底也可包括其他半导体，例如锗、碳化硅(SiC)、锗化硅(SiGe)或钻石。另外，基底可包括化合物半导体及/或合金半导体。再者，在一些实施例中，基底可包括外延(epi)层；基底可施加应变以强化效能；基底可包括绝缘层覆硅(SOI)结构及/或基底可具有其他适合的强化特征部件。
鳍部件104如基底102一般，可包括硅或其他元素半导体(例如，锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；合金半导体(包括锗化硅(SiGe)、磷砷化镓(GaAsP)、砷铟化铝(AlInAs)、砷镓化铝(AlGaAs)、砷镓化铟(InGaAs)、磷铟化镓(GaInP)及/或磷砷铟化镓(GaInAsP))；或其组合。可利用适合制程来制造鳍部件104，包括光学微影制程及蚀刻制程。光学微影制程可包括形成一光阻层(阻剂)于基底上方(例如，于硅层上方)、将阻剂曝光形成一图案、进行后曝烤制程以及对阻剂进行显影，以形成包括阻剂的掩模图案。在一些实施例中，可利用电子束(e-beam)微影制程来进行图案化阻剂而形成掩模部件。接着利用掩模部件来保护基底的区域，而蚀刻制程位于硅层内的凹口，借以留下延伸的鳍部件104。可利用干蚀刻(例如，化学氧化去除)、湿蚀刻及/或其他适合的制程形成凹口。也可使用许多种方法实施例来形成为于基底102上的鳍部件104。
每一鳍部件104也包括一源极区105及一漏极区107，其中源极区105及漏极区107形成于鳍部件104内部或上方及/或围绕鳍部件104。可于鳍部件104上方外延成长源极区105及漏极区107。晶体管的一沟道区设置于鳍部件104内、位于栅极结构108下方且沿着一平面，其实质上平行于图1中截面BB’所定义出的平面。在一些范例中，鳍部的沟道区包括高迁移率材料，例如锗，还有上述的任何化合物半导体或合金半导体及/或其组合。包括这些材料的高迁移率材料具有一电子迁移率大于硅。举例来说，室温(300K)下大于硅的本质(intrinsic)电子迁移率约为1350cm2/V-s，且空穴迁移率约为480cm2/V-s。
隔离区106可为浅沟槽隔离(shallow trench isolation,STI)特征部件。另外，场氧化物或局部硅氧化(LOCOS)特征部件及/或其他适合的隔离特征部件可实施于底102上方及/或内部。隔离区106可由氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数介电层、其组合及/或其他适合的现有材料所构成。在一实施例中，隔离结构为STI特征部件且透过在基底102内蚀刻沟槽而形成。接着于沟槽内填入隔离材料并接着进行化学机械研磨(chemical mechanical polishing,CMP)制程。然而，其他实施例也是可行的。在一些实施例中，隔离区106可包括多层结构，例如具有一或多个衬层。
栅极结构108包括一栅极堆叠，具有一界面层110形成于鳍部件104的沟道区上方；一栅极介电层112形成于界面层110上方；以及一金属层114形成于栅极介电层112上方。界面层110可包括一介电材料，例如氧化硅(SiO2)或氮氧化硅(SiON)。界面层110可由化学氧化、热氧化、原子层沉积(atomic layer deposition,ALD)、化学气相沉积(chemical vapordeposition),CVD及/或其他适合方法而形成。栅极介电层112可包括高介电常数介电材料，例如二氧化铪(HfO2)。另外，高介电常数介电材料可包括其他高介电常数介电材料，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其组合或其他适合材料。又在其他实施例中，栅极介电层可包括二氧化硅或其他适合的介电材料。介电层可由ALD、物理气相沉积(physicalvapor depositin,PVD)、氧化法及/或其他适合方法形成。金属层114可包括一导电材料，例如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、其组合或其他适合组成。在一些实施例中，金属层114可包括用于N型FinFET的一第一金属材料及用于P型FinFET的一第二金属材料。因此FinFET装置100可包括双功函数金属栅极配置。举例来说，第一金属材料(例如用于N型装置)可包括金属，其具有功函数实质上对准于基底导电带的功函数或至少实质上对准于鳍部件104的沟道区的导电带的功函数。相似地，举例来说，第二金属材料(例如用于P型装置)可包括金属，其具有功函数实质上对准于基底价电带的功函数或至少实质上对准于鳍部件104的沟道区的价电带的功函数。因此，金属层114可作为FinFET装置100(包括N型及P型两种FinFET装置)的栅极电极。在一些实施例中，金属层114可换成多晶硅层。金属层114可利用PVD、CVD、电子束(e-beam)蒸镀及/或其他适合制程而形成。在一些实施例中，侧壁间隙壁形成于栅极结构108的侧壁上。侧壁间隙壁可包括一介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合。
在各个不同的实施例中，如以下更详细的说明，可在形成金属层114之前进行一氟处理(fluorine treatment)。此处所述的氟处理方法实施例可包括在形成金属层114之前进行额外膜层的沉积、去除或其他制程。举例来说，在一些情形中，氮化钛硅(TiSiN)层可形成于栅极介电层112上方并可选择性进行一退火制程。之后，可利用一热氟处理制程形成氟化的TiSiN层。在一些实施例中，一盖层形成于氟化的TiSiN上方，且进行退火，以将氟原子驱入界面层110及栅极介电层112内，借以钝化界面层110及栅极介电层112每一者的界面及/或体缺陷。在各个不同的范例中，可接着去除盖层，且金属层114可形成于氟化的TiSiN上方。
氟已显示出用于降低缺陷密度，举例来说，透过界面悬浮键及体氧空位的钝化，进而降低氧化物漏电流、改善起始电压稳定性以及改善装置效能。然而，在至少一些现有制程中，透过离子植入将氟加入。透过离子植入将氟加入FinFET会损害FinFET的鳍部，进而降低FinFET效能。再者，氟离子植入于FinFET装置无法有效将氟均匀地布满FinFET的鳍部的整个三维形貌。
上述使用离子植入将氟加入于FinFET结构的缺点绘示于图2及3A/3B。图2绘示出FinFET装置200的剖面示意图，其包括鳍部202(例如，延伸自一基底)及隔离区204。FinFET装置200也可包括一栅极堆叠206形成于鳍部202上方以及一盖层208在氟植入210之前形成于栅极堆叠206上方。
在至少一些现有制程中，进行的氟植入210的角度约7-8°，同时旋转FinFET装置200以防止离子植入的沟道效应(channeling)。即使旋转FinFET装置200，斜角(angled)离子植入也会造成遮蔽效应(shadowing effect)(例如，由于FinFET装置200的三维形貌)。举例来说，请参照图2，FinFET装置200的侧部212及214会在进行氟植入210期间被遮蔽而无法接收到氟植入210的充分剂量。因此，无法有效地沿着FinFET装置200的侧部212及214进行栅极堆叠206内的缺陷减量。为了进一步说明非共的氟植入210，图3A提供了模拟的氟剖面分布，其为氟原子百分比与深度(例如，进入FinFET装置200)关系，且包括FinFET的鳍部顶部剖面分布302(沿着图2的‘TOP’方向)及FinFET的鳍部侧壁剖面分布304(沿着图2的‘SW’方向)。表示栅极堆叠206、盖层208及鳍部202的区域也绘示于图3A。如图内所示，沿方向‘SW’的氟剂量(即，氟原子百分比)(表示为剖面分布304)小于沿方向‘TOP’的氟剂量(表示为剖面分布302)10倍。
另外，氟植入210可能会因离子植入的高能量而损害晶格结构(例如，栅极堆叠206及鳍部202的晶格结构)。图3B绘示出模拟的损害剖面分布，其为空位数量(每cm2)与深度关系，且包括FinFET的鳍部顶部剖面分布306(沿着图2的‘TOP’方向)及FinFET的鳍部侧壁剖面分布308(沿着图2的‘SW’方向)。如图所示，沿方向‘TOP’的损害(空位的数量)(表示为剖面分布306)较高，其更直接地暴露于氟植入210。尽管进行高温退火以尝试去除上述离子植入的损害，受离子植入的材料的晶体结构不会完全复原成前植入状态。因此，利用上述离子植入制造的FinFET装置的鳍部可预期具有退化的物理及电子特性。
本公开的实施例提供优于现有技艺的优点，然而可理解的是其他实施例也可提供不同的优点，此处并未说明所有的优点，且没有特定的优点是所有实施例所需具备的。举例来说，此处所述的实施例包括提供共掺杂FinFET的鳍部结构的方法及结构，例如透过热处理制程，避免离子植入所造成的损害，并提供共掺杂三维FinFET的鳍部结构。在一些实施例中，此处所使用的“共掺杂(conformal doping)”是用以说明掺杂层形成于FinFET的鳍部(例如，界面层、高介电常数层及/或金属阻挡层)，其中位于FinFET的鳍部顶部上的膜层的掺杂浓度实质上相同于位于FinFET的鳍部侧部上的膜层的掺杂浓度。在一些实施例中，在形成FinFET的栅极堆叠介电层之后，且在形成栅极金属层之前，可进行氟处理。举例来说，在一些实施例中，一氮化钛硅(TiSiN)层可形成于栅极堆叠介电层上方。在一些范例中，接着进行一原位(in situ)后金属化退火(post metallization anneal,PMA)。之后，在各个不同的实施例中，可进行一热氟处理制程，使一部分的TiSiN层被氟化而形成一氟化的TiSiN层。在一些实施例中，接着形成一盖层于氟化的TiSiN层上方。在各个不同的实施例中，进行一后盖层退火(post capping anneal,PCA)以将氟原子驱入FinFET的栅极堆叠介电层内，借以钝化构成FinFET的栅极堆叠介电层的膜层的界面及/或体缺陷。在各个不同的实施例中，在进行后盖层退火(PCA)之后，去除盖层且可形成FinFET的栅极金属层。
现请参照图4，其绘示出包括FinFET装置半导体装置的制造方法400。方法400可用于实施以鳍作为基础的半导体装置，其包括提供共掺杂三维FinFET的鳍部结构的方法。在一些实施例中，方法400可用于制造图1所示的FinFET装置100。因此，对照FinFET装置100所述的一或多个型态可应用于方法400。另外，图5A-5D及图6A-6E为根据图4的方法400的一或多个步骤所制造的例示性半导体装置500的剖面示意图。
可理解的是部分的方法400及/或半导体装置500可透过现有的互补式金属氧化物半导体(CMOS)技术制程来制造，因而此处一些制程仅作出简要说明。另外，如上所述，半导体装置500与FinFET装置100有共同的型态，因而可理解为了达到清楚目的，半导体装置500的一些型态及/或制程在此处仅作出简要说明。再者，半导体装置500可包括不同的其他装置及特征部件，例如额外的晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等等，但为了更理解本公开的发明概念而简化说明。再者，在一些实施例中，半导体装置500包括多个半导体装置(例如，晶体管)，半导体装置可内连接。
在各个不同实施例中，半导体装置500可为一中间装置而于集成电路制程或部分制程期间所制造，且可包括静态随机存取存储器(static random access memory,SRAM)及/或其他逻辑电路、无源部件(例如，电阻器、电容器及电感器)以及有源部件(例如，P型沟道场效晶体管(PFET)、N型沟道场效晶体管(NFET)、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器及/或其组合)。
现请参照方法400，方法400始于区块402，形成一高介电常数栅极堆叠。如以下所示，“高介电常数栅极堆叠”的用语用以说明高介电常数栅极介电层形成于一界面层上方。请参照图5A范例及区块402的实施例，其为一半导体装置500的结构，包括鳍部件504延伸自一基底502。基底502及鳍部件504可实质上相似于上述对照图1的FinFET装置100所示的基底102及鳍部件104。在一些实施例中，高介电常数栅极堆叠506形成于半导体装置500上且局部位于鳍部件504上。举例来说，高介电常数栅极堆叠506可包括一界面层及形成于界面层上的高介电常数介电层。此处所述所使用的高介电常数介电层包括高介电常数的介电材料，例如大于热氧化硅(～3.9)。另外，高介电常数的介电材料的制作包括沉积制程以形成不同的栅极堆叠材料及一或多道CMP制程以去除多余的栅极堆叠材料，因而平坦化半导体装置500的上表面。
在一些实施例中，高介电常数栅极堆叠506的界面层可实质上相似于上述对照图1的FinFET装置100所示的界面层110。因此，在一些范例中，高介电常数栅极堆叠506的界面层可包括一介电材料，例如SiO2、HfSiO或SiON。在各个不同的实施例中，高介电常数栅极堆叠506的高介电常数介电层可实质上相似于上述对照图1的FinFET装置100所示的栅极介电层112。因此，在各个不同的范例中，高介电常数栅极堆叠506的高介电常数介电层可包括一介电层，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)、其组合或其他适合的材料。高介电常数栅极堆叠506的界面层及高介电常数介电层的每一者可透过ALD、PVD、CVD、化学氧化、热氧化及/或其他适合方法而形成。
方法400接着进行至区块404，一阻挡金属层形成于高介电常数栅极堆叠506上方。请再参照图5A的范例及区块404的实施例，一阻挡金属层508形成于高介电常数栅极堆叠506上方。在一些实施例中，阻挡金属层508可包括氮化钛硅(TiSiN)。在各个不同实施例中，其他材料，例如氮化钛(TiN)、氮化钽硅(TaSiN)、氮化钽(TaN)及/或其组合也可用于形成阻挡金属层508。举例来说，阻挡金属层508可透过ALD、CVD、PVD及/或任何适合方法而于一适合的抽真空制程反应室内进行沉积而成。在区块404的另一实施例中，在形成阻挡金属层508之后，可选择性进行一退火制程。举例来说，上述退火制程可包括一原位退火制程。举例来说，此处所述的原位退火制程可包括退火制程进行于与用以沉积阻挡金属层508相同的制程反应室，同时维持制程反应室内抽真空。在一些情形中，原位退火制程可包括将半岛装置500传送至另一制程反应室，其流体连接至用以沉积阻挡金属层508的制程反应室，同时维持制程反应室内抽真空，且原位退火制程进行于该流体连接的另一制程反应室。在一些实施例中，原位退火制可包括后金属化退火(PMA)制程。在各个不同实施例中，上述PMA制程可包括快速热退火(rapid thermal anneal,RTA)制程，例如尖峰退火(spike anneal)、脉冲退火(impulse anneal)、激光退火(laser anneal)或闪光辅助退火(flash-assistanneal)。在一些实施例中，PMA制程的进行温度约在800-1500℃的范围。在各个不同范例中，用于实施PMA制程的RTA制程的持续时间约在1毫秒至数十秒的范围。在一些实施例中，用于实施PMA制程的RTA制程的持续时间约在1-5秒的范围。另外，在各个不同实施例中，原位退火制程可包括PMA制程，其利用一形成气体，例如氢气、氮气、氩气及/或其他适合的气体。需注意的是用于实施PMA制程的RTA制程有助于精确的制程温度及时间控制。
方法400接着进行至区块406，进行一热氟处理。请参照图5B的范例及区块406的实施例，对半导体装置500进行一热氟处理510。在一些实施例中，如图5B所示，热氟处理510包括将氟(F2)气体流经于半导体装置500上方。在一些实施例中，氟气体的流速约在0.3-1.0SLM(每分钟标准立升)的范围。在各个不同范例中，热氟处理510进行温度约在250-300℃的范围。在一些实施例中，热氟处理510的持续时间约在8-10分钟的范围。此处，热氟处理510的持续时间包括氟气体流经于半导体装置500上方的时间。然而，在一些实施例中，热氟处理510的持续时间可包括抽气时间、清理(purging)时间及/或其他周期时间，如以下图7的详细说明。举例来说，热氟处理510可使用或TELINDY热制程系统来进行，其购自于日本东京的东京威力科创股份有限公司(Tokyo Electron Limited)。
如此一来，热氟处理510使一部分的阻挡金属层508被氟化而形成共的氟化阻挡金属层508A，如图5B所示。在一些实施例中，例如当阻挡金属层508含TiSiN，共的氟化阻挡金属层508A为氟化的TiSiN(TiSiNF)。在各个不同实施例中，当利用其他材料(例如，TiN、TaSiN或TaN)来形成阻挡金属层508，共的氟化阻挡金属层508A为氟化的TiN(TiNF)、氟化的TaSiN(TaSiNF)或氟化的TaN(TaNF)。尽管已给出共的氟化阻挡金属层508A的一些范例，任何所属技术领域中具有通常知识者持有本公开后应了解到其他阻挡金属层可用于形成其他的氟化阻挡金属层(例如透过热氟处理510的方式)，同时涵盖于本公开的范围内。需注意的是共的氟化阻挡金属层508A可预期包含氟原子，其实质上均匀地分布于整个共的氟化阻挡金属层508A。因此，如以下的详细说明，为了利用扩散氟原子的方式，共地/均匀地钝化高介电常数栅极堆叠506的界面及/或体缺陷，上述共且均匀分布的氟原子可趋入(例如，扩散进入)于高介电常数栅极堆叠506内(例如接着进行后续退火制程)。
接着方法400进行至区块408，形成一盖层。请参照图5C及区块408的实施例，一盖层512形成于共的氟化阻挡金属层508A上方。在一些实施例中，盖层512可包括一硅(Si)层、一介电层(例如，SiO2)、一氮化层(例如，Si3N4)及/或其他适合材料。在各个不同的实施例中，盖层可透过原位或非原位(ex-situ)制程而形成。举例来说，盖层512可透过ALD制程、CVD制程、PVD制程及/或另一适合制程进行沉积。在至少一些实施例中，利用盖层512可有助于减轻氟自共的氟化阻挡金属层508释气(例如，于后续退火制程期间)。举例来说，可在热氟处理510之后直接进行盖层512的制作(例如，半导体装置500未从制程系统中卸载)，其中热氟处理510及盖层512的制作两者使用相同的制程系统。因此，在一些实施例中，可使用或TELINDY热制程系统(其购自于日本东京的东京威力科创股份有限公司(Tokyo Electron Limited))来进行盖层512的制作。
接着方法400进行至区块410，进行一后盖层退火(PCA)制程。请再参照图5C及区块410的实施例，进行后盖层退火(PCA)制程，如箭号514所示。在各个不同实施例中，PCA制程514可包括一RTA制程(例如，相似于上述用于PMA制程的RTA制程)，其可包括尖峰退火、脉冲退火、激光退火或闪光辅助退火。在一些实施例中，PCA制程514的进行温度约在800-1500℃的范围。在各个不同范例中，用于实施PCA制程514的RTA制程的持续时间约在1毫秒至数十秒的范围。在一些实施例中，用于实施PCA制程514的RTA制程的持续时间约在1-5秒的范围。另外，在各个不同实施例中，PCA制程514可利用一形成气体，例如氢气、氮气、氩气及/或其他适合的气体。需注意的是用于实施PCA制程514的RTA制程有助于精确的制程温度及时间控制。在至少一些范例中，上述RTA制程可额外用于自一材料层移动及/或驱动掺杂物至另一膜层，或自一特定材料层至一晶圆基底。举例来说，在一些实施例中，用于实施PCA制程514的RTA制程可用以将氟原子自共的氟化阻挡金属层508A趋入阻挡金属层508及高介电常数栅极堆叠506内。在各个不同的实施例中，可调整PCA制程514，使大多数的氟原子趋入高介电常数栅极堆叠506内。再者，氟原子的趋入(其共地/均匀地分布于整个共的氟化阻挡金属层508A)可提供共氟掺杂高介电常数栅极堆叠506，借以利用扩散氟原子的方式有效钝化高介电常数栅极堆叠506的界面及/或体缺陷。
接着方法400进行至区块412，去除盖层。请参照图5D及区块412的实施例，可去除盖层512(图5C)。举例来说，可透过选择性干蚀刻制程(例如，RIE或ICP)、选择性湿蚀刻制程或其他适合制程去除盖层512。在各个不同实施例中，用于去除盖层512的蚀刻制程可配置成停止于共的氟化阻挡金属层508A或阻挡金属层508上。如图5D所示，在进行PCA制程514之后，阻挡金属层508(图5C)可至少局部氟化而形成氟化的阻挡金属层508B。相似地，在进行PCA制程514之后，高介电常数栅极堆叠506(图5C)可共氟化(共氟化物掺杂)，如上所述，而形成氟化的高介电常数栅极堆叠506A。再者，在各个不同实施例中，此处所使用的高介电常数栅极堆叠506的“共氟化物掺杂”为高介电常数栅极堆叠506的界面层及高介电常数介电层的掺杂，其中形成于FinFET装置的鳍部顶部上方的特定的高介电常数栅极堆叠506(界面层或高介电常数介电层)的顶部的氟浓度实质上相同于形成于FinFET装置的鳍部侧部上的同一高介电常数栅极堆叠506的氟浓度。因此，透过共氟掺杂有效钝化氟化的高介电常数栅极堆叠506A中界面层及高介电常数介电层两者的缺陷(界面/体缺陷)。之后，在各个不同范例中，可形成一栅极金属层(例如，位于阻挡金属层上方)，且半导体装置500可继续进行后续制程，如以下所述。
半导体装置500可进一步进行制程以形成各个不同的现有特征部件及区域。举例来说，后续制程可形成各个不同的接触连接窗(contact)/介层连接窗(via)/导线及多层内连接特征部件(例如，金属层及内层介电层)于基底502上，以配置成连接各个不同的特征部件而形成功能电路，其包括一或多个FinFET装置。在一范例中，一多层内连接结构可包括垂直内连接(例如，介层连接窗或接触连接窗)及水平内连接(例如，金属导线)。各个不同的内连接特征部件可使用不同的导电材料，包括铜、钨及/或硅化物。在一范例中，利用镶嵌及/或双镶嵌制程以形成铜相关的多层内连接结构。再者，根据方法400的各个不同实施例，可在进行方法400之前、期间及之后实施额外的制程步骤，且上述某些制成步骤可被取代或移除。
现请参照图6A至6E，其绘示出根据图4的方法400的一或多个步骤的不同制程阶段中，位于一区域(箱形虚线515)中一部分的半导体装置500的放大剖面示意图。如图所示，图6A的范例实质上对应于图5A的范例，也同样于方法400的区块404的实施例，其中阻挡金属层508形成于高介电常数栅极堆叠506上方。图6A的范例也显示出高介电常数栅极堆叠506的更多细节，其中高介电常数栅极堆叠506的界面层(IL)形成于鳍部件504上方，且高介电常数栅极堆叠506的高介电常数介电层(HK)形成于界面层(IL)上方。在形成阻挡金属层508于高介电常数栅极堆叠506之后，可选择性进行一退火制程，如先前所述。
继续，图6B的范例实质上对应于图5B的范例，也同样于方法400的区块406的实施例。图6B的范例绘示出热氟处理510的一些型态的更多细节。举例来说，图6B绘示出埋入阻挡金属层508内的多个氟原子602形成共的氟化阻挡金属层508A。在一些实施例中，当阻挡金属层508包含TiSiN，共的氟化阻挡金属层508A包含氟化的TiSiN(TiSiNF)。然而，其他阻挡金属层508材料同样可用于形成其他氟化阻挡金属层(例如利用热氟处理510的方式)，如先前所述。在各个不同实施例中，氟原子602实质上均匀地分布于整个共的氟化阻挡金属层508A。如此处所述，随后将氟原子602趋入(例如，扩散进入)高介电常数栅极堆叠506(例如，接着进行退火制程)，包括进入高介电常数栅极堆叠506的界面层(IL)及高介电常数介电层(HK)其中一者或两者。在一些实施例中，氟原子602也沿着一或多个鳍部/IL界面604、IL/HK界面606以及HK/阻挡金属层界面608分布(例如，接着进行退火制程)。因此，氟原子602可用于有效钝化高介电常数栅极堆叠506的界面层(IL)及高介电常数介电层(HK)的体缺陷，而位于各自的界面604、606及608的界面缺陷也是一样。
图6C的范例实质上对应于图5C的范例，也同样于方法400的区块408的实施例。盖层512形成于阻挡金属层508上方，包括位于共的氟化阻挡金属层508A上方。图6C的范例绘示出形成盖层512的一些型态的更多细节。如先前所述，在至少一些实施例中，盖层512可包括一CVD沉积的硅(或多晶硅)层(如图6C所标示的CSI)。举例来说，利用三氯硅烷(SiHCL3)或硅烷(SiH4)作为前驱物气体。在一些实施例中，CVD沉积的温度约为400℃且进行约2.5小时，如以下配合图7的更多细节所述。在一些范例中，CVD沉积的温度上升至但低于或等于650℃。在一些实施例中，举例来说，当于升高温度(例如在一些情形是相当于400℃)下沉积CVD硅(或多晶硅)层时，氟原子602的原子可至少局部扩散/重新分布于阻挡金属层508及成长的盖层512两者。因此，在一些范例中，CVD-沉积硅(或多晶硅)层(CSI)可被氟化，如图6D所标示的FSI。无疑地，盖层512可包括其他材料，例如介电层(例如，SiO2)、氮化层(例如，Si3N4)及/或其他适合材料，其可相似于在升高温度下沉积，且可至少局部扩散/重新分布于阻挡金属层508及成长的盖层512两者。另外，图6C绘示出共的氟化阻挡金属层508A可不受限留于阻挡金属层508的顶部(或许如原先沉积)，而是至少局部形成盖层512。当氟原子602的原子重新分布时，共的氟化阻挡金属层508A扩散的更广。
继续，图6D包括方法400的区块410的实施例。进行PCA制程，且图6D的范例也实质上对应于图5C的范例。图6D的范例绘示出PCA制程514的一些型态的更多细节。如先前所述，用于实施PCA制程514的RTA制程用于从扩散的共的氟化阻挡金属层508A以及氟化的盖层512(例如，FSI)趋入氟原子602的原子，以进一步进入阻挡金属层508及高介电常数栅极堆叠506。具体而言，氟原子602的原子可趋入(例如，可透过PCA制程514)高介电常数栅极堆叠506的界面层(IL)及高介电常数介电层(HK)的其中一者或两者。在一些实施例中，PCA制程514造成氟原子602的原子也沿着一或多个鳍部/IL界面604、IL/HK界面606以及HK/阻挡金属层界面608分布(例如，接着进行退火制程)。因此，氟原子602可用于有效钝化高介电常数栅极堆叠506的界面层(IL)及高介电常数介电层(HK)的体缺陷，而位于各自的界面604、606及608的界面缺陷也是一样。在一些实施例中，可调整PCA制程514，使大多数的氟原子62的原子趋入高介电常数栅极堆叠506内(不同于停留于阻挡金属层508内)。再者，本公开的实施例提供了在进行PCA制程之后，趋入氟原子62(先前共地/均匀地分布于整个共的氟化阻挡金属层508A)，以进一步提供共氟掺杂高介电常数栅极堆叠506。因此此处公开的实施例提供利用氟原子62的方式有效钝化高介电常数栅极堆叠506的界面及/或体缺陷。
图6E的范例实质上对应于图5D的范例，也同样于方法400的区块412的实施例。去除盖层。图6E的范例绘示出去除盖层512的一些型态的更多细节。如先前所述，盖层51(或氟化的盖层512，例如膜层FSI)可透过选择性干蚀刻制程(例如，RIE或ICP)、选择性湿蚀刻制程或其他适合制程去除。具体来说，当氟原子62的原子自阻挡金属层508的上表面驱离(例如，透过PCA制程514)，用于去除盖层的蚀刻制程可配置成停止于阻挡金属层508上。然而，在一些实施例中，如图5D所示，至少一部分的共的氟化阻挡金属层508A可留下来(例如，在进行PCA制程514之后)，且用于去除盖层的蚀刻制程可配置成停止于共的氟化阻挡金属层508A上。图6E也绘示出透过先前所述的PCA制程514形成氟化的阻挡金属层508B及氟化的高介电常数栅极堆叠506B。之后，在各个不同实施例中，一栅极金属层可形成于氟化的阻挡金属层508B上方，且半导体装置500可进行进一步的制程，如先前所述。
现请参照图7，其绘示出对应热氟处理510(例如，先前配合图5B所述)及沉积盖层512(例如，先前配合图5C所述)的制程设计图702。具体来说，制程设计图702显示出热氟处理(例如，方法400的区块406)及形成盖层(例如，方法400的区块408)的每一者的温度及压力为一时间函数。举例来说，制程设计图702的一第一部704对应于热氟处理，且制程设计图702的一第二部706对应于形成盖层。在一些实施例中，第一部704的总持续时间约30分钟，且第二部706的总持续时间约2.5小时。图7中第一部704与第二部706由一虚线708所隔开。
在各个不同实施例中，在进行方法400的区块404中的形成阻挡金属以及选择性退火之后，开始进行热氟处理法(区块406)。请参照制程设计图702的第一部704，热氟处理法始于透过在载入半导体装置500于适合的制程系统之后，设定温度至热氟处理的温度(例如，约250-300℃)及设定压力致大气压力(例如，760Torr)。接着压力(例如，制程系统的压力)抽真空至系统基准压力(base pressure,BP)并在系统基准压力下维持数分钟。之后，在一些实施例中，引入氟(F2)气体流经半导体装置500上方。举例来说，流速约在0.3-1.0SLM(每分钟标准立升)的范围。如图7所示，氟气流增加制程系统压力。如图所示，在流入氟气体期间，制程系统的温度约维持在250-300℃的范围，且氟气体流经于半导体装置500上方的时间约在8-10分钟的范围。尽管此处所述的热氟处理法(区块406)通常对应于第一部704，然而热氟处理510的持续时间(例如引入氟原子于阻挡金属层508内)可为氟气体流经于半导体装置500上方的时间。在进行热氟处理510之后，清理制程系统(例如，清除氟气体)并抽真空(例如，抽至系统BP)。在一些情形中，上述清理及抽真空的周期时间可超过5分钟。
在进行热氟处理法(区块406)之后，开始进行盖层形成法(区块408)。现请参照制程设计图702的第二部706，盖层形成法始于透过在上述清理及抽真空周期之后，升温至盖层沉积温度(约400℃)，且压力约在0.1-10Torr。在一些实施例中，举例来说，如图7所示，在进行盖层形成法期间，压力(例如，制程系统压力)实质上维持不变。在一些实施例中，盖层形成法(第二部706)进行时间约2.5小时。在一些情形中，盖层形成法进行时间包括升温时间(例如，自热氟处理法的温度升至盖层形成法的温度)。在各个不同实施例中，在进行盖层形成法期间，且在图7所示的温度及压力下，沉积(例如，透过ALD、CVD及/或其他适合的制程)盖层512。在至少一些实施例中，在进行盖层形成法期间，沉积一CVD-沉积硅层，以形成盖层512。在一些实施例中，在形成盖层512之后，可自制程系统终将半导体装置500卸载(例如，以进行进一步制程)。
现请参照图8A至8C，其绘示出根据一些实施例的X射线光电子能谱仪(XPS)的能谱图，显示加入氟的前后的表面化学(例如，半导体装置500的表面化学)的型态。具体而言，图8A至8C绘示出各个不同的组成元素(包括氟)的适当键结及浓度，其构成半导体装置500的一或多个膜层(例如，高介电常数栅极堆叠506的膜层)。如图所示，图8A至8C可对照包含HfO2及Si鳍部件504的高介电常数栅极堆叠506来说明。举例来说，图8A提供F1s XPS能谱802(其为无经过氟处理的装置)以及F1s XPS能谱802F(其为经过氟处理(6％氟)的装置)。所熟知的是F1s XPS区为氟的主要XPS区。因此，图8A的XPS能谱绘示出采用此处所述热氟处理法实施例的装置的高介电常数栅极堆叠506的介面层及高介电常数介电层内所侦测到的氟。图8B提供Hf4f XPS能谱804(其为无经过氟处理的装置)以及Hf4f XPS能谱804F(其为经过氟处理(6％氟)的装置)。所熟知的是Hf4f XPS区为铪的主要XPS区。另外，已知加入氟于其他元素(例如，铪)内会引起化学位移(chemical shift)。因此，图8B的XPS能谱绘示出于包含HfO2栅极介电层并采用此处所述热氟处理法实施例的装置内(例如，于高介电常数栅极堆叠506内)形成Hf-F键结。图8C提供Si2p XPS能谱806(其为无经过氟处理的装置)以及Si2p XPS能谱806F(其为经过氟处理(6％氟)的装置)。所熟知的是Si2p XPS区为硅的主要XPS区。因此，图8C的XPS能谱绘示出采用此处所述热氟处理法实施例的装置中再成长的界面层，在本范例中其包括SiO2界面层(例如，图8C的Si2p XPS能谱中的左手边的峰值所示)，其与未采用热氟处理法的装置中所观察到的界面层相似。尽管图8A至8C的实施例中的范例为6％氟，然而并未限定于上述氟浓度。举例来说，在各个不同实施例中，氟浓度(例如，加入于高介电常数栅极堆叠506内)约在2-6％。
此处所述及的各个不同实施例提供许多应于现有技艺的优点。可以理解的是此处并未说明所有的优点，且没有特定的优点是所有实施例所需具备的。举例来说，此处所述的实施例包括提供共掺杂FinFET的鳍部结构的方法及结构，例如透过热处理制程，避免离子植入所造成的损害，并提供共/均匀掺杂三维FinFET的鳍部结构(例如，三维结构的每一侧上)。在一些实施例中，在形成FinFET的栅极堆叠于FinFET的鳍部结构之后，且在形成栅极金属层之前，可进行氟处理。举例来说，在一些实施例中，一氮化钛硅(TiSiN)层可形成于FinFET的栅极堆叠的高介电常数介电层上方。在一些范例中，接着进行一原位PMA制程。之后，在各个不同的实施例中，可进行一热氟处理制程，使一部分的TiSiN层被氟化而形成一氟化的TiSiN层。在一些实施例中，接着形成一盖层于氟化的TiSiN层上方。在各个不同的实施例中，进行PCA制程以将氟原子驱入FinFET的栅极堆叠内，借以钝化构成FinFET的栅极堆叠的膜层的界面及/或体缺陷。在各个不同的实施例中，在进行PCA制程之后，去除盖层且可形成FinFET的栅极金属层。
因此，本公开的实施例的其中一者提供一种半导体装置(例如，FinFET装置)的制造方法。上述方法包括形成一栅极堆叠以至少局部位于延伸自一基底的一鳍部上方。在各个不同的实施例中，沉积一阻挡金属层于栅极堆叠上方。举例来说，进行一热氟处理，其中热氟处理形成一氟化层于阻挡金属层内，且其中氟化层具有多个氟原子。在一些实施例中，在形成氟化层之后，进行退火以驱入至少一些的氟原子于栅极堆叠内(例如，趋入界面层及高介电常数介电层内)，借以利用上述至少一些的氟原子共掺杂栅极堆叠。
在一些实施例中，上述方法更包括在形成氟化层之后，且在进行退火之前，形成一盖层于氟化层上方。
在一些实施例中，形成盖层包括形成一化学气相沉积(CVD)-沉积硅层。
在一些实施例中，上述方法更包括去除盖层以及形成一栅极金属层于阻挡金属层上方。
在一些实施例中，上述退火包括快速热退火(RTA)制程。
在一些实施例中，栅极堆叠包括至少局部位于鳍部上方的一界面层以及位于界面层上方的一栅极介电层，且其中阻挡金属层沉积于栅极介电层上方。
在一些实施例中，进行退火以驱入至少一些的氟原子于栅极堆叠内以上述至少一些的氟原子共掺杂栅极堆叠。
在一些实施例中，沉积阻挡金属层包括沉积一氮化硅钛(TiSiN)层。
在一些实施例中，氟化层包括一氟化的氮化硅钛层。
在一些实施例中，上述方法更包括在沉积阻挡金属层之后，且在进行热氟处理之前，进行后金属化退火(PMA)制程。
在一些实施例中，进行热氟处理包括在约250-300℃的范围，将氟(F2)气体流经阻挡金属层上方。
本公开的另一实施例中提供一种半导体装置的制造方法。上述方法包括形成一界面层于延伸自一基底的一鳍部上方以及形成一栅极介电层于界面层上方。在各个不同的实施例中，沉积一阻挡金属层于栅极介电层上方。之后，在一些实施例中，可进行一热氟处理制程。举例来说，热氟处理制程包括在制程温度实质上相同于热氟处理制程的温度下，将氟(F2)气体流经阻挡金属层上方。在一些实施例中且因应于热氟处理制程的温度下将氟(F2)气体流经阻挡金属层上方，可引入多个氟原子至阻挡金属层的一第一部，以形成氟化的阻挡金属层。在各个不同范例中，接着进行一快速热退火(RTA)制程，以驱入至少一些氟原子于界面层及栅极介电层内，借以钝化位于其内的体缺陷及/或界面缺陷。
在一些实施例中，上述方法更包括在进行热氟处理制程之后，且在进行快速热退火制程之前，进行盖层沉积制程，包括：从热氟处理温度升温制程温度至盖层沉积温度，以及沉积一盖层于氟化的阻挡金属层上方。
在一些实施例中，上述方法更包括因应于盖层沉积温度下沉积盖层，至少局部重新分布氟原子而自氟化的阻挡金属层进入阻挡金属层的一第二部以及盖层两者内，借以形成一氟化的盖层。
在一些实施例中，上述方法更包括去除氟化的盖层以及形成一栅极金属层于氟化的阻挡金属层上方。
在一些实施例中，进行快速热退火制程以将至少一些氟原子驱入一或多个的鳍部/界面层界面、界面层/栅极介电层界面以及栅极介电层/阻挡金属层界面。
在一些实施例中，上述至少一些氟原子钝化界面层与栅极介电层每一者的体缺陷及界面缺陷。
本公开又另一实施例中提供一种半导体装置，其包括：一基底，具有一鳍部；一界面层，具有一上界面部形成于鳍部的顶部上以及一侧界面部形成于鳍部的侧部上；一高介电常数介电层，具有一上高介电常数部形成于上界面部上以及一侧高介电常数部形成于侧界面部上；以及一阻挡金属层形成于高介电常数介电层上方。在各个不同范例中，界面层及高介电常数介电层共掺杂氟原子。举例来说，在各个不同实施例中，上界面部及侧界面部具有实质上相同的氟原子浓度，且上高介电常数部及侧高介电常数部具有实质上相同的氟原子浓度。
在一些实施例中，阻挡金属层具有一上阻挡金属部形成于上高介电常数部上以及一侧阻挡金属部形成于侧高介电常数部上，且上阻挡金属部及侧阻挡金属部具有实质上相同的氟原子浓度。
在一些实施例中，阻挡金属层包括氮化钛硅(TiSiN)层。
以上概略说明了本发明数个实施例的特征，使所属技术领域中具有通常知识者对于本公开的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作更动、替代与润饰。

Claims (1)

1.一种半导体装置的制造方法，包括︰
形成一栅极堆叠以至少局部位于延伸自一基底的一鳍部上方；
沉积一阻挡金属层于该栅极堆叠上方；
进行一热氟处理，其中该热氟处理形成一氟化层于该阻挡金属层内，且其中该氟化层具有多个氟原子；以及
在形成该氟化层之后，进行退火以驱入至少一些的该等氟原子于该栅极堆叠内，借以利用该至少一些的该等氟原子共掺杂该栅极堆叠。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN109427891A (zh) * 2017-08-25 2019-03-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN110957358A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 晶体管结构及其制造方法
CN111106065A (zh) * 2018-10-26 2020-05-05 台湾积体电路制造股份有限公司 具有界面层的栅极结构和集成电路的制造方法
CN111128737A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN112005380A (zh) * 2018-04-06 2020-11-27 应用材料公司 用于三维结构的保形掺杂的方法
CN112005380B (zh) * 2018-04-06 2024-06-21 应用材料公司 用于三维结构的保形掺杂的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672886B2 (en) * 2017-08-31 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high-k metal gate
WO2019046301A1 (en) * 2017-09-03 2019-03-07 Applied Materials, Inc. CONFORMING HALOGEN DOPING IN 3D STRUCTURES USING A CONFORMING DOPING FILM DEPOSITION
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10276697B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
US11270994B2 (en) * 2018-04-20 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, fin field-effect transistor, and method of manufacturing fin-field effect transistor
US10468258B1 (en) * 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US10930508B2 (en) 2019-02-21 2021-02-23 Applied Materials, Inc. Replacement metal gate formation of PMOS ultra-low voltage devices using a thermal implant
KR102612404B1 (ko) 2019-03-08 2023-12-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11189479B2 (en) * 2019-05-06 2021-11-30 Applied Materials, Inc. Diffusion barrier layer
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
US10985265B2 (en) * 2019-08-22 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US10978567B2 (en) * 2019-09-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment for ferroelectric transistors
US11756832B2 (en) 2019-09-30 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structures in semiconductor devices
DE102020100099A1 (de) 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in halbleitervorrichtungen
US11462626B2 (en) 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11417571B2 (en) * 2020-06-12 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dopant profile control in gate structures for semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825133B2 (en) 2003-01-22 2004-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Use of fluorine implantation to form a charge balanced nitrided gate dielectric layer
KR100788361B1 (ko) * 2006-12-12 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US7667247B2 (en) 2007-03-30 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for passivating gate dielectric films
US8106469B2 (en) 2010-01-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of fluorine passivation
US7939353B1 (en) 2010-09-28 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN109309053B (zh) * 2017-07-26 2021-02-12 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN109427891A (zh) * 2017-08-25 2019-03-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109427891B (zh) * 2017-08-25 2022-05-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11361977B2 (en) 2017-08-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure of semiconductor device and method of manufacture
CN112005380B (zh) * 2018-04-06 2024-06-21 应用材料公司 用于三维结构的保形掺杂的方法
CN112005380A (zh) * 2018-04-06 2020-11-27 应用材料公司 用于三维结构的保形掺杂的方法
CN110957358B (zh) * 2018-09-26 2024-02-06 台湾积体电路制造股份有限公司 晶体管结构及其制造方法
CN110957358A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 晶体管结构及其制造方法
CN111106065A (zh) * 2018-10-26 2020-05-05 台湾积体电路制造股份有限公司 具有界面层的栅极结构和集成电路的制造方法
CN111106065B (zh) * 2018-10-26 2022-06-28 台湾积体电路制造股份有限公司 具有界面层的栅极结构和集成电路的制造方法
CN111128737B (zh) * 2018-10-30 2024-04-12 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN111128737A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

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