CN107134450A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107134450A
CN107134450A CN201610919986.1A CN201610919986A CN107134450A CN 107134450 A CN107134450 A CN 107134450A CN 201610919986 A CN201610919986 A CN 201610919986A CN 107134450 A CN107134450 A CN 107134450A
Authority
CN
China
Prior art keywords
area
mos transistor
dielectric layer
flowable oxide
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610919986.1A
Other languages
English (en)
Inventor
郭廷晃
罗家彬
陈维邦
蒋振劼
吴启明
郑志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107134450A publication Critical patent/CN107134450A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明的实施例公开了半导体器件及其制造方法。半导体器件包括衬底、p型MOS晶体管、n型MOS晶体管和固化的可流动的氧化物层。衬底包括第一区域和第二区域。p型MOS晶体管位于第一区域中。n型MOS晶体管位于第二区域中。固化的可流动的氧化物层覆盖p型MOS晶体管和n型MOS晶体管，其中施加到p型MOS晶体管的固化的可流动的氧化物层的第一应变不同于施加到n型MOS晶体管的固化的可流动的氧化物层的第二应变，并且它们之间的差异大于0.002Gpa。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)产业已经经历了指数级增长。在IC材料和设计上的技术进步已经产生了一代又一代IC，每一代都具有比前一代更小更复杂的电路。在IC进化过程中，功能密度(即，单位芯片面积上互连器件的数量)已经普遍地增长，而几何尺寸(使用制造工艺可以创建的最小的组件(或线))有所减小。这种缩放工艺普遍地通过提高生产效率和降低相关成本来提供利益。
这样的缩放也增加了处理和制造IC的复杂性以及，为了实现这些先进的技术，也需要在IC处理和制造中的类似的发展。例如，已经引进了诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。尽管现有的FinFET器件和形成FinFET器件的方法已经能普遍地满足它们的预期目的，但是它们还没有在各个方面完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；p型MOS晶体管，位于所述第一区域中；n型MOS晶体管，位于所述第二区域中；以及固化的可流动的氧化物层，覆盖所述p型MOS晶体管和所述n型MOS晶体管，其中，施加到所述p型MOS晶体管的所述固化的可流动的氧化物层的第一应变不同于施加到所述n型MOS晶体管的所述固化的可流动的氧化物层的第二应变，所述第一应变和所述第二应变之间的差异大于0.002Gpa。
本发明的另一实施例提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；p型MOS晶体管，位于所述第一区域中；n型MOS晶体管，位于所述第二区域中；以及固化的可流动的氧化物层，覆盖所述p型MOS晶体管和所述n型MOS晶体管，其中，所述第一区域和所述第二区域中的所述固化的可流动的氧化物层的掺杂剂浓度、H-N键合和孔隙率的至少一个是不同的。
本发明的又一实施例提供了一种半导体器件的制造方法，包括：提供包括第一区域和第二区域的衬底；在所述第一区域中形成第一MOS晶体管并且在所述第二区域中形成第二MOS晶体管；在所述衬底上方形成第一可流动的氧化物材料；去除位于所述第二区域中的部分所述第一可流动的氧化物材料，以使位于所述第一区域中的保留的所述第一可流动的氧化物材料形成第一介电层；在所述衬底上方形成第二可流动的氧化物材料；以及去除位于所述第一区域中的部分所述第二可流动的氧化物材料，以使位于所述第二区域中的保留的所述第二可流动的氧化物材料形成第二介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一些实施例示出半导体器件的制造方法的流程图。
图2A至图2F是根据本发明的一些实施例示出半导体器件的制造工艺的截面示意图。
图3是根据本发明的一些实施例示出半导体器件的制造方法的流程图。
图4A至图4D是根据本发明的一些实施例示出半导体器件的制造工艺的截面示意图。
图5是根据本发明的一些实施例示出半导体器件的制造方法的流程图。
图6A至图6E是根据本发明的一些实施例的半导体器件的制造工艺的截面示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1是根据本发明的一些实施例示出半导体器件的制造方法的流程图。图2A至图2F是根据本发明的一些实施例示出半导体器件的制造工艺的截面示意图。
参照图1和图2A，在步骤10中，在衬底100上方形成第一金属氧化物半导体(MOS)晶体管A和第二MOS晶体管B。在一些实施例中，第一MOS晶体管A是第一FinFET，并且第二MOS晶体管B是第二FinFET。在可选实施例中，第一MOS晶体管A是第一平面MOSFET，并且第二MOS晶体管B是第二平面MOSFET。在一些实施例中，如图2A至图2F所示的第一MOS晶体管A和第二MOS晶体管B描述为第一平面FinFET和第二平面FinFET。
衬底100是平面衬底或块状衬底。在一些实施中，衬底100包括一个或多个鳍101。衬底100的示例性材料包括硅、诸如硅锗、碳化硅锗、磷砷化镓或磷化铟镓的合金半导体、或其它半导体材料。此外，衬底100可以是诸如绝缘体上硅(SOI)或蓝宝石上硅的绝缘体上半导体。可选地或此外，衬底100包括诸如锗、砷化镓或其它合适的半导体材料的其它元素半导体材料。在一些实施例中，衬底100还包括诸如各种掺杂区、掩埋层和/或外延层的其它部件。例如，衬底100可以包括依据设计要求(例如，p型阱或n型阱)的各种掺杂区。掺杂区是掺杂有诸如硼或BF2的p型掺杂剂和/或诸如磷或砷的n型掺杂剂。此外，可以在衬底100上、在P阱结构中、在N阱结构中、在双阱结构中或使用凸起结构直接形成掺杂区。
将衬底100分成第一区域R1和第二区域R2。此外，衬底100也包括形成为用于隔离第一MOS晶体管A和第二MOS晶体管B的隔离区(未示出)。隔离区使用诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)以电隔离各个区域的隔离技术。如果隔离区由STI制成，STI区包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。在一些实例中，填充的沟槽具有诸如填充有氮化硅或氧化硅的热氧化垫层的多层结构。
在第一区域R1中形成第一MOS晶体管A并且在第二区域R2中形成第二MOS晶体管B。第一MOS晶体管A包括第一栅极结构102a和第一掺杂的源极和漏极(S/D)区110a。类似地，第二MOS晶体管B包括第二栅极结构102b和第二掺杂的源极和漏极(S/D)区110b。在一些实施例中，第一MOS晶体管A和第二MOS晶体管B是相似的。然而，注入第一掺杂的S/D区110a和第二掺杂的S/D区110b中的掺杂剂类型是不同的。换言之，第一MOS晶体管A和第二MOS晶体管B具有不同的导电类型。详细地，半导体衬底100包括诸如配置为NMOS晶体管的区域和配置为PMOS晶体管的区域的各种有源区。也就是说，衬底100具有形成在第一掺杂的S/D区110a和第二掺杂的S/D区110b中的掺杂区和外延层。在一些实施例中，第一掺杂的S/D区110a掺杂有p型掺杂剂以及第二掺杂的S/D区110b掺杂有n型掺杂剂。基于这些掺杂剂类型，第一MOS晶体管A是p型FinFET，以及第二MOS晶体管B是n型FinFET。在可选实施例中，可互换掺杂剂的类型以呈现相反导电类型的MOS晶体管。应当注意，在一些实施例中的掺杂剂通过离子注入掺杂入S/D区。可选地，在一些其它实施例中，通过蚀刻或其它合适的工艺去除部分衬底100并且通过外延生长在凹陷的区域中形成掺杂剂。特别地，外延层包括SiGe、SiC或其它合适的材料。例如，在一些实施例中，第一MOS晶体管A的S/D区110a包括SiGe，以及第二MOS晶体管B的S/D区110b包括SiP。应当理解，可以通过CMOS技术处理形成半导体器件结构，并且因此一些工艺不在此详细地描述。
在一些实施例中，第一栅极结构102a包括第一栅极介电层106a、第一栅电极108a和第一间隔件120a。同样地，第二栅极结构102b包括第二栅极介电层106b、第二栅电极108b和第二间隔件120b。在一些实施例中，第一栅极结构102a和第二栅极结构102b是相似或相同的。在一些其它实施例中，第二栅极结构102b中的元素不同于第一栅极结构102a中的元素。应当注意，下面关于第一栅极结构102a的元素的详细描述也可以适用于第二栅极结构102b的元素，并且因此省略第二栅极结构102b中的元素的描述。
在衬底100上方按从下到上的依次顺序形成第一栅极介电层106a和第一栅电极108a。第一栅极介电层106a包括氧化硅、氮化硅、氮氧化硅、高k介电材料或它们的组合。应当注意，高k介电材料通常是具有大于4的介电常数的介电材料。高k介电材料包括金属氧化物。用于高k介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu和/或它们的组合的氧化物。在一些实施例中，第一栅极介电层106a是具有在约10埃至30埃的范围内的厚度的高k介电层。通过使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、可流动化学汽相沉积(FCVD)、热氧化、UV-臭氧氧化或它们的组合的合适的工艺形成第一栅极介电层106a。
在一些实施例中，第一栅电极108a用作伪栅电极，以及第一栅电极108a由多晶硅制成。金属栅极(或称为“替代栅极”)将在后续步骤中替代伪栅电极。替代步骤将在后面更详细地讨论。
参考图2A，在第一栅电极108a的侧壁上方形成第一间隔件120a。通过氧化硅、氮化硅、氧氮化硅、碳化硅、掺氟的硅酸盐玻璃(FSG)、低k介电材料、或它们的组合形成第一间隔件120a。应当注意，低k介电材料通常是具有低于3.9的介电常数的介电材料。第一间隔件120a可以具有包括一个或多个垫层的多层结构。垫层包括诸如氧化硅、氮化硅和/或其它合适的材料的介电材料。通过沉积合适的介电材料和各向异性地蚀刻掉介电材料实现第一间隔件120a和第二间隔件120b的形成。
参照图1和图2B，在步骤S20中，在第一MOS晶体管A和第二MOS晶体管B上方形成蚀刻停止层114。特别地，如图2B所示，形成蚀刻停止层114以覆盖第一MOS晶体管A和第二MOS晶体管B。在一些实施例中，蚀刻停止层114是接触蚀刻停止层(CESL)。蚀刻停止层114包括例如氮化硅、碳掺杂的氮化硅或它们的组合。在一些实施例中，例如，通过使用诸如CVD、高密度等离子体(HDP)CVD、亚大气压CVD(SACVD)、分子层沉积(MLD)或其它合适的方法的工艺沉积蚀刻停止层114。在一些实施例中，在蚀刻停止层114形成之前，在衬底100上方进一步形成缓冲层(未示出)。在实施例中，缓冲层是诸如氧化硅的氧化物，然而，本公开不局限于此，可以使用其它成分。在一些实施例中，通过诸如CVD、HDPCVD、SACVD、MLD、或其它合适的工艺沉积缓冲层。
参照图1和图2C，在步骤S30中，在蚀刻停止层114上方和第一栅极结构102a和第二栅极结构102b旁边形成介电材料116，并且对介电材料116实施固化工艺CP。在一些实施例中，介电材料116是层间介电层(ILD)。在一些实施例中，介电材料116包括可流动的氧化物材料。可流动的氧化物材料包括但是不限于聚合物硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、其它合适的材料或它们的组合。在衬底100和第一掺杂的S/D区110a与第二掺杂的S/D区110b的外延层上方形成可流动的氧化物材料。通过诸如旋涂玻璃(SOG)、可流动化学汽相沉积(FCVD)工艺或其它合适的工艺的沉积工艺形成可流动的氧化物材料。在沉积之后，对可流动的氧化物材料实施固化工艺CP，也就是说，介电材料116在从约150℃至400℃的范围的温度处烘焙的持续时间为从约5分钟至30分钟的范围。
参照图1和图2D，在步骤S40中，对介电材料116实施退火工艺AP，以形成介电层118。在一些实施例中，在退火工艺AP后，对介电材料116实施去除工艺。在一些实施例中，在退火工艺AP和去除工艺后，对介电材料116依次实施额外的退火工艺和额外的去除工艺。详细地，退火工艺AP去除溶剂并致密化介电材料116，以及去除工艺去除部分介电材料116。额外的退火工艺完全固化了可流动的氧化物材料。额外的去除工艺去除部分介电材料116和部分蚀刻停止层114，这样暴露了第一栅电极108a的顶面和第二栅电极108b的顶面。在退火工艺和额外的退火工艺中，在从约400℃至800℃的范围的温度处加热介电材料116的持续时间为约1小时至6小时的范围。在一些实施例中，例如，去除工艺是化学机械抛光(CMP)工艺、蚀刻工艺或其它合适的工艺。如图2D所示，在额外的去除工艺后，第一间隔件120a和蚀刻停止层114a位于介电层118和第一栅电极108a之间。同样地，第二间隔件120b和蚀刻停止层114a位于介电层118和第二栅电极118b之间。在额外的去除工艺后，介电层118具有从500埃至600埃的范围的厚度。
参照图1和图2E，在步骤S50中，对介电层118实施掺杂工艺DP。在一些实施例中，通过可流动的氧化物材料形成的介电层118是拉伸膜并且将在层内呈现高应变。因此，可以将掺杂剂300引入介电层118中以调节介电层118的应变。详细地，掺杂剂300可以是应变缩减剂、应变增强剂或其它调节剂以改变介电层118的应变。例如，具有更大尺寸的掺杂剂300(诸如Ge和As)是压缩应变增强剂，以及具有更小尺寸的掺杂剂300(诸如B和C)是拉伸应变增强剂。在一些实施例中，将掺杂剂300掺杂入位于第一MOS晶体管A和第二MOS晶体管B上方的介电层118中。掺杂剂300可以是原子、分子、离子或以其它可能的形式存在。在一些实施例中，掺杂剂300包括但不限于IA族的元素、III族至V族的元素或它们的组合。在一些实施例中，掺杂剂300包括He、Ne、Ar、Kr、Xe、Rn、B、C、N、O、F、As、Sb、Ge、Sn、Ga、In和/或它们的组合。在一些实施例中，只要材料满足掺杂的介电层118的所需的应变，可以使用其它合适的材料作为本发明的掺杂剂300。在一些实施例中，在衬底100上方形成图案化的掩模层(未示出)并且图案化的掩模层具有暴露第一区域R1和第二区域R2的开口。换言之，图案化的掩模层暴露第一MOS晶体管A、第二MOS晶体管B、蚀刻停止层114a以及在第一区域R1和第二区域R2中形成的介电层118。由于第一区域R1和第二区域R2未被图案化的掩模层屏蔽，在掺杂工艺DP期间，将掺杂剂300掺杂入位于第一区域R1和第二区域R2中的整个介电层118中。在可选实施例中，使用图案化的掩模层以覆盖第一区域R1和第二区域R2中的一个并且暴露第一区域R1和第二区域R2中的另外一个。例如，在衬底100上方形成图案化的掩模并且图案化的掩模具有暴露第一区域R1而覆盖第二区域R2的开口。由于图案化的掩模层的开口暴露了第一区域R1，在掺杂工艺DP期间，将掺杂剂300掺杂入第一区域R1中的介电层118中。在可选实施例中，可以在固化工艺CP和退火工艺AP之间实施掺杂工艺DP。
通过例如离子注入工艺(IMP)获得掺杂工艺DP。当采用IMP工艺时，例如，能量可以是10KeV至50KeV。此外，例如，掺杂剂300的剂量在从1×1015原子/cm2至1×1016原子/cm2的范围。例如，掺杂剂300的深度在从约0埃至约600埃的范围。
参照图1和图2F，在步骤S60中，在一些实施例中，第一栅电极108a和第二栅电极108b是分别被第一栅电极122a和第二栅电极122b替代的伪栅电极。特别地，第一栅电极108a和第二栅电极108b的材料是多晶硅并且第一栅电极122a和第二栅电极122b的材料包括金属。在一些实施例中，第一栅电极122a和第二栅电极122b中的一个包括用于PMOS器件的TiN、WN、TaN或Ru，而第一栅电极122a和第二栅电极122b中的另外一个包括用于NMOS器件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、或Zr。此外，第一栅电极122a和第二栅电极122b可进一步包括阻挡件、功函数层或它们的组合。应当注意，在可选实施例中，第一栅电极122a和衬底100之间和/或第二栅电极和衬底100之间可以进一步包括垫层、界面层、晶种层、粘合层或它们的组合。
在一些实施例中，通过蚀刻工艺或其它合适的工艺去除第一栅电极108a和第二栅电极108b。另一方面，通过诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺沉积金属材料(未示出)来形成第一栅电极122a和第二栅电极122b。在沉积金属材料后，去除部分金属材料以暴露第一间隔件120a、第二间隔件120b、蚀刻停止层114a和介电层118的顶面。例如，第一栅电极122a和第二栅电极122b可以具有在约30nm至约60nm的范围内的厚度。通过化学机械抛光(CMP)工艺、蚀刻工艺或它们的组合可以实现去除部分金属材料的工艺。
在可选实施例中，第一栅极介电层106a和第二栅极介电层106b与第一栅电极108a和第二栅电极108b一起去除以形成栅极沟槽。随后，在栅极沟槽中形成界面层(未示出)、另外的栅极氧化物层(未示出)和金属栅极电极122a、122b。例如，可以使用界面层以在鳍101和第一栅极介电层106a之间创建良好的界面，以及抑制半导体器件的沟道载流子的迁移率退化。此外，通过热氧化工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成界面层。界面层的材料包括诸如氧化硅层、氮氧化硅层等的介电材料。
由于第一栅电极108a和第二栅电极108b被第一栅电极122a和第二金属栅电极122b替代，可以实施形成金属互连(未示出)的后续工艺。例如，形成其它导电线(未显示)以将第一栅电极122a和第二金属栅电极122b与半导体器件中的其它元件电连接。
在一些实施例中，通过控制可流动的氧化物材料的固化或退火条件，或将掺杂剂掺杂入通过可流动的氧化物材料形成的固化的介电层，改变了介电层118的应变。由于介电层118在第一MOS晶体管A和第二MOS晶体管B上引起相反的效应，施加到第一MOS晶体管A的介电层118的应变不同于施加到第二MOS晶体管B的介电层118的应变，例如，它们之间的差异大于0.002Gpa。换言之，可以容易地调节施加到第一MOS晶体管A的介电层118的应变和应用到第二MOS晶体管B的介电层118的应变。因此，精细调节第一MOS晶体管A的迁移率和第二MOS晶体管B的迁移率。此外，由于在目前的半导体器件制造方法中存在固化、退火和掺杂工艺，简化了用于调节介电层118的应变的方法，而不增加成本。
图3是根据本发明的一些实施例示出半导体器件的制造方法的流程图。图4A至图4D是根据本发明的一些实施例示出半导体器件的制造工艺的截面示意图。本实施例中提供的半导体器件类似于图2F中描述的半导体器件，并且因此，在这些图中相同的元件将用相同的标号来表示，并且下文中将不再重复描述。两个实施例之间的差异在于，在本实施例中，分别对第一区域和第二区域的介电层实施掺杂工艺。参照图3和图4A，在步骤S10中，在第一区域R1中的第一MOS晶体管A和第二区域R2中的第二MOS晶体管B上方形成介电层118。在一些实施例中，介电层118的材料和形成方法类似于图2D中描述的介电层118的材料和形成方法，并且因此不在此重复。
参照图3和图4B，在步骤S20中，对第一区域R1中的介电层118实施第一掺杂工艺DP1。特别地，在衬底100上方形成第一掩模117A以覆盖第二区域R2中的介电层118并且暴露第一区域R1中的介电层118，并且因此通过第一掺杂工艺DP1将第一掺杂剂300A掺杂入第一区域R1中的介电层118中。在一些实施例中，当第一MOS晶体管A是p型MOS时，第一掺杂剂300A是，但不限于，诸如Ge、As或具有大尺寸的其它合适的掺杂剂的压缩应变增强剂。
参照图3和图4C，在步骤S30中，对第二区域R2中的介电层118实施第二掺杂工艺DP2。特别地，在衬底100上方形成第二掩模117B以覆盖第一区域R1中的介电层118并且暴露第二区域R2中的介电层118，并且因此通过第二掺杂工艺DP2将第二掺杂剂300B掺杂入第二区域R2中的介电层118中。在一些实施例中，当第二MOS晶体管B是n型MOS时，第二掺杂剂300B是，但不限于，诸如B、C或具有小尺寸的其它合适的掺杂剂的拉伸应变增强剂。在可选实施例中，第二掺杂剂300B具有比第一掺杂剂300A更大的尺寸。在可选实施例中，第一掺杂剂300A和第二掺杂300B都可以是压缩应变增强剂或拉伸应变增强剂，并且第一掺杂剂300A的剂量和第二掺杂剂300B的剂量是不同的。在可选实施例中，第一掺杂工艺DP1的剂量和第二掺杂工艺DP2的剂量之间的差异至少大于1×1015原子/cm2。在可选实施例中，可以对第一区域R1和第二区域R2两者中的介电层118实施第一掺杂工艺DP1和第二掺杂工艺DP2中的一个。
参照图3和图4D，在步骤S40中，在一些实施例中，第一栅电极108a和第二栅电极108b是伪栅电极，并分别被第一栅电极122a和第二栅电极122b替代。在一些实施例中，图4D中描述的半导体器件类似于图2F中描述的半导体器件，并且因此不在此重复。
在一些实施例中，通过对第一区域R1和第二区域R2中的介电层118分别实施掺杂工艺，第一区域R1中的介电层118的应变和第二区域R2中的介电层118的应变是不同的。此外，第一区域R1和第二区域R2中的介电层118的掺杂浓度、H-N键合和孔隙率的至少一个是不同的。在一些实施例中，通过翘曲测量方法测量的第一区域R1中的介电层118的应变和第二区域R2中的介电层118的应变之间的差异大于0.002Gpa。在一些实施例中，第一区域R1中的介电层118的掺杂剂浓度和第二区域R2中的介电层118的掺杂剂浓度之间的差异大于1×1015原子/cm2。在一些实施例中，通过FTIR法测量的第一区域R1中的介电层118的H-N键合和第二区域R2中的介电层118的H-N键合之间的差异大于5％。在一些实施例中，通过小角x射线/中子散射法测量的第一区域R1中的介电层118的孔隙率与第二区域R2中的介电层118的孔隙率之间的差异大于3％。因此，精细调节第一MOS晶体管A的迁移率和第二MOS晶体管B的迁移率。
图5是根据本发明的一些实施例示出半导体器件的制造方法的流程图。图6A至图6E是根据本发明的一些实施例的半导体器件的制造工艺的截面示意图。本实施例中提供的半导体器件类似于图2F中描述的半导体器件，并且因此，在这些图中相同的元件将用相同的标号表示，并且下文中将不再进一步描述。两个实施例之间的差异将在下面描述。参照图5和图6A，在步骤S10中，在第一区域R1中的第一MOS晶体管A和第二区域中的第二MOS晶体管B上方形成第一可流动的氧化物材料116A’。在一些实施例中，通过依次实施第一沉积工艺、第一固化工艺和第一退火工艺形成第一可流动的氧化物材料116A’。在一些实施例中，第一退火工艺后选择性地实施第一去除工艺，以去除固化的第一可流动的氧化物材料116A’的部分。在一些实施例中，例如，在第一去除工艺后，暴露第一栅电极108a的顶面和第二栅电极108b的顶面。在一些实施例中，第一可流动的氧化物材料116A’类似于图2C的实施例中描述的可流动的氧化物材料。第一沉积工艺、第一固化工艺、第一退火工艺和第一去除工艺类似于图2C的实施例中描述的沉积工艺和固化工艺以及图2D的实施例中描述的退火工艺和去除工艺。因此，它们的细节不在此重复。
参照图5和图6B，在步骤S20中，去除第二区域R2中的部分第一可流动的氧化物材料，以使保留的第一可流动的氧化物材料116A’形成为第一区域R1中的第一介电层118A。详细地，在衬底100的第一区域R1上方形成第一掩模117A，并且暴露第二区域R2。然后，通过使用第一掩模117A作为掩模去除第二区域R2中的部分第一可流动的氧化物材料。在一些实施例中，通过例如蚀刻工艺或其它合适的工艺去除部分第一介电材料116A’以暴露第二区域R2中的蚀刻停止层114。
参照图5和图6C，在步骤S30中，在第一介电层118A和第二MOS晶体管B上方形成第二可流动的氧化物材料116B’。在形成第二可流动的氧化物材料116B’前，去除第一掩模117。在一些实施例中，通过依次实施第二沉积工艺、第二固化工艺和第二退火工艺形成第二可流动的氧化物材料116B’。在一些实施例中，第二可流动的氧化物材料116B’类似于图2C的实施例中描述的可流动的氧化物材料。第二沉积工艺、第二固化工艺和第二退火工艺类似于图2C的实施例中描述的沉积工艺和固化工艺以及图2D的实施例中描述的退火工艺。因此，它们的细节不在此重复。
应当注意，通过对第一可流动的氧化物材料116A’和第二可流动的氧化物材料116B’实施固化工艺、退火工艺或它们的组合调节施加到第一MOS晶体管和第二MOS晶体管的介电层的应变。详细地，在一些实施例中，第一固化工艺和第二固化工艺中的固化温度、固化时间和其它固化条件的至少一个是不同的，其中第一固化工艺中的固化温度和第二固化工艺中的固化温度之间的差异至少大于20℃，并且第一固化工艺中的固化时间和第二固化工艺中的固化时间之间的差异至少大于10分钟。在可选实施例中，第一退火工艺和第二退火工艺中的退火温度、退火时间和其它退火条件的至少一个是不同的，其中第一退火工艺中的退火温度和第二退火工艺中的退火温度之间的差异至少大于50℃，并且第一退火工艺中的退火时间和第二退火工艺中的退火时间之间的差异至少大于20分钟。
参照图5和图6D，在步骤S40中，去除第一区域R1中的部分第二可流动的氧化物材料116B’，以使保留的第二可流动的氧化物材料116B’形成为第二区域R2中的第二介电层118B。详细地，通过例如化学机械抛光(CMP)工艺、蚀刻工艺或其它适合的工艺去除部分第二可流动的氧化物材料116B’以暴露第一介电层118A的顶面、第一栅电极108a的顶面和第二栅电极108b的顶面。
在可选实施例中，在形成第一介电层118A和第二介电层118B后，对第一介电层118A和第二介电层118B的至少一个实施掺杂工艺。在对第一介电层118A实施掺杂工艺期间，在第二区域上方形成第一掩模以屏蔽第二介电层118B。同样地，在对第二介电层118B实施掺杂工艺期间，在第一区域上方形成第二掩模以屏蔽第一介电层118A。
参照图5和图6E，在步骤S50中，在一些实施例中，第一栅电极108a和第二栅电极108b是伪栅电极，并且分别被第一栅电极122a和第二栅电极122b替代。在一些实施例中，图6E中描述的半导体器件类似于图2F中描述的半导体器件，并且在此不再重复。
在一些实施例中，通过控制固化条件和退火条件(例如，时间和温度)的至少一个，在第一区域R1和第二区域R2上方分别形成具有不同应变的第一介电层118A和第二介电层118B。因此，精细调节第一MOS晶体管A的迁移率和第二MOS晶体管B的迁移率。
在一些实施例中，通过固化工艺、退火工艺和掺杂工艺的至少一个调节施加到第一MOS晶体管和第二MOS晶体管的介电层的应变。在一些实施例中，第一区域和第二区域中的介电层的掺杂剂浓度、H-N键合和孔隙率的至少一个是不同的，分别在第一和第二区域中设置第一和第二MOS晶体管。在一些实施例中，通过分别在第一区域和第二区域上方形成第一介电层和第二介电层，施加到第一MOS晶体管的第一介电层的应变和施加到第二MOS晶体管的第二介电层的应变是不同的。换言之，可以容易地调节施加到p型MOS和n型MOS上的介电层的应变，并且因此精细调节p型MOS的迁移率和n型MOS的迁移率。此外，由于在固化工艺、退火工艺和掺杂工艺是目前的半导体器件制造方法中的现有的工艺，并且因此简化了用于调节介电层的应变的方法，而不增加成本。
半导体器件包括衬底、p型MOS晶体管、n型MOS晶体管和固化的可流动的氧化物层。衬底包括第一区域和第二区域。p型MOS晶体管位于第一区域中。n型MOS晶体管位于第二区域中。固化的可流动的氧化物层覆盖p型MOS晶体管和n型MOS晶体管，其中施加到p型MOS晶体管的固化的可流动的氧化物层的第一应变不同于施加到n型MOS晶体管的固化的可流动的氧化物层的第二应变，并且两者之间的差异大于0.002Gpa。
在上述半导体器件中，还包括位于所述固化的可流动的氧化物层和所述衬底之间的接触蚀刻停止层。
在上述半导体器件中，其中，所述固化的可流动的氧化物层掺杂有选自由IA族和III族至V族构成的组的掺杂剂。
在上述半导体器件中，其中，所述固化的可流动的氧化物层掺杂有选自由IA族和III族至V族构成的组的掺杂剂，所述固化的可流动的氧化物层的掺杂剂浓度是1×1015原子/cm2至1×1016原子/cm2。
在上述半导体器件中，其中，所述第一应变和所述第二应变选自拉伸应变和压缩应变。
半导体器件包括衬底、p型MOS晶体管、n型MOS晶体管和固化的可流动的氧化物层。衬底包括第一区域和第二区域。p型MOS晶体管位于第一区域中。n型MOS晶体管位于第二区域中。固化的可流动的氧化物层覆盖p型MOS晶体管和n型MOS晶体管，其中第一区域和第二区域中的介电层的掺杂剂浓度、H-N键合和孔隙率的至少一个是不同的。
在上述半导体器件中，其中，还包括位于所述固化的可流动的氧化物层和所述衬底之间的接触蚀刻停止层。
在上述半导体器件中，其中，掺杂位于所述第一区域和所述第二区域的至少一个中的所述固化的可流动的氧化物层。
在上述半导体器件中，其中，位于所述第一区域和所述第二区域的至少一个中的所述固化的可流动的氧化物层掺杂有选自由IA族和III族至V族构成的组的掺杂剂。
在上述半导体器件中，其中，位于所述第一区域中的所述固化的可流动的氧化物层的掺杂剂浓度和位于所述第二区域中的所述固化的可流动的氧化物层的掺杂剂浓度之间的差异大于1×1015原子/cm2。
在上述半导体器件中，其中，位于所述第一区域中的所述固化的可流动的氧化物层的H-N键合和位于所述第二区域中的所述固化的可流动的氧化物层的H-N键合之间的差异大于5％。
在上述半导体器件中，其中，位于所述第一区域中的所述固化的可流动的氧化物层的孔隙率和位于所述第二区域中的所述固化的可流动的氧化物层的孔隙率之间的差异大于3％。
半导体器件的制造方法包括至少以下步骤。提供包括第一区域和第二区域的衬底。在第一区域中形成第一MOS晶体管并且在第二区域中形成第二MOS晶体管。在衬底上方形成第一可流动的氧化物材料。去除第二区域中的部分第一可流动的氧化物材料，以使第一区域中的保留的第一可流动的氧化物材料形成第一介电层。在衬底上方形成第二可流动的氧化物材料。去除第一区域中的部分第二可流动的氧化物材料，以使第二区域中的保留的第二可流动的氧化物材料形成第二介电层。
在上述方法中，还包括对所述第一可流动的氧化物材料实施第一固化工艺和第一退火工艺并且对所述第二可流动的氧化物材料实施第二固化工艺和第二退火工艺。
在上述方法中，还包括对所述第一可流动的氧化物材料实施第一固化工艺和第一退火工艺并且对所述第二可流动的氧化物材料实施第二固化工艺和第二退火工艺，其中，所述第一固化工艺中的固化温度和所述第二固化工艺中的固化温度之间的差异大于20℃。
在上述方法中，还包括对所述第一可流动的氧化物材料实施第一固化工艺和第一退火工艺并且对所述第二可流动的氧化物材料实施第二固化工艺和第二退火工艺，其中，所述第一退火工艺中的退火温度和所述第二退火工艺中的退火温度之间的差异大于50℃。
在上述方法中，还包括对所述第一介电层和所述第二介电层的至少一个实施掺杂工艺。
在上述方法中，还包括对所述第一介电层和所述第二介电层的至少一个实施掺杂工艺，其中，掺杂剂选自由IA族和III族至V族构成的组。
在上述方法中，还包括对所述第一介电层和所述第二介电层的至少一个实施掺杂工艺，其中，掺杂剂选自由He、Ne、Ar、Kr、Xe、Rn、B、C、N、O、F、As、Sb、Ge、Sn、Ga和In构成的组。
在上述方法中，还包括对所述第一介电层和所述第二介电层的至少一个实施掺杂工艺，其中，所述第一介电层的掺杂剂浓度和所述第二介电层的掺杂剂浓度之间的差异大于1×1015原子/cm2。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
p型MOS晶体管，位于所述第一区域中；
n型MOS晶体管，位于所述第二区域中；以及
固化的可流动的氧化物层，覆盖所述p型MOS晶体管和所述n型MOS晶体管，其中，施加到所述p型MOS晶体管的所述固化的可流动的氧化物层的第一应变不同于施加到所述n型MOS晶体管的所述固化的可流动的氧化物层的第二应变，所述第一应变和所述第二应变之间的差异大于0.002Gpa。
CN201610919986.1A 2016-02-26 2016-10-21 半导体器件及其制造方法 Pending CN107134450A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/054,142 2016-02-26
US15/054,142 US9859129B2 (en) 2016-02-26 2016-02-26 Semiconductor device and manufacturing method of the same

Publications (1)

Publication Number Publication Date
CN107134450A true CN107134450A (zh) 2017-09-05

Family

ID=59680015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610919986.1A Pending CN107134450A (zh) 2016-02-26 2016-10-21 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9859129B2 (zh)
CN (1) CN107134450A (zh)
TW (1) TW201731101A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI653712B (zh) 2017-11-07 2019-03-11 華邦電子股份有限公司 半導體結構及其製造方法
CN109755180B (zh) 2017-11-07 2021-01-12 华邦电子股份有限公司 半导体结构的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124855A1 (en) * 2006-11-05 2008-05-29 Johnny Widodo Modulation of Stress in ESL SiN Film through UV Curing to Enhance both PMOS and NMOS Transistor Performance
US20100001317A1 (en) * 2008-07-03 2010-01-07 Yi-Wei Chen Cmos transistor and the method for manufacturing the same
US9406547B2 (en) * 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
US9070785B1 (en) * 2013-12-31 2015-06-30 Texas Instruments Incorporated High-k / metal gate CMOS transistors with TiN gates
US20160079034A1 (en) * 2014-09-12 2016-03-17 Applied Materials Inc. Flowable film properties tuning using implantation

Also Published As

Publication number Publication date
US20170250089A1 (en) 2017-08-31
US9859129B2 (en) 2018-01-02
TW201731101A (zh) 2017-09-01

Similar Documents

Publication Publication Date Title
US11742237B2 (en) Mechanism for FinFET well doping
US20230343634A1 (en) Mechanism for FinFET Well Doping
CN104681615B (zh) 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
US9634141B1 (en) Interlayer dielectric film in semiconductor devices
US8623721B2 (en) Silicide formation and associated devices
TWI412070B (zh) 金屬閘極堆疊的形成方法及具有金屬閘極堆疊之積體電路
KR101799636B1 (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
TWI509670B (zh) 半導體裝置及其製造方法
TWI433265B (zh) 半導體裝置
US8093117B2 (en) Method of forming a metal gate
TWI408735B (zh) 半導體元件的製造方法
US8367515B2 (en) Hybrid shallow trench isolation for high-k metal gate device improvement
US10923393B2 (en) Contacts and interconnect structures in field-effect transistors
TW201123419A (en) Integrated circuit having dummy structure for isolating devices
CN106972049A (zh) 半导体装置的制造方法
US9419100B2 (en) Method for fabricating a metal gate electrode
CN107887334A (zh) 半导体集成电路的制造方法
US10553481B2 (en) Vias for cobalt-based interconnects and methods of fabrication thereof
US20130230952A1 (en) Integrated circuit device and method of manufacturing same
US10847634B2 (en) Field effect transistor and method of forming the same
US10083959B2 (en) Semiconductor device structure and method for forming the same
CN105261637B (zh) 具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件
CN106856209A (zh) 半导体器件及其形成方法
CN107134450A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170905

WD01 Invention patent application deemed withdrawn after publication