KR102641774B1 - 반도체 디바이스 내의 콘택트 구조체 - Google Patents

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수-카이 창
지-롱 후앙
옌-티엔 퉁
치아-훙 추
저-민 셴
핀옌 린
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Abstract

콘택트 구조체의 상이한 구성을 가진 반도체 디바이스, 및 그 제조 방법이 개시된다. 반도체 디바이스는, 기판, 기판 상에 배치된 핀 구조체, 핀 구조체 상에 배치된 게이트 구조체, 게이트 구조체에 인접하여 배치된 소스/드레인(S/D) 영역, S/D 영역 상에 배치된 콘택트 구조체, 및 S/D 영역과 삼원 화합물 층 사이의 계면에 배치된 쌍극자 층을 포함한다. 콘택트 구조체는, S/D 영역 상에 배치된 삼원 화합물 층, 삼원 화합물 층 상에 배치된 WFM(work function metal) 실리사이드 층, 및 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함한다.

Description

반도체 디바이스 내의 콘택트 구조체{CONTACT STRUCTURES IN SEMICONDUCTOR DEVICES}
[본원과 관련된 상호 참조 문헌]
본 출원은 전체가 여기에 참조로 포함되었으며, 발명의 명칭이 "Semiconductor Structure and Method for Forming the Same"이고 2020년 7월 31일에 출원된, 미국 가출원 63/059,544에 대한 이익을 주장한다.
반도체 기술의 발전으로 인해 더 많은 저장 용량, 더 빠른 프로세싱 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족하기 위해 반도체 산업은 평면 MOSFET 및 finFET(fin field effect transistor)를 포함한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 디바이스의 치수를 지속적으로 축소시키고 있다. 이러한 축소는 반도체 제조 프로세스의 복잡성을 증가시켰다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다.
도 1a 내지 도 1i는 일부 실시형태에 따른 반도체 디바이스의 등각도(isometric view) 및 단면도를 예시한다.
도 1j 내지 도 1l은 일부 실시형태에 따른 콘택트 구조체를 가진 반도체 디바이스의 디바이스 특성을 나타낸다.
도 2a 내지 도 2e는 일부 실시형태에 따른 반도체 디바이스의 등각도 및 단면도를 예시한다.
도 3a 내지 도 3g는 일부 실시형태에 따른 반도체 디바이스의 등각도 및 단면도를 예시한다.
도 4a 내지 도 4c는 일부 실시형태에 따른 반도체 디바이스의 등각도 및 단면도를 예시한다.
도 5는 일부 실시형태들에 따른 콘택트 구조체를 가진 반도체 디바이스를 제조하기 위한 방법의 플로우 다이어그램이다.
도 6a 내지 도 17b는 일부 실시형태에 따른 제조 프로세스의 다수의 스테이지에서의 콘택트 구조체를 가진 반도체 디바이스의 단면도를 도시한다.
이제 예시적인 실시형태가 첨부 도면을 참조하여 설명될 것이다. 도면에서, 유사한 도면부호는 일반적으로 동일한, 기능적으로 유사한 및/또는 구조적으로 유사한 엘리먼트를 나타낸다. 별도의 언급이 없는 한 동일한 주석이 있는 엘리먼트에 대한 논의는 서로에게 적용된다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위에서의 제1 피쳐의 형성 프로세스는, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, 제2 피쳐 상에 제1 피쳐의 형성은 제1 피쳐가 제2 피쳐와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 그 자체로 본 명세서에서 논의되는 실시형태들 및/또는 구성들 사이의 관계를 지시하지 않는다.
여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
명세서에서 "일 실시형태", "실시형태", "예시적 실시형태", "실시예" 등의 언급은 설명된 실시형태가 특정 특징, 구조, 또는 특성을 포함할 수 있지만 모든 실시형태는 특정 특징, 구조, 또는 특성을 반드시 포함하지 않을 수 있다. 또한, 그러한 문구는 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 실시형태와 관련하여 기술될 때, 명시 적으로 기술되었는지 여부에 관계없이 다른 실시형태와 관련하여 그러한 특징, 구조, 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 용어 또는 어법이 여기에서의 가르침을 고려하여 통상의 기술자에 의해 이해되게 하기 위해, 여기에서의 어법 또는 용어는 한정이 아닌 설명을 위한 것임이 이해되어야 한다.
일부 실시형태에서, "약" 및 "실질적으로"라는 용어는 값의 5% 내에서 변동하는 주어진 양의 값(예컨대, ±1 %, ±2 %, ±3 %, ±4 %, ±5 %의 값)을 나타낼 수 있다. 이 값은 단지 예시이며, 한정을 의도하지 않는다. 용어 "약" 및 "실질적으로"는 본원의 교시에 비추어 관련기술(들)의 당업자에 의해 해석된 값의 백분율을 지칭할 수 있다.
여기에 개시된 핀 구조체는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 핀 구조체가 패터닝될 수 있다. 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합할 수 있고, 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서들이 핀 구조체들을 패터닝하기 위해 사용될 수 있다.
본 개시는 FET(예컨대, finFET, GAA(gate-all-around) FET 등)의 소스/드레인(S/D) 영역과 S/D 콘택트 구조체 사이의 접촉 저항을 감소시키기 위한 예시적 구조체 및 방법을 제공한다. S/D 영역과 S/D 콘택트 구조체 사이의 접촉 저항은 S/D 콘택트 구조체의 실리사이드 층과 S/D 영역의 물질 사이의 SBH(Schottky barrier height)에 정비례한다. S/D 영역의 물질과 실리사이드 층의 일함수 값 사이의 차이를 감소시키면, S/D 콘택트 구조체와 S/D 영역 사이의 SBH를 감소시킬 수 있다. 실시형태에서, NFET 및 PFET의 S/D 영역은 각각 n 타입 물질 및 p 타입 물질로 형성되고, NFET 및 PFET의 S/D 콘택트 구조체는 S/D 영역의 상이한 물질과 S/D 콘택트 구조체 사이의 접촉 저항을 감소시키기 위해 서로 상이한 실리사이드 층으로 형성된다.
일부 실시형태에서, 쌍극자 층 및/또는 삼원 화합물 층(ternary compound layer)은 S/D 영역과 실리사이드 층 사이의 계면에 형성되어, S/D 영역과 S/D 콘택트 구조체 사이의 SBH를 더 감소시킬 수 있다. 쌍극자 층 및/또는 삼원 화합물 층은 실리사이드 층의 금속보다 낮은 전기음성도 값(electronegativity value)을 가진 금속으로 실리사이드 층을 도핑함으로써 형성될 수 있다. 금속 도펀트는 금속 도펀트와 S/D 영역의 반도체 엘리먼트 사이에 쌍극자의 형성을 유도할 수 있다. 금속 도펀트는 금속 도펀트와 실리사이드 층의 금속과 S/D 영역의 반도체 엘리먼트 사이에 삼원 화합물의 형성을 유도할 수 있다. 이러한 계면 쌍극자 층 및/또는 삼원 화합물 층의 형성은 계면 쌍극자 층 및/또는 삼원 화합물 층이 없는 FET에 비해 FET의 접촉 저항을 약 50 % 내지 약 70 % 감소시킬 수 있고, 결과적으로 FET의 성능을 향상시킬 수 있다.
도 1a는 일부 실시형태에 따른 FET(100)의 등각도를 도시한다. FET(100)은 일부 실시형태에 따른 도 1b 내지 도 1i에 도시된 바와 같은 상이한 단면도를 가질 수 있다. 도 1b, 도 1d, 도 1f, 및 도 1h는 라인 A-A를 따른 FET(100)의 단면도를 도시하고, 도 1c, 도 1e, 도 1g, 및 도 1i는 간략함을 위해 도 1a에 도시되지 않은 추가 구조체를 가진 도 1a의 라인 B-B를 따른 단면도를 도시한다. 도 1b 내지 도 1i의 단면도는 예시 목적으로 표시되며 축척에 따라 그려지지 않을 수 있다. 도 1j 및 도 1k는 도 1b 내지 도 1i의 라인 C-C 및 D-D를 따른 농도 프로파일을 도시한다. 도 1a 내지 도 1l에서의 엘리먼트의 논의는, 별도의 언급이 없는 한 동일한 주석이 서로 적용된다. 일부 실시형태에서, FET(100)은 n 타입 FET(100)(NFET(100)) 또는 p 타입 FET(100)(PFET(100))을 나타낼 수 있고, FET(100)의 논의는 별도의 언급이 없는 한 NFET(100) 및 PFET(100) 모두에 적용된다.
도 1a를 참조하면, FET(100)은 게이트 구조체(112)에 의해 커버되지 않은 핀 구조체(106)의 일부 상에 배치된 S/D 영역(110)의 어레이(도 1a에서 볼 수 있는 S/D 영역(110) 중 하나) 및 핀 구조체(106) 상에 배치된 게이트 구조체(112)의 어레이를 포함할 수 있다. FET(100)은, 게이트 스페이서(114), STI(shallow trench isolation) 영역(116), ESL(etch stop layer)(117), 및 ILD(interlayer dielectric) 층(118A-118B)(ILD 층(118B)은 간략함을 위해 도 1a 도시되지 않고; 도 1b 내지 도 1e에 도시됨)을 더 포함할 수 있다. ILD 층(118A)은 ESL(117) 상에 배치될 수 있다. ESL(117)은 S/D 영역(110) 및/또는 게이트 구조체(112)를 보호하도록 구성될 수 있다. 일부 실시형태에서, 게이트 스페이서(114), STI 영역(116), ESL(117), 및 ILD 층(118A-118B)은 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 산탄 질화물(SiOCN), 및 실리콘 게르마늄 산화물 등의 절연 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 스페이서(114)는 인접한 구조체로부터 게이트 구조체(112)의 적합한 전기적 절연을 위해 약 2 nm 내지 약 9 nm의 두께를 가질 수 있다.
FET(100)는 기판(104) 상에 형성될 수 있다. 기판 (104) 상에 형성된 다른 FET 및/또는 구조체(예를 들어, 격리 구조체)가 있을 수 있다. 기판(104)은 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), SOI(silicon-on-insulator) 구조체, 및 이들의 조합과 같은 반도체 물질일 수 있다. 또한, 기판(104)은 p 타입 도펀트(예컨대, 붕소, 인듐, 알루미늄, 또는 갈륨) 또는 n 타입 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. 일부 실시형태에서, 핀 구조체(106)는 기판(104)과 유사한 물질을 포함할 수 있고, X 축을 따라 연장될 수 있다.
도 1b 및 도 1c를 참조하면, FET(100)은 게이트 구조체(112), S/D 영역(110), 및 S/D 영역(110) 상에 배치된 S/D 콘택트 구조체(120)를 포함할 수 있다. 게이트 구조체(112)는 다층 구조체일 수 있다. 게이트 구조체(112) 각각은, IO(interfacial oxide) 층(122), IO 층(122) 상에 배치된 하이 k(HK) 게이트 유전체 층(124), HK 게이트 유전체 층(124) 상에 배치된 WFM(work function metal) 층(126), WFM 층(126) 상에 배치된 게이트 금속 충전 층(128), 및 HK 게이트 유전체 층(124), WFM 층(126), 및 게이트 금속 충전 층(128) 상에 배치된 게이트 캡핑 층(130)을 포함할 수 있다.
IO 층(122)은 실리콘 산화물(SiO2), 실리콘 게르마늄 산화물(SiGeOx), 또는 게르마늄 산화물(GeOx)을 포함할 수 있다. HK 게이트 유전체 층(124)은, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2) 등의 하이 k 유전체 물질을 포함할 수 있다. NFET(100)에 대하여, 게이트 구조체(112)의 WFM 층(126)은, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 카바이드(TiAlC), 탄탈 알루미늄 (TaAl), 탄탈 알루미늄 카바이드(TaAlC), Al 도핑된 Ti, Al 도핑된 TiN, Al 도핑된 Ta, Al 도핑된 TaN, 다른 적합한 Al계 물질, 또는 이들의 조합을 포함할 수 있다. PFET(100)에 대하여, 게이트 구조체(112)의 WFM 층(126)은, TiN(titanium nitride), TiSiN(titanium silicon nitride), Ti-Au(titanium gold) 합금, Ti-Cu(titanium copper) 합금, TaN(tantalum nitride), TaSiN(tantalum silicon nitride), Ta-Au(tantalum gold) 합금, Ta-Cu(tantalum copper), 및 이들의 조합과 같은 실질적으로 Al 무함유(예컨대, Al 없음) Ti계 또는 Ta계 질화물 또는 합금을 포함할 수 있다. 게이트 금속 충전 층(128)은 텅스텐(W), Ti, 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), Al, 이리듐(Ir), 니켈(Ni), 금속 합금, 및 이들의 조합과 같은 적합한 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 구조체(112)는 질화물 층을 포함할 수 있는 게이트 캡핑 층(130)에 의해 위에 놓인 상호연결 구조체(미도시)로부터 전기적으로 절연될 수 있다.
NFET(100)에 대하여, 각각의 S/D 영역(110)은, 인(P) 또는 다른 적합한 n 타입 도펀트와 같은 n 타입 도펀트, 및 Si 등의 에피택셜 성장 반도체 물질을 포함할 수 있다. PFET(100)에 대하여, 각각의 S/D 영역(110)은, 붕소 및 다른 적합한 p 타입 도펀트 등의 p 타입 도펀트, 및 Si 또는 SiGe 등의 에피택셜 성장 반도체 물질을 포함할 수 있다.
S/D 콘택트 구조체(120)는 S/D 영역(110) 상에 배치된다. 일부 실시형태에서, S/D 콘택트 구조체(120)는, (i) S/D 영역(110) 상에 배치된 WFM 실리사이드 층(132), (ii) WFM 실리사이드 층(132) 상에 배치된 질화물 캡핑 층(136), (iii) 질화물 캡핑 층(136) 상에 배치된 콘택트 플러그(134), (iv) 질화물 캡핑 층(136)의 측벽 상에 배치된 금속계 라이너의 스택(135), 및 (v) 금속계 라이너의 스택(135) 상에 배치된 장벽 층(142)을 포함할 수 있다. FET(100)은 WFM 실리사이드 층(132)과 S/D 영역(110) 사이의 계면(여기에서 "계면(132-110)"으로도 지칭됨)에 쌍극자 층(144)을 더 포함한다. 일부 실시형태에서, 계면(132-110)은, S/D 영역(110) 내에 배치될 수 있고 S/D 영역(110)의 표면(110s)과 동일 평면이 아닐 수 있다.
일부 실시형태에서, WFM 실리사이드 층(132)의 상부 표면은 표면(110s)(도 1b 및 도 1c에 도시됨) 위에 있을 수 있고, 또는 실질적으로 표면(110s)과 동일 평면일 수 있다(미도시). 일부 실시형태에서, WFM 실리사이드 층(132)은, 도 1c에 도시된 바와 같이, 금속 기판 라이너의 스택(135)과 각도(A 및 B)를 형성할 수 있다. 각도(A 및 B)는, 서로 유사하거나 상이할 수 있고, 약 45도 내지 약 60도의 범위가 될 수 있다. 일부 실시형태에서, NFET(100)에 대하여, WFM 실리사이드 층(132)은 S/D 영역(110)의 물질의 가전자 대역 에지 에너지(valence band-edge energy)보다 도전 대역 에지 에너지(conduction band-edge energy)에 더 가까운 일함수 값을 갖는 금속 또는 금속 실리사이드를 포함할 수 있다. 예컨대, 금속 또는 금속 실리사이드는 S/D 영역(110)의 Si계 물질의 가전자 대역 에너지(예컨대, Si의 경우 5.2 eV)보다 도전 대역 에너지 (예컨대, Si의 경우 4.1 eV)에 더 가까운, 4.5 eV 미만(예컨대, 약 3.5 eV 내지 약 4.4 eV)의 일함수 값을 가질 수 있다. 일부 실시형태에서, NFET(100)의 경우, WFM 실리사이드 층(132)의 금속 실리사이드는 TixSiy(titanium silicide), TaxSiy(tantalum silicide), MoxSiy(molybdenum silicide), ZrxSiy(zirconium silicide), HfxSiy(hafnium silicide), ScxSiy(scandium silicide), YxSiy(yttrium silicide), TbxSiy(terbium silicide), LuxSiy(lutetium silicide), ErxSiy(erbium silicide), YbxSiy(ybtterbium silicide), EuxSiy(europium silicide), ThxSiy(thorium silicide), 또는 이들의 조합을 포함할 수 있다.
일부 실시형태에서, PFET(100)에 대하여, WFM 실리사이드 층(132)은 S/D 영역(110)의 물질의 도전 대역 에지 에너지보다 가전자 대역 에지 에너지에 더 가까운 일함수 값을 갖는 금속 또는 금속 실리사이드를 포함할 수 있다. 예컨대, 금속 또는 금속 실리사이드는 S/D 영역(110)의 Si계 물질의 도전 대역 에너지(예컨대, Si의 경우 4.1 eV)보다 가전자 대역 에너지(예컨대, Si의 경우 5.2 eV)에 더 가까울 수 있는, 4.5 eV 보다 큰(예컨대, 약 4.5 eV 내지 약 5.5 eV)의 일함수 값을 가질 수 있다. 일부 실시형태에서, PFET(100)의 경우, WFM 실리사이드 층(132)의 금속 실리사이드는, NixSiy(nickel silicide), CoxSiy(cobalt silicide), MnxSiy(manganese silicide), WxSiy(tungsten silicide), FexSiy(iron silicide), RhxSiy(rhodium silicide), PdxSiy(palladium silicide), RuxSiy(ruthenium silicide), PtxSiy(platinum silicide), IrxSiy(iridium silicide), OsxSiy(osmium silicide), 또는 이들의 조합을 포함할 수 있다.
일부 실시형태에서, WFM 실리사이드 층(132)은, WFM 실리사이드 층(132) 내에 포함된 금속 실리사이드의 금속의 전기음성도 값보다 작은 전기음성도 값을 가진 전이 금속의 도펀트를 더 포함할 수 있다. 예컨대, 도펀트는 Zr(zirconium), Hf(hafnium), Yb(ybtterbium), Y(yttrium), Er(erbium), Ce(cerium), Sc(scandium), 및 이들의 조합과 같은 전이 금속을 포함할 수 있다. 일부 실시형태에서, 일부 도펀트는 S/D 영역(110)으로 확산될 수 있다. 도펀트는 계면(132-110)에서 쌍극자 층(144) 내의 하전된 쌍극자의 형성을 포함할 수 있다. 쌍극자 층(144)은 WFM 실리사이드 층(132) 내의 도펀트로부터의 전이 금속 이온 및 S/D 영역(110)으로부터의 실리콘 이온의 하전된 쌍극자를 포함할 수 있다. 예컨대, WFM 실리사이드 층(132)이 Zr, Hf, Yb, Y, Er, Ce, 또는 Sc 도펀트를 포함할 때, 쌍극자 층(144)은 Zr-Si, Hf-Si, Yb-Si, Y-Si, Er-Si, Ce-Si, 또는 Sc-Si 쌍극자를 포함할 수 있다.
쌍극자 층(144) 내의 쌍극자에 의해 계면(132-110)에서 생성되는 전계는, S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH를 감소시킬 수 있고, 이에 따라 S/D 영역(110)과 S/D 콘택트 구조체(120) 사이의 접촉 저항을 감소시킬 수 있다. 계면(132-110)에서의 쌍극자 층(144) 내의 쌍극자의 타입 및 농도에 기초하여, S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH는, 쌍극자 층(144)이 없는 S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH에 비해, 약 35 % 내지 약 70 %까지 감소될 수 있다. 일부 실시형태에서, SBH는 약 0.2 eV 내지 약 0.4 eV의 범위가 될 수 있다. 계면(132-110)에서의 쌍극자의 농도는 계면(132-110) 및/또는 WFM 실리사이드 층(132) 내의 도펀트의 농도에 정비례한다. 계면(132-110) 및/또는 WFM 실리사이드 층(132) 내의 도펀트의 농도는 약 1 원자 퍼센트(atomic percent) 내지 약 10 원자 퍼센트의 범위가 될 수 있다. 이 범위 미만의 도펀트 농도는 쌍극자 층(144) 내의 쌍극자의 형성을 유도할 수 없다. 한편, 도펀트 농도가 이 범위를 초과하면, 도핑 프로세스의 기간 및 복잡도가 증가하고, 이에 따라 디바이스 제조 비용이 증가한다.
일부 실시형태에 따르면, 도 1j에 도시된 바와 같이, 도펀트 농도는, 도 1b 및 도 1c의 라인 C-C를 따른 S/D 영역(110) 및 WFM 실리사이드 층(132)에 걸쳐, 프로파일(146, 148, 및/또는 150)을 가질 수 있다. 상세히 후술되는 바와 같이, 고온(예컨대, 500 ℃ 초과의 온도) 어닐링 프로세스를 포함하지 않는, 도핑 프로세스에서 WFM 실리사이드 층(132)이 전이 금속(예컨대, Zr, Hf 등)으로 도핑될 때, 도펀트 농도는 계면(132-110)에서 피크 도펀트 농도(C1)를 가진 프로파일(146)을 가질 수 있다. 고온 어닐링 프로세스를 포함하지 않는 도핑 프로세스에서 WFM 실리사이드 층(132)이 넌-Zr계 전이 금속(non-Zr-based transition metal)(예컨대, Hf, Ce, Er 등)으로 도핑될 때, 도펀트 농도는 프로파일(148)을 가질 수 있다. 넌-Zr계 전이 도펀트는 Zr 도펀트보다 계면(132-110)에서 더 낮은 열역학적 안정성을 가질 수 있고, 이것은 넌-Zr계 전이 도펀트가 계면(132-110)으로부터 WFM 실리사이드 층(132)으로 확산되게 할 수 있다. 따라서, 도 1j에 도시된 바와 같이, 프로파일(148)의 피크 도펀트 농도는, 계면(132-110)으로부터 거리(D1)(예컨대, 약 0.1 nm 내지 약 0.5 nm)가 될 수 있고, 피크 도펀트 농도(C1)보다 작은 계면(132-110)에서의 도펀트 농도(C2)를 가질 수 있다.
일부 실시형태에서, WFM 실리사이드 층(132)의 도핑이 고온 어닐링 프로세스를 포함하면, 넌-Zr계 전이 도펀트는 계면(132-110)에서의 도펀트의 낮은 열역학적 안정성으로 인해, WFM 실리사이드 층(132)으로 더 확산될 수 있고, 도 1j에 도시된 바와 같이, 도펀트 농도 프로파일(150)을 가질 수 있다. 프로파일(150)의 피크 도펀트 농도는, 거리(D1)보다 큰 계면(132-110)으로부터 거리(D2)(예컨대, 약 0.2 nm 내지 약 0.8 nm)가 될 수 있고, 도펀트 농도(C2)보다 작은 계면(132-110)에서의 도펀트 농도(C3)를 가질 수 있다. 계면(132-110)에서의 도펀트 농도는 계면(132-110)에서의 쌍극자 농도에 정비례하므로, 쌍극자 층(144) 내의 쌍극자 농도는 프로파일(148 및 150)보다 프로파일(146)에서 더 클 수 있으며, 프로파일(148)에 대한 쌍극자 층(144) 내의 쌍극자 농도는 프로파일(150)보다 클 수 있다. 따라서, S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH는 프로파일(148 및 150)보다 프로파일(146)에 대하여 더 낮을 수 있고, S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH는 프로파일(150)보다 프로파일(148)에 대하여 더 낮을 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)이 하나 이상의 넌-Zr계 전이 금속 및 Zr 금속의 조합으로 도핑될 때, 도 1b 및 도 1c의 라인 C-C를 따라 걸친 도펀트 농도는 프로파일(146 및 148)을 갖거나, 프로파일(146 및 150)을 가질 수 있다.
도 1b 및 도 1c를 참조하면, 콘택트 플러그(134)는, Co(cobalt), W(tungsten), Ru(ruthenium), Ir(iridium), Ni(nickel), Os(osmium), Rh(rhodium), Al(aluminum), Mo(molybdenum), Cu(copper), Zr(zirconium), Sn(stannum), Ag(silver), Au(gold), Zn(zinc), Cd(cadmium), 및 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 질화물 캡핑 층(136)은 S/D 콘택트 구조체(120)의 후속 프로세싱 동안 아래에 놓인 층들(예컨대, WFM 실리사이드 층(132))을 보호하기 위해 형성될 수 있다. 금속계 라이너의 스택(135)은 제1 라이너(138) 및 제2 라이너(140)를 포함할 수 있다. 제1 라이너(138)는, 상세히 후술되는 바와 같이, WFM 실리사이드 층(132)의 형성에서 사용되는 소스 층의 일부가 될 수 있고, WFM 실리사이드 층(132)의 금속을 포함할 수 있고, 또는 WFM 실리사이드 층(132)의 금속 의 산화물을 포함할 수 있다. 제2 라이너(140)는, 상세히 후술되는 바와 같이, WFM 실리사이드 층(132)의 도핑에서 사용되는 소스의 일부가 될 수 있고, WFM 실리사이드 층(132) 내의 도펀트의 전이 금속을 포함할 수 있고, 또는 도펀트의 금속의 산화물을 포함할 수 있다. 일부 실시형태에서, 제1 및/또는 제2 라이너(138-140)는 금속계 라이너의 스택(135)에 존재하지 않을 수 있고, 금속계 라이너의 스택(135)은 S/D 콘택트 구조체(120) 내에 존재하지 않을 수 있다(도 17b 및 도 17c에 도시됨). 장벽 층(142)은 질화물 물질을 포함할 수 있고, ILD 층(118A-118B)으로부터 콘택트 플러그(134)로 산소 원자의 확산을 감소시키거나 방지할 수 있고, 이에 따라 콘택트 플러그(134)의 도전성 물질의 산화를 방지한다.
일부 실시형태에서, 고온 어닐링 프로세스를 포함하는 도핑 프로세스에서 WFM 실리사이드 층(132)이 Zr 금속으로 도핑될 때, S/D 콘택트 구조체는 도 1d 내지 도 1i에 도시된 바와 같은 단면도를 가질 수 있다. 도 1d 및 도 1e는 간략함을 위해 도 1a에 도시되지 않은 추가 구조체를 가진 도 1a의 라인 B-B를 따른 단면도를 도시한다. S/D 콘택트 구조체(120)는 WFM 실리사이드 층(132)과 S/D 영역(110) 사이에 개재된 ZTC(Zr-based ternary compound) 층(133)을 포함할 수 있다. WFM 실리사이드 층(132)의 Zr 도펀트는 ZTC 층(133)을 형성하기 위한 고온 어닐링 프로세스 동안 WFM 실리사이드 층(132)의 금속 원자 및 S/D 영역(110)의 Si 원자와 상호작용할 수 있다. ZTC 층(133)은 금속(M)이 WFM 실리사이드 층(132)의 금속인 ZrxMySiz(zirconium metal silicide)를 포함할 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)이 TixSiy를 포함할 때, ZTC 층(133)은 Zr3Ti2Si3(zirconium titanium silicide)를 포함할 수 있다. ZTC 층(133)은 S/D 영역(110)과 ZTC 층(133) 사이의 계면(여기서 "계면(133-110)"으로도 지칭됨)에서 쌍극자 층(145)의 형성을 유도할 수 있다. 쌍극자 층(145)은 S/D 영역(110)으로부터의 실리콘 이온 및 ZTC 층(133)으로부터의 Zr 금속의 Zr-Si 쌍극자를 포함할 수 있다.
쌍극자 층(144)과 마찬가지로, 쌍극자 층(145) 내의 쌍극자에 의해 계면(133-110)에서 생성되는 전계는, S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 SBH를 약 35 % 내지 약 70 %까지 감소시킬 수 있고, 이에 따라 S/D 영역(110)과 S/D 콘택트 구조체(120) 사이의 접촉 저항을 감소시킬 수 있다. ZTC 층(133) 내의 Zr 원자의 농도는 약 1 원자 퍼센트 내지 약 10 원자 퍼센트의 범위가 될 수 있다. 일부 실시형태에서, Zr 원자는, 도 1k에 도시된 바와 같이, 도 1d 및 도 1e의 라인 D-D를 따라, WFM 실리사이드 층(132), ZTC 층(133), 및 S/D 영역(110)에 걸쳐 농도 프로파일(158)을 가질 수 있다.
도 1f 및 도 1g는 도 1d 및 도 1e의 S/D 영역(110), WFM 실리사이드 층(132), 및 ZTC 층(133)의 확대도를 도시한다. 일부 실시형태에서, (111) 결정 배향((111) 결정면이라고도 지칭됨)을 가진 표면(110s-110t)으로 S/D 영역(110) 상에 형성될 때, ZTC 층(133)은 (1121) 결정 배향((1121) 결정면이라고도 지칭됨)을 가진 상부 표면(133s)을 가질 수 있다. 표면(110s)은 S/D 영역(110)의 상부 표면이 될 수 있고, 표면(110t)은 ZTC 층(133)과의 계면을 형성하는 표면이 될 수 있다. S/D 영역(110)의 반도체 물질이, 도 1a 내지 도 1e에 도시된 바와 같이 보텀업 방식(bottom-up approach)으로 핀 구조체(106)의 상부 표면(106s) 상에 에피택셜 성장되고, 도 3a 내지 도 3c를 참조하여 후술되는 바와 같이 핀 구조체(106) 주위의 클래딩(cladding)으로서 에피택셜 성장되지 않을 때, 표면(110s-110t)은 (111) 결정 배향을 가질 수 있다. (111) 결정 배향을 갖기 위해, 표면(110s)은 수평 축(예컨대, X 축)에 대하여 약 50도 내지 약 60도의 범위인 각도(C 및 D)로 형성될 수 있다. 각도(C 및 D)는 서로 동일하거나 상이할 수 있다. 일부 실시형태에서, 도 3c 내지 도 3g 및 도 4c를 참조하여 후술되는 ZTC 층(333)의 반대이며, S/D 영역(110) 및 WFM 실리사이드 층(132)을 마주보는(facing) ZTC 층(133)의 표면은, 패싯되지 않은(unfaceted) 표면일 수 있다. 표면들(110s-110t 및 133s) 사이의 상이한 결정 배향으로 인해, S/D 영역(110)과 ZTC 층(133) 사이에 약 0.5 % 내지 약 1 %의 범위의 래티스 미스매치(lattice mismatch)가 존재할 수 있다. 일부 실시형태에서, S/D 영역(110)이 Si 물질을 포함하고, ZTC 층(133)이 Zr3Ti2Si3를 포함할 때, 래티스 미스매치는 약 0.7 %가 될 수 있다. 도 3a 내지 도 3c를 참조하여 후술되는 바와 같이, S/D 영역(110) 및 ZTC 층(133)의 상이한 결정 배향에 대하여 래티스 미스매치가 상이하게 될 수 있다. 일부 실시형태에서, 계면(133-110)은, S/D 영역(110) 내에 배치될 수 있고, 도 1d 내지 도 1g에 도시된 바와 같이, S/D 영역(110)의 표면(110s)과 동일 평면이 아닐 수 있다.
일부 실시형태에서, S/D 영역(110)과 WFM 실리사이드 층(132) 사이에서 SBH의 적합한 감소를 위해(예컨대, 약 0.2 eV 내지 약 0.4 eV 범위의 SBH), ZTC 층(133)은 Z축을 따라 약 0.25 nm 내지 약 1 nm 범위의 두께(T1)를 가질 수 있고, WFM 실리사이드 층(132)은 Z축을 따라 두께(T1)보다 큰 약 2 nm 내지 약 6 nm 범위의 두께(T2)를 가질 수 있다. T1:T2의 비율(ratio)은 S/D 영역(110)과 WFM 실리사이드 층(132) 사이에 약 0.2 eV 내지 0.4 eV 범위의 SBH를 달성하기 위해 약 1:2 내지 약 1:20 범위일 수 있다. 두께(T1)는 ZTC 층(133)의 형성 전에, WFM 실리사이드 층(132) 내의 Zr 도펀트의 농도에 의존할 수 있다. WFM 실리사이드 층 내의 Zr 도펀트 농도와 두께(T1) 사이의 관계는 도 1l의 그래프로 표현될 수 있다. 일부 실시형태에서, 두께(T1)는, WFM 실리사이드 층(132) 내의 약 1 원자 퍼센트 내지 약 10 원자 퍼센트 범위의 Zr 도펀트 농도에 정비례할 수 있고, WFM 실리사이드 층(132) 내의 10 원자 퍼센트보다 높은 Zr 도펀트 농도에 독립적일 수 있다. 일부 실시형태에서, ZTC 층(133)의 상부 표면(133s)은 각도(C 및/또는 D)와 동일하거나 작을 수 있는 각도(E)로 수렴한다.
일부 실시형태에서, ZTC 층(133)이 도 1d 내지 도 1g에 도시된 바와 같이 연속 층인 대신에, ZTC 층(133)은 도 1h 및 도 1i에 도시된 바와 같이 불연속 층일 수 있다. 연속적인 ZTC 층(133)에 대한 논의는 달리 언급되지 않는 한 불연속적인 ZTC 층(133)에 적용된다. ZTC 층(133)에서의 불연속성은 S/D 영역(110)과 ZTC 층(133) 사이의 래티스 미스매치에 의해 유도될 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)과 S/D 영역(110) 사이의 SBH를 효과적으로 감소시키기 위해, 불연속적인 ZTC 층(133)의 인접한 부분들은 약 0.05 nm 내지 약 1 nm 범위의 거리(D3)만큼 서로 분리될 수 있다. 일부 실시형태에서, 불연속적인 ZTC 층(133)의 인접한 부분들 내에 배치된 WFM 실리사이드 층(132)과 S/D 영역(110) 사이의 계면들은 상부 표면(133s) 아래에 있는 표면에 있을 수 있고, 또는 상부 표면(133s)과 동일 평면(미도시)이 될 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)과 ZTC 층(133) 사이의 계면(여기서 "계면(132-133)"으로도 지칭됨)은, 표면(110s) 위(도 1d 내지 도 1i에 도시됨) 또는 아래(미도시)의 표면에 있을 수 있고, 또는 표면(110s)과 동일 평면(미도시)일 수 있다.
도 2a는 일부 실시형태에 따른 FET(200)의 등각도를 도시한다. FET(100)의 논의는 다르게 언급되지 않는 한 FET(200)에 적용된다. FET(200)은 일부 실시형태에 따른 도 2b 내지 도 2e에 도시된 바와 같은 상이한 단면도를 가질 수 있다. 도 2b 내지 도 2e는 간략함을 위해 도 2a에 도시되지 않은 추가 구조체를 가진 도 2a의 라인 E-E를 따른 FET(200)의 단면도를 도시한다. 도 2b 내지 도 2e의 단면도는 예시 목적으로 표시되며 축척에 따라 그려지지 않을 수 있다. 도 1a 내지 도 1l 및 도 2b 내지 도 2e에서의 엘리먼트의 논의는, 별도의 언급이 없는 한 동일한 주석이 서로 적용된다.
도 2a를 참조하면, FET(200)는 핀 구조체(106) 상에 배치된 병합된 S/D 영역(210)을 가질 수 있다. S/D 영역(110)의 논의는 다르게 언급되지 않는 한 병합된 S/D 영역(210)에 적용된다. 도 2b를 참조하면, FET(200)는 병합된 S/D 영역(210) 상에 배치된 S/D 구조체(120)를 포함할 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)의 상부 표면은, 표면(210s) 위(도 2b에 도시됨)에 있거나, 표면(210s)과 실질적으로 동일 평면(미도시)일 수 있다. 일부 실시형태에서, 도 2b에 도시된 바와 같이, WFM 실리사이드 층(132)은 금속계 라이너의 스택(135)과 각도(F 및 G)를 형성할 수 있다. 각도(F 및 G)는, 서로 유사하거나 상이할 수 있고, 약 135도 내지 약 155도의 범위가 될 수 있다. WFM 실리사이드 층(132)의 도펀트는 병합된 S/D 영역(210)과 WFM 실리사이드 층(132) 사이의 계면(여기서 "계면(132-210)"으로도 지칭됨)에서 쌍극자 층(144)의 형성을 유도할 수 있다. 일부 실시형태에서, 계면(132-210)은, S/D 영역(210) 내에 배치될 수 있고 병합된 S/D 영역(210)의 표면(210s)과 동일 평면이 아닐 수 있다. 도 1c의 라인 C-C를 따른 도펀트 농도 프로파일의 논의는 도 2b의 라인 C-C에 적용된다.
일부 실시형태에서, S/D 콘택트 구조체(120)는, S/D 구조체(120)가 병합된 S/D 영역(210) 상에 배치된 ZTC 층(133)을 포함할 때, 도 2c에 도시된 바와 같은 단면도를 가질 수 있다. 도 1e의 라인 D-D를 따른 도펀트 농도 프로파일의 논의는 도 2c의 라인 D-D에 적용된다. 도 2d는 도 2b의 병합된 S/D 영역(210), WFM 실리사이드 층(132), 및 ZTC 층(133)의 확대도를 도시한다. S/D 영역(110)과 마찬가지로, 병합된 S/D 영역(210)의 반도체 물질이 보텀업 방식으로 핀 구조체(106)의 상부 표면(106s)(도 2c에 도시됨) 상에 에피택셜 성장되기 때문에, 병합된 S/D 영역(210)의 표면(210s-210t)은 (111) 결정 배향을 가질 수 있다. 따라서, (111) 결정 배향을 가진 표면(210s-210t)을 가진 병합된 S/D 영역(210) 상에 형성될 때, ZTC 층(133)은 (1121) 결정 배향을 가진 상부 표면(133s)을 가질 수 있다. 표면(210s)은 S/D 영역(210)의 상부 표면이 될 수 있고, 표면(210t)은 ZTC 층(133)과의 계면을 형성하는 표면이 될 수 있다.
(111) 결정 배향을 갖기 위해, 표면(210s)은 수평 축(예컨대, X 축)에 대하여 약 50도 내지 약 60도의 범위인 각도(C 및 D)로 형성될 수 있다. 각도(C 및 D)는 서로 동일하거나 상이할 수 있다. 병합된 S/D 영역(210)과 ZTC 층(133) 사이에 약 0.5 % 내지 약 1 % 범위의 래티스 미스매치가 존재할 수 있다. 일부 실시형태에서, 병합된 S/D 영역(210)이 Si 물질을 포함하고, ZTC 층(133)이 Zr3Ti2Si3를 포함할 때, 래티스 미스매치는 약 0.7 %가 될 수 있다. 일부 실시형태에서, 병합된 S/D 영역(210)과 ZTC 층(133) 사이의 계면("계면(133-210)"으로도 지칭됨)은 도 2c 및 도 2d에 도시된 바와 같이, 병합된 S/D 영역(210)의 표면(210s)과 동일 평면이 아닐 수 있고 병합된 S/D 영역(210) 내에 배치될 수 있다. 일부 실시형태에서, ZTC 층(133)이 도 2c 및 도 2d에 도시된 바와 같이 연속 층인 대신에, ZTC 층(133)은 도 2e에 도시된 바와 같이 불연속 층일 수 있다. 도 2c 및 도 2d의 연속적인 ZTC 층(133)의 논의는 달리 언급되지 않는 한 도 2e의 불연속적인 ZTC 층(133)에 적용된다.
도 3a는 일부 실시형태에 따른 FET(300)의 등각도를 도시한다. FET(100)의 논의는 다르게 언급되지 않는 한 FET(300)에 적용된다. FET(300)은 일부 실시형태에 따른 도 3b 내지 도 3g에 도시된 바와 같은 상이한 단면도를 가질 수 있다. 도 3b 내지 도 3g는 간략함을 위해 도 3a에 도시되지 않은 추가 구조체를 가진 도 3a의 라인 F-F를 따른 FET(300)의 단면도를 도시한다. 도 3b 내지 도 3g의 단면도는 예시 목적으로 표시되며 축척에 따라 그려지지 않을 수 있다. 도 1a 내지 도 1l 및 도 3b 내지 도 3g에서의 엘리먼트의 논의는, 별도의 언급이 없는 한 동일한 주석이 서로 적용된다.
도 3a를 참조하면, FET(300)는 보톰업 에피택셜 성장된 S/D 영역(110) 대신에 STI 영역(116) 위로 연장되는 핀 구조체(306)의 일부 주위의 클래딩으로서 에피택셜 성장된 S/D 영역(310)을 가질 수 있다. S/D 영역(110)의 논의는 다르게 언급되지 않는 한 S/D 영역(310)에 적용된다. 도 3b를 참조하면, FET(300)는 S/D 영역(310) 상에 배치된 S/D 구조체(120)를 포함할 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)의 상부 표면은, 표면(310s) 위(도 3b에 도시됨)에 있거나, 표면(310s)과 실질적으로 동일 평면(미도시)일 수 있다. WFM 실리사이드 층(132)의 도펀트는 S/D 영역(310)과 WFM 실리사이드 층(132) 사이의 계면(여기서 "계면(132-310)"으로도 지칭됨)에서 쌍극자 층(144)의 형성을 유도할 수 있다. 일부 실시형태에서, 계면(132-310)은, S/D 영역(310) 내에 배치될 수 있고 표면(310s)과 동일 평면이 아닐 수 있다. 도 1c의 라인 C-C를 따른 도펀트 농도 프로파일의 논의는 도 3b의 라인 C-C에 적용된다.
일부 실시형태에서, S/D 콘택트 구조체(120)는, S/D 구조체(120)가 WFM 실리사이드 층(132)과 S/D 영역(310) 사이에 개재된 ZTC 층(333)을 포함할 때, 도 3c에 도시된 바와 같은 단면도를 가질 수 있다. ZTC 층(133)의 논의는 달리 언급되지 않는 한 ZTC 층(333)에 적용된다. WFM 실리사이드 층(132)의 Zr 도펀트는 ZTC 층(333)을 형성하기 위한 고온 어닐링 프로세스 동안 WFM 실리사이드 층(132)의 금속 원자 및 S/D 영역(310)의 Si 원자와 상호작용할 수 있다. ZTC 층(333)은 금속(M)이 WFM 실리사이드 층(132)의 금속인 ZrxMySiz(zirconium metal silicide)를 포함할 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)이 TixSiy를 포함할 때, ZTC 층(333)은 Zr3Ti2Si3(zirconium titanium silicide)를 포함할 수 있다. ZTC 층(333)은 WFM 실리사이드 층(132)과 S/D 영역(310) 사이의 계면 및 S/D 영역(310)과 ZTC 층(333) 사이의 계면(여기서 "계면(333-310)"으로도 지칭됨)에서 쌍극자 층(145)의 형성을 유도할 수 있다. 쌍극자 층(145)은 S/D 영역(310)으로부터의 실리콘 이온 및 ZTC 층(333)으로부터의 Zr 금속의 Zr-Si 쌍극자를 포함할 수 있다.
도 3d 내지 도 3g는, S/D 영역(310), WFM 실리사이드 층(132), 및 ZTC 층(333)의 상이한 단면도를 가진 도 3c의 영역(302) 내의 S/D 영역(310), WFM 실리사이드 층(132), 및 ZTC 층(333)의 확대도를 도시한다. 도 3a 내지 도 3c에 도시된 바와 같이, S/D 영역(310)의 반도체 물질이 핀 구조체(306) 주위의 클래딩으로서 에피택셜 성장될 때, 표면(310s-310t)은 (100) 결정 배향 또는 (110) 결정 배향을 가질 수 있다. 표면(310s)은 S/D 영역(310)의 상부 표면이 될 수 있고, 표면(310t)은 ZTC 층(333)과의 계면을 형성하는 표면이 될 수 있다. (100) 또는 (110) 결정 배향을 가진 표면(310s-310t)을 가진 S/D 영역(310) 상에 형성될 때, 도 3d에 도시된 바와 같이, ZTC 층(333)은 S/D 영역(310) 및 WFM 실리사이드 층(132)과 대향하는 패싯된(faceted) 표면(333s)을 가질 수 있다. 패싯된 표면(333s)은 WFM 실리사이드 층(132) 및 S/D 영역(310)과의 인터페이스를 형성한다. 일부 실시형태에서, 패싯된 표면(333s)은, (100) 결정 배향((100) 결정면으로도 지칭됨)을 가진 표면(310s-310t) 상에 형성될 때, (0001) 결정 배향((0001) 결정면으로도 지칭됨)을 가질 수 있고, (110) 결정 배향((110) 결정면으로도 지칭됨)을 가진 표면(310s-310t) 상에 형성될 때 (1120) 결정 배향((1120) 결정면으로도 지칭됨)을 가질 수 있다. 표면들(310s-310t 및 333s) 사이의 상이한 결정 배향으로 인해, S/D 영역(310)과 ZTC 층(333) 사이에 약 1 % 내지 약 1.5 %의 범위의 래티스 미스매치가 존재할 수 있다. 일부 실시형태에서, Zr3Ti2Si3을 포함하는 ZTE 층(333)이 각각 (100) 및 (110) 결정 배향을 갖는 Si 표면(310s-310t) 상에 형성될 때, 래티스 미스매치는 약 1.2 % 내지 약 1.3 %가 될 수 있다.
일부 실시형태에서, S/D 영역(310)과 WFM 실리사이드 층(132) 사이의 SBH(예컨대, 약 0.2 eV 내지 약 0.4 eV 범위의 SBH)의 적합한 감소를 위해, ZTC 층(333)은 약 0.1 nm 내지 약 1 nm 범위의 Z축을 따른 두께(T3)를 가질 수 있다. 두께(T1)와 마찬가지로, 두께(T3)는 ZTC 층(333)의 형성 전의 WFM 실리사이드 층(132) 내의 Zr 도펀트의 농도 및 두께(T3) 사이의 관계에 의존할 수 있고, WFM 실리사이드 층 내의 Zr 도펀트 농도는 도 1l의 그래프로 나타낼 수 있다. 일부 실시형태에서, 도 3d에 도시된 바와 같이, WFM 실리사이드 층(132)을 마주보는 인접한 패싯된 표면(333s)은 약 110도 내지 약 130도 범위의 각도(H)를 형성할 수 있다. 일부 실시형태에서, 도 3e에 도시된 바와 같이, WFM 실리사이드 층(132)을 마주보는 인접한 패싯된 표면(333s)은 약 50도 내지 약 70도 범위의 각도(J)를 형성할 수 있다.
일부 실시형태에서, 도 3f 및 도 3g에 도시된 바와 같이, ZTC 층(333) 대신, 패싯된 표면(333s)을 가진 ZTC 클러스터(333)가 계면(333-310)에 형성될 수 있다. 일부 실시형태에서, 약 0.1 nm 내지 약 2 nm 범위의 거리만큼 S/D 영역(310)과 WFM 실리사이드 층(132) 사이의 계면(여기에서 "계면(132-310)"으로도 지칭됨)에서 ZTC 클러스터(333)가 서로 분리될 수 있다. 일부 실시형태에서, 도 3f에 도시된 바와 같이, ZTC 클러스터(333)의 패싯된 표면(333s)은 계면(132-310)과 약 140도 내지 약 160도 범위의 각도(K)를 형성할 수 있다. 일부 실시형태에서, 도 3g에 도시된 바와 같이, ZTC 클러스터(333)의 패싯된 표면(333s)은 계면(132-310)과 약 110도 내지 약 130도 범위의 각도(L)를 형성할 수 있다. 일부 실시형태에서, 계면(132-310)은 인접한 ZTC 클러스터(333) 사이에 배치될 수 있다. 도 1e의 라인 D-D를 따른 도펀트 농도 프로파일의 논의는 도 3c 내지 도 3g의 라인 D-D에 적용된다.
도 4a는 일부 실시형태에 따른 FET(400)의 등각도를 도시한다. FET(100 및 300)의 논의는 다르게 언급되지 않는 한 FET(400)에 적용된다. FET(400)은 일부 실시형태에 따른 도 4b 및 도 4c에 도시된 바와 같은 상이한 단면도를 가질 수 있다. 도 4b 및 도 4c는 간략함을 위해 도 4a에 도시되지 않은 추가 구조체를 가진 도 4a의 라인 G-G를 따른 FET(400)의 단면도를 도시한다. 도 4b 및 도 4c의 단면도는 예시 목적으로 표시되며 축척에 따라 그려지지 않을 수 있다. 도 1a 내지 도 1l, 도 3a 내지 도 3g, 및 도 4a 내지 도 4c에서의 엘리먼트의 논의는, 별도의 언급이 없는 한 동일한 주석이 서로 적용된다.
도 4a를 참조하면, FET(400)는 STI 영역(116) 위로 연장되는 핀 구조체의 일부 주위의 클래딩으로서 에피택셜 성장된 병합된 S/D 영역(410)을 가질 수 있다. S/D 영역(310)의 논의는 다르게 언급되지 않는 한 병합된 S/D 영역(410)에 적용된다. 도 4b를 참조하면, FET(400)는 병합된 S/D 영역(410) 상에 배치된 S/D 구조체(120)를 포함할 수 있다. 일부 실시형태에서, WFM 실리사이드 층(132)의 상부 표면은, 표면(410s) 위(도 4b에 도시됨)에 있거나, 표면(410s)과 실질적으로 동일 평면(미도시)일 수 있다. WFM 실리사이드 층(132)의 도펀트는 병합된 S/D 영역(410)과 WFM 실리사이드 층(132) 사이의 계면(여기서 "계면(132-410)"으로도 지칭됨)에서 쌍극자 층(144)의 형성을 유도할 수 있다. 일부 실시형태에서, 계면(132-410)은, S/D 영역(410) 내에 배치될 수 있고 표면(410s)과 동일 평면이 아닐 수 있다. 도 1c의 라인 C-C를 따른 도펀트 농도 프로파일의 논의는 도 4b의 라인 C-C에 적용된다. 일부 실시형태에서, S/D 콘택트 구조체(120)는, S/D 구조체(120)가 병합된 S/D 영역(410) 상에 배치된 ZTC 층(333) 또는 ZTC 클러스터(333)를 포함할 때, 도 4c에 도시된 바와 같은 단면도를 가질 수 있다. 도 3c의 쌍극자 층(145)과 마찬가지로, S/D 영역(410)과 WFM 실리사이드 층(132) 사이의 계면 및 S/D 영역(410)과 ZTC 층(333) 사이의 계면에서 쌍극자 층(간략함을 위해 도 4c에 도시되지 않음)이 유도될 수 있다. 도 1e의 라인 D-D를 따른 도펀트 농도 프로파일의 논의는 도 4c의 라인 D-D에 적용된다.
도 5는 일부 실시형태에 따른 FET(100)을 제조하기 위한 예시적 방법(500)의 플로우 다이어그램이다. 예시를 위해, 도 5에 도시된 동작들은 도 6a 내지 도 17b에 도시된 바와 같은 FET(100)를 제조하기 위한 예시적 제조 프로세스를 참조하여 설명될 것이다. 도 6a 내지 도 17a 및 도 6b 내지 도 17b는 일부 실시형태에 따른 다수의 제조 스테이지에서의 도 1a의 라인 A-A 및 B-B 각각을 따른 FET(100)의 단면도이다. 동작들은 상이한 순서로 수행되거나 특정 애플리케이션에 의존하여 수행될 수 있다. 방법(500)은 완전한 FET(100)를 생성하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(500) 이전, 도중, 및 이후에 추가 프로세스가 제공될 수 있고, 일부 다른 프로세스들은 여기서 간단하게만 설명될 수 있는 것으로 이해된다. 도 1a 내지 도 1l의 엘리먼트와 동일한 주석을 가진 도 6a 내지 도 17b의 엘리먼트는 위에 설명되어 있다.
동작(505)에서, 폴리실리콘 구조체 및 S/D 영역이 기판 상의 핀 구조체 상에 형성된다. 예컨대, 도 6a 및 도 6b에 도시된 바와 같이, 폴리실리콘 구조체(612) 및 S/D 영역(110)은 기판(104) 상에 형성된 핀 구조체(106) 상에 형성된다. 후속 프로세싱 동안, 게이트 구조체(112)를 형성하기 위해 폴리실리콘 구조체(612)는 게이트 교체 프로세스에서 교체될 수 있다. S/D 영역(110)의 형성 후에, 도 6a 및 도 6b의 구조체를 형성하기 위해 ESL(117) 및 ILD 층(118A)이 형성될 수 있다.
도 5를 참조하면, 동작(510)에서, 폴리실리콘 구조체는 게이트 구조체로 교체된다. 예컨대, 도 7a 및 도 7b에 도시된 바와 같이, 폴리실리콘 구조체(612)는 게이트 구조체(112)로 교체된다. 일부 실시형태에서, 도 8a 및 도 8b에 도시된 바와 같이, 게이트 캡핑 층(130)을 형성하기 위해 게이트 구조체(112)가 에치 백될(etched back) 수 있다. 게이트 캡핑 층(130)의 형성 후에, 도 8a 및 도 8b의 구조체를 형성하기 위해 ILD 층(118B)이 형성될 수 있다.
도 5를 참조하면, 동작(515)에서, S/D 영역 상에 콘택트 개구부가 형성된다. 예컨대, 도 9a 및 도 9b에 도시된 바와 같이, S/D 영역(110) 상에 ILD 층(118A-118B) 및 ESL(117)의 부분을 에칭함으로써 S/D 영역(110) 상에 콘택트 개구부(920)가 형성된다.
도 5를 참조하면, 동작(520)에서, 콘택트 개구부의 측벽 상에 장벽 층이 선택적으로 형성된다. 예컨대, 도 10a 및 도 10b에 관하여 설명하는 바와 같이, 콘택트 개구부(920)의 측벽 상에 장벽 층(142)이 선택적으로 형성된다. 장벽 층(142)의 형성은, (i) 도 10a 및 도 10b의 구조체를 형성하기 위해 도 9a 및 도 9b의 구조체 상에 질화물 층(142)(예컨대, SiN)을 성막하는 동작, 및 (Ii) 도 11a 및 도 11b의 구조체를 형성하기 위해 S/D 영역(110) 및 ILD 층(118A)의 상부 표면으로부터 질화물 층(142)의 부분을 제거하기 위한 등방성 에칭 프로세스를 수행하는 동작의 순차적인 동작들을 포함할 수 있다.
도 5를 참조하면, 동작(525)에서, S/D 영역 상에 도핑된 WFM 실리사이드 층이 형성된다. 예컨대, 도 13a 및 도 13b에 도시된 바와 같이, S/D 영역(110) 상에 도핑된 WFM 실리사이드 층(132)이 형성된다. 도핑된 WFM 실리사이드 층(132)의 형성은, (i) S/D 영역(110)의 상부 표면으로부터 원래의 산화물을 제거하기 위해 도 11a 및 도 11b의 구조체 상에 세정 프로세스(예컨대, 불소계 건식 에칭 프로세스)를 수행하는 동작, (ii) 도 12a 및 도 12b의 구조체를 형성하기 위해 도 11a 및 도 11b의 세정된 구조체 상에 도펀트 소스 층(140)을 성막하는 동작, 및 (Iii) 도 13a 및 도 13b의 구조체를 형성하기 위해 도 12a 및 도 12b의 구조체 상에 WFM 층(138)을 성막하는 동작의 순차적 동작들을 포함할 수 있다.
WFM 층(138)의 성막 동안, 성막 온도는, 도펀트 소스 층(140)의 하부 부분(bottom portion)(140b)(도 12a 및 도 12b에 도시됨)이 열적으로 분해되게 하고, 열적으로 분해된 하부 부분(140b)의 원자가 위에 놓인 WFM 층(138)로 도펀트 원자로서 확산되게 할 수 있다. 일부 실시형태에서, 성막 온도는 WFM 층(138)을 마주보는 도펀트 소스 층(140)의 측벽 표면 부분이 열적으로 분해되어 위에 놓인 WFM 층(138)으로 도펀트 원자로서 확산되게 할 수 있다. 도펀트 소스 층(140)의 나머지 측벽 부분은 산화될 수 있다. 도펀트 원자는, 쌍극자 층(144)의 형성을 유도할 수 있고, 도 1j를 참조하여 설명한 바와 같이 라인 C-C에 걸쳐 농도 프로파일(146 또는 148)을 가질 수 있다. 성막 온도는 또한, 도 13a 및 도 13b에 도시된 바와 같이, WFM 실리사이드 층(132)을 형성하기 위해, S/D 영역(110)과 콘택트 개구부(920) 내의 WFM 층(138)(미도시)의 도핑된 하부 부분과의 사이에서의 규화 반응(silicidation reaction)을 개시할 수 있다.
일부 실시형태에서, 도펀트 소스 층(140)의 성막은, 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 ALD 프로세스 또는 CVD 프로세스를 사용하여 WFM 층(138)의 금속의 전기음성도 값보다 작은 전기음성도 값을 갖는, 전이 금속을 성막하는 것을 포함할 수 있다. 일부 실시형태에서, 도펀트 소스 층(140)은, Zr, Hf, Yb, Y, Er, Ce, Sc, 및 이들의 조합과 같은 전이 금속을 포함할 수 있다. 도펀트 소스 층(140)의 하부 부분(140b)의 효과적이고 완전한 열 분해를 위해, 일부 실시형태에서, 도펀트 소스 층(140)은 약 0.05 nm 내지 약 0.5 nm 범위의 두께로 성막될 수 있다.
일부 실시형태에서, WFM 층(138)의 성막은, 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 ALD 프로세스 또는 CVD 프로세스를 사용하여, PFET(100)을 위한 S/D 영역(110)의 물질의 도전 대역 에지 에너지보다 가전자 대역 에지 에너지에 더 가까운 일함수 값을 가진 금속을 성막하는 것, 또는 NFET(100)을 위한 S/D 영역(110)의 물질의 가전자 대역 에지 에너지보다 도전 대역 에지 에너지에 더 가까운 일함수 값을 갖는 금속을 성막하는 것을 포함할 수 있다. 일부 실시형태에서, NFET(100)을 위해, WFM 층(138)은 Ti, Ta, Mo, Zr, Hf, Sc, Y, Ho, Tb, Gd, Lu, Dy, Er, Yb 또는 이들의 조합을 포함할 수 있고, PFET(100)을 위해, WFM 층(138)은 Ni, Co, Mn, W, Fe, Rh, Pd, Ru, Pt, Ir, Os, 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 동작(530)에서, 고온 어닐링 프로세스가 수행된다. 예컨대, 약 100 나노세컨드(nanosecond) 내지 약 100 마이크로세컨드(microsecond) 범위의 기간 동안, RTA(rapid thermal annealing) 프로세스, 스파이크 어닐링 프로세스(spike annealing process), 또는 레이저 어닐링 프로세스를 사용하여, 약 500 ℃ 내지 약 800 ℃ 범위의 온도에서 N2 분위기에서, 도 13a 및 도 13b의 구조체 상에 열적 어닐링 프로세스가 수행될 수 있다. 열적 어닐링 프로세스 후에, 도 1a 내지 도 1c, 및 도 1j를 참조하여 설명한 바와 같이, WFM 실리사이드 층(132) 내의 도펀트 원자가 넌 Zr계 전이 금속을 포함하면, 도펀트 원자는 라인 C-C(도 13a 및 도 13b)에 걸쳐 농도 프로파일(150)을 가질 수 있다. 한편, 도펀트 원자가 Zr 금속을 포함하면, 도 13a 및 도 13b의 구조체 상에 열적 어닐링 프로세스가 수행된 후에, 도 1d 및 도 1e, 및 도 1k를 참조하여 설명한 바와 같이, 도 14a 및 도 14b의 구조체는 라인 D-D에 걸쳐 Zr 농도 프로파일(158)로 형성될 수 있다. 열적 어닐링 프로세스는, 계면(132-110) 및 WFM 실리사이드 층(132)의 품질을 향상시키고, 이에 따라 S/D 영역(110)과 WFM 실리사이드 층(132) 사이의 접촉 저항을 감소시킬 수 있다.
일부 실시형태에서, WFM 실리사이드 층(132)의 형성 후에 그리고 열적 어닐링 프로세스 전에, 도 13a 및 도 13b의 구조체 상에 질화물 캡핑 층(미도시)이 형성될 수 있다. 질화물 캡핑 층은 후속 프로세싱에서 질화물 캡핑 층(136)을 형성할 수 있다. 질화물 캡핑 층의 형성은, 도 13a 및 도 13b의 구조체 상에 Ti 및 Ta와 같은 금속의 층을 성막하는 것, 및 금속의 층 상에 암모니아(NH3) 가스를 사용하여 질화 프로세스를 수행하는 것을 포함할 수 있다.
도 5를 참조하면, 동작(535)에서, 콘택트 개구부 내에 콘택트 플러그가 형성된다. 예컨대, 도 15a 및 도 15b에 도시된 바와 같이, 콘택트 개구부(920) 내에 콘택트 플러그(134)가 형성된다. 콘택트 플러그(134)의 형성은, 도 13a 및 도 13b의 구조체 내의 콘택트 개구부(920)를 도전성 물질로 충전하는 것, 및 도 15a 및 도 15b의 구조체를 형성하기 위해 CMP 프로세스를 수행하는 것을 포함할 수 있다. CMP 프로세스는, 콘택트 구조체(120)의 상부 표면을 ILD 층(118B)의 상부 표면과 실질적으로 평평하게 할 수 있다.
일부 실시형태에서, 도 16a 및 도 16b의 구조체를 형성하기 위한 CMP 프로세스가 후속하는, 도 13a 및 도 13b 대신 도 14a 및 도 14b의 구조체 내의 콘택트 개구부(920)를 충전하는 것에 의해 콘택트 플러그(134)가 형성될 수 있다. 일부 실시형태에서, 콘택트 개구부(920)를 도전성 물질로 충전하고, 도 17a 및 도 17b의 구조체를 형성하기 위한 CMP 프로세스를 수행하기 전에, 도 13a 및 도 13b의 구조체로부터 금속계 라이너의 스택(135)이 제거될 수 있다.
일부 실시형태에서, 도 2b 및 도 2c, 도 3b 및 도 3c, 및 도 4b 및 도 4c의 구조체를 형성하기 위해, S/D 영역(110) 대신, 각각의 FET(200, 300, 및 400)의 S/D 영역(210, 310, 및 410) 상에 동작(515-535)이 수행될 수 있다.
본 개시는, FET(예컨대, FET(100, 200, 300, 및 400))의 S/D 콘택트 구조체(예컨대, S/D 콘택트 구조체(120))와 소스/드레인(S/D) 영역(예컨대, S/D 영역(110, 210, 310, 및 410)) 사이의 접촉 저항을 감소시키기 위한 예시적 구조체 및 방법을 제공한다. 일부 실시형태에서, S/D 콘택트 구조체와 S/D 영역 사이의 SBH를 감소시키기 위해, 쌍극자 층(예컨대, 쌍극자 층(144 및 145)) 및/또는 삼원 화합물 층(예컨대, ZTC 층(133 및 333))은, S/D 콘택트 구조체와 S/D 영역 사이의 계면에 형성될 수 있다. 실리사이드 층의 금속보다 낮은 전기음성도 값을 가진 금속으로 S/D 콘택트 구조체의 실리사이드 층(예컨대, WFM 실리사이드 층(132))을 도핑함으로써, 쌍극자 층 및/또는 삼원 화합물 층이 형성될 수 있다. 금속 도펀트는 금속 도펀트와 S/D 영역의 반도체 엘리먼트 사이에 쌍극자의 형성을 유도할 수 있다. 금속 도펀트는 금속 도펀트와 실리사이드 층의 금속과 S/D 영역의 반도체 엘리먼트 사이에 삼원 화합물의 형성을 유도할 수 있다. 이러한 계면 쌍극자 층 및/또는 삼원 화합물 층의 형성은 계면 쌍극자 층 및/또는 삼원 화합물 층이 없는 FET에 비해 FET의 접촉 저항을 약 50 % 내지 약 70 % 감소시킬 수 있고, 결과적으로 FET의 성능을 향상시킬 수 있다.
일부 실시형태에서, 반도체 디바이스는, 기판, 기판 상에 배치된 핀 구조체, 핀 구조체 상에 배치된 게이트 구조체, 게이트 구조체에 인접하여 배치된 소스/드레인(S/D) 영역, S/D 영역 상에 배치된 콘택트 구조체, 및 S/D 영역과 삼원 화합물 층 사이의 계면에 배치된 쌍극자 층을 포함한다. 콘택트 구조체는, S/D 영역 상에 배치된 삼원 화합물 층, 삼원 화합물 층 상에 배치된 WFM(work function metal) 실리사이드 층, 및 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함한다.
일부 실시형태에서, 반도체 디바이스는, 제1 및 제2 핀 구조체 상에 배치된 게이트 구조체, 제1 및 제2 핀 구조체 상에 배치된 병합된 소스/드레인(S/D) 영역, 및 병합된 S/D 영역 상에 배치된 콘택트 구조체를 포함한다. 콘택트 구조체는, 병합된 S/D 영역 상에 배치된 삼원 화합물 클러스터, 병합된 S/D 영역 및 삼원 화합물 클러스터 상에 배치된 WFM(work function metal) 실리사이드 층, 및 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함한다.
일부 실시형태에서, 방법은, 기판 상에 핀 구조체를 형성하는 단계, 핀 구조체 상에 소스/드레인(S/D) 영역을 형성하는 단계, S/D 영역 상에 콘택트 개구부를 형성하는 단계, 콘택트 개구부 내의 nWFM(doped work function metal) 실리사이드 층을 형성하는 단계, S/D 영역과 도핑된 WFM 실리사이드 층 사이에 삼원 화합물 층을 형성하는 단계, 및 콘택트 개구부 내에 콘택트 플러그를 형성하는 단계를 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 디바이스로서,
기판;
상기 기판 상에 배치된 핀 구조체;
상기 핀 구조체 상에 배치된 게이트 구조체;
상기 게이트 구조체에 인접하여 배치된 소스/드레인(S/D) 영역;
상기 S/D 영역 상에 배치된 콘택트 구조체 - 상기 콘택트 구조체는 상기 S/D 영역 상에 배치된 삼원 화합물 층(ternary compound layer), 상기 삼원 화합물 층 상에 배치된 WFM(work function metal) 실리사이드 층, 및 상기 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함함 - ;
상기 삼원 화합물 층과 상기 S/D 영역 사이의 계면에 배치된 쌍극자 층
을 포함하는, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 쌍극자 층은 상기 WFM 실리사이드 층의 도펀트 원자 및 상기 S/D 영역의 반도체 원자를 포함하는 것인, 반도체 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 삼원 화합물 층은 지르코늄계 삼원 화합물(zirconium-based ternary compound)을 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 제1 표면은 (111) 결정 배향을 포함하고,
상기 WFM 실리사이드 층을 마주보는 상기 삼원 화합물 층의 제2 표면은 패싯되지 않은(unfaceted) 표면을 포함하는 것인, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 삼원 화합물 층은 불연속 층이고,
상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 표면은 (111) 결정 배향을 포함하는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 제1 표면은 (100) 또는 (110) 결정 배향을 포함하고,
상기 WFM 실리사이드 층을 마주보는 상기 삼원 화합물 층의 제2 표면은 패싯된(faceted) 표면을 포함하는 것인, 반도체 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 WFM 실리사이드 층은 상기 WFM 실리사이드 층의 금속 실리사이드 내의 금속의 전기음성도 값보다 작은 전기음성도 값을 가진 금속 도펀트를 포함하는 것인, 반도체 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 콘택트 구조체는 상기 콘택트 플러그의 측벽을 따른 라이너(liner)를 더 포함하고,
상기 라이너는 상기 쌍극자 층의 금속의 산화물 또는 금속을 포함하는 것인, 반도체 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 콘택트 구조체는 상기 콘택트 플러그의 측벽을 따른 라이너를 더 포함하고,
상기 라이너는 상기 WFM 실리사이드 층의 금속의 산화물 또는 금속을 포함하는 것인, 반도체 디바이스.
[실시예 10]
실시예 1에 있어서,
상기 콘택트 구조체는 상기 WFM 실리사이드 층 상에 배치된 캡핑 층(capping layer)을 더 포함하는 것인, 반도체 디바이스.
[실시예 11]
반도체 디바이스로서,
제1 및 제2 핀 구조체 상에 배치된 게이트 구조체;
상기 제1 및 제2 핀 구조체 상에 배치된 병합된 소스/드레인 영역(merged source/drain(S/D) region); 및
상기 병합된 S/D 영역 상에 배치된 콘택트 구조체
를 포함하고,
상기 콘택트 구조체는, 상기 병합된 S/D 영역 상에 배치된 삼원 화합물 클러스터들, 상기 병합된 S/D 영역 및 상기 삼원 화합물 클러스터들 상에 배치된 WFM(work function metal) 실리사이드 층, 및 상기 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함하는 것인, 반도체 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 삼원 화합물 클러스터들은 지르코늄계 삼원 화합물을 포함하는 것인, 반도체 디바이스.
[실시예 13]
실시예 11에 있어서,
상기 삼원 화합물 클러스터들은 패싯된 표면을 포함하는 것인, 반도체 디바이스.
[실시예 14]
실시예 11에 있어서,
상기 삼원 화합물 클러스터들은 상기 S/D 영역과 상기 WFM 실리사이드 층 사이의 계면에 의해 서로 분리되는 것인, 반도체 디바이스.
[실시예 15]
실시예 11에 있어서,
상기 S/D 영역과 상기 WFM 실리사이드 층 사이의 계면에 배치된 쌍극자 층을 더 포함하는, 반도체 디바이스.
[실시예 16]
실시예 11에 있어서,
상기 S/D 영역과 상기 삼원 화합물 클러스터들 사이의 계면에 배치된 쌍극자 층을 더 포함하는, 반도체 디바이스.
[실시예 17]
방법으로서,
기판 상에 핀 구조체를 형성하는 단계;
상기 핀 구조체 상에 소스/드레인(S/D) 영역을 형성하는 단계;
상기 S/D 영역 상에 콘택트 개구부를 형성하는 단계;
상기 콘택트 개구부 내에 도핑된 WFM(doped work function metal; nWFM) 실리사이드 층을 형성하는 단계;
상기 S/D 영역과 상기 도핑된 WFM 실리사이드 층 사이에 삼원 화합물 층을 형성하는 단계; 및
상기 콘택트 개구부 내에 콘택트 플러그를 형성하는 단계
를 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 도핑된 WFM 실리사이드 층을 형성하는 단계는 상기 S/D 영역 상에 도펀트 소스 층을 성막하는 단계를 포함하고,
상기 도펀트 소스 층은 상기 도핑된 WFM 실리사이드 층의 금속 실리사이드 내의 금속의 전기음성도 값보다 작은 전기음성도 값을 가진 금속을 포함하는 것인, 방법.
[실시예 19]
실시예 17에 있어서,
상기 삼원 화합물 층을 형성하는 단계는,
상기 S/D 영역 상에 지르코늄계 도펀트 소스 층을 성막하는 단계;
상기 지르코늄계 도펀트 소스 층 상에 WFM 층을 성막하는 단계; 및
어닐링 프로세스를 수행하는 단계
를 포함하는 것인, 방법.
[실시예 20]
실시예 17에 있어서,
상기 도핑된 WFM 실리사이드 층 상에 질화물 캡핑 층을 성막하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 상에 배치된 핀 구조체;
    상기 핀 구조체 상에 배치된 게이트 구조체;
    상기 게이트 구조체에 인접하여 배치된 소스/드레인(S/D) 영역;
    상기 S/D 영역 상에 배치된 콘택트 구조체 - 상기 콘택트 구조체는 상기 S/D 영역 상에 배치된 삼원 화합물 층(ternary compound layer), 상기 삼원 화합물 층 상에 배치된 WFM(work function metal) 실리사이드 층, 및 상기 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함함 - ;
    상기 삼원 화합물 층과 상기 S/D 영역 사이의 계면에 배치된 쌍극자 층
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 쌍극자 층은 상기 WFM 실리사이드 층의 도펀트 원자 및 상기 S/D 영역의 반도체 원자를 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 제1 표면은 (111) 결정 배향을 포함하고,
    상기 WFM 실리사이드 층을 마주보는 상기 삼원 화합물 층의 제2 표면은 패싯되지 않은(unfaceted) 표면을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 삼원 화합물 층은 불연속 층이고,
    상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 표면은 (111) 결정 배향을 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 삼원 화합물 층을 마주보는 상기 S/D 영역의 제1 표면은 (100) 또는 (110) 결정 배향을 포함하고,
    상기 WFM 실리사이드 층을 마주보는 상기 삼원 화합물 층의 제2 표면은 패싯된(faceted) 표면을 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 WFM 실리사이드 층은 상기 WFM 실리사이드 층의 금속 실리사이드 내의 금속의 전기음성도 값보다 작은 전기음성도 값을 가진 금속 도펀트를 포함하는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 콘택트 구조체는 상기 콘택트 플러그의 측벽을 따른 라이너(liner)를 더 포함하고,
    상기 라이너는 상기 쌍극자 층의 금속의 산화물 또는 금속을 포함하는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 콘택트 구조체는 상기 콘택트 플러그의 측벽을 따른 라이너를 더 포함하고,
    상기 라이너는 상기 WFM 실리사이드 층의 금속의 산화물 또는 금속을 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    제1 및 제2 핀 구조체 상에 배치된 게이트 구조체;
    상기 제1 및 제2 핀 구조체 상에 배치된 병합된 소스/드레인 영역(merged source/drain(S/D) region); 및
    상기 병합된 S/D 영역 상에 배치된 콘택트 구조체
    를 포함하고,
    상기 콘택트 구조체는, 상기 병합된 S/D 영역 상에 배치된 삼원 화합물 클러스터들, 상기 병합된 S/D 영역 및 상기 삼원 화합물 클러스터들 상에 배치된 WFM(work function metal) 실리사이드 층, 및 상기 WFM 실리사이드 층 상에 배치된 콘택트 플러그를 포함하는 것인, 반도체 디바이스.
  10. 방법으로서,
    기판 상에 핀 구조체를 형성하는 단계;
    상기 핀 구조체 상에 소스/드레인(S/D) 영역을 형성하는 단계;
    상기 S/D 영역 상에 콘택트 개구부를 형성하는 단계;
    상기 콘택트 개구부 내에 도핑된 WFM(doped work function metal; nWFM) 실리사이드 층을 형성하는 단계;
    상기 S/D 영역과 상기 도핑된 WFM 실리사이드 층 사이에 삼원 화합물 층을 형성하는 단계; 및
    상기 콘택트 개구부 내에 콘택트 플러그를 형성하는 단계
    를 포함하는, 방법.
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