CN114649401A - 具有用于结控制的掺杂控制层的鳍式晶体管 - Google Patents

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Abstract

本申请题为“具有用于结控制的掺杂控制层的鳍式晶体管”。在所描述的示例中，一种集成电路(100)包括半导体材料的衬底(106)、源极区(1704)、栅极区(1400)、漏极区(1902)和形成在衬底(106)上的鳍式结构(102、104)。鳍式结构(102、104)包括栅极区(1400)、源极区(1704)以及在栅极区(1400)和漏极区(1902)之间的漂移区。掺杂控制层(108、122、124)在漂移区上方沿着鳍式结构(102、104)的至少一个侧壁形成。

Description

具有用于结控制的掺杂控制层的鳍式晶体管
技术领域
本说明书涉及晶体管和制造包括用于结控制的一个或多个掺杂控制层的鳍式晶体管的方法。
背景技术
横向扩散金属氧化物半导体(LDMOS)晶体管是平面双扩散金属氧化物半导体场效应晶体管(MOSFET)。平面LDMOS晶体管具有形成沟道区和漂移区(将漏极区与源极区和沟道区分开)的双扩散结并且被设计成支持更高的击穿电压。在此类结构的情况下，诸如针对高功率应用，往往难以制造既具有低导通电阻又具有足够高击穿电压的LDMOS晶体管。这是因为LDMOS晶体管的导通电阻和击穿电压之间存在权衡。
发明内容
在所描述的示例中，一种集成电路包括半导体材料的衬底、源极区、栅极区、漏极区和形成在衬底上的鳍式结构。该鳍式结构包括栅极区、源极区和在栅极区与漏极区之间的漂移区。掺杂控制层在漂移区上方沿着鳍式结构的至少一个侧壁形成。
在另一个描述的示例中，一种集成电路包括形成在半导体衬底上的鳍式结构。该鳍式结构包括鳍式晶体管，该鳍式晶体管包括形成在鳍式结构中的漏极区和源极区。栅极区形成在源极区和漏极区之间的鳍式结构中。沟道区形成在源极区和栅极区之间。漂移区形成在鳍式结构中并从沟道区延伸到漏极区。掩埋掺杂层形成在衬底中并在漂移区的至少一部分下方延伸。
进一步描述的示例涉及一种制造鳍式晶体管的方法。该方法包括在衬底的表面上形成鳍式结构。该方法还包括在鳍式结构中形成漂移区，该漂移区从鳍式晶体管的沟道区延伸到漏极区。掺杂控制层邻近鳍式结构的漂移区而形成。掺杂控制层在漂移区的至少一部分上方和/或下方延伸。
附图说明
图1是在衬底上形成的鳍式晶体管的等距视图。
图2是描绘用于制造鳍式晶体管的示例方法的流程图。
图3和图4是在用于示例鳍式晶体管的衬底中形成的掩埋掺杂层的剖视图。
图5和图6是示出在用于示例鳍式晶体管的衬底上形成的鳍的剖视图。
图7和图8是剖视图，其描绘了形成在包括示例鳍式晶体管的侧壁的衬底上的垫氧化物介电层。
图9、图10和图11是示出用于示例鳍式晶体管的掺杂控制层的形成的剖视图。
图12和图13是示出用于示例鳍式晶体管的氧化物层的形成的剖视图。
图14是为示例鳍式晶体管形成的栅极结构的等距视图。
图15和图16是图14的结构的剖视图。
图17和图18是示出用于示例鳍式晶体管的源极区的形成的剖视图。
图19和图20是示出用于示例鳍式晶体管的漏极区的形成的剖视图。
图21和图22是示出用于示例鳍式晶体管的间隔物形成的剖视图。
图23和图24是示出用于示例鳍式晶体管的源漏注入的剖视图。
图25和图26是示出完成的鳍式晶体管的示例的剖视图。
图27、图28、图29和图30描绘了可以在鳍式晶体管中使用的不同掺杂控制层配置的示例。
图31、图32、图33和图34是鳍式晶体管的剖视图，其中掩埋掺杂层在鳍下方。
图35和图36描绘了在鳍下方没有掩埋掺杂层的鳍式晶体管的另一个示例。
图37是中间处理阶段的示例鳍式晶体管的等距视图，其示出了形成在衬底上方的氧化物层。
图38和图39是根据图37的配置完成的鳍式晶体管的剖视图。
图40是示例鳍式晶体管的剖视图，其示出了扩展源极区和掺杂控制层之间的连接。
具体实施方式
示例实施例涉及包括一个或多个鳍型晶体管(在此也称为鳍式晶体管)的晶体管和集成电路。在一个示例中，鳍式晶体管被形成为三维横向扩散金属氧化物半导体(LDMOS)晶体管。其他类型的晶体管也可以从本文描述的方法中受益。一个或多个掺杂控制层形成在鳍式结构内或邻近鳍式结构，以实现用于形成在鳍式结构中的漂移区的结控制。漂移区的掺杂浓度通常低于漏极区，以支持许多高功率应用所需的较高击穿电压。然而，这往往增加导通期间对电流的串联电阻并且降低现有LDMOS晶体管的射频(RF)性能。如本文所述，鳍式晶体管包括一个或多个掺杂控制层以控制鳍式晶体管的漂移区中的电势。因此，一个或多个掺杂控制层的使用使得能够在漂移区中使用更高的净掺杂(与现有晶体管相比)，这降低了在导通期间漂移区对电流流动的电阻。因此，通过降低导通电阻同时保持高击穿电压以满足设计规范，掺杂控制层可以提高鳍式晶体管的性能。
作为示例，鳍式晶体管包括形成在半导体衬底之上和/或之中的栅极区、源极区和漏极区。鳍式晶体管还包括形成在衬底上的鳍式结构。鳍式结构可以包括栅极区、源极区和在沟道与漏极区之间的漂移区。沟道可以形成在栅极区和源极区之间的鳍式结构中。鳍式晶体管还包括掺杂控制层以控制沿着栅极和漏极之间的鳍式结构的漂移区的电势分布。在一个示例中，掺杂控制层形成在鳍式结构上，诸如沿着鳍的一侧或多侧形成的掺杂区。在另一示例中，掺杂控制层被实施为在衬底中邻近漂移区形成的掩埋掺杂层。在又一示例中，鳍式晶体管包括多于一个掺杂控制层，诸如沿着鳍的一侧或多侧的掺杂控制层以及衬底中的掩埋掺杂层。每个相应掺杂控制层的尺寸和/或几何形状可以是可配置的设计参数，以控制鳍式晶体管的导通电阻和击穿电压。
图1描绘了IC 100的示例，该IC被制造成包括一个或多个掺杂控制层，这些掺杂控制层被配置为控制相应鳍式晶体管的漂移区的电势分布。图1的示例示出了形成在半导体材料的衬底106上的多个(例如，两个)鳍式结构(在本文中也称为“鳍(fin)”)102和104。衬底106可以是块状硅、绝缘体上硅(SOI)、硅锗、砷化镓等。掩埋掺杂层108也形成在衬底106中。在衬底为N型的示例中，掩埋层108可以是P型并且可以在本文中非限制性地称为P型掩埋层108或PBL 108。在一个示例中，半导体衬底106可以被注入掺杂剂并且经退火以形成掩埋掺杂层108。在另一个示例中，可以在掺杂层形成之后外延生长衬底106，从而导致掩埋掺杂层在衬底表面下方。掩埋掺杂层可以延伸遍及整个衬底106。在其他示例中，掩埋掺杂层的尺寸可以被控制(例如，通过图案化来控制)，使得掩埋掺杂层在相应鳍102和104的一部分下方延伸。在其他示例中，掩埋掺杂层108可以从鳍式晶体管中省略。
在图1的示例中，示出了在衬底106上形成的两个鳍102和104。在其他示例中，可以在衬底106上形成任何数量的鳍。相应鳍式晶体管可以与鳍102、104中的每个一起形成在IC100上。此外，虽然鳍102、104被示为具有矩形横截面形状，但可以利用其他横截面形状、相对尺寸和几何形状来形成鳍式晶体管。
鳍102、104包括相应的第一端110、112和相应的第二端114、116，这些第一端和第二端通过相应的细长侧壁118、120彼此间隔开。侧壁118、120具有相对的侧表面和在相对的侧表面之间延伸的顶表面。在图1的示例中，掺杂控制层122、124形成在每个相应鳍102、104上，以提供沿着相应鳍侧壁118、120的扩散边界结。例如，掺杂控制层122、124可以通过沿着相应鳍102、104的侧壁118、120的一部分图案化和注入掺杂物质来形成。在一个示例中，掺杂控制层122、124可以形成为沿着鳍102、104的所有三个侧壁的连续掺杂浅区域。在另一示例中，诸如通过在掺杂过程期间在顶部使用掺杂剂阻挡介电层，掺杂控制层可以被形成在鳍102、104的相对间隔开的(横向)侧壁上(参见例如图27)。掺杂控制层122、124对于每个鳍102、104可以具有相同的配置，诸如图1的示例中所示。在另一个示例中，掺杂控制层122、124可以各自具有不同的配置或形成在相应鳍102、104的不同部分上。
在一个示例中，鳍式晶体管可以包括多个掺杂控制层，包括沿着相应鳍102、104的侧壁的掩埋掺杂层108和掺杂控制层122、124，以沿着鳍式晶体管的漂移区进行电势控制。当掺杂控制层122、124和掩埋掺杂层108都被实施用于结控制时，掩埋掺杂层108和相应掺杂控制层122、124之间的空间重叠可以经配置以建立鳍式晶体管的电操作参数。在一个示例中，掩埋掺杂层108在相应鳍102、104的纵向方向上从第一端130延伸并且终止于第二端132。在一个示例中，掩埋掺杂层108可以具有长度134，使得掩埋掺杂层108的第二端132具有在掺杂控制层122、124正下方并与其重叠的纵向位置。在另一示例中，掩埋掺杂层108可以在整个鳍102、104下方延伸，使得端部130和132位于鳍102、104的相应端部114、116之外。因此，掩埋掺杂层108和掺杂控制层122、124的几何形状和/或掺杂可以根据在IC 100上形成的器件的电操作要求进行配置。
作为进一步的示例，掺杂控制层122、124可以包括多个掺杂区，这些掺杂区可以沿着相应鳍102、104的长度分布在相应鳍端部110、112和114、116之间。沿着相应鳍102、104的每个掺杂控制层122、124可以用不同数量和/或类型的掺杂剂、几何形状和相邻区之间的间距来形成，这可以通过在注入期间使用一个或多个掩模来配置。在一些示例中，沿着鳍102、104的掺杂控制层122、124可以从鳍式晶体管中省略，并且提供另一掺杂控制层(诸如掩埋掺杂层108)以控制沿着鳍式晶体管的漂移区的电势。
如本文所述，掺杂控制层122、124和/或掩埋掺杂层108形成结区以控制在相应鳍式晶体管的栅极和漏极之间沿着鳍102、104的电势分布。在一个示例中，掺杂控制层122、124和/或掩埋掺杂层108是浮动的(例如，不耦合到偏置源)，以提供沿着相应鳍式晶体管的漂移区的电势的无源控制。在另一个示例中，掺杂控制层122、124和/或掩埋掺杂层108可以适于耦合到偏置电压源。鳍式晶体管可以包括耦合到相应掺杂控制层的一个或多个相应触点。这些触点可以耦合到偏置电压源。偏置电压源可以是专用电压源或提供到形成在相应鳍式晶体管上的端子的电压源。在一个示例中，掺杂控制层触点(例如，通过迹线或电阻连接)耦合至源极触点，该源极触点耦合至鳍式晶体管的源极区。在掺杂控制层122、124和掩埋掺杂层108在半导体衬底106内耦合在一起的示例中，掺杂控制层122和124可以通过耦合到掩埋掺杂层108的触点连接到偏置电压源。
图1所示的IC 100可以用作中间制造步骤的基本结构，以形成具有栅极区、源极区和漏极区的鳍式晶体管(例如，N型鳍式晶体管或P型鳍式晶体管)。如本文所述，一个或多个掺杂控制层122、124和/或108提供调制鳍式晶体管的漂移区的电阻的能力。此能力可以为鳍式晶体管提供改进的导通电阻(导通状态下的漏极到源极电阻)和击穿电压(在不导致器件故障的情况下跨源极/漏极可以支持的最大电压)。因此，如本文所述构造的鳍式晶体管是可用于高功率应用的FET的示例。
用于形成一个或多个鳍式晶体管的示例方法200在图2示出。虽然方法200中描述的动作以图示的顺序呈现，但本公开考虑以与半导体器件制造的约束一致的不同顺序实施所描述的动作。图3-图26示出根据方法200的各个制造阶段下的示例晶体管的各个视图。为了便于解释，图3-26示出在各个制造阶段沿着图1中的线A-A、B-B和C-C和沿着图14中的线D-D和E-E的方向截取的正在制造的结构的不同视图。因此，即使一些中间结构代表在鳍形成之前形成的晶体管，沿着线A-A和D-D的视图横向于鳍的纵向方向，而线B-B、C-C和E-E平行于鳍的纵向方向。
方法200开始于202处，其中形成掩埋掺杂层108。例如，如图3(在鳍形成之前沿着图1的A-A线方向截取)和图4(在鳍形成之前沿着图1的线B-B的方向截取)所示，掩埋掺杂层108形成在衬底中。掩埋掺杂层108可以通过掺杂剂注入302形成，该掺杂剂注入302将掺杂物种类注入到衬底中，然后外延生长硅层。例如，当形成N型鳍式晶体管时，掺杂物种类可以是P型掺杂物(例如，硼、铟或其他p型掺杂物种类)，或者当形成P型鳍式晶体管时可为N型掺杂物(例如，磷、锑、砷或其他n型掺杂物种类)。如本文所述，掩埋掺杂层108可以完全延伸穿过衬底106，使得掩埋掺杂层108完全位于正在形成的鳍下方并在其下方延伸。在其他示例中，掩埋掺杂层的几何形状的形成可以被限制(例如，通过掩模来注入掺杂剂)，使得掩埋掺杂层不完全延伸穿过衬底，而是具有位于衬底106中的中间位置处的端部132。在一个示例中，掩埋掺杂层108的端部132的位置可以与正在形成的鳍式晶体管的栅极区对齐。在另一个示例中，掩埋掺杂层108可以延伸到衬底中(沿着图1的线B-B)，使得端部132沿着正在形成的鳍与中间位置对齐。因此，掩埋掺杂层108的长度范围可以从零(意味着从IC 100省略掩埋掺杂层)到完全延伸穿过衬底。
在204处，一个或多个鳍102、104在衬底106上形成。例如，通过蚀刻衬底106的表面以形成衬底材料的鳍来形成每个鳍102、104。举例来说，在形成掩埋掺杂层108之后在衬底表面上生长外延层(例如，单晶硅)并且该外延层被蚀刻以形成鳍102、104。可替代地，可以通过蚀刻衬底106以产生衬底材料的鳍来形成鳍102、104。
图5和图6示出在分别沿着图1的线A-A和B-B的方向上截取的形成在衬底106上的鳍102和104的示例。在图5和图6的示例中，鳍102包括横向侧壁502和504以及顶侧壁506。类似地，鳍104包括横向侧壁508和510以及顶侧壁512。另外，鳍102、104中的每个都具有横截面形状，在这个示例中是矩形。如图6所示，关于鳍102，该鳍从第一端部110纵向延伸并终止于与第一端部间隔开的第二端部114。在图3-图26的示例中，掩埋掺杂层108被示出为完全延伸穿过衬底106，并且鳍102、104被类似地配置为沿着它们的长度具有均匀横截面。
在其他示例中，不同的横截面形状、相对尺寸和几何形状可以被用来形成鳍式晶体管。例如，可以使用蛇形或圆形鳍几何形状。此外，虽然鳍102、104中的每个被示出为具有相同的几何形状和尺寸，但在其他示例中，不同尺寸和形状的鳍可以被形成在相同的衬底106上。每个鳍102、104可以在衬底的表面上方延伸一定高度并且在鳍的相应侧壁118、120之间具有宽度。在一些示例中，鳍102、104的端部部分可以比源极/漏极接合垫的中间部分更宽。每个鳍102、104的几何形状以及相应鳍的相邻侧壁504和508之间的间距可以是可配置的工艺参数。
在206处，介电层形成在衬底和鳍102、104上方。如图7和图8(分别沿着图1的线AA和BB截取的方向)所示，通过过程700在包括鳍102、104的侧壁118、120和衬底106的表面的整个暴露表面上生长或沉积介电材料，可以形成介电层702。在一个示例中，介电层702包括在衬底106和鳍102、104的所有暴露表面上方的一层或多层(例如，堆叠)的氧化物和氮化物层。一个或多个氧化物层可以是热生长或沉积的二氧化硅，并且一个或多个氮化物层可以是通过化学气相沉积施加的氮化硅。在一些其他示例中，可以采用高k材料，诸如氧化铪或硅酸铪。
在207处，通过将相应掺杂剂注入到鳍102、104和衬底106中，沟道区、场区和漂移区被形成在结构中。例如，用光刻胶对结构进行图案化并且通过电介质层702注入给定掺杂剂以形成相应的沟道区，该沟道区位于待形成栅极区和源极区之间的位置。其他掩膜可用于形成在IC 100上的一个或多个相应鳍式晶体管的场区和漂移区中的每个。例如，沿着相应沟道区和漏极区之间的鳍形成漂移区。可以通过离子注入施加相应的掺杂剂，诸如脉冲等离子体掺杂或其他共形掺杂方法。用于形成沟道区、场区和漂移区中的每个的掺杂物种类将取决于鳍式晶体管的类型。例如，当形成N型鳍式晶体管时，场区和漂移区的掺杂物种类可以是N型掺杂剂(例如，磷、锑、砷或其他n型掺杂物种类)，或在形成P型鳍式晶体管时可为P型掺杂剂(例如，硼、铟或其他p型掺杂物种类)。沟道区的掺杂物种类可以是用于N型鳍式晶体管的p型掺杂剂，以及用于P型鳍式晶体管的N型掺杂剂。
在208处，掺杂控制层122、124沿着相应鳍102、104形成。在图9、图10和图11的示例中，控制层掺杂剂900被注入以沿着鳍102、104的侧壁形成单个掺杂控制区902，从而覆盖漂移区，以形成用于相应鳍102、104的掺杂控制层122、124。例如，图9是沿着图1的线A-A截取的，图10是沿着图1的线C-C截取的(靠近鳍102的中心)，并且图11是沿着图1的线B-B穿过鳍102截取的(通过鳍102的边缘)。作为示例，IC 100被图案化和蚀刻以暴露出在208处注入控制层掺杂剂900的表面区域。因此，(在208处)通过介电层702注入控制层掺杂剂900，以沿着被图案化的抗蚀剂曝光的鳍和衬底的区域形成掺杂控制区902。例如，如图10所示，掺杂控制区902延伸到相应每个鳍102、104和衬底中达某一深度912。因此，掺杂控制区902沿着围绕漂移区的一部分的相应鳍102、104提供浅掺杂区。
控制层掺杂剂900(在208处)可以通过等离子体掺杂、离子注入或其他共形掺杂方法来注入。用于在208处沿着鳍的侧壁注入控制层掺杂剂900的剂量和能级可以根据所使用的掺杂物种类而变化。例如，可以在约1keV至约15keV范围内的能级下以约1E14个离子/cm2至约5E15个离子/cm2范围内的剂量注入控制层掺杂剂900。用于注入掺杂剂以形成漂移区(在207处)的能级高得多，诸如在约20keV到约100keV的范围内，以便将掺杂剂更深地注入鳍式结构中以在沟道区和漏极区之间形成相应的漂移区。另外，用于形成漂移层(在207处)的剂量将低于用于形成掺杂控制区902的剂量(例如，在从约1E12个离子/cm2到约1E13个离子/cm2的范围内)。如上所述，使用一个或多个掺杂控制层122、124和/或108因此能够在漂移区中使用更高净掺杂(与现有晶体管相比)，这降低了导通期间的漂移区的导通电阻。
如图11所示，关于鳍102，掺杂控制层122具有与鳍102的前边缘514间隔一定距离906的前边缘904。掺杂控制层122还具有从掺杂控制层的前边缘904延伸到其第二边缘910的宽度908。沿着鳍104形成的掺杂控制层124可以被类似地配置。用于注入控制层掺杂剂900的掩模可以被配置为定义施加到鳍102、104的掺杂控制层的布置、宽度908和数量。
虽然在图2的方法200中没有示出，但在一些示例中，在注入掺杂剂900之后，结构可以被退火以将掺杂剂扩散到相应鳍中。在已经剥离电介质之后，可以实施场氧化或热栅极氧化以用氧化物覆盖所有暴露的表面，以在暴露的表面上方形成栅极氧化层1202，如图12所示(沿着图1的线A-A方向截取)。场或高压栅极氧化物可以从暴露区域剥离，在可被抗蚀剂图案覆盖的选定区域上留下氧化物。抗蚀剂可以被剥离，然后薄栅极介电层可以形成在整个结构上方。如上所述，已经存在氧化物的区域将生长得稍微更厚，而没有氧化物的区域将仅具有薄栅极电介质。例如，如图13(沿着图1的线BB的方向截取)所示，较厚的场或高压(HV)氧化物层1204(例如，范围从约10nm至约200nm)可以沿着相应鳍102、104的顶侧壁部分形成，并且较薄的栅极氧化层1202(例如，范围从约1nm到约10nm)形成在结构的剩余表面(包括其他鳍表面和衬底表面)上。如图13所示，较薄的栅极氧化层1202和较厚的氧化层1204之间的结形成台阶1206和1208。
在210处，形成栅极结构。例如，如图14、图15和图16所示，栅极结构1400被形成在相应鳍102、104上(其中图15是沿着图14的线D-D截取的，而图16是通过鳍102的边缘沿着图14的线B-B截取的)。例如，栅极结构1400形成在与端部110、112邻近的相应鳍102、104的前部上方，例如形成在栅极氧化层(如图13所示)的相应台阶1206上方，其中氧化层1204和1202的厚度发生变化。
在一个示例中，可以通过在鳍102、104和暴露表面上方沉积多晶硅来形成栅极结构1400(在210处)。多晶硅可以是原位掺杂的或异位掺杂的。可以例如通过化学机械抛光(CMP)方法来处理栅极材料。可以使用光致抗蚀剂来图案化栅极，并且将栅极抗蚀剂图案化和显影。然后，可以使用等离子体蚀刻(例如，各向异性/定向蚀刻)蚀刻暴露的多晶硅以形成图14-图16中所示的栅极结构1400。在一些其他示例中，栅极结构1400可以是金属的，例如“金属栅极”，其类似于某些平面器件中使用的金属栅极。
在212处，形成体区1702和源极区1704。例如，如图17和图18(其中图17沿着图14的线B-B方向截取，而图18沿着图14的线E-E方向截取)所示，通过将体掺杂剂1700注入通过图案化光刻胶以进入邻近端部110、112的暴露衬底106和鳍102、104，形成体区1702。例如，如图17和图18所示，体掺杂剂和源极掺杂剂1700被注入(在212处)栅极结构1400附近的区域中。对于N型鳍式晶体管的示例，深P型掺杂剂可以被注入以形成深体区1702，并且另一个较浅N型掺杂剂被注入以形成较浅源极区1704。在一个示例中，深注入物可以延伸到掩埋掺杂层108中，如图17-图18所示。对于P型鳍式晶体管的示例，深N型掺杂剂被注入以形成N型体区1702，并使用较浅P型注入物以形成P型源极区1704。在注入后，可以从晶片上剥离抗蚀剂并进行热退火以有利于注入物质扩散到鳍102、104并扩散到栅极结构1400下方。因此，在相应鳍102、104中的区域，沟道区1706被形成在栅极结构1400下方。
在214处，形成漏极区1902。例如，如图19和图20的剖视图所示(其中图19沿着图14的线B-B方向截取，而图20沿着图14的线E-E方向截取)，可以通过将漏极掺杂剂1900注入通过图案化的光刻胶以进入暴露衬底106和鳍102、104而形成漏极区1902。例如，漏极形成(在214处)可以包括用抗蚀剂涂覆结构并且将抗蚀剂图案化以暴露出与相应鳍102、104的端部114、116邻近的区域，在该区域中将形成漏极区1902。对于N型鳍式晶体管的示例，N型掺杂剂1900可以被注入以形成漏极区1902。对于P型鳍式晶体管的示例，P型掺杂剂1900可以被注入以形成漏极区1902。在注入之后，可以剥离抗蚀剂并进行热退火以将漏极注入物扩散到衬底106中并横向扩散到鳍102、104中以完成形成漏极区1902。
在216处，侧壁间隔物形成在鳍102、104和栅极结构1400上方。例如，如图21和图22(分别沿着图14的线B-B和E-E截取)，侧壁间隔物可以沿着垂直于衬底106的表面延伸的侧壁形成。例如，侧壁间隔物2102和2104可以沿着栅极结构1400的表面形成。侧壁间隔物2106和2108可以沿着相应鳍102、104的相应前侧壁和后侧壁形成。虽未明确示出，但侧壁间隔物也可以类似地沿着鳍102的横向侧壁502、504和鳍104的横向侧壁508和510形成。
在218处，在源极区和漏极区处进行一系列注入。例如，如图23和图24(分别沿着图14的线线B-B和线E-E截取)的剖视图所示，掺杂剂2302经注入以形成体分接头(tap)2306。另外，掺杂剂2304被注入以形成源极分接头2308和2310以及漏极分接头2312和2314。在制造期间，相应区2306、2308、2310、2312和2314中的每个可以通过使用图案化的一系列注入步骤来形成以暴露出在相应能级下待注入相应掺杂剂的区。例如，将掺杂剂2304(例如，在相应的剂量和能量水平下具有第一导电类型)通过相应图案化光刻胶注入以形成相应源极分接头2308、2310和漏极分接头2312、2314。掺杂剂2304被注入以形成在源极区1704和漏极区1902中具有高掺杂的区源极分接头2308、2310和漏极分接头2312、2314。类似地，体分接头2306被形成以提供到体区1702的竖直连接。在一个示例中，为了形成N型鳍式晶体管，使用P型掺杂剂注入体分接头2306并且使用N型掺杂剂注入源极分接头2308、2310。可替代地，对于P型鳍式晶体管，体分接头2306包括N型掺杂剂并且源分接头2308和2310包括P型掺杂剂。
类似地，在218处，将漏极掺杂剂2304注入(例如，以相应剂量和能级)通过一系列漏极图案化光刻胶以在漏极区1902的衬底中形成相应漏极分接头2312和2314。在一个示例中，为了形成N型鳍式晶体管，使用N型掺杂剂注入漏极分接头2312和2314，这可以与注入源极掺杂剂以形成源极分接头2308和2310同时进行。可替代地，对于P型鳍式晶体管，漏极分接头2312和2314包括P型掺杂剂。漏极分接头2312和2314可以在与形成源极分接头2308和2310同时的工艺步骤中形成。在形成源极/漏极区之后，在218处，可以剥离剩余的光刻胶并且对结构进行退火以有利于扩散所注入的掺杂剂。
在220处，进行后端制程(BEOL)处理以便为包括一个或多个鳍式晶体管的IC 100提供相应互连件。图25和图26是剖视图(分别沿着图14的线B-B和线E-E方向截取)，其示出BEOL处理之后用于相应鳍102、104的完成的鳍式晶体管2500、2502的示例。在一个示例中，BEOL可以包括从鳍的端部去除间隔物、在暴露的表面上形成硅化物、添加触点槽、金属端子和/或将触点迹线排布到相应鳍式晶体管2500、2502。
如图25所示，鳍式晶体管2500包括在IC 100的顶表面上方的硅化物层2504。例如，硅化物2504通过以下工艺形成：在IC 100的表面上沉积金属(例如，Ni、Co或任何其他硅化物金属)，随后进行硅化物形成热处理、未反应金属剥离，以及硅化物热退火过程。触点形成可以在形成硅化物层2504之后。例如，触点形成可以包括在IC 100上方沉积前金属电介质(PMD)2506，然后是CMP、抗蚀剂图案化和蚀刻以在栅极结构1400上方形成触点槽区、源极区1704、1702、漏极区1902以及待形成触点的任何其他区域。触点势垒金属硅化物2508可以形成在暴露的硅表面之上(例如，通过沉积Ti或其他金属)，然后形成触点插头材料的相应触点(例如，通过钨沉积，然后是CMP)。例如，为鳍式晶体管2500的相应栅极区、源极区和漏极区形成金属触点2510、2512和2514，并且为鳍式晶体管2502的相应栅极区、源极区和漏极区形成触点2516、2518和2520。任选地，图示的金属触点2512和2518可以是相同的金属触点，其连接到鳍式晶体管2500和鳍式晶体管2502两者的源极。类似地，图示的金属触点2514和2520可以是相同的金属触点，其连接到鳍式晶体管2500和2520两者的漏极。在此类示例中，鳍式晶体管2500和2502可以被视为具有多个鳍的相同晶体管的一部分。可以形成一个或多个附加触点以耦合到掺杂控制层。例如，相应触点可以分别在鳍102、104的顶部处耦合到掺杂控制层122、124和/或触点可以通过衬底耦合到掩埋掺杂层。
如本文所述，鳍式晶体管可形成有具有各种配置的掺杂控制层以在操作期间耗尽鳍区，以便改善鳍式晶体管的导通电阻和击穿电压关系。图27至图30描绘了一些剖视图，其示出具有掺杂控制层并且可以在根据本文所述的方法形成的相应鳍式晶体管(例如，鳍式晶体管2500、2502)中实施的相应鳍的一些示例实施例。图27-图30的剖视图沿着横贯于鳍的纵向轴线的方向通过鳍来截取，以示出相应掺杂控制层的配置。
在图27的示例中，鳍式晶体管2700包括具有掺杂控制层2704的鳍2702，该掺杂控制层2704沿着诸如本文所述的鳍2702的侧壁2706、2708和2710中的每个形成。但是在图27的示例中，半导体衬底2712(鳍2702从其延伸)不包括掩埋掺杂层(例如，从鳍式晶体管2700中省略掩埋掺杂层108)。因此在图27的示例中，沿着鳍2702的掺杂控制层2704被用于在鳍式晶体管操作期间控制鳍中的场。与此配置一致的示例可降低与形成掩埋层108相关联的工艺复杂性。
图28描绘了包括从衬底2804延伸的鳍2802的鳍式晶体管2800的另一个示例。掺杂控制层2806沿着鳍2802的侧壁2808、2810和2812中的每个而形成。掩埋掺杂层2814也形成在衬底2804中。在图28的示例中，掺杂控制层2806延伸到衬底中以与掺杂控制层下方的掩埋掺杂层2814相交(例如，与其接触)。也就是说，掺杂控制层2806的下表面(例如，下边缘)2816延伸到衬底2804中超过掩埋掺杂层2814的顶平坦表面2818。此配置提供在四个侧面(例如，沿着鳍周边)上对鳍2802的导电性的控制，实际上控制通过鳍2802内的“隧道”的导通。
图29描绘了包括从半导体衬底2904向外延伸的鳍2902的鳍式晶体管2900的另一个示例。在图29的示例中，沿着鳍2902的横向相对侧壁2906和2908形成掺杂控制层。然而，沿着鳍2902的顶侧壁2912从衬底2904沿着鳍的最远侧端部形成注入阻挡层2910。例如，注入阻挡层2910可以由被施加以防止对鳍2902的顶表面2912的氮化物或氧化物层进行掺杂来形成(例如，生长或沉积)。掩埋掺杂层可以如图所示从鳍式晶体管2900中省略，或者鳍式晶体管可以包括掩埋掺杂层。此配置可适用于允许仅使用两侧面来有效控制漂移层的设计。在此类情况下，可以从鳍中省略顶控制层，从而为电流提供更大横截面积并在不牺牲电势控制的情况下降低电阻。
图30描绘了包括从半导体衬底3004延伸的鳍3002的另一个鳍式晶体管3000的剖视图。在图30的示例中，掺杂控制层3006沿着鳍3002的侧壁3008、3010和3012中的每个形成。在图30的示例中，鳍式晶体管3000包括具有邻近顶平坦表面3016的掩埋掺杂层3014，该顶平坦表面3016与沿着鳍侧壁和衬底表面形成的掺杂控制层3006的邻近表面(例如，下边缘)3018间隔开(例如，不接触)。此配置将掩埋层3014与控制层3006分开，使得每个都可以被独立控制。例如，如果将掺杂控制层3006保持在与掩埋层3014相同的电势，则鳍电阻的控制可一定程度减弱，但鳍导通的横截面积可能更大，导致电阻更低。如果控制层3006与掺杂层3014被独立地偏压(例如，在不同的偏置电压下)，则可以改进鳍导电性的控制，同时仍然保持鳍导电性的一些改进。
图31至图36描绘了剖视图(沿着图14的线B-B截取)，其示出可以用不同配置的掺杂控制层形成的示例鳍式晶体管。图31-图36的鳍式晶体管中的每个可以通过图2或如本文中以其他方式描述的方法形成。因此，图31-图36中所示的附图标记是指图25中所示的晶体管2500的特征。
图31描绘了示例鳍式晶体管3100，其包括在整个鳍102下方完全延伸穿过衬底106的掩埋掺杂层108。掺杂控制层3102也形成在鳍102上。在图31的示例中，掺杂控制层3102在沟道1706和漏极区1902之间的漂移区上沿着鳍102的侧壁中的每个侧壁而形成(例如，沿着侧壁包裹)。另外，掺杂控制层3102延伸到衬底106中并接触掩埋掺杂层108，类似于图28所示。同样如图31的示例所示，掺杂控制层3102的第一边缘3104与栅极结构1400下方的沟道1706间隔开。掺杂控制层3102的第二边缘与漏极区1902相邻。因此，在图31的示例中，掺杂控制层3102与掩埋掺杂层108结合形成环绕沟道区和漏极区之间的几乎整个漂移区的包裹物。如本文所述，掺杂控制层3102和掩埋掺杂层108中的每个都具有第一导电类型并且漂移区具有相反的第二导电类型。
图32描绘了鳍式晶体管3200的另一实例。在图30的示例中，鳍式晶体管3200包括至少延伸鳍102的整个长度的掩埋掺杂层108。然而，鳍式晶体管3200不包括沿着鳍102的掺杂控制层。也就是说，来自图31的示例掺杂控制层3102(或图25中的掺杂控制层122)已经从鳍式晶体管3200中省略。虽未明确示出，但掩埋掺杂层108可以独立于体区1702而被偏压。因此，掩埋掺杂层108被配置为控制鳍式晶体管3200的漂移区的电压电势。
图33描绘了另一个鳍式晶体管3300的示例，其包括至少在鳍102的整个长度上延伸穿过衬底106的掩埋掺杂层108。在图33的示例中，掺杂控制层包括多个掺杂控制区，如在3302和3304所示。掺杂控制区3302和3304可以沿着漂移区周围的鳍102的侧壁中的每个侧壁延伸，如本文所述。掺杂控制区3302和3304可以具有在鳍102的纵向方向上(例如，沿着图1的线B-B)延伸的相应宽度。掺杂控制区的数量和相应尺寸可以通过在掺杂剂注入期间使用图案化光刻胶掩模来配置(例如，在图2的方法200的208处)。虽然两个掺杂控制区3302和3304在图33的示例中示出，但是可以存在任意数量的分布在鳍102上的此类区域。此类设计灵活性提供根据需要将任意数量的掺杂控制区放置在任何位置从而以期望方式控制鳍电阻的能力。
图34描绘另一示例鳍式晶体管3200，其中没有沿着鳍102的侧壁形成掺杂控制层，类似于图32的示例。然而，在图34的示例中，掩埋掺杂层108仅部分地延伸穿过鳍102下方的衬底以终止于端部3402。例如，鳍下方的端部3402与沿着鳍102的长度的中间位置对准。
图35描绘了另一个示例鳍式晶体管3500，其包括沿着鳍102的长度分布的多个间隔开的掺杂控制区3502和3504，诸如关于图31所描述的。在图35的示例中，鳍式晶体管3500还包括形成在栅极结构1400和源极区1702下方的衬底106中的深注入区3506。深注入区3506延伸到源极区1702下方的衬底中。深注入区3506被注入掺杂剂，该掺杂剂具有与被注入以形成体区1702和体分接头2306的掺杂剂相同的导电类型。对于N型鳍式晶体管3500的示例，深注入区3506可以是P型注入并且体区1702和体分接头2306还包括P型掺杂剂。深注入区3506可以将共同掺杂区体区1702和体分接头2306耦合。鳍式晶体管3500不包括掩埋掺杂层(即，从晶体管中省略掩埋掺杂层108)。
图36描绘了鳍式晶体管3600的另一示例。如图35中的示例，鳍式晶体管3400包括深注入区3506以互连体区1702和体分接头2306。另外，鳍式晶体管3400包括掺杂控制层3602，该掺杂控制层3602在沟道1706和漏极区1902之间沿着鳍102的侧壁中的每个侧壁延伸，诸如图31的示例所示。
图33、图34和图35的配置中的每种配置具有扩展有效体区的效果，例如体区1702加上PBL 108，或体区1702加上深注入区3506。此类配置可以降低体电阻，同时还提供有限鳍电势控制。通过此类配置，对掩埋层设计的约束也可以更少和/或更放松。
图37、图38和图39描绘了IC 3700的另一示例，该IC 3700可以包括一个或多个鳍式晶体管3702、3704。图37是在鳍式晶体管3702和3704的中间制造阶段的IC的等距视图。图38和图39分别是沿着图37中的线F-F和G-G的方向截取的完成的鳍式晶体管3702的剖视图。IC 3700上的另一个鳍式晶体管3704可以具有与图38和图39中所示的晶体管3702类似的配置。
作为一个示例，可以根据图2的方法200来形成鳍式晶体管3702、3704。因此，图37、图38和图39中相同的附图标记是指关于图3-图36描述的特征。IC 3700包括形成在衬底106上方的氧化层3706。在示例方法200中，氧化层3706可以在形成鳍102、104(在204处)之后形成，其进一步可以在形成掺杂控制层122、124(在208处)之前或者之后。在另一个示例中，可以在形成沟道区、场区和漂移区(在207处)之前形成氧化物层。在一个示例中，氧化物层3706可以通过沉积二氧化硅层来形成，该二氧化硅层被抛光和平坦化至期望的厚度且然后被反向蚀刻以将其凹陷在鳍之间的区域内。氧化物层3706因此可以是场氧化物层，其被配置为将相应鳍式晶体管3702、3704与IC3700上的其他电路电路系统电隔离。氧化物层3706从衬底106的表面沿着相应鳍102、104的侧壁118、120的一部分延伸。因此，氧化物层3706具有比鳍102、104的高度(在衬底表面和鳍的顶表面之间)小的厚度。
此外，如图38和图39所示，鳍式晶体管3702还包括在栅极结构1400和源极区1702下方的衬底106中形成的深注入区3708。该深注入区可以在氧化物层3706之前形成。例如，深注入区3506被注入掺杂剂，该掺杂剂具有与被注入以形成区1702的源极掺杂剂相同的导电类型，其也与掩埋掺杂层108具有相同的导电类型(并且与被注入以形成源极区1704和2310的掺杂剂具有相反的导电类型)。对于N型鳍式晶体管3500的示例，深注入区3506可以是P型注入物。深注入区3506可以耦合到共同掺杂区1702。
在图37-图39所示的示例中，鳍式晶体管3702、3704包括沿着相应鳍102、104的侧壁118、120形成的掺杂控制层122、124。虽然鳍式晶体管3704未在图38和图39的剖视图中示出，但是此描述也参考图37以便完整地描述鳍式晶体管3702、3704的特征。在形成掺杂控制层122、124之前形成氧化物层3706的示例中，氧化物可以阻止注入的掺杂剂渗入衬底106中以及进入相应鳍102、104的下侧壁部分中。鳍式晶体管3702、3704还可以包括在鳍102、104下方的衬底中形成的掩埋掺杂层108。如本文所述，掺杂控制层122、124和掩埋掺杂层108可以以各种配置实现，包括被省略，如本文所述(参见例如图27-图36)。
图40描绘另一示例鳍式晶体管4000。鳍式晶体管4000可以根据图2的方法200形成。因此，图40的描述也参考图3-图26和图38。鳍式晶体管4000可以被认为是图37-图39中所示的鳍式晶体管3702的替代示例实施例。例如，诸如在形成氧化物层3706之前，鳍式晶体管4000的源极区被延伸以包括形成在衬底上的第二鳍式结构4002。第二鳍式结构4002可以被注入具有与掩埋掺杂层108相同导电类型的掺杂剂(例如，用于N型晶体管的P型掺杂剂和用于P型晶体管的N型掺杂剂)。另一个金属触点4004形成在PMD层2506中，该PMD层2506耦合到掩埋掺杂层108并耦合到在掺杂鳍4002下方延伸的深注入区3708。触点4004可以作为用于形成相应触点2510、2512和2514的相同触点形成工艺的一部分而形成(参见例如图25和图26)。掺杂鳍4002被配置为通过触点4004改善与深注入区3708的连通性。
作为另外的示例，在4008处示意性示出的连接可以形成在相应触点4004和2512之间。例如，连接4016被实施为形成在触点4004和2512之间的金属互连或电阻器(例如，多晶硅电阻器)。以此方式，施加到源触点2512的源电压(或此类电压的一部分)可以被施加到掩埋掺杂层108。在另一个示例中，触点4004可以耦合到不同电压源。触点4004因此可以作为第二栅极进行操作以在鳍式晶体管4000的操作期间控制通过鳍式沟道的电流的流动。
在一些示例中，鳍式触点(未示出)可以形成在鳍式晶体管4000中以诸如通过PMD层2506(例如，在鳍式102的顶侧壁处)耦合到掺杂控制层122。在沿着鳍的掺杂控制层包括多个掺杂控制区的示例中(例如，图33和图35)，可以产生与此类掺杂控制区中的一个或多个掺杂控制区的相应触点的连接。
所公开的方面可用于形成半导体管芯，该半导体管芯可被集成到多种组装流程中以形成多种不同的器件和相关产品。半导体管芯可以包括其中和/或其上的各种元件，包括势垒层、介电层、器件结构、有源元件和无源元件，包括源极区、漏极区、位线、栅极、源极、漏极、导线、导电通孔等。此外，半导体管芯可以由多种工艺形成，包括CMOS、BiCMOS和LDMOS。
在本申请中，术语“耦合(couple/couples)”意指间接或直接连接。因此，如果第一器件耦合到第二器件，则该连接可以通过直接连接或通过经由其他器件和连接件的间接连接进行。例如，如果器件A生成信号以控制器件B以进行动作，则在第一示例中，器件A耦合到器件B，或者在第二示例中，如果中间组件C存在，则器件A通过中间组件C耦合到器件B不实质性地改变器件A和器件B之间的功能关系，使得器件B通过器件A生成的控制信号被器件A控制。
表述“基于”意指“至少部分基于”。因此，如果X基于Y，则X可为Y和任意数量的其他因素的函数。
在权利要求的范围内，在所描述的实施例中的修改是可以的，并且其他实施例也是可以。

Claims (24)

1.一种集成电路IC，其包括：
半导体材料的衬底；
鳍式晶体管，其包括：
栅极区；
源极区；
形成于所述栅极区和所述源极区之间的沟道区；
漏极区；
鳍式结构，其形成于所述衬底上或上方，所述鳍式结构包括所述栅极区、所述源极区以及在所述沟道区与所述漏极区之间的漂移区；和
掺杂控制层，其在所述漂移区上方沿着所述鳍式结构的至少一个侧壁形成。
2.根据权利要求1所述的IC，其中所述掺杂控制层包括沿着围绕所述沟道区和所述漏极区之间的所述漂移区的所述鳍式结构的每个侧壁形成的连续掺杂区。
3.根据权利要求1所述的IC，其中所述掺杂控制层包括沿着所述鳍式结构的长度彼此间隔开的边缘，所述间隔开的边缘之间的所述掺杂控制层的宽度小于所述沟道区和所述漏极区之间的距离。
4.根据权利要求1所述的IC，其中所述掺杂控制层包括多个掺杂控制区，所述多个掺杂控制区沿着所述沟道区和所述漏极区之间的所述鳍式结构彼此间隔开。
5.根据权利要求1所述的IC，其中所述掺杂控制层还包括在所述鳍式结构的至少一部分下方的所述衬底中形成的掩埋掺杂层。
6.根据权利要求5所述的IC，其中沿着所述鳍式结构的所述至少一个侧壁形成的所述掺杂控制层延伸到所述衬底中以接触所述掩埋掺杂层。
7.根据权利要求1所述的IC，其中所述鳍式结构的所述漂移区具有第一导电类型并且所述掺杂控制层具有相反的第二导电类型。
8.根据权利要求1所述的IC，其还包括形成在所述衬底上方的氧化层，所述氧化层从所述衬底的表面沿着所述鳍式结构的侧壁的一部分延伸，以将所述鳍式晶体管与所述IC上的其他电路系统电隔离。
9.根据权利要求1所述的IC，其还包括：
耦合到所述鳍式结构的鳍式触点，所述鳍式触点适于耦合到电压源。
10.根据权利要求9所述的IC，其还包括：
源极触点，其耦合到所述源极区；和
连接器，其耦合在所述鳍式触点和所述源极触点之间。
11.根据权利要求1所述的IC，其中所述鳍式晶体管是第一鳍式晶体管并且所述鳍式结构是第一鳍式结构，所述IC还包括：
第二鳍式晶体管，其包括：
第二鳍式结构，其形成在所述衬底上并与所述第一鳍式结构间隔开，
所述第二鳍式结构包括：
第二源极区；
第二栅极区；
第二沟道区，其位于所述第二源极区与所述第二栅极区之间；
第二漏极区；和
在所述第二鳍式结构中的第二漂移区，其位于所述第二沟道区和所述第二漏极区之间；和
第二掺杂控制层，其沿着所述第二鳍式晶体管的所述第二漂移区的至少一部分。
12.一种集成电路IC，其包括：
鳍式结构，其形成在半导体衬底上，所述鳍式结构包括鳍式晶体管，所述鳍式晶体管包括：
源极区，其形成在所述鳍式结构中；
漏极区，其形成在所述鳍式结构中；
栅极区，其在所述源极区和所述漏极区之间形成在所述鳍式结构中；
沟道区，其在所述栅极区和所述源极区之间形成在所述鳍式结构中；
漂移区，其在所述沟道区和所述漏极区之间形成在所述鳍式结构中；和
形成在所述衬底中的掩埋掺杂层，其在漂移区的至少一部分下方延伸。
13.根据权利要求12所述的IC，其中所述掩埋掺杂层至少与所述鳍式结构共同延伸并在所述鳍式结构下方延伸。
14.根据权利要求12所述的IC，其中所述掩埋掺杂层在所述鳍式结构的第一端部下方延伸穿过所述衬底并终止于位于所述鳍式结构的所述第一端部和第二端部之间的所述鳍式结构的中间部分下方的远侧端部。
15.根据权利要求12所述的IC，其还包括在所述漂移区上方沿着所述鳍式结构的至少一个侧壁的掺杂控制层，所述漂移区形成在所述鳍式晶体管的所述沟道区和所述漏极区之间的所述鳍式结构中，所述掺杂控制层和所述掩埋掺杂层具有第一导电类型，并且所述漂移区具有相反的第二导电类型。
16.根据权利要求15所述的IC，其中所述掺杂控制层包括连续掺杂层，所述连续掺杂层沿着围绕所述漂移区的所述鳍式结构的每个侧壁而形成。
17.根据权利要求15所述的IC，其中所述掺杂控制层包括沿着所述鳍式结构的长度彼此间隔开的边缘，所述间隔开的边缘之间的所述掺杂控制层的宽度小于所述沟道区和所述漏极区之间的距离。
18.根据权利要求15所述的IC，其还包括：
触点，其耦合到所述掩埋掺杂层或所述掺杂控制层中的至少一个，所述触点适于耦合到电压源。
19.根据权利要求12所述的IC，其还包括形成在所述衬底上方的氧化层，所述氧化层从所述衬底的表面沿着所述鳍式结构的侧壁的一部分延伸，以将所述鳍式晶体管与所述IC上的其他电路系统电隔离。
20.一种制造集成电路IC的方法，其包括：
在半导体衬底的表面上形成鳍式结构；
在所述鳍式结构中形成在所述鳍式晶体管的沟道区和漏极区之间的所述鳍式结构的相应端部之间延伸的漂移区；和
形成邻近所述漂移区的掺杂控制层，所述掺杂控制层在漂移区的至少一部分上方和/或下方延伸。
21.根据权利要求20所述的方法，其中形成所述掺杂控制层包括以下各项中的至少一个：
在所述漂移区上方沿着所述鳍式结构的至少一个侧壁形成掺杂控制区；和
在所述衬底中形成在所述漂移区的至少一部分下方延伸的掩埋掺杂层。
22.根据权利要求21所述的方法，其还包括：
形成耦合到所述掺杂控制区或所述掩埋掺杂层中的至少一个的触点，所述触点适于耦合到电压源。
23.根据权利要求20所述的方法，其还包括：
形成邻近所述鳍式结构的第一端部的栅极区；
形成源极区，所述沟道区位于所述栅极区与所述源极区之间；和
形成邻近所述鳍式结构的第二端部的所述漏极区，所述鳍式结构中的所述漂移区在所述沟道区和所述漏极区之间延伸。
24.根据权利要求23所述的方法，其中在形成所述栅极区、所述源极区和所述漏极区之前，所述方法包括：
在所述衬底表面上方并围绕所述鳍式结构形成氧化层，所述氧化层沿着所述鳍式结构的侧壁的一部分从所述衬底表面延伸，以将所述鳍式晶体管与所述IC上的其他电路系统电隔离。
CN202111559080.0A 2020-12-21 2021-12-20 具有用于结控制的掺杂控制层的鳍式晶体管 Pending CN114649401A (zh)

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