WO2013121537A1 - 半導体記憶装置 - Google Patents

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WO2013121537A1
WO2013121537A1 PCT/JP2012/053533 JP2012053533W WO2013121537A1 WO 2013121537 A1 WO2013121537 A1 WO 2013121537A1 JP 2012053533 W JP2012053533 W JP 2012053533W WO 2013121537 A1 WO2013121537 A1 WO 2013121537A1
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WO
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diffusion layer
layer
type
well
transistor
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PCT/JP2012/053533
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舛岡　富士雄
紳太郎 新井
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device made of SRAM (Static Random Access Memory).
  • SRAM Static Random Access Memory
  • a columnar semiconductor is formed on the surface of a semiconductor substrate, and an SGT (vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • the drain, gate and source are arranged in the vertical direction, so that the occupied area can be greatly reduced as compared with the conventional planar type transistor.
  • Patent Document 2 Japanese Patent Laid-Open No. 2011-61110 discloses a Loadless 4T-SRAM formed on a bulk substrate using four SGTs. An equivalent circuit diagram of the Loadless 4T-SRAM is shown in FIG. FIG. 20 is a plan view of the Loadless 4T-SRAM disclosed in Patent Document 2, and FIG. 21 is a cross-sectional view thereof.
  • the operation principle of the Loadless 4T-SRAM using the equivalent circuit of the Loadless 4T-SRAM shown in FIG. 1 will be described below.
  • the Loadless 4T-SRAM is composed of a total of four transistors: two access transistors for accessing a memory which is a PMOS and two driver transistors for driving a memory which is an NMOS.
  • the word line WL1 and the bit lines BL1 and BLB1 are all driven to the “H” potential.
  • the off-leakage current of the access transistors (Qp11, Qp21) is set to be, for example, about 10 to 1000 times larger than the off-leakage current of the driver transistor. Therefore, the “H” level of the storage node Qb1 is held by the off leak current flowing from the bit line BLB1 to the storage node Qb1 through the access transistor Qp21.
  • the “L” level of storage node Qa1 is stably held by driver transistor Qn11.
  • FIG. 20 shows a layout diagram of the SRAM memory cell of Example 1 of Patent Document 2.
  • the unit cells UC shown in FIG. 20 are repeatedly arranged in the SRAM cell array.
  • FIGS. 21A to 21D show cross-sectional structures along cut lines A-A ′, B-B ′, C-C ′, and D-D ′ in the layout diagram of FIG.
  • An n-well as the first well 601a is formed in the SRAM cell array of the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 602.
  • the first storage node Qa6 formed by the diffusion layer on the substrate is formed by the first p + diffusion layer 603a and the first n + diffusion layer 604a, and is connected by the first silicide layer 613a formed on the substrate surface.
  • the second storage node Qb6 formed by the diffusion layer on the substrate is formed by the second p + diffusion layer 603b and the second n + diffusion layer 604b, and the second silicide layer 613b formed on the substrate surface. Connected by.
  • a diffusion layer having a conductivity type different from that of the first well is provided above the first well.
  • a first leak prevention diffusion layer 601b or a second leak prevention diffusion layer 601c is formed. The first and second leak preventing diffusion layers are separated for each diffusion layer on each substrate by the element isolation layer 102.
  • Qp16 and Qp26 are access transistors for accessing a memory cell that is a PMOS, and Qn16 and Qn26 are driver transistors that drive the memory cell that is an NMOS.
  • One unit cell UC includes transistors arranged in two rows and two columns on a substrate.
  • an access transistor Qp16 and a driver transistor Qn16 are arranged on the first storage node Qa6 from the upper side of the drawing, respectively.
  • an access transistor Qp26 and a driver transistor Qn26 are arranged on the second storage node Qb6 from the upper side in the drawing.
  • the SRAM cell array of this embodiment is configured by continuously arranging unit cells UC having such four transistors in the vertical direction of the figure.
  • the contact 610a formed on the first storage node Qa6 is connected to the contact 611b formed on the gate wiring extending from the gate electrode of the driver transistor Qn26 by the node connection wiring Na6.
  • Contact 610b formed on second storage node Qb6 is connected to contact 611a formed on the gate wiring extending from the gate electrode of driver transistor Qn16 by node connection wiring Nb6.
  • Contact 606a formed on access transistor Qp16 is connected to bit line BL6, and contact 606b formed on access transistor Qp26 is connected to bit line BLB6.
  • a common contact 607 formed on the gate wiring extending from the gate electrodes of access transistor Qp16 and access transistor Qp26 is connected to word line WL6.
  • Contacts (608a, 608b) formed on the driver transistors (Qn16, Qn26) are connected to the wiring layer Vss6 which is the ground potential.
  • an n-well which is the first well 601a common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 602.
  • a first p + drain diffusion layer 603a is formed by impurity implantation or the like in the first storage node Qa6 formed by the diffusion layer on the substrate, and the second storage node Qb6 formed by the diffusion layer on the substrate is in the second storage node Qb6.
  • a second p + drain diffusion layer 603b is formed by impurity implantation or the like.
  • first and second silicide layers (613a and 613b) are formed on the first and second p + drain diffusion layers (603a and 603b), respectively.
  • a columnar silicon layer 621a constituting the access transistor Qp16 is formed on the p + drain diffusion layer 603a, and a columnar silicon layer 621b constituting the access transistor Qp26 is formed on the p + drain diffusion layer 603b.
  • a gate insulating film 617 and a gate electrode 618 are formed around each columnar silicon layer.
  • a p + source diffusion layer 616 is formed on the columnar silicon layer by impurity implantation, and a silicide layer 615 is formed on the surface of the source diffusion layer.
  • Contact 606a formed on access transistor Qp16 is connected to bit line BL6, contact 606b formed on access transistor Qp26 is connected to bit line BLB6, and gate line 618a extends from the gates of access transistors Qp16 and Qp26.
  • a contact 607 formed above is connected to the word line WL6.
  • an n-well which is the first well 601a common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 602.
  • a first n + drain diffusion layer 604a is formed by impurity implantation or the like on the first storage node Qa6 formed by the diffusion layer on the substrate, and a second storage node Qb6 formed by the diffusion layer on the substrate is formed on the first storage node Qa6.
  • a second n + drain diffusion layer 604b is formed by impurity implantation or the like.
  • first and second silicide layers (613a and 613b) are formed on the first and second n + drain diffusion layers, respectively.
  • a contact 611a formed on the first drain diffusion layer 604a is formed near the boundary between the first p + drain diffusion layer 603a and the first n + drain diffusion layer 604a, and the driver transistor Qn16 is connected through the storage node connection wiring Nb6. It is connected to a contact 611a formed on a gate wiring 618b extending from the gate electrode.
  • the first well and the first well are formed below the first n + diffusion layer and above the first well.
  • a first anti-leakage diffusion layer 601b having a different conductivity type is formed, and in order to suppress leakage from the second n + diffusion layer 604b having the same conductivity type as the first well to the substrate, the second n + A second leak preventing diffusion layer 601c having a conductivity type different from that of the first well is formed below the diffusion layer and above the first well.
  • an n-well which is a first well common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 602.
  • a first n + drain diffusion layer 604a is formed by impurity implantation or the like on the first storage node Qa6 formed by the diffusion layer on the substrate, and a second storage node Qb6 formed by the diffusion layer on the substrate is formed on the first storage node Qa6.
  • a second n + drain diffusion layer 604b is formed by impurity implantation or the like.
  • first and second silicide layers (613a and 613b) are formed on the surfaces of the first and second n + drain diffusion layers (604a and 604b), respectively.
  • the first well and the first well are formed below the first n + diffusion layer and above the first well.
  • a first anti-leakage diffusion layer 601b having a different conductivity type is formed, and in order to suppress leakage from the second n + diffusion layer 604b having the same conductivity type as the first well to the substrate, the second n + A second leak preventing diffusion layer 601c having a conductivity type different from that of the first well is formed below the diffusion layer and above the first well.
  • a columnar silicon layer 622a for forming the driver transistor Qn16 is formed in the first n + drain diffusion layer 604a, and a columnar silicon layer 622b for forming the driver transistor Qn26 is formed in the second n + drain diffusion layer 604b.
  • a gate insulating film 617 and a gate electrode 618 are formed around each columnar silicon layer.
  • An n + source diffusion layer 614 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 615 is formed on the surface of the source diffusion layer.
  • the contacts (608a, 608b) formed on the driver transistors (Qn16, Qn26) are both connected to the ground potential Vss6 through the wiring layer.
  • an n-well which is a first well common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 602.
  • a second p + drain diffusion layer 603b and a second n + drain diffusion layer 604b are formed in the second storage node Qb6 formed by the diffusion layer on the substrate by impurity implantation or the like.
  • a second silicide layer 613b is formed on the drain diffusion layer, and the second p + drain diffusion layer 603b and the second n + drain diffusion layer 604b are directly connected by the second silicide layer 613b.
  • the first well 601a is provided below the second n + diffusion layer and above the first well.
  • a second anti-leakage diffusion layer having a different conductivity type is formed.
  • a columnar silicon layer 622b constituting the access transistor Qp26 is formed on the second p + drain diffusion layer 603b, and a columnar silicon layer 622b constituting the driver transistor Qn26 is formed on the second n + drain diffusion layer 604b.
  • a gate insulating film 617 and a gate electrode 618 are formed around each columnar silicon layer, a source diffusion layer is formed on each columnar silicon layer by impurity implantation, and a silicide layer 615 is formed on the surface of the source diffusion layer.
  • Contact 608b formed on access transistor Qp26 is connected to bit line BLB6, and contact 608b formed on driver transistor Qn26 is connected to power supply potential line Vss6.
  • a contact 610b is formed on the gate wiring 618c extending from the gate electrode of the driver transistor Qn26, and the contact 610b is connected to the contact 611a formed on the first drain diffusion layer through the storage node connection wiring Na6.
  • a contact 611b is formed on the second n + drain diffusion layer 604b, and is connected to a contact 611a formed on the gate wiring 618b extending from the gate electrode of the driver transistor Qn16 through the storage node connection wiring Nb6.
  • the present invention has been made in view of the above circumstances, and an object thereof is to realize a Loadless 4T-SRAM cell using an SGT having a smaller cell area than the previously proposed Loadless 4T-SRAM using an SGT. .
  • a semiconductor memory device includes: A semiconductor memory device including a plurality of static memory cells in which four MOS transistors are arranged on a substrate, Each of the four MOS transistors supplies a charge to hold the memory cell data and reads the memory cell data with the first and second PMOS access transistors for accessing the memory.
  • First and second PMOS access transistors for supplying charge to hold memory cell data and for accessing the memory are: A P-type first diffusion layer, a first columnar semiconductor layer, and a P-type second diffusion layer are hierarchically arranged in a vertical direction on a substrate, and the first columnar semiconductor layer is formed of the first columnar semiconductor layer.
  • a first gate is formed,
  • the first and second NMOS driver transistors that drive the storage node to read the memory cell data are: An N-type third diffusion layer, a second columnar semiconductor layer, and an N-type fourth diffusion layer are arranged in a hierarchy in a vertical direction on the substrate, and the second columnar semiconductor layer is the second columnar semiconductor layer. Sidewalls of the second columnar semiconductor layer disposed between the third diffusion layer formed on the bottom of the columnar semiconductor layer and the fourth diffusion layer formed on the top of the first columnar semiconductor layer.
  • a second gate is formed at The first PMOS access transistor and the first NMOS driver transistor are arranged adjacent to each other, The second PMOS access transistor and the second NMOS driver transistor are arranged adjacent to each other, A first well common to a plurality of memory cells for applying a potential to the substrate is formed on the substrate, The P-type first diffusion layer formed at the bottom of the first PMOS access transistor and the N-type third diffusion layer formed at the bottom of the first NMOS driver transistor are mutually connected.
  • the P-type first diffusion layer and the N-type third diffusion layer connected to each other function as a first storage node for holding data stored in a memory cell;
  • the N-type third diffusion layer or the P-type first diffusion A bottom portion of a first leak prevention diffusion layer having a conductivity type opposite to that of the first well is formed between the layer and the first well so as to be shallower than the element isolation layer;
  • the first leakage prevention diffusion layer is directly connected to the P-type first diffusion layer or the N-type third diffusion layer,
  • the P-type first diffusion layer formed at the bottom of the second PMOS access transistor and the N-type third diffusion layer formed at the bottom of the second NMOS driver transistor are mutually connected.
  • the P-type first diffusion layer and the N-type third diffusion layer connected to each other function as a second storage node for holding data stored in a memory cell;
  • the N-type third diffusion layer or the P-type first diffusion layer Between the first well and the first well so that a bottom portion of the second leak prevention diffusion layer having a conductivity type opposite to that of the first well is shallower than the element isolation layer,
  • the second leak prevention diffusion layer is directly connected to the P-type first diffusion layer or the N-type third diffusion layer.
  • the gates of the first and second PMOS driver transistors are connected to each other by a first gate wiring, and the first gate wiring is connected to the first and second memory cells in two or more adjacent memory cells.
  • the word lines are formed by being connected to the gates of the two PMOS access transistors, A first contact is formed on the first gate wiring which is a word line for every two or more adjacent memory cells.
  • pillars can be disposed in the region where the first contact is formed on the first gate wiring which is the word line, similarly to the memory cell.
  • a second gate wiring extending from a gate of the first NMOS driver transistor is connected to the diffusion layer functioning as the second storage node by a second contact in common;
  • the third gate wiring extending from the gate of the second NMOS driver transistor can be connected to the diffusion layer functioning as the first storage node by a common third contact.
  • the peripheral length of the side wall of the columnar semiconductor layer that forms the first and second NMOS driver transistors is equal to or greater than the peripheral length of the side wall of the columnar semiconductor layer that forms the first and second PMOS access transistors. Having Or Alternatively, the peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS driver transistors is equal to or less than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second PMOS access transistors. Can have.
  • the four MOS transistors are arranged in two rows and two columns on the insulating film,
  • the first PMOS access transistor is arranged in the first row and the first column,
  • the first NMOS driver transistor is arranged in the second row and the first column,
  • the second PMOS access transistor is arranged in the first row and the second column,
  • the second NMOS driver transistor may be arranged in the second row and the second column.
  • the four MOS transistors are The first PMOS access transistor and the second PMOS access transistor are arranged adjacent to each other;
  • the first NMOS driver transistor is arranged adjacent to the first PMOS access transistor in one direction orthogonal to the adjacent direction of the first PMOS access transistor and the second PMOS access transistor.
  • the second NMOS driver transistor is arranged adjacent to the second PMOS access transistor in the other direction orthogonal to the adjacent direction of the first PMOS access transistor and the second PMOS access transistor. Can be.
  • 1 is a plan view of an SRAM showing a first embodiment of the present invention.
  • 1 is a plan view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • 1 is a cross-sectional view of an SRAM showing a first embodiment of the present invention.
  • It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order.
  • FIG. 1 shows an equivalent circuit diagram of a memory cell of a Loadless 4T-SRAM used in the present invention.
  • BL1 and BLB1 are bit lines
  • WL1 is a word line
  • Vss1 is a ground potential
  • Qp11 and Qp21 are access transistors having a function of accessing a memory cell and charging a storage node to "H”
  • Qn11 and Qn21 is a driver transistor for driving a storage node to read data in the memory cell
  • Qa1 and Qb1 are storage nodes for storing data.
  • FIG. 2 shows a layout diagram of the SRAM memory cell according to the first embodiment of the present invention.
  • the unit cells UC shown in FIG. 2 are repeatedly arranged in the SRAM cell array.
  • 4A to 4D show cross-sectional structures along cut lines A-A ′, B-B ′, C-C ′, and D-D ′ in the layout diagram of FIG.
  • An n-well which is the first well 101a is formed in the SRAM cell array of the substrate, and the diffusion layer on the substrate is separated by an element isolation layer 102 made of an insulating film such as an oxide film.
  • the first storage node Qa1 formed by the diffusion layer on the substrate is formed by the first p + diffusion layer 103a and the first n + diffusion layer 104a, and is connected by the first silicide layer 113a formed on the substrate surface.
  • the second storage node Qb1 formed by the diffusion layer on the substrate is formed by the second p + diffusion layer 103b and the second n + diffusion layer 104b, and the second silicide layer 113b formed on the substrate surface.
  • the lower portion of the first and second n + diffusion layers and the upper portion of the first well 101a are formed.
  • the first and second leak preventing diffusion layers are separated for each diffusion layer on each substrate by the element isolation layer 102.
  • Qp11 and Qp21 are access transistors for accessing a memory cell that is a PMOS, and Qn11 and Qn21 are driver transistors that drive a memory cell that is an NMOS.
  • one unit cell UC includes transistors arranged in two rows and two columns on a substrate.
  • an access transistor Qp11 and a driver transistor Qn11 are arranged on the first storage node Qa1 from the upper side of the drawing, respectively.
  • an access transistor Qp21 and a driver transistor Qn21 are arranged on the second storage node Qb1 from the upper side in the drawing.
  • the SRAM cell array of this embodiment is configured by continuously arranging unit cells UC having such four transistors in the vertical direction of the figure.
  • the contact 110a formed on the first storage node Qa1 is connected to the contact 111b formed on the gate wiring extending from the gate electrode of the driver transistor Qn21 by the node connection wiring Na1.
  • the contact 110b formed on the second storage node Qb1 is connected to the contact 111a formed on the gate line extending from the gate electrode of the driver transistor Qn11 by the node connection line Nb1.
  • Contact 106a formed on access transistor Qp11 is connected to bit line BL1, and contact 106b formed on access transistor Qp21 is connected to bit line BLB1.
  • Gate wiring 118a extending from the gate electrodes of access transistors Qp11 and Qp21 is connected as a word line to a plurality of memory cells adjacent in the horizontal direction.
  • the contacts (108a, 108b) formed on the driver transistors (Qn11, Qn21) are connected to the wiring layer Vss1 which is the ground potential.
  • the wiring of the bit line and the wiring of the ground potential are preferably connected in a layer higher than the node connection wiring that is a wiring in each memory cell.
  • the node connection wiring (Na1), the node connection wiring (Nb1), and the ground potential wiring Vss1 are set so that each wiring does not contact a contact that should not contact.
  • a configuration in which wiring is performed in a lower layer than the bit lines (BL1, BLB1) can be realized.
  • FIG. 2 shows the n + implantation region 125 and the p + implantation region 124.
  • the pattern for forming the n + implantation region 125 and the p + implantation region 124 is formed by simple lines and spaces. For this reason, the influence of the dimensional deviation and the positional deviation is small, and the margin of the dimension in the vicinity of the boundary between the n + implantation region and the p + implantation region can be minimized, and in the drawing, the vertical length of the SRAM cell. This is effective in reducing (the length in the connecting direction of each SRAM cell).
  • FIG. 3A shows a plan view of a part of an SRAM memory cell array composed of a plurality of SRAM memory cells.
  • a plurality of memory cells are arranged in the horizontal direction, and the word line 118a is shared by the plurality of memory cells arranged in the horizontal direction.
  • the word line is connected to the upper layer wiring by the contact 107 formed in the contact area, and is backed by the wiring layer as necessary. Therefore, unlike the SRAM cell of Patent Document 2, it is not necessary to form a contact to the word line in each cell, so that the SRAM cell area can be reduced.
  • the number of cells connected to the word line can be determined within a range in which there is no problem in reading or writing delay.
  • FIG. 3 (b) shows a plan view of a part of an SRAM cell array composed of a plurality of SRAM cells in other cases.
  • a plurality of memory cells are arranged in the horizontal direction, and the word line 118a is shared in the memory cells arranged in the horizontal direction.
  • pillars are arranged in the Contact Area as well as the Cell array Area. In this way, by arranging the pillars in the contact area in the same pattern as the memory cell area, the same pillar arrangement regularity as in the cell array can be maintained in the contact area, and therefore, the pillars and contacts adjacent to the contact area can be maintained. A difference in dimensions between pillars not adjacent to the Area can be reduced, and an error between the characteristics of the SGT adjacent to the Contact Area and the SGT characteristics not adjacent to the Contact Area can be minimized.
  • the configuration of the word lines and the word line contacts is described using the layout of the first embodiment as an example.
  • the layout is not limited to the layout of the first embodiment. Similar configurations of word lines and word line contacts can be applied to the layouts of other embodiments.
  • the source and drain of each transistor constituting the SRAM are defined as follows.
  • a diffusion layer formed above the columnar semiconductor layer connected to the ground voltage is defined as a source diffusion layer
  • a diffusion layer formed below the columnar semiconductor layer is defined as a drain diffusion layer.
  • the access transistors (Qp11, Qp21) depending on the operating state, both the diffusion layer formed above the columnar semiconductor layer and the diffusion layer formed below are the source or drain.
  • the diffusion layer formed in (1) is defined as the source diffusion layer
  • the diffusion layer formed under the columnar semiconductor layer is defined as the drain diffusion layer.
  • an n-well which is a first well 101a common to the SRAM cell array, is formed on the substrate, and an element isolation layer 102 formed of an insulating film such as an oxide film is used on the substrate.
  • the diffusion layer is separated.
  • the first p + drain diffusion layer 103a is formed by impurity implantation or the like in the first storage node Qa1 formed by the diffusion layer on the substrate, and the second storage node Qb1 formed by the diffusion layer on the substrate is in the second storage node Qb1.
  • a second p + drain diffusion layer 103b is formed by impurity implantation or the like.
  • first and second silicide layers are formed on the first and second p + drain diffusion layers (103a and 103b), respectively.
  • Columnar silicon layer 121a constituting access transistor Qp11 is formed on p + drain diffusion layer 103a
  • columnar silicon layer 121b constituting access transistor Qp21 is formed on p + drain diffusion layer 103b.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • a p + source diffusion layer 116 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 115 is formed on the surface of the source diffusion layer.
  • Contact 106a formed on access transistor Qp11 is connected to bit line BL1, and contact 106b formed on access transistor Qp21 is connected to bit line BLB1.
  • Gate wiring 118a extending from the gate electrodes of access transistors Qp11 and Qp21 is connected as a word line to a plurality of memory cells adjacent in the horizontal direction.
  • an n-well which is a first well 101a common to the SRAM cell array, is formed on the substrate, and an element isolation layer 102 formed of an insulating film such as an oxide film is used on the substrate.
  • the diffusion layer is separated.
  • the first n + drain diffusion layer 104a is formed by impurity implantation or the like in the first storage node Qa1 formed by the diffusion layer on the substrate, and the second storage node Qb1 formed by the diffusion layer on the substrate is in the second storage node Qb1.
  • a second n + drain diffusion layer 104b is formed by impurity implantation or the like.
  • first and second silicide layers are formed on the first and second n + drain diffusion layers, respectively.
  • the contact 111a formed on the first drain diffusion layer 104a is formed on the vicinity of the boundary between the first p + drain diffusion layer 103a and the first n + drain diffusion layer 104a, and is connected to the driver transistor Qn11 through the storage node connection wiring Na1. It is connected to a contact 111a formed on a gate wiring 118b extending from the gate electrode.
  • the first well is provided below the first n + diffusion layer and above the first well.
  • the second leak prevention diffusion layer 101b having a conductivity type different from that of the first well is formed.
  • a second leak preventing diffusion layer 101c having a conductivity type different from that of the first well is formed below the n + diffusion layer and above the first well. The bottoms of the first and second leak prevention diffusion layers are formed shallower than the bottom of the element isolation layer, and the first and second leak prevention diffusion layers are separated by the element isolation layer.
  • an n-well which is a first well common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 102.
  • the first n + drain diffusion layer 104a is formed by impurity implantation or the like in the first storage node Qa1 formed by the diffusion layer on the substrate, and the second storage node Qb1 formed by the diffusion layer on the substrate is in the second storage node Qb1.
  • a second n + drain diffusion layer 104b is formed by impurity implantation or the like.
  • first and second silicide layers (113a and 113b) are formed on the surfaces of the first and second n + drain diffusion layers (104a and 104b), respectively.
  • the first well is provided below the first n + diffusion layer and above the first well.
  • the second leak prevention diffusion layer 101b having a conductivity type different from that of the first well is formed.
  • a second leak preventing diffusion layer 101c having a conductivity type different from that of the first well is formed below the n + diffusion layer and above the first well. The bottoms of the first and second leak prevention diffusion layers are formed shallower than the bottom of the element isolation layer, and the first and second leak prevention diffusion layers are separated by the element isolation layer.
  • a columnar silicon layer 122a for forming the driver transistor Qn11 is formed in the first n + drain diffusion layer 104a, and a columnar silicon layer 122b for forming the driver transistor Qn21 is formed in the second n + drain diffusion layer 104b.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • An n + source diffusion layer 114 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 115 is formed on the surface of the source diffusion layer.
  • the contacts (108a, 108b) formed on the driver transistors (Qn11, Qn21) are both connected to the ground potential Vss1 through the wiring layer.
  • an n-well which is a first well common to the SRAM cell array is formed on the substrate, and the diffusion layer on the substrate is separated by the element isolation layer 102.
  • a second p + drain diffusion layer 103b and a second n + drain diffusion layer 104b are formed in the second storage node Qb1 formed by the diffusion layer on the substrate by impurity implantation or the like.
  • a second silicide layer 113b is formed on the drain diffusion layer, and the second p + drain diffusion layer 103b and the second n + drain diffusion layer 104b are directly connected by the second silicide layer 113b.
  • the first well is provided below the second n + diffusion layer and above the first well.
  • a second leak preventing diffusion layer 101c having a conductivity type different from that of 101a is formed.
  • the N + source diffusion layer and the P + source diffusion layer are connected by silicide. However, if the contact resistance between the N + source diffusion layer and the P + source diffusion layer is sufficiently small, it is not necessary to form silicide.
  • the N + source diffusion layer and the P + source diffusion layer are connected by contact with the N + source diffusion layer and the P + source diffusion layer by contact, or by other methods. Layers may be connected.
  • FIG. 4 (e) shows a cross-sectional structure taken along line E-E 'of FIG. 3 (a).
  • a P + source diffusion layer 103 made of the silicon layer of the left cell and the right cell is formed on the substrate.
  • a silicide layer 113 is formed on each source diffusion layer.
  • a columnar silicon layer 121 for forming an access transistor is formed on each P + source diffusion layer region 103, and a columnar silicon layer 121 for forming an access transistor is formed on the P + source diffusion layer region 103.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • a P + drain diffusion layer region 116 is formed on the columnar silicon layer by impurity implantation or the like, and a silicide layer 115 is formed on the surface of the drain diffusion layer region.
  • a contact 106 formed on each access transistor is connected to a bit line, and a contact 107 formed on the word line 118a is connected to a lower resistance word line formed by an upper wiring layer.
  • a columnar silicon layer 122b constituting the access transistor Qp21 is formed on the second p + drain diffusion layer 103b, and a columnar silicon layer 122b constituting the driver transistor Qn21 is formed on the second n + drain diffusion layer 104b.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer, a source diffusion layer is formed on each columnar silicon layer by impurity implantation, and a silicide layer 115 is formed on the surface of the source diffusion layer.
  • Contact 106b formed on access transistor Qp21 is connected to bit line BLB1, and contact 108b formed on driver transistor Qn21 is connected to power supply potential line Vss1.
  • a contact 111b is formed on the gate wiring 118c extending from the gate electrode of the driver transistor Qn21, and the contact 111b is connected to the contact 110a formed on the first drain diffusion layer through the storage node connection wiring Na1.
  • a contact 110b is formed on the second n + drain diffusion layer 104b or the second p + drain diffusion layer 103b, and is formed on the gate wiring 118b extending from the gate electrode of the driver transistor Qn11 through the storage node connection wiring Nb1. Connected to the contact 111a.
  • the first well 201a is a p-well, and the first leak preventing diffusion layer 201b and the second well are interposed between the p + diffusion layer and the first well.
  • the first leak prevention diffusion layer 201b is formed below the p + drain diffusion layer 203a and above the first well
  • the second leakage diffusion layer 203b is formed below the p + drain diffusion layer 203b and above the first well.
  • FIGS. In each figure, (a) is a plan view, and (b) is a cross-sectional view taken along D-D '.
  • a silicon nitride film or the like is formed on the substrate, and a pattern of columnar silicon layers (121a, 122a, 121b, 122b) is formed by lithography, and etched to form a silicon nitride film mask. 119 and columnar silicon layers (121a, 122a, 121b, 122b) are formed. Subsequently, an n-well which is the first well 101a is formed in the SRAM cell array by impurity implantation or the like.
  • the element isolation layer 102 is formed.
  • the element isolation layer is formed by first etching the groove pattern, filling the groove pattern with an insulating film such as an oxide film by CVD or the like, and removing the excess oxide film on the substrate by dry etching or wet etching. As a result, a pattern of the diffusion layer that becomes the first storage node Qa1 and the second storage node Qb1 is formed on the substrate.
  • impurities are introduced into the p + implantation region 124 and the n + implantation region 125 by ion implantation or the like to form drain diffusion layers (103a, 103b, 104a, 104b) below the columnar silicon layer on the substrate.
  • drain diffusion layers 103a, 103b, 104a, 104b
  • the second leak prevention diffusion layer 101c is formed.
  • the second leak prevention diffusion layer 101c can be formed by performing impurity implantation or the like using the mask of the n + implantation region 125.
  • a gate insulating film 117 and a gate conductive film 118 are formed.
  • the gate insulating film 117 is formed of an oxide film or a high-k film.
  • the gate conductive film is formed of polysilicon, a metal film, or a laminated structure thereof.
  • a gate wiring pattern is formed by lithography using a resist 133 or the like.
  • the gate conductive film 117 and the gate insulating film 118 are etched and removed. Thereby, gate wirings (118a to 118c) are formed. Thereafter, the mask 119 on the pillar is removed.
  • an insulating film such as a silicon nitride film is formed and then etched back so that the sidewall of the columnar silicon layer and the sidewall of the gate electrode are covered with an insulating film 134 such as a silicon nitride film.
  • impurities are introduced into the p + implantation region 124 and the n + implantation region 125 by ion implantation or the like to form source diffusion layers (114, 116) above the columnar silicon layer.
  • a metal such as Ni is sputtered and heat treatment is performed to form silicide layers (113a, 113b) on the drain diffusion layer and silicide layers 115 on the source diffusion layer on the columnar silicon layer.
  • the insulating layer 134 such as a silicon nitride film covering the side walls of the columnar silicon layer and the gate electrode can suppress a drain-gate and source-gate short circuit due to the silicide layer.
  • contacts (106a, 106b, 108a, 108b, 110a, 110b, 111a, 111b) are formed after forming a silicon oxide film as an interlayer film.
  • FIG. 15 shows the SRAM layout of the second embodiment.
  • This embodiment is different from the first embodiment in that the shape of the columnar silicon layer forming the access transistor is different from the size of the columnar silicon layer forming the driver transistor.
  • the leakage current can be increased by setting the columnar silicon layer forming the access transistor large as shown in FIG.
  • the shape of the columnar silicon layer may not be circular but may be elliptical.
  • the read margin can be improved by forming the driver transistor columnar silicon layer larger and increasing the current of the driver transistor.
  • the pillar layout similar to that of the first embodiment is used as an example.
  • the layout of the first embodiment is not limited to the layout of the first embodiment. An example can be applied.
  • FIG. 16 shows the SRAM cell layout of the third embodiment.
  • the present embodiment is different from the first embodiment in the following points.
  • the storage node Qa3 formed by the first diffusion layer on the substrate and the gate wiring extending from the gate electrode of the driver transistor Qn23 are connected to each other by a common contact 310a formed over both of them.
  • Qb3, which is a storage node formed by the second diffusion layer, and a gate wiring extending from the gate electrode of driver transistor Qn13 are connected by a common contact 310b formed across both.
  • the number of contacts in the SRAM cell can be reduced by directly connecting the gate and the storage node with the contact instead of the wiring layer. Therefore, the cell area can be reduced by adjusting the arrangement of the columnar silicon layer and the contact Can be reduced.
  • Vss3 is formed of a lower layer wiring and bit lines (BL3, BLB3) are formed of an upper layer wiring
  • bit lines BL3, BLB3
  • the node connection wiring Na3 and the node connection wiring Nb3 are formed by contacts.
  • the same pillar layout as in the first embodiment is used as an example.
  • the layout is not limited to this layout in practice, and the present embodiment can be similarly applied to other layouts. it can.
  • FIG. 17 shows the SRAM cell layout of the fourth embodiment.
  • the present embodiment is different from the first embodiment in the following points.
  • the contact 110a is disposed only adjacent to the driver transistor Qn11 on the storage node Qa1, but the contact 110b is provided between the driver transistor Qn21 and the access transistor Qp21 on the storage node Qb1.
  • Such an asymmetry of the layout may cause an asymmetry in the characteristics of the SRAM cell, and the operation margin may be narrowed.
  • the access transistor Qp14, contacts (410a, 411a) and driver transistor Qn14 on the first storage node Qa4 and the access transistor Qp24, contacts (410b, 411b) and driver transistor on the second storage node Qb4 are used. Since the layout of Qn24 is symmetric, the operation margin is not deteriorated due to the asymmetry as described above, and an SRAM cell having a wide operation margin is possible.
  • bit line wiring and the ground potential wiring are preferably arranged in a layer above the node connection wiring which is a wiring in each memory cell in order to share with the wiring of other memory cells.
  • the node connection wiring is formed by contacts.
  • Vss4 is formed of a lower layer wiring and bit lines (BL4, BLB4) are formed of an upper layer wiring can be realized.
  • FIG. 18 shows the SRAM cell layout of the fifth embodiment. Since the layout of this embodiment is symmetrical as in the fourth embodiment, an SRAM cell having a wide operation margin is possible.
  • Qa5 which is a storage node formed by the first diffusion layer on the substrate, and a gate wiring extending from the gate electrode of the driver transistor Qn25 are formed over both.
  • the storage node Qb5 connected by the contact 510a and formed by the second diffusion layer on the substrate and the gate wiring extending from the gate electrode of the driver transistor Qn15 are connected by a common contact 510b formed over both. Connected.
  • bit line wiring and the ground potential wiring are preferably arranged in a layer above the node connection wiring which is a wiring in each memory cell in order to share with the wiring of other memory cells.
  • the node connection wiring is formed by contacts.
  • Vss5 is formed of a lower layer wiring and bit lines (BL5, BLB5) are formed of an upper layer wiring
  • bit lines BL5, BLB5
  • the node connection wiring Na5 and the node connection wiring Nb5 are formed by contacts.
  • FIG. 19A shows a plan view of a part of an SRAM memory cell array composed of a plurality of SRAM memory cells.
  • a plurality of memory cells are arranged in the horizontal direction, and the word lines 518a are shared by the plurality of memory cells arranged in the horizontal direction.
  • the word line is connected to the upper layer wiring by a contact 507 formed in the contact area, and backed by the wiring layer as necessary. Therefore, unlike the SRAM cell of Patent Document 2, it is not necessary to form a contact to the word line in each cell, so that the SRAM cell area can be reduced.
  • a read or write delay due to a delay of a word line signal may be a problem in a cell far from the word line contact 507. For this reason, the number of cells connected to the word line can be determined within a range in which there is no problem in reading or writing delay.
  • FIG. 19 (b) shows a plan view of a part of an SRAM cell array composed of a plurality of SRAM cells in other cases.
  • a plurality of memory cells are arranged in the horizontal direction, and the word line 518a is shared in the memory cells arranged in the horizontal direction.
  • pillars are arranged in the Contact Area as well as in the Cell array Area. As described above, by arranging the pillars in the contact area, it is possible to minimize the error in the characteristics of the SGT adjacent to the contact area and the characteristics of the SGT not adjacent to the contact area.
  • the MOS transistor is an SGT in which a drain, a gate, and a source are arranged in a vertical direction, and an access transistor
  • the CMOS loadless 4T-SRAM having a very small memory cell area can be obtained by using a common gate for a plurality of cells adjacent in the horizontal direction as a word line and forming one contact to the word line for each of the plurality of cells. Can be realized.

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Abstract

　縦型トランジスタＳＧＴで構成されたＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。　４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはバルク基板上に形成されたドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、アクセストランジスタのゲートをワードラインとして横方向に隣接する複数のセルで共通化し、ワードラインへのコンタクトを複数のセルごとに１個形成することにより、非常に小さいメモリセル面積を持つＣＭＯＳ型Ｌｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭを実現することができる。

Description

半導体記憶装置
　本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
　半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２－１８８９６６号公報）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
　ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭを用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に強いため、ＳＧＴを用いた場合にも小さいセル面積を持つＳＲＡＭを実現することが必須である。
　特許文献２（特開２０１１－６１１１０号公報）に４個のＳＧＴを用いてバルク基板上に形成されたＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭが示されている。Ｌｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭの等価回路図を図１に示す。また、特許文献２のＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭの平面図を図２０に、断面図を図２１に示す。
　図１に示したＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭの等価回路を用いて、Ｌｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭの動作原理について以下に示す。Ｌｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭはＰＭＯＳであるメモリにアクセスするための２個のアクセストランジスタとＮＭＯＳであるメモリを駆動するための２個のドライバトランジスタの計４個のトランジスタにより構成されている。
　以下に図１のメモリセルの動作の一例として、記憶ノードＱａ１に“Ｌ”のデータが、記憶ノードＱｂ１に“Ｈ”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線ＷＬ１、ビット線ＢＬ１およびＢＬＢ１はすべて“Ｈ”電位に駆動されている。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）のオフリーク電流はドライバトランジスタのオフリーク電流より、例えば１０倍～１０００倍程度大きくなるように設定されている。このため、記憶ノードＱｂ１の“Ｈ”レベルはアクセストランジスタＱｐ２１を通してビット線ＢＬＢ１から記憶ノードＱｂ１にＯｆｆリーク電流が流れることにより保持される。一方、記憶ノードＱａ１の“Ｌ”レベルはドライバトランジスタＱｎ１１により安定して保持される。
　図２０に特許文献２の実施例１のＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２０に示したユニットセルＵＣが繰り返し配置されている。図２１（ａ）～（ｄ）に図２０のレイアウト図のカットラインＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’及びＤ－Ｄ’における断面構造をそれぞれ示す。
　まず、図２０及び図２１を用いて特許文献２の実施例１のＳＲＡＭセルのレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル６０１ａであるｎ－ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６は第１のｐ＋拡散層６０３ａと第１のｎ＋拡散層６０４ａにより形成され、基板表面に形成される第１のシリサイド層６１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ６は第２のｐ＋拡散層６０３ｂと第２のｎ＋拡散層６０４ｂにより形成され、基板表面に形成される第２のシリサイド層６１３ｂによって接続される。第１のウェル６０１ａであるｎ－ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１のウェルの上部に第１のウェルと異なる導電型の拡散層である第１のリーク防止拡散層６０１ｂまたは第２のリーク防止拡散層６０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層１０２により各々の基板上の拡散層ごとに分離されている。
　Ｑｐ１６およびＱｐ２６はＰＭＯＳであるメモリセルにアクセスするためのアクセストランジスタであり、Ｑｎ１６およびＱｎ２６はＮＭＯＳであるメモリセルを駆動するドライバトランジスタである。
　１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードＱａ６上に、図の上側からアクセストランジスタＱｐ１６及びドライバトランジスタＱｎ１６がそれぞれ配列されている。また、２列目には、第２の記憶ノードＱｂ６上に、図の上側からアクセストランジスタＱｐ２６及びドライバトランジスタＱｎ２６がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
　第１の記憶ノードＱａ６上に形成されるコンタクト６１０ａはノード接続配線Ｎａ６によりドライバトランジスタＱｎ２６のゲート電極より延在するゲート配線上に形成されるコンタクト６１１ｂと接続される。また、第２の記憶ノードＱｂ６上に形成されるコンタクト６１０ｂはノード接続配線Ｎｂ６によりドライバトランジスタＱｎ１６のゲート電極より延在するゲート配線上に形成されるコンタクト６１１ａと接続される。アクセストランジスタＱｐ１６上部に形成されるコンタクト６０６ａはビット線ＢＬ６に接続され、アクセストランジスタＱｐ２６上部に形成されるコンタクト６０６ｂはビット線ＢＬＢ６に接続される。アクセストランジスタＱｐ１６及びアクセストランジスタＱｐ２６のゲート電極から延在するゲート配線上に形成される共通のコンタクト６０７はワード線ＷＬ６に接続される。ドライバトランジスタ（Ｑｎ１６、Ｑｎ２６）上部に形成されるコンタクト（６０８ａ、６０８ｂ）は接地電位である配線層Ｖｓｓ６に接続される。
　続いて、図２１の断面図を用いて特許文献２のＳＲＡＭセルの構造について説明する。図２１（ａ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル６０１ａであるｎ－ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｐ＋ドレイン拡散層６０３ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｐ＋ドレイン拡散層６０３ｂが形成されている。また、第１、第２のｐ＋ドレイン拡散層（６０３ａ、６０３ｂ）上には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。ｐ＋ドレイン拡散層６０３ａ上にアクセストランジスタＱｐ１６を構成する柱状シリコン層６２１ａが形成され、ｐ＋ドレイン拡散層６０３ｂ上にアクセストランジスタＱｐ２６を構成する柱状シリコン層６２１ｂが形成される。
　それぞれの柱状シリコン層の周囲にはゲート絶縁膜６１７およびゲート電極６１８が形成されている。柱状シリコン層上部にはｐ＋ソース拡散層６１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。アクセストランジスタＱｐ１６上に形成されるコンタクト６０６ａはビット線ＢＬ６に接続され、アクセストランジスタＱｐ２６上に形成されるコンタクト６０６ｂはビット線ＢＬＢ６に接続され、アクセストランジスタＱｐ１６およびＱｐ２６のゲートより延在するゲート配線６１８ａ上に形成されるコンタクト６０７はワード線ＷＬ６に接続される。
　図２１（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル６０１ａであるｎ－ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｎ＋ドレイン拡散層６０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｎ＋ドレイン拡散層６０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層６０４ａ上に形成されるコンタクト６１１ａは第１のｐ＋ドレイン拡散層６０３ａと第１のｎ＋ドレイン拡散層６０４ａの境界付近上に形成され、記憶ノード接続配線Ｎｂ６を通じてドライバトランジスタＱｎ１６のゲート電極から延在するゲート配線６１８ｂ上に形成されるコンタクト６１１ａに接続される。
　第１のウェルと同一の導電型を持つ第１のｎ＋拡散層６０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第１のリーク防止拡散層６０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第２のリーク防止拡散層６０１ｃが形成される。
　図２１（ｃ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ－ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｎ＋ドレイン拡散層６０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｎ＋ドレイン拡散層６０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層（６０４ａ、６０４ｂ）表面には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。第１のウェルと同一の導電型を持つ第１のｎ＋拡散層６０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第１のリーク防止拡散層６０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層６０１ｃが形成される。
　第１のｎ＋ドレイン拡散層６０４ａにドライバトランジスタＱｎ１６を形成する柱状シリコン層６２２ａが形成され、第２のｎ＋ドレイン拡散層６０４ｂにドライバトランジスタＱｎ２６を形成する柱状シリコン層６２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜６１７およびゲート電極６１８が形成されている。柱状シリコン層上部にはｎ＋ソース拡散層６１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。ドライバトランジスタ（Ｑｎ１６、Ｑｎ２６）上に形成されるコンタクト（６０８ａ、６０８ｂ）はともに配線層を通して接地電位Ｖｓｓ６に接続される。
　図２１（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ－ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により、第２のｐ＋ドレイン拡散層６０３ｂおよび第２のｎ＋ドレイン拡散層６０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層６１３ｂが形成され、第２のシリサイド層６１３ｂによって第２のｐ＋ドレイン拡散層６０３ｂと第２のｎ＋ドレイン拡散層６０４ｂは直接接続されている。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェル６０１ａと異なる導電型を持つ第２のリーク防止拡散層が形成される。
　第２のｐ＋ドレイン拡散層６０３ｂ上にアクセストランジスタＱｐ２６を構成する柱状シリコン層６２２ｂが形成され、第２のｎ＋ドレイン拡散層６０４ｂ上にドライバトランジスタＱｎ２６を構成する柱状シリコン層６２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜６１７およびゲート電極６１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。アクセストランジスタＱｐ２６上に形成されるコンタクト６０８ｂはビット線ＢＬＢ６に接続され、ドライバトランジスタＱｎ２６上に形成されるコンタクト６０８ｂは電源電位配線Ｖｓｓ６に接続される。
　ドライバトランジスタＱｎ２６のゲート電極から延在するゲート配線６１８ｃ上にはコンタクト６１０ｂが形成され、コンタクト６１０ｂは記憶ノード接続配線Ｎａ６を通じて第１のドレイン拡散層上に形成されるコンタクト６１１ａに接続される。第２のｎ＋ドレイン拡散層６０４ｂ上にはコンタクト６１１ｂが形成され、記憶ノード接続配線Ｎｂ６を通じてドライバトランジスタＱｎ１６のゲート電極から延在するゲート配線６１８ｂ上に形成されたコンタクト６１１ａに接続される。
特開平２－１８８９６６号公報 特開２０１１－６１１１０号公報
　図２０及び図２１の４Ｔ－ＳＲＡＭセルにおいては、アクセストランジスタ間のゲート上に形成されるワード線コンタクトにより、上下方向にデッドスペースが発生し、効率的に小さいＳＲＡＭセルを形成することができない。
　本発明は上記の事情に鑑みてなされたものであり、従来提案されていたＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭより、さらにセル面積の小さいＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭセルを実現することを目的とする。
　本発明に係る半導体記憶装置は、
　４個のＭＯＳトランジスタが基板上に配列された複数のスタティック型メモリセルを備えた半導体記憶装置であって、
　前記４個のＭＯＳトランジスタの各々は、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
　メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタは、
　Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
　メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタは、
　Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
　前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
　前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
　前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
　前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
　前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
　前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
　前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
　前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
　前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
　前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
　前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
　前記第１及び前記第２のＰＭＯＳのドライバトランジスタのそれぞれのゲートは第１のゲート配線により互いに接続され、前記第１のゲート配線は隣接する２以上の複数のメモリセルにおける前記第１及び前記第２のＰＭＯＳのアクセストランジスタのそれぞれのゲートと互いに接続されることによりワード線を形成しており、
　２以上の隣接する複数のメモリセルごとに、ワード線である前記第１のゲート配線上に第１のコンタクトが形成されることを特徴とする。
　上記発明に係る半導体記憶装置において、前記ワード線である前記第１のゲート配線上に前記第１のコンタクトが形成される領域において、メモリセルと同様にピラーを配置することができる。
　上記発明に係る半導体記憶装置において、
　前記第１のＮＭＯＳのドライバトランジスタのゲートより延在する第２のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通の第２のコンタクトにより接続され、
　前記第２のＮＭＯＳのドライバトランジスタのゲートより延在する第３のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通の第３のコンタクトにより接続されるようにすることができる。
　上記発明に係る半導体記憶装置において、
　前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
　又は、
　又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこととすることができる。
　上記発明に係る半導体記憶装置において、
　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
　前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることとすることができる。
　上記発明に係る半導体記憶装置において、
　前記４個のＭＯＳトランジスタは、
　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることとすることができる。
本発明のＳＲＡＭを示す等価回路である。 本発明の第１の実施例を示すＳＲＡＭの平面図である。 本発明の第１の実施例を示すＳＲＡＭの平面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第２の実施例を示すＳＲＡＭの平面図である。 本発明の第３の実施例を示すＳＲＡＭの平面図である。 本発明の第４の実施例を示すＳＲＡＭの平面図である。 本発明の第５の実施例を示すＳＲＡＭの平面図である。 本発明の第５の実施例を示すＳＲＡＭの平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。
〔実施例１〕
　図１に本発明に用いたＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｓｓ１は接地電位、Ｑｐ１１およびＱｐ２１はメモリセルにアクセスするためおよび記憶ノードを“Ｈ”にチャージする機能を備えたアクセストランジスタ、Ｑｎ１１およびＱｎ２１はメモリセルのデータをＲｅａｄするために記憶ノードを駆動するドライバトランジスタ、Ｑａ１およびＱｂ１はデータを記憶するための記憶ノードを示している。
　図２に本発明の実施例１におけるＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図４（ａ）～（ｄ）に図２のレイアウト図のカットラインＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’及びＤ－Ｄ’における断面構造をそれぞれ示す。
　まず図２及び図４を参考にして本実施例のレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル１０１ａであるｎ－ｗｅｌｌが形成され、酸化膜などの絶縁膜によりなる素子分離層１０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１は第１のｐ＋拡散層１０３ａと第１のｎ＋拡散層１０４ａにより形成され、基板表面に形成される第１のシリサイド層１１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ１は第２のｐ＋拡散層１０３ｂと第２のｎ＋拡散層１０４ｂにより形成され、基板表面に形成される第２のシリサイド層１１３ｂによって接続される。第１のウェル１０１ａであるｎ－ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１及び第２のｎ＋拡散層の下部かつ第１のウェル１０１ａの上部に第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｂ及び第３のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層１０２により各々の基板上の拡散層ごとに分離されている。
　Ｑｐ１１およびＱｐ２１はＰＭＯＳであるメモリセルにアクセスするためのアクセストランジスタであり、Ｑｎ１１およびＱｎ２１はＮＭＯＳであるメモリセルを駆動するドライバトランジスタである。
　本実施例では、１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードＱａ１上に、図の上側からアクセストランジスタＱｐ１１及びドライバトランジスタＱｎ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードＱｂ１上に、図の上側からアクセストランジスタＱｐ２１及びドライバトランジスタＱｎ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
　第１の記憶ノードＱａ１上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続される。また、第２の記憶ノードＱｂ１上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱｐ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１およびＱｐ２１のゲート電極から延在するゲート配線１１８ａはワード線として横方向に隣接する複数のメモリセルに接続されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）は接地電位である配線層Ｖｓｓ１に接続される。
　ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
　なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１は、ビット線（ＢＬ１、ＢＬＢ１）より下位の層で配線する構成が実現可能である。
　図２にｎ＋注入領域１２５およびｐ＋注入領域１２４を示す。本実施例のＳＲＡＭセルアレイ領域においてはｎ＋注入領域１２５およびｐ＋注入領域１２４を形成するパターンは単純なライン＆スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、ｎ＋注入領域とｐ＋注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、ＳＲＡＭセルの縦方向の長さ（各ＳＲＡＭセルの接続方向の長さ）の縮小に有効である。
　図３（ａ）に複数のＳＲＡＭメモリセルからなるＳＲＡＭメモリセルアレイの一部の平面図を示す。同図におけるＣｅｌｌ　ａｒｒａｙ　Ａｒｅａにおいては複数のメモリセルが横方向に配置されており、横方向に配置された複数のメモリセルにおいて、ワード線１１８ａが共通化されている。ワード線はＣｏｎｔａｃｔ　Ａｒｅａに形成されたコンタクト１０７により上層の配線に接続され、必要に応じて配線層で裏打ちされる。このため、特許文献２のＳＲＡＭセルとは異なり、各々のセルにワード線へのコンタクトを形成する必要がないので、ＳＲＡＭセル面積を縮小することができる。
　ワード線１１８ａに複数のセルを接続することにより、ワード線コンタクト１０７から遠い側のセルにおいてはワード線の信号の遅延による読み出しや書き込みの遅延が問題になる可能性がある。このため、ワード線に接続するセルの数は読み出しや書き込みの遅延が問題ない範囲で決めることができる。
　図３（ｂ）に他の場合における複数のＳＲＡＭセルからなるＳＲＡＭセルアレイの一部の平面図を示す。図におけるＣｅｌｌ　ａｒｒａｙ　Ａｒｅａにおいても同様に、複数のメモリセルが横方向に配置されており、横方向に配置されたメモリセルにおいて、ワード線１１８ａが共通化されている。しかし、図３（ｂ）においてはＣｏｎｔａｃｔ　Ａｒｅａにおいても、Ｃｅｌｌ　ａｒｒａｙ　Ａｒｅａと同様にピラーが配置されている。このようにＣｏｎｔａｃｔ 　Ａｒｅａにおいてもピラーをメモリセル領域と同じパターンで配置することにより、Ｃｏｎｔａｃｔ　ＡｒｅａにおいてもＣｅｌｌ　ａｒｒａｙ内と同じピラー配置の規則性を保つことができるため、Ｃｏｎｔａｃｔ　Ａｒｅａに隣接するピラーとＣｏｎｔａｃｔ　Ａｒｅａに隣接していないピラー間の寸法の差を小さくすることができ、Ｃｏｎｔａｃｔ　Ａｒｅａに隣接するＳＧＴの特性とＣｏｎｔａｃｔ　Ａｒｅａに隣接していないＳＧＴ特性の誤差を最小限に抑えることができる。
　図３（ａ）（ｂ）においては、一例として実施例１のレイアウトを用いてワード線及びワード線コンタクトの構成について述べたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様なワード線及びワード線コンタクトの構成を適用することができる。
　本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
　続いて、図４の断面構造を参照して本発明のＳＲＡＭの構造について説明する。図４（ａ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ－ｗｅｌｌが形成され、酸化膜などの絶縁膜により形成される素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｐ＋ドレイン拡散層１０３ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｐ＋ドレイン拡散層１０３ｂが形成されている。また、第１、第２のｐ＋ドレイン拡散層（１０３ａ、１０３ｂ）上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。ｐ＋ドレイン拡散層１０３ａ上にアクセストランジスタＱｐ１１を構成する柱状シリコン層１２１ａが形成され、ｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２１ｂが形成される。
　それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｐ＋ソース拡散層１１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１およびＱｐ２１のゲート電極から延在するゲート配線１１８ａはワード線として横方向に隣接する複数のメモリセルに接続されている。
　図４（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ－ｗｅｌｌが形成され、酸化膜などの絶縁膜により形成される素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層１０４ａ上に形成されるコンタクト１１１ａは第１のｐ＋ドレイン拡散層１０３ａと第１のｎ＋ドレイン拡散層１０４ａの境界付近上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａに接続される。
　第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第１のリーク防止拡散層１０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層の底部は素子分離層の底部より浅く形成されており、第１及び第２のリーク防止拡散層は素子分離層により分離されている。
　図４（ｃ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ－ｗｅｌｌが形成され、素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層（１０４ａ、１０４ｂ）表面には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第１のリーク防止拡散層１０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層の底部は素子分離層の底部より浅く形成されており、第１及び第２のリーク防止拡散層は素子分離層により分離されている。
　第１のｎ＋ドレイン拡散層１０４ａにドライバトランジスタＱｎ１１を形成する柱状シリコン層１２２ａが形成され、第２のｎ＋ドレイン拡散層１０４ｂにドライバトランジスタＱｎ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｎ＋ソース拡散層１１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。
　図４（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ－ｗｅｌｌが形成され、素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により、第２のｐ＋ドレイン拡散層１０３ｂおよび第２のｎ＋ドレイン拡散層１０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層１１３ｂが形成され、第２のシリサイド層１１３ｂによって第２のｐ＋ドレイン拡散層１０３ｂと第２のｎ＋ドレイン拡散層１０４ｂは直接接続されている。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェル１０１ａと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。本実施例においてはシリサイドによってＮ＋ソース拡散層とＰ＋ソース拡散層が接続されているが、Ｎ＋ソース拡散層とＰ＋ソース拡散層間の接触抵抗が十分小さい場合にはシリサイドを形成する必要はない。また、シリサイドでＮ＋ソース拡散層とＰ＋ソース拡散層を接続する代わりにコンタクトでＮ＋ソース拡散層とＰ＋ソース拡散層で裏打ちすることによって接続したり、他の方法でＮ＋ソース拡散層とＰ＋ソース拡散層を接続してもよい。
　図４（ｅ）に図３（ａ）のＥ－Ｅ’における断面構造を示す。基板上に左側のセル及び右側のセルのシリコン層よりなるＰ＋ソース拡散層１０３が形成されている。それぞれのソース拡散層上にはシリサイド層１１３が形成されている。それぞれのＰ＋ソース拡散層領域１０３上にアクセストランジスタを形成する柱状シリコン層１２１が形成され、Ｐ＋ソース拡散層領域１０３上にアクセストランジスタを形成する柱状シリコン層１２１が形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＰ＋ドレイン拡散層領域１１６が不純物注入などにより形成され、ドレイン拡散層領域表面にはシリサイド層１１５が形成されている。それぞれのアクセストランジスタ上に形成されるコンタクト１０６はビット線に接続され、ワード線１１８ａ上に形成されるコンタクト１０７は上層の配線層により形成されるより低抵抗なワード線に接続される。
　第２のｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２２ｂが形成され、第２のｎ＋ドレイン拡散層１０４ｂ上にドライバトランジスタＱｎ２１を構成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、ドライバトランジスタＱｎ２１上に形成されるコンタクト１０８ｂは電源電位配線Ｖｓｓ１に接続される。
　ドライバトランジスタＱｎ２１のゲート電極から延在するゲート配線１１８ｃ上にはコンタクト１１１ｂが形成され、コンタクト１１１ｂは記憶ノード接続配線Ｎａ１を通じて第１のドレイン拡散層上に形成されるコンタクト１１０ａに接続される。第２のｎ＋ドレイン拡散層１０４ｂ上または第２のｐ＋ドレイン拡散層１０３ｂ上にはコンタクト１１０ｂが形成され、記憶ノード接続配線Ｎｂ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されたコンタクト１１１ａに接続される。
　図５（ａ）～（ｄ）に示されるように、第１のウェル２０１ａがｐ－ｗｅｌｌであり、ｐ＋拡散層と第１のウェルとの間に第１のリーク防止拡散層２０１ｂ及び第２のリーク防止拡散層２０１ｃであるＮ型拡散層が形成される構造においても、同様にＳＲＡＭセルを形成することができる。この場合には、ｐ＋ドレイン拡散層２０３aの下部かつ第１のウェルの上部に第１のリーク防止拡散層２０１ｂが形成され、ｐ＋ドレイン拡散層２０３ｂの下部かつと第１のウェルの上部に第２のリーク防止拡散層２０１ｃが形成されることにより、拡散層から第１のウェルへのリークを抑制することができる。
　以下に本発明の半導体装置を形成するための製造方法の一例を図６～図１４を参照して説明する。各図において（ａ）は平面図、（ｂ）はＤ－Ｄ’間の断面図を示している。
　図６に示されるように、基板上にシリコン窒化膜等を成膜して、柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより、シリコン窒化膜マスク１１９および柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）を形成する。続いて、不純物注入などにより、ＳＲＡＭセルアレイ内に第１のウェル１０１ａであるｎ－ｗｅｌｌを形成する。
　図７に示されるように、素子分離層１０２を形成する。素子分離層は、まず溝パターンをエッチングして、ＣＶＤ等により溝パターンに酸化膜などの絶縁膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除く方法等により形成する。これにより、基板上に第１の記憶ノードＱａ１および第２の記憶ノードＱｂ１となる拡散層のパターンが形成される。
　図８に示されるように、ｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、基板上に柱状シリコン層下部のドレイン拡散層（１０３ａ、１０３ｂ、１０４ａ、１０４ｂ）を形成する。第１のウェル１０１ａであるｎ－ｗｅｌｌと同一の導電型を持つｎ＋拡散層１０４ｂから基板へのリークを抑えるために第２のリーク防止拡散層１０１ｃが形成される。第２のリーク防止拡散層１０１ｃはｎ＋注入領域１２５のマスクを用いて不純物注入などを行うことなどにより形成することができる。
　図９に示されるように、ゲート絶縁膜１１７およびゲート導電膜１１８を成膜する。ゲート絶縁膜１１７は酸化膜やＨｉｇｈ－ｋ膜により形成される。また、ゲート導電膜はポリシリコンや金属膜またはそれらの積層構造により形成される。
　図１０に示されるように、レジスト等１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。
　図１１に示されるように、レジスト１３３をマスクにして、ゲート導電膜１１７及びゲート絶縁膜１１８をエッチングし、除去する。これによりゲート配線（１１８ａ～１１８ｃ）が形成される。その後、ピラー上のマスク１１９を除去する。
　図１２に示されるように、シリコン窒化膜等の絶縁膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜等の絶縁膜１３４で覆う構造にする。
　図１３に示されるようにｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（１１４、１１６）を形成する。続いて、Ｎｉなどの金属をスパッタして、熱処理を行うことにより、ドレイン拡散層上のシリサイド層（１１３ａ、１１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層１１５を形成する。
　ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜１３４により、シリサイド層に起因するドレイン－ゲート間およびソース－ゲート間のショートを抑制することができる。
　図１４に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（１０６ａ、１０６ｂ、１０８ａ、１０８ｂ、１１０ａ、１１０ｂ、１１１ａ、１１１ｂ）を形成する。
〔実施例２〕
　図１５に実施例２のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。本発明のＬｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭでは、アクセストランジスタのリーク電流をドライバトランジスタのリーク電流より大きく設定する必要がある。アクセストランジスタのリーク電流を増加させる一つの手段として、図１５のようにアクセストランジスタを形成する柱状シリコン層を大きく設定することによってリーク電流を増加させることができる。柱状シリコン層の形状は円形でなくとも、楕円形状などでもよい。
　一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層を大きく形成して、ドライバトランジスタの電流を大きくすることによって読み出しマージンを改善することができる。
　本実施例においては、一例として実施例１と同様のピラーのレイアウトを用いたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様に本実施例を適用することができる。
　これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
〔実施例３〕
　図１６に実施例３のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１と異なる。基板上の第１の拡散層により形成される記憶ノードであるＱａ３と、ドライバトランジスタＱｎ２３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ３と、ドライバトランジスタＱｎ１３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで直接接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
　階層的な配線の構成の一例として、Ｖｓｓ３を下層の配線で形成し、ビット線（ＢＬ３、ＢＬＢ３）を上層の配線で形成する構成が実現可能である。なお、本実施例ではノード接続配線Ｎａ３、ノード接続配線Ｎｂ３はコンタクトにより形成されている。
　本実施例においては、一例として実施例１と同様のピラーのレイアウトを用いたが、実際にはこのレイアウトに限定されるものではなく、他のレイアウトにおいても同様に本実施例を適用することができる。
　これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
〔実施例４〕
　図１７に実施例４のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１と異なる。実施例１においては、記憶ノードＱａ１上においては、コンタクト１１０ａはドライバトランジスタＱｎ１１にのみ隣接して配置されているが、記憶ノードＱｂ１上においては、コンタクト１１０ｂはドライバトランジスタＱｎ２１とアクセストランジスタＱｐ２１の間の拡散層上に配置されている。このようなレイアウトの非対称性により、ＳＲＡＭセルの特性に非対称性が生じ、動作マージンが狭くなる可能性がある。本実施例においては、第１の記憶ノードＱａ４上のアクセストランジスタＱｐ１４、コンタクト（４１０ａ、４１１ａ）及びドライバトランジスタＱｎ１４と第２の記憶ノードＱｂ４上のアクセストランジスタＱｐ２４、コンタクト（４１０ｂ、４１１ｂ）及びドライバトランジスタＱｎ２４のレイアウトが対称であるため、上記のような非対称性に起因する動作マージンの劣化はなく、広い動作マージンを持つＳＲＡＭセルが可能である。
　なお、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。本実施例ではノード接続配線はコンタクトにより形成されている。
　階層的な配線の構成の一例として、Ｖｓｓ４を下層の配線で形成し、ビット線（ＢＬ４、ＢＬＢ４）を上層の配線で形成する構成が実現可能である。
〔実施例５〕
　図１８に実施例５のＳＲＡＭセルレイアウトを示す。本実施例は実施例４と同様にレイアウトが対称であるため、広い動作マージンを持つＳＲＡＭセルが可能である。また、実施例２と同様に、基板上の第１の拡散層により形成される記憶ノードであるＱａ５と、ドライバトランジスタＱｎ２５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ５と、ドライバトランジスタＱｎ１５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ｂにより接続される。
　なお、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。本実施例ではノード接続配線はコンタクトにより形成されている。
　階層的な配線の構成の一例として、Ｖｓｓ５を下層の配線で形成し、ビット線（ＢＬ５、ＢＬＢ５）を上層の配線で形成する構成が実現可能である。なお、本実施例ではノード接続配線Ｎａ５、ノード接続配線Ｎｂ５はコンタクトにより形成されている。
　図１９（ａ）に複数のＳＲＡＭメモリセルからなるＳＲＡＭメモリセルアレイの一部の平面図を示す。同図におけるＣｅｌｌ　ａｒｒａｙ　Ａｒｅａにおいては複数のメモリセルが横方向に配置されており、横方向に配置された複数のメモリセルにおいて、ワード線５１８ａが共通化されている。ワード線はＣｏｎｔａｃｔ　Ａｒｅａに形成されたコンタクト５０７により上層の配線に接続され、必要に応じて配線層で裏打ちされる。このため、特許文献２のＳＲＡＭセルとは異なり、各々のセルにワード線へのコンタクトを形成する必要がないので、ＳＲＡＭセル面積を縮小することができる。
　ワード線５１８ａに複数のセルを接続することにより、ワード線コンタクト５０７から遠い側のセルにおいてはワード線の信号の遅延による読み出しや書き込みの遅延が問題になる可能性がある。このため、ワード線に接続するセルの数は読み出しや書き込みの遅延が問題ない範囲で決めることができる。
　図１９（ｂ）に他の場合における複数のＳＲＡＭセルからなるＳＲＡＭセルアレイの一部の平面図を示す。図におけるＣｅｌｌ　ａｒｒａｙ　Ａｒｅａにおいても同様に、複数のメモリセルが横方向に配置されており、横方向に配置されたメモリセルにおいて、ワード線５１８ａが共通化されている。しかし、図１９（ｂ）においてはＣｏｎｔａｃｔ　Ａｒｅａにおいても、Ｃｅｌｌ　ａｒｒａｙ　Ａｒｅａと同様にピラーが配置されている。このようにＣｏｎｔａｃｔ 　Ａｒｅａにおいてもピラーを配置することにより、Ｃｏｎｔａｃｔ　Ａｒｅａに隣接するＳＧＴの特性とＣｏｎｔａｃｔ　Ａｒｅａに隣接していないＳＧＴとの特性の誤差を最小限に抑えることができる。
　以上説明したように、本発明によれば４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、アクセストランジスタのゲートをワードラインとして横方向に隣接する複数のセルで共通化し、ワード線へのコンタクトを複数のセルごとに１個形成することにより、非常に小さいメモリセル面積を持つＣＭＯＳ型Ｌｏａｄｌｅｓｓ４Ｔ－ＳＲＡＭを実現することができる。
１０１ａ、２０１ａ、６０１ａ：第１のウェル
１０１ｂ、２０１ｂ、６０１ｂ：第１のリーク防止拡散層
１０１ｃ、２０１ｃ、６０１ｃ：第２のリーク防止拡散層
１０２、２０２、３０２、４０２、５０２、６０２：素子分離層
１０３、１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、６０３ａ、６０３ｂ：ｐ＋拡散層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、６０４ａ、６０４ｂ：ｎ＋拡散層
１０６、１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ：アクセストランジスタ柱状シリコン層上コンタクト
１０７：ワード線コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ、６０８ｂ：ドライバトランジスタ柱状シリコン層上コンタクト
１１０ａ、２１０ａ、４１０ａ、６１０ａ、１１０ｂ、２１０ｂ、４１０ｂ、６１０ｂ：記憶ノード上コンタクト
１１１ａ、２１１ａ、４１１ａ、６１１ａ、１１１ｂ、２１１ｂ、４１１ｂ、６１１ｂ：ゲート配線上コンタクト
３１０ａ、３１０ｂ、５１０ａ、５１０ｂ：共通コンタクト
１０７、５０７：ワード線コンタクト
１１３、１１３ａ、１１３ｂ、１１５、２１３ａ、２１３ｂ、２１５、６１３ａ、６１３ｂ、６１５：シリサイド層
１１４、２１４、６１４：ピラー上部Ｎ＋拡散層
１１６、２１６、６１６：ピラー上部Ｐ＋拡散層
１１７、２１７、６１７：ゲート絶縁膜
１１８、２１８、６１８：ゲート電極
１１８ａ、１１８ｂ、２１８ｃ、２１８ａ、２１８ｂ、１１８ｃ、６１８ａ、６１８ｂ、６１８ｃ：ゲート配線
１１８ａ、２１８ａ、３１８ａ、４１８ａ、５１８ａ：ワード線
１１９：シリコン酸化膜等のマスク層
１２０：シリコン層
１２１、１２１ａ、１２１ｂ、２２１ａ、２２１ｂ、６２１ａ、６２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ、２２２ａ、２２２ｂ、６２２ａ、６２２ｂ：ドライバトランジスタ柱状シリコン層
１２４、２２４、６２４：Ｐ＋注入領域
１２５、２２５、６２５：Ｎ＋注入領域
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
１３４：シリコン窒化膜
Ｑａ１、Ｑｂ１、Ｑａ２、Ｑｂ２、Ｑａ３、Ｑｂ３、Ｑａ４、Ｑｂ４、Ｑａ５、Ｑｂ５、Ｑａ６、Ｑｂ６：記憶ノード
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５、Ｑｐ１６、Ｑｐ２６：アクセストランジスタ
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５、Ｑｎ１６、Ｑｎ２６：ドライバトランジスタ
ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬＢ１、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６：ビット線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ２、Ｎｂ２、Ｎａ４、Ｎｂ４、Ｎｂ６、Ｎｂ６：ノード接続配線

Claims (6)

  1. 　４個のＭＯＳトランジスタが基板上に配列された複数のスタティック型メモリセルを備えた半導体記憶装置であって、
    　前記４個のＭＯＳトランジスタの各々は、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
    　前記第１及び第２のＰＭＯＳのアクセストランジスタにおいて、
    　Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
    　前記第１及び第２のＮＭＯＳのドライバトランジスタにおいて、
    　Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
    　前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
    　前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
    　前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
    　前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
    　前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
    　前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
    　前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
    　前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
    　前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
    　前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
    　前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
    　前記第１及び前記第２のＰＭＯＳのドライバトランジスタのそれぞれのゲートは第１のゲート配線により互いに接続され、前記第１のゲート配線は隣接する２以上の複数のメモリセルにおける前記第１及び前記第２のＰＭＯＳのアクセストランジスタのそれぞれのゲートと互いに接続されることによりワード線を形成しており、
    　隣接する複数のメモリセルごとに、ワード線である前記第１のゲート配線上に第１のコンタクトが形成されることを特徴とする半導体記憶装置。
  2. 　前記ワード線である前記第１のゲート配線上に前記第１のコンタクトが形成される領域において、メモリセルの領域と同様にピラーが配置されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記第１のＮＭＯＳのドライバトランジスタのゲートより延在する第２のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通の第２のコンタクトにより接続され、
    　前記第２のＮＭＯＳのドライバトランジスタのゲートより延在する第３のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通の第３のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
  4. 　前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
    　又は、
    　又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする請求項１に記載の半導体記憶装置。
  5. 　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
    　前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
  6. 　前記４個のＭＯＳトランジスタは、
    　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
    　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
    　前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることを特徴とする請求項１に記載の半導体記憶装置。
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