KR101147582B1 - 반도체 기억 장치와 그 제조방법 - Google Patents
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Abstract
6개의 MOS 트랜지스터로 구성된 스태틱 메모리 셀에 있어서, 상기 MOS 트랜지스터는 기판 상에 형성되고, 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 주상 반도체층을 둘러싸는 구조를 갖는다. 상기 기판은 제 1 도전형을 갖는 제 1 활성영역과 제 2 도전형을 갖는 제 2 활성영역을 구비한다. 상기 활성영역을 구성하는 확산층이 기판 표면에 형성된 실리사이드층을 개재하여 서로 접속되는 것에 의해, 작은 면적의 SRAM 셀을 실현한다. 또한, 기판 상에 배치되는 제 1 웰과 동일 도전형을 갖는 드레인 확산층의 각각을, 제 1 웰과 반대 도전형을 가짐과 함께 제 1 웰보다 얕은 제 2 웰 및 제 3 웰로 둘러싸는 것에 의해, 기판에 대한 리크를 억제한다.
Description
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 SRAM(Static Random Access Memory)으로 구성되는 반도체 기억 장치에 관한 것이다.
반도체 장치의 고집적화, 고성능화를 실현하기 위하여, 반도체 기판의 표면에 주상(columnar) 반도체를 형성하고, 그 측벽에 주상 반도체층을 둘러싸도록 형성된 게이트를 구비하는 수직형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)이 제안되었다(예를 들면, 일본특허공개 평 2-188966호 공보). SGT에서는 드레인, 게이트, 소스가 수직방향으로 배치되기 때문에, 종래의 평면형 트랜지스터에 비해 점유 면적을 대폭 축소할 수 있다.
SGT를 사용하여 LSI(대규모 집적회로)를 구성하는 경우, 그들의 캐시메모리로서 SGT의 조합으로 구성되는 SRAM을 이용하는 것이 필수적이다. 최근, LSI에 탑재되는 SRAM에 대한 대용량화 요구는 매우 강렬하기 때문에, SGT를 사용한 경우에도 작은 셀 면적을 갖는 SRAM을 실현하는 것이 필수적이다.
일본특허공개 평 7-99311호 공보의 실시예에 개시된, SGT를 사용하여 설계된 6개의 트랜지스터에 의해 구성되는 CMOS 6T-SRAM의 평면도를 도 25a에 나타내고, 단면도를 도 25b에 나타낸다. 이들의 도면을 참조하여 상기 SRAM에 대해 설명한다. 비트 라인(801a, 801b)은 N+확산층으로 형성되고, 접지 전위 배선 GND는 N+확산층(802)으로 형성되고, 전원 전위 배선 Vcc는 P+확산층(803)으로 형성된다. 이들의 확산층 상에 메모리 셀에 액세스하기 위한 액세스 트랜지스터(810a, 810b), 메모리 셀을 구동하기 위한 드라이버 트랜지스터(811a, 811b), 메모리 셀에 전하를 공급하는 로드 트랜지스터(812a, 812b)를 구성하는 주상 실리콘층이 형성된다. 이들의 주상 실리콘층을 둘러싸도록 게이트(804a, 804b, 804c, 804d)가 형성된다. 기억 노드는 배선층(807a, 807b)으로 구성된다. 상기 SRAM 셀에 있어서는, SRAM을 구성하는 각 트랜지스터는 주상 실리콘층 상에 수직방향으로 소스, 게이트, 드레인이 형성되어 있기 때문에, 작은 SRAM 셀을 설계할 수 있다.
하지만, 상기 SRAM 셀에 있어서, 실제로는 하기와 같은 문제점이 있다.
일본특허공개 평 7-99311호 공보에 기재의 SRAM에 있어서는, SRAM 셀 어레이 내에 형성되는 전원 전위 배선(803) 및 접지 전위 배선(802)이 최소 치수 정도로 형성될 경우에는 작은 셀 면적을 실현하는 것이 가능하지만, 상기 전원 전위 배선(803) 및 접지 전위 배선(802)은 각각 P+확산층 및 N+확산층에 의해 형성되어 있기 때문에, 이들이 최소 치수 정도로 형성될 경우에는 매우 높은 저항으로 되어, SRAM을 안정적으로 동작시키는 것은 불가능하다. 반대로 SRAM을 안정적으로 동작시키기 위하여 전원 전위 배선(803) 및 접지 전위 배선(802)의 치수를 크게 하면, SRAM 셀 면적이 증가해버린다.
본 발명은 상기의 사정에 비추어, SGT를 사용한 CMOS 6T-SRAM에 있어서, 면적이 작은 SRAM 셀을 실현함과 함께, 충분한 동작 마진을 갖는 SRAM 셀을 실현하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 기억 장치는, 각각 6개의 MOS 트랜지스터가 기판 상에 배열된 복수의 스태틱 메모리 셀을 구비한 반도체 기억 장치이고,
상기 6개의 MOS 트랜지스터 각각은,
기판 표면 영역에 형성된 하부 확산층과, 당해 하부 확산층 상에 형성된 주상 반도체층과, 당해 주상 반도체층 상에 형성된 상부 확산층과, 상기 주상 반도체층의 측벽에 당해 주상 반도체층을 둘러싸도록 형성된 게이트 절연막과, 당해 게이트 절연막 상에 당해 게이트 절연막을 둘러싸도록 형성된 게이트 전극을 구비하고,
당해 하부 확산층과 당해 주상 반도체층과 당해 상부 확산층은 상기 기판 상에 수직방향으로 계층적으로 배치되어 있고,
상기 하부 확산층과 상기 상부 확산층의 어느 하나가 소스 확산층으로서 기능을 하고, 다른 하나가 드레인 확산층으로서 기능을 하고,
상기 6개의 MOS 트랜지스터 각각은,
메모리에 액세스하기 위한 제 1 및 제 2 NMOS 액세스 트랜지스터와, 메모리 셀의 데이터를 유지하기 위하여 기억 노드를 구동하는 제 1 및 제 2 NMOS 드라이버 트랜지스터와, 메모리 셀의 데이터를 유지하기 위하여 전하를 공급하는 제 1 및 제 2 PMOS 로드 트랜지스터로서 기능을 하고,
상기 제 1 NMOS 액세스 트랜지스터, 상기 제 1 NMOS 드라이버 트랜지스터 및 상기 제 1 PMOS 로드 트랜지스터는 서로 인접하여 배열되고,
상기 제 2 NMOS 액세스 트랜지스터, 상기 제 2 NMOS 드라이버 트랜지스터 및 상기 제 2 PMOS 로드 트랜지스터는 서로 인접하여 배열되고,
상기 기판에는, 당해 기판에 전위를 부여하기 위한 상기 복수의 메모리 셀에 공통의 제 1 웰이 형성되고,
상기 제 1 NMOS 액세스 트랜지스터의 하부 확산층인 제 1 하부 확산층, 상기 제 1 NMOS 드라이버 트랜지스터의 하부 확산층인 제 2 하부 확산층 및 상기 제 1 PMOS 로드 트랜지스터의 하부 확산층인 제 3 하부 확산층은, 당해 제 1 하부 확산층, 제 2 하부 확산층 및 제 3 하부 확산층의 표면에 형성된 제 1 실리사이드층을 개재하여 서로 접속되고,
상기 서로 접속된 상기 제 1 하부 확산층, 상기 제 2 하부 확산층 및 상기 제 3 하부 확산층은 메모리 셀에 기억되는 데이터를 유지하기 위한 제 1 기억 노드로서 기능을 하고,
상기 제 1 하부 확산층, 당해 제 2 하부 확산층 및 당해 제 3 하부 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 하부 확산층의 저부에는, 상기 제 1 웰과의 쇼트를 방지하기 위하여, 상기 제 1 웰과 반대 도전형을 가짐과 함께 상기 제 1 웰보다 얕게 형성되는 제 1 리크(leak) 방지 확산층이 형성되고,
상기 제 1 리크 방지 확산층은, 상기 제 1 하부 확산층, 당해 제 2 하부 확산층 및 당해 제 3 하부 확산층 중, 상기 제 1 리크 방지 확산층과 동일 도전형을 갖는 하부 확산층과 직접 접속되고,
상기 제 2 NMOS 액세스 트랜지스터의 하부 확산층인 제 4 하부 확산층, 상기 제 2 NMOS 드라이버 트랜지스터의 하부 확산층인 제 5 하부 확산층 및 상기 제 2 PMOS 로드 트랜지스터의 하부 확산층인 제 6 하부 확산층은, 당해 제 4 하부 확산층, 당해 제 5 하부 확산층 및 당해 제 6 하부 확산층의 표면에 형성된 제 2 실리사이드층을 개재하여 서로 접속되고,
상기 서로 접속된 상기 제 4 하부 확산층, 당해 제 5 하부 확산층 및 당해 제 6 하부 확산층은 메모리 셀에 기억되는 데이터를 유지하기 위한 제 2 기억 노드로서 기능을 하고,
상기 제 4 하부 확산층, 상기 제 5 하부 확산층 및 상기 제 6 하부 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 하부 확산층의 저부에는, 상기 제 1 웰과의 쇼트를 방지하기 위하여, 상기 제 1 웰과 반대 도전형을 가짐과 함께 제 1 웰보다 얕게 형성되는 제 2 리크 방지 확산층이 형성되고,
상기 제 2 리크 방지 확산층은, 상기 제 4 하부 확산층, 상기 제 5 하부 확산층 및 상기 제 6 하부 확산층 중, 상기 제 2 리크 방지 확산층과 동일 도전형을 갖는 하부 확산층과 직접 접속되어 있는 것을 특징으로 한다.
본 발명의 바람직한 실시형태에 의하면, 공통 콘택에 접속된, 상기 제 1 NMOS 드라이버 트랜지스터의 상기 게이트 전극인 제 1 게이트 전극으로부터 연장되는 제 1 NMOS 드라이버 게이트 배선 및 상기 제 1 PMOS 로드 트랜지스터의 상기 게이트 전극인 제 2 게이트 전극으로부터 연장되는 제 1 PMOS 로드 게이트 배선과,
공통 콘택에 접속된, 상기 제 2 NMOS 드라이버 트랜지스터의 상기 게이트 전극인 제 3 게이트 전극으로부터 연장되는 제 2 NMOS 드라이버 게이트 배선 및 상기 제 2 PMOS 로드 트랜지스터의 상기 게이트 전극인 제 4 게이트 전극으로부터 연장되는 제 2 PMOS 로드 게이트 배선을 더 구비한다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 제 1 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 큰 값을 갖고, 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 2 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 큰 값을 갖고,
또는 상기 제 1 PMOS 로드 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 작은 값을 갖고, 상기 제 2 PMOS 로드 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 2 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 작은 값을 갖는다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 제 1 NMOS 액세스 트랜지스터의 상기 게이트 전극인 제 5 게이트 전극으로부터 연장되는 제 1 NMOS 액세스 게이트 배선 상에 형성되는 콘택과, 상기 제 2 NMOS 액세스 트랜지스터의 상기 게이트 전극인 제 6 게이트 전극으로부터 연장되는 제 2 NMOS 액세스 게이트 배선 상에 형성되는 콘택 중의 적어도 하나를, 인접하는 메모리 셀의 상기 제 1 또는 제 2 NMOS 액세스 트랜지스터의 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택과 공유화한다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 복수의 MOS 트랜지스터를 구성하는 복수의 상기 주상 반도체층은 6각형 격자 모양으로 배열되어 있다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 제 1 NMOS 드라이버 트랜지스터의 상기 게이트 전극인 제 1 게이트 전극으로부터 연장되는 제 1 NMOS 드라이버 게이트 배선과, 상기 제 1 PMOS 로드 트랜지스터의 상기 게이트 전극인 제 2 게이트 전극으로부터 연장되는 제 1 PMOS 로드 게이트 배선이, 상기 제 2 기억 노드로서 기능을 하는 상기 하부 확산층과 공통 콘택에 접속되고,
상기 제 2 NMOS 드라이버 트랜지스터의 상기 게이트 전극인 제 3 게이트 전극으로부터 연장되는 제 2 NMOS 드라이버 게이트 배선과, 상기 제 2 PMOS 로드 트랜지스터의 상기 게이트 전극인 제 4 게이트 전극으로부터 연장되는 제 2 PMOS 로드 게이트 배선이, 상기 제 1 기억 노드로서 기능을 하는 상기 하부 확산층과 공통 콘택에 접속된다.
또한, 본 발명의 바람직한 실시형태에 의하면, 상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 PMOS 로드 트랜지스터는 2행 1열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 3행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 3행 2열째에 배열되고, 상기 제 2 PMOS 로드 트랜지스터는 2행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 1행 2열째에 배열된다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 PMOS 로드 트랜지스터는 3행 1열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 3행 2열째에 배열되고, 상기 제 2 PMOS 로드 트랜지스터는 1행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열된다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 PMOS 로드 트랜지스터는 3행 1열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 1행 2열째에 배열되고, 상기 제 2 PMOS 로드 트랜지스터는 3행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열된다.
바람직하게는, 상기 제 1 NMOS 액세스 트랜지스터의 상기 게이트 전극인 제 5 게이트 전극으로부터 연장되는 제 1 NMOS 액세스 게이트 배선 상에 형성되는 콘택이, 상기 제 2 NMOS 액세스 트랜지스터의 상기 게이트 전극인 제 6 게이트 전극으로부터 연장되는 제 2 NMOS 액세스 게이트 배선 상에 형성되는 콘택과 공유된다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 6개의 MOS 트랜지스터는 상기 기판 상에 2행 3열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 PMOS 로드 트랜지스터는 2행 2열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 2행 3열째에 배열되고, 상기 제 2 PMOS 로드 트랜지스터는 1행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 1행 3열째에 배열된다.
또한, 본 발명의 다른 바람직한 실시형태에 의하면, 상기 반도체 장치에 있어서, 상기 주상 반도체 상에 형성되는 콘택과, 그 이외의 콘택이 상이한 리소그래피 공정 또는 에칭 공정에 의해 형성된다.
본 발명에 의하면 SGT를 사용한 CMOS 6T-SRAM에 있어서, 면적이 작은 SRAM 셀 및 충분한 동작 마진을 갖는 SRAM 셀을 실현할 수 있다.
도 1은 본 발명의 제 1 실시예의 SRAM을 나타내는 등가회로.
도 2는 본 발명의 제 1 실시예의 SRAM의 평면도.
도 3a는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3b는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3c는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3d는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4a는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4b는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4c는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4d는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 5a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 5b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 6a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 6b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 7a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 7b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 8a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 8b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 9a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 9b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 10a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 10b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 11a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 11b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 12a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 12b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 13a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 13b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 14a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 14b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 15a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 15b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 16a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 16b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 17은 본 발명의 제 2 실시예의 SRAM의 평면도.
도 18은 본 발명의 제 3 실시예의 SRAM의 평면도.
도 19는 본 발명의 제 4 실시예의 SRAM의 평면도.
도 20은 본 발명의 제 5 실시예의 SRAM의 평면도.
도 21은 본 발명의 제 6 실시예의 SRAM의 평면도.
도 22는 본 발명의 제 7 실시예의 SRAM의 평면도.
도 23은 본 발명의 제 8 실시예의 SRAM의 평면도.
도 24a는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24b는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24c는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24d는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 25a는 종래의 SRAM을 나타내는 평면도.
도 25b는 종래의 SRAM을 나타내는 단면도.
도 2는 본 발명의 제 1 실시예의 SRAM의 평면도.
도 3a는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3b는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3c는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 3d는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4a는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4b는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4c는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 4d는 본 발명의 제 1 실시예의 SRAM의 단면도.
도 5a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 5b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 6a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 6b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 7a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 7b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 8a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 8b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 9a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 9b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 10a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 10b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 11a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 11b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 12a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 12b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 13a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 13b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 14a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 14b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 15a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 15b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 16a는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 16b는 본 발명의 제 1 실시예에 따른 SRAM의 제조 방법을 차례로 나타내는 공정도.
도 17은 본 발명의 제 2 실시예의 SRAM의 평면도.
도 18은 본 발명의 제 3 실시예의 SRAM의 평면도.
도 19는 본 발명의 제 4 실시예의 SRAM의 평면도.
도 20은 본 발명의 제 5 실시예의 SRAM의 평면도.
도 21은 본 발명의 제 6 실시예의 SRAM의 평면도.
도 22는 본 발명의 제 7 실시예의 SRAM의 평면도.
도 23은 본 발명의 제 8 실시예의 SRAM의 평면도.
도 24a는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24b는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24c는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 24d는 본 발명의 제 8 실시예의 SRAM의 단면도.
도 25a는 종래의 SRAM을 나타내는 평면도.
도 25b는 종래의 SRAM을 나타내는 단면도.
이하, 도 1 ~ 도 24d를 참조하여 본 발명의 실시형태에 따른 반도체 장치에 대해 설명한다. 도 2, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17~도 23, 도 25a는 평면도이지만, 영역을 구별하기 위하여 일부에 해칭(Hatching)을 첨부한다.
(제 1 실시예)
도 1에 본 발명의 제 1 실시예의 CMOS 6T-SRAM의 메모리 셀의 등가회로 도를 나타낸다. 도 1에 있어서, BL1 및 B1b1은 비트 라인, WL1은 워드 라인, Vcc1은 전원 전위 배선, Vss1은 접지 전위 배선, Qn11 및 Qn21은 메모리 셀에 액세스하기 위한 액세스 트랜지스터, Qn31 및 Qn41은 메모리 셀을 구동하는 드라이버 트랜지스터, Qp11 및 Qp21은 메모리 셀에 전하를 공급하는 로드 트랜지스터, Qa 및 Qb는 데이터를 기억하기 위한 기억 노드를 나타낸다.
이하, 도 1의 메모리 셀 동작의 일례로서, 기억 노드(Qa)에 "L" 데이터 및 기억 노드(Qb)에 "H" 데이터가 기억되어 있는 경우의 리드아웃 동작에 대해 설명한다. 리드아웃을 시행하는 경우, 비트 라인(BL1) 및 비트 라인(B1b1)이 "H" 전위에 프리차지(precharge) 된다. 프리차지 완료 후에 워드 라인(WL1)이 "H"로 되는 것에 의해 데이터의 리드아웃이 시작된다. 이때, 액세스 트랜지스터(Qn11) 및 트랜지스터(Qn21)가 온으로 되고, "H"로 되어 있는 비트 라인(BL1)의 전위는 기억 노드(Qb)가 "H" 전위에 가까운 값이기 때문에 드라이버 트랜지스터(Qn31)가 온으로 되고, 액세스 트랜지스터(Qn11)로부터 기억 노드(Qa), 드라이버 트랜지스터(Qn31)를 개재하여 디스차지(discharge) 되어 "L" 전위에 근접한다. 한편, 비트 라인(B1b1)의 전위는 기억 노드(Qa)가 "L" 전위에 가까운 값이기 때문에 드라이버 트랜지스터(Qn41)는 오프이고, 디스차지 되지 않고, 반대로 로드 트랜지스터(Qp21)로부터 전하가 공급되기 때문에 "H" 전위에 가까운 값 그대로이다. BL1과 B1b1의 전위차가 센스 앰프에 의해 증폭 가능한 레벨이 된 시점에서, 도시되지 않지만 비트 라인에 접속되어 있는 센스 앰프를 기동하는 것에 의해, 메모리 셀의 데이터가 증폭되어 출력된다.
도 2에 본 발명의 제 1 실시예에 있어서의 SRAM 메모리 셀의 레이아웃 도면을 나타낸다. SRAM 셀 어레이 내에 있어서 도 2에 나타낸 유닛 셀(UC)이 반복적으로 배치되어 있다. 도 3a, 도 3b, 도 3c 및 도 3d에, 도 2의 레이아웃 도면의 커트 라인 A-A', B-B', C-C' 및 D-D'에 있어서의 단면 구조를 각각 나타낸다.
우선, 도 2 및 도 3a~도 3d를 참조하여 본 실시예의 레이아웃에 대해 설명한다.
기판의 SRAM 셀 어레이 내에는 제 1 웰(1a)인 P-well이 형성되고, 소자분리막(2)에 의해 기판 상의 하부 확산층은 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa)는 제 1 N+하부 확산층(3a), 제 2 N+하부 확산층(5a), 제 3 P+하부 확산층(4a)(이하, 단순히 "하부 확산층"이라고도 한다)에 의해 구성되어, 서로 인접하는 N+하부 확산층과 P+하부 확산층은 기판 표면에 형성되는 실리사이드층(13a)에 의해 접속되고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb)는 액세스 트랜지스터(Qn21)의 하부에 형성되는 제 4 N+하부 확산층(3b), 제 5 N+하부 확산층(5b) 및 제 6 P+하부 확산층(4b)(이하, 단순히 "하부 확산층"이라고도 한다)에 의해 구성되어, 서로 인접하는 N+하부 확산층과 P+하부 확산층은 각각의 확산층 표면에 형성되는 실리사이드층(13b)에 의해 접속된다. 제 1 웰(1a)인 P-well과 동일 도전형을 갖는 P+하부 확산층의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(1a)과 상이한 도전형의 제 1 및 제 2 리크 방지 N+확산층(1b, 1c)이 형성된다. 제 1 및 제 2 리크 방지 N+확산층은 소자분리막(2)에 의해 각각의 기억 노드로 분리된다.
Qn11 및 Qn21은 NMOS 메모리 셀에 액세스하기 위한 액세스 트랜지스터, Qn31 및 Qn41은 NMOS 메모리 셀을 구동하는 드라이버 트랜지스터, Qp11 및 Qp21은 PMOS 메모리 셀에 전하를 공급하는 로드 트랜지스터이다.
본 실시예에서는, 1개의 유닛 셀(UC)은, 기판 상에 3행 2열로 배열된 트랜지스터를 구비한다. 1열째에는, 도면에 있어서의 상측으로부터 액세스 트랜지스터(Qn11), 로드 트랜지스터(Qp11) 및 드라이버 트랜지스터(Qn31)가 각각 배열되어 있다. 또, Qn11, Qp11 및 Qn31의 하위층에 배치되는 확산층(3a, 4a, 5a)은 제 1 기억 노드(Qa)로서 기능을 한다. 또, 2열째에는, 도면에 있어서의 상측으로부터 드라이버 트랜지스터(Qn41), 로드 트랜지스터(Qp21), 액세스 트랜지스터(Qn21)가 각각 배열되어 있다. 또, Qn41, Qp21 및 Qn21의 하위층에 배치되는 하부 확산층(3b, 4b, 5b)은 제 2 기억 노드(Qb)로서 기능을 한다. 본 실시예의 SRAM 셀 어레이는, 이러한 6개의 트랜지스터를 구비한 유닛 셀(UC)을 도면의 상하방향으로 연속적으로 배열하는 것에 의해 구성된다.
제 1 기억 노드(Qa)인 기판 상의 하부 확산층 상에 형성되는 콘택(10a)은 노드 접속 배선(Na1)에 의해 드라이버 트랜지스터(Qn41) 및 로드 트랜지스터(Qp21)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택(11b)과 접속되고, 제 2 기억 노드(Qb)인 기판 상의 하부 확산층 상에 형성되는 콘택(10b)은 노드 접속 배선(Nb1)에 의해 드라이버 트랜지스터(Qn31) 및 로드 트랜지스터(Qp11)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택(11a)과 접속된다. 액세스 트랜지스터(Qn11)의 상부에 형성되는 콘택(6a)은 비트 라인(BL1)에 접속되고, 액세스 트랜지스터(Qn21)의 상부에 형성되는 콘택(6b)은 비트 라인(B1b1)에 접속된다. 액세스 트랜지스터(Qn11)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택(7a) 및 액세스 트랜지스터(Qn21)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택(7b)은 워드 라인(WL1)에 접속된다. 드라이버 트랜지스터(Qn31, Qn41)의 상부에 형성되는 콘택(8a, 8b)은 접지 전위인 배선층(Vss1a, Vss1b)에 각각 접속되고, 로드 트랜지스터(Qp11, Qp21)의 상부에 형성되는 콘택(9a, 9b)은 전원 전위인 배선(Vcc1)에 접속된다.
워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 다른 메모리 셀의 배선과 공용하기 위하여, 바람직하게는, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층으로 접속된다.
또, 상기의 계층적인 배선 구성의 일례로서, 각 배선이 접촉하지 말아야할 콘택과 접촉하지 않도록, 노드 접속 배선(Na1, Nb1) 및 접지 전위의 배선(Vss1a, Vss1b)은 비트 라인(BL1, B1b1) 및 전원 전위의 배선(Vcc1)보다 하위층으로 배선하고, 워드 라인(WL1)은 비트 라인(BL1, B1b1) 및 전원 전위의 배선(Vcc1)보다 상위층으로 배선하는 구성이 실현 가능하다.
도 2에 N+주입 영역(24a, 24b) 및 P+주입 영역(25)을 나타낸다. 본 실시예의 SRAM 셀 어레이 영역에 있어서는 N+주입 영역(24a, 24b) 및 P+주입 영역(25)을 형성하는 패턴은 단순한 라인 & 스페이스에 의해 형성된다. 이 때문에 치수 편차나 위치 맞춤의 편차 영향이 작아, N+주입 영역과 P+주입 영역의 경계 부근의 치수 마진을 최소로 억제할 수 있고, 도면상에 있어서, SRAM 셀의 종방향의 길이(각 SRAM 셀의 접속 방향의 길이)의 축소에 유효하다.
또한, 본 실시예에 있어서는, 도 2의 레이아웃에 나타내는 기억 노드나 게이트 배선의 형상이 직사각형 형상만으로 구성되어 있기 때문에, OPC(Optical Proximity Correction)에 의한 패턴 형상의 보정이 용이하고, 작은 SRAM 셀 면적의 실현에 적합한 레이아웃이다.
본 실시예에 있어서, SRAM을 구성하는 각 트랜지스터 소스 및 드레인을 하기와 같이 정의한다. 드라이버 트랜지스터(Qn31, Qn41)에 대해서는, 접지 전압에 접속되는 주상 반도체층의 상부에 형성되는 상부 확산층을 소스 확산층, 주상 반도체층의 하부에 형성되는 하부 확산층을 드레인 확산층으로 정의한다. 로드 트랜지스터(Qp11, Qp21)에 대해서는, 전원 전압에 접속되는 주상 반도체층의 상부에 형성되는 상부 확산층을 소스 확산층, 주상 반도체층의 하부에 형성되는 하부 확산층을 드레인 확산층으로 정의한다. 액세스 트랜지스터에 대해서는, 동작 상태에 따라서는 주상 반도체층의 상부에 형성되는 상부 확산층 및 하부에 형성되는 하부 확산층이 모두 소스 또는 드레인이 되지만, 편의적으로 주상 반도체층의 상부에 형성되는 상부 확산층을 소스 확산층, 주상 반도체층의 하부에 형성되는 하부 확산층을 드레인 확산층으로 정의한다.
이어서, 도 3a~도 3d의 단면 구조를 참조하여 본 실시형태의 SRAM의 구조에 대해 설명한다. 도 3a에 나타내는 바와 같이, 기판에 제 1 웰(1a)인 P-well이 형성되고, 소자분리막(2)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa)에는 불순물주입 등에 의해 N+드레인 확산층(3a)이 형성되고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb)에는 불순물주입 등에 의해 제 5 N+드레인 확산층(5b)이 형성되어 있다. 또한, N+드레인 확산층(3a, 5b) 상에는 실리사이드층(13a, 13b)이 형성되어 있다. N+드레인 확산층(3a) 상에 액세스 트랜지스터(Qn11)를 구성하는 주상 실리콘층(21a)이 형성되고, N+드레인 확산층(5b) 상에 드라이버 트랜지스터(Qn41)를 구성하는 주상 실리콘층(22b)이 형성된다. 각각의 주상 실리콘층의 주위에는 게이트 절연막(17) 및 게이트 전극(18)이 형성되어 있다. 주상 실리콘층 상부에는 N+소스 확산층(14)이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(15)이 형성되어 있다. 액세스 트랜지스터(Qn11) 상에 형성되는 콘택(6a)은 비트 라인(BL1)에 접속되고, 액세스 트랜지스터(Qn11)의 게이트 전극(18)으로부터 연장되는 게이트 배선(18a) 상에 형성되는 콘택(7a)은 워드 라인(WL1)에 접속되고, 드라이버 트랜지스터(Qn41) 상에 형성되는 콘택(8b)은 접지 전위 배선(Vss1)에 접속된다.
도 3b에 나타내는 바와 같이, 기판에 제 1 웰(1a)인 P-well이 형성되고, 소자분리막(2)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa)에는 불순물주입 등에 의해 N+드레인 확산층(3a)이 형성되고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb)에는 불순물주입 등에 의해 N+드레인 확산층(5b)이 형성되어 있다. 또한, N+드레인 확산층(3a, 5b) 상에는 실리사이드층(13a, 13b)이 형성되어 있다. 드레인 확산층(3a) 상에 형성되는 콘택(10a)은 N+드레인 확산층(3a)과 P+드레인 확산층(4a)의 경계에 형성되고, 기억 노드 접속 배선(Na1)을 개재하여 드라이버 트랜지스터(Qn41) 및 로드 트랜지스터(Qp21)의 게이트 전극으로부터 연장되는 게이트 배선(18d) 상에 형성되는 콘택(11b)에 접속된다.
도 3c에 나타내는 바와 같이, 기판에 제 1 웰(1a)인 P-well이 형성되고, 소자분리막(2)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa)에는 불순물주입 등에 의해 P+드레인 확산층(4a)이 형성되고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb)에는 불순물주입 등에 의해 P+드레인 확산층(4b)이 형성되어 있다. 또한, P+드레인 확산층(4a, 4b) 표면에 실리사이드층(13a, 13b)이 형성되어 있다. 제 1 웰(1a)과 동일 도전형을 갖는 P+하부 확산층(4a)의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(1a)과 상이한 도전형의 제 1 리크 방지 N+확산층(1b)이 형성되고, 제 1 웰(1a)과 동일 도전형을 갖는 P+하부 확산층(4b)의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(1a)과 상이한 도전형의 제 2 리크 방지 N+확산층(1c)이 형성된다.
P+드레인 확산층(4a) 상에 로드 트랜지스터(Qp11)를 구성하는 주상 실리콘층(23a)이 형성되고, P+드레인 확산층(4b) 상에 로드 트랜지스터(Qp21)를 구성하는 주상 실리콘층(23b)이 형성된다. 각각의 주상 실리콘층의 주위에 게이트 절연막(17) 및 게이트 전극(18)이 형성되어 있다. 주상 실리콘층 상부에는 P+소스 확산층(16)이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(15)이 형성되어 있다. 로드 트랜지스터(Qp11, Qp21) 상에 형성되는 콘택(9a, 9b)은 모두 배선층을 개재하여 전원 전위 배선(Vcc1)에 접속된다.
도 3d에 나타내는 바와 같이, 기판에 제 1 웰(1a)인 P-well이 형성되고, 소자분리막(2)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa)에는 불순물주입 등에 의해, N+드레인 확산층(3a, 5a) 및 P+드레인 확산층(4a)이 형성된다. 드레인 확산층 상에는 실리사이드층(13a)이 형성되고, 실리사이드층(13a)에 의해 N+드레인 확산층(3a, 5a)과 P+드레인 확산층(4a)은 직접 접속되어 있다. 이 때문에, N+드레인 확산층과 P+드레인 확산층을 분리하기 위한 소자분리막이나, N+드레인 확산층과 P+드레인 확산층을 접속하기 위한 콘택을 형성할 필요가 없기 때문에, 메모리 셀 면적을 축소할 수 있다. 제 1 웰(1a)과 동일 도전형을 갖는 P+하부 확산층(4a)의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(1a)과 상이한 도전형의 제 1 리크 방지용 확산층인 N+확산층(1b)이 형성된다.
N+드레인 확산층(3a) 상에 액세스 트랜지스터(Qn11)를 구성하는 주상 실리콘층(21a)이 형성되고, N+드레인 확산층(5a) 상에 드라이버 트랜지스터(Qn31)를 구성하는 주상 실리콘층(22a)이 형성되고, P+드레인 확산층(4a) 상에 로드 트랜지스터(Qp11)를 구성하는 주상 실리콘층(23a)이 형성된다. N+드레인 확산층(3a)과 P+드레인 확산층(4a)과 N+드레인 확산층(5a)은 각각의 확산층의 표면에 형성된 실리사이드층(13a)에 의해 직접 접속된다. 각각의 주상 실리콘층의 주위에 게이트 절연막(17) 및 게이트 전극(18)이 형성되어 있다. 각각의 주상 실리콘층 상부에는 소스 확산층이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(15)이 형성되어 있다. 액세스 트랜지스터(Qn11) 상에 형성되는 콘택(6a)은 비트 라인(BL1)에 접속되고, 드라이버 트랜지스터(Qn31) 상에 형성되는 콘택(8a)은 전원 전위 배선(Vss1a)에 접속되고, 로드 트랜지스터(Qp11) 상에 형성되는 콘택(9a)은 전원 전위 배선(Vcc1)에 접속된다.
드라이버 트랜지스터(Qn31)와 로드 트랜지스터(Qp11)의 게이트 전극은, 그들로부터 연장되는 게이트 배선(18c) 상에서 공통 콘택(11a)에 접속된다. 콘택(11a)은 기억 노드 접속 배선(Nb1)을 개재하여 기억 노드(2b)의 드레인 확산층 상에 형성되는 콘택(10b)에 접속된다. 드레인 확산층(3a)과 드레인 확산층(4a)의 경계에 형성되는 콘택(10a)은 기억 노드 접속 배선(Na1)을 개재하여 드라이버 트랜지스터(Qn41) 및 로드 트랜지스터(Qp21)의 게이트 전극으로부터 연장되는 게이트 배선(18d) 상에 형성되는 콘택(11b)에 접속된다.
본 실시예에 있어서는, 기판 상에 형성되는 N+드레인 확산층과 P+드레인 확산층이 확산층 표면에 형성되는 실리사이드층에서 직접 접속되는 것에 의해, 액세스 트랜지스터, 드라이버 트랜지스터, 및 로드 트랜지스터의 드레인 확산층은 공통화되어, SRAM의 기억 노드로서 기능을 하고 있다. 이 때문에, 통상 평면형 트랜지스터에서 필요한 N+소스 드레인 확산층과 P+소스 드레인 확산층을 분리하기 위한 소자분리막이 필요하지 않고, SRAM의 2개 기억 노드만을 분리하는 소자분리막만으로 충분하기 때문에, 아주 작은 SRAM 셀 면적을 실현할 수 있다. 또한, 제 1 웰(1a)과 동일 도전형을 갖는 드레인 확산층의 저부에 제 1 웰(1a)과 반대 도전형의 제 1 및 제 2 리크 방지 확산층(1b, 1c)을 형성하는 것에 의해, 기판에 대한 리크를 억제하고 있다.
도 4a~도 4d에 나타내는 바와 같이, 제 1 웰(1a)이 N-well이고, 각각의 N+하부 확산층의 저부에 제 1 및 제 2 리크 방지용 P+확산층(1b, 1c)을 형성하는 경우에도, 마찬가지로 SRAM 셀을 형성할 수 있다.
이하, 본 실시예의 반도체 장치를 형성하기 위한 제조 방법의 일례를 도 5a~도 16b를 참조하여 설명한다. 각 도면에 있어서 (A)는 평면도, (B)는 D-D' 사이의 단면도이다.
도 5a 및 도 5b에 나타내는 바와 같이, 기판 상에 실리콘 질화막 등의 마스크(19)를 형성한다. 그 후, 주상 실리콘층(21a~23a, 21b~23b)의 패턴을 리소그래피에 의해 형성하고, 에칭하는 것에 의해 주상 실리콘층(21a~23a, 21b~23b)을 형성한다. 이어서, 불순물주입 등에 의해, SRAM 셀 어레이 내에 제 1 웰(1a)인 P-well을 형성한다.
도 6a 및 도 6b에 나타내는 바와 같이, 소자분리막(2)을 형성한다. 소자분리막은, 우선 트랜치 패턴을 에칭하여 실리카 등의 도포나 CVD에 의해 트랜치 패턴에 산화막을 채워넣고, 기판 상의 여분 산화막을 드라이 에칭이나 습식 에칭 등에 의해 제거하는 것에 의하여 형성한다. 이에 의해, 기판 상에 제 1 기억 노드(Qa) 및 제 2 기억 노드(Qb)가 되는 확산층의 패턴이 형성된다.
도 7a 및 도 7b에 나타내는 바와 같이, N+주입 영역(24a, 24b) 및 P+주입 영역(25)에 각각 이온주입 등에 의해 불순물을 도입하여, 기판 상에 주상 실리콘층 하부의 드레인 확산층(3a, 4a, 5a)을 형성한다. 제 1 웰(1a)인 P-well과 동일 도전형을 갖는 P+확산층(4a)의 저부에는 기판에 대한 리크를 억제하기 위하여 제 1 리크 방지용 N+확산층(1b)이 형성된다. 제 1 리크 방지 N+확산층(1b)은 P+주입 영역(25)의 마스크를 이용하여 불순물주입 등에 의해 형성할 수 있다. 제 1 리크 방지 N+확산층은 소자분리막에 의해 각각의 기억 노드로 분리된다.
도 8a 및 도 8b에 나타내는 바와 같이, 게이트 절연막(17) 및 게이트 도전막(18)을 형성한다. 게이트 절연막(17)은 산화막이나 High-k막으로 형성된다. 또한, 게이트 도전막은 폴리 실리콘 또는 금속막으로 형성된다.
도 9a 및 도 9b에 나타내는 바와 같이, 레지스트(33) 등을 이용하여 리소그래피에 의해 게이트 배선 패턴을 형성한다.
도 10a 및 도 10b에 나타내는 바와 같이, 레지스트(33)를 마스크로 하여 게이트 절연막(17) 및 게이트 도전막(18e)을 에칭하고 제거한다. 이에 의해 게이트 배선(18a~18d) 및 게이트 전극(18)이 형성된다. 그 후, 필러 상의 마스크를 제거한다.
도 11a 및 도 11b에 나타내는 바와 같이, 실리콘 질화막 등의 절연막을 형성한 후, 에치 백(etched back) 처리하여, 주상 실리콘층의 측벽 및 게이트 전극의 측벽을 실리콘 질화막 등의 절연막(34)으로 덮는 구조로 한다.
도 12a 및 도 12b에 나타내는 바와 같이, N+주입 영역 및 P+주입 영역에 각각 이온주입 등에 의해 불순물을 도입하여, 주상 실리콘층 상부의 소스 확산층(14, 16)을 형성한다.
도 13a 및 도 13b에 나타내는 바와 같이, Co나 Ni 등의 금속을 스퍼터하여 열처리를 하는 것에 의해, 소스 드레인 확산층을 선택적으로 실리사이드화하여, 드레인 확산층 상의 실리사이드층(13a, 13b) 및 주상 실리콘층 상부의 소스 확산층 상의 실리사이드층(15)을 형성한다.
여기서, 주상 실리콘층 및 게이트 전극의 측벽을 덮고 있는 실리콘 질화막 등의 절연막(34)에 의해, 실리사이드층에 기인하는 드레인과 게이트 사이 및 소스와 게이트 사이의 쇼트를 억제할 수 있다.
도 14a 및 도 14b에 나타내는 바와 같이, 층간막인 실리콘 산화막을 형성한 후에 콘택(6a~11a, 6b~11b)을 형성한다.
콘택 형성 때에, 도 15a 및 도 15b에 나타내는 바와 같이, 첫 번째 리소그래피 및 에칭으로 필러 상의 콘택(6a, 8a, 9a, 6b, 8b, 9b)을 형성하고, 도 16a 및 도 16b에 나타내는 바와 같이, 두 번째 리소그래피 및 에칭으로 그 외의 콘택(7a, 10a, 11a, 7b, 10b, 11b)을 형성하는 것에 의해, 필러 상의 콘택과 그 외의 콘택의 최소 간격을 축소할 수 있고, SRAM 셀 면적을 더욱 축소할 수 있다.
(제 2 실시예)
도 17에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에서는, SRAM 셀 어레이 내에 있어서 도 17의 유닛 셀(UC)의 1열째에 배열되는 트랜지스터는, 그 유닛 셀(UC)의 상측 또는 하측에 인접하는 메모리 셀의 2열째에 배열되는 트랜지스터와 배치 구성이 동일하고, 유닛 셀(UC)의 2열째에 배열되는 트랜지스터는, 그 유닛 셀(UC)의 상측 또는 하측에 인접하는 메모리 셀의 1열째에 배열되는 트랜지스터와 배치 구성이 동일하다. 즉, 도 17의 유닛 셀(UC)의 1열째에 배열되는 트랜지스터(Qn12, Qp12, Qn32)의 상측에는, 2열째에 배열되는 트랜지스터(Qn42, Qp22, Qn22)와 동일한 트랜지스터가 위에서 차례로 배열된다. 따라서, 액세스 트랜지스터(Qn12)의 도면에 있어서의 상측에는, 액세스 트랜지스터가 인접하여 배열되고, 액세스 트랜지스터(Q22)의 도면에 있어서의 하측에도 액세스 트랜지스터가 인접하여 배열된다. 이와 같이 SRAM 셀을 배치하는 것에 의해, 액세스 트랜지스터(Qn12)의 게이트 전극으로부터 연장되는 게이트 배선은, 도면에 있어서의 상측에 인접하는 메모리 셀의 액세스 트랜지스터 게이트 전극과 접속되어, 워드 라인(WL2)에 대한 콘택(107a, 107b)을 당해 게이트 배선 상에서 공유할 수 있다. 제 1 실시예에 있어서는 워드 라인(WL1)에 대한 콘택(7a, 7b)은 제 1 기억 노드와 제 2 기억 노드의 사이에 형성되어 있었지만, 본 실시예에 있어서는, 상하의 SRAM 셀의 경계에 배치되어 있기 때문에, 기억 노드 사이의 스페이스를 축소할 수 있고, 도면상에 있어서, SRAM 셀의 횡방향 길이의 축소가 가능하다.
또, 상술한 액세스 트랜지스터 게이트 전극끼리의 콘택 공유화에 대해서는, 제 1 실시예와 같이 트랜지스터를 배치한 경우에도 적용할 수 있다. 예를 들면, 도 2의 액세스 트랜지스터(Qn11)의 게이트 전극으로부터 게이트 배선을 도면에 있어서의 우측 상방으로 경사지는 방향으로 연장시키고, 그 게이트 배선을, Qn11의 우측 경사선 상에 배치된 액세스 트랜지스터 게이트 전극으로부터 좌측 하방으로 경사지는 방향으로 연장한 게이트 배선과 접속시켜, 접속된 게이트 배선 상에서 콘택을 공유하도록 구성해도 좋다. 이와 같이, 인접한 메모리 셀의 액세스 트랜지스터에 대해, 게이트 전극끼리를 인접하여 배치하도록 구성하기만 하면, 워드 라인에 대한 콘택을 공유화하는 것은 가능하다.
또한, 제 1 실시예에 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성의 일례로서, 각 배선이 접촉하지 말아야할 콘택과 접촉하지 않도록, 노드 접속 배선(Na2, Nb2)을 하위층으로, 워드 라인(WL2)을 중위층으로, 비트 라인의 배선(BL2, B1b2), 전원 전위의 배선(Vcc2) 및 접지 전위의 배선(Vss2a, Vss2b)을 상위층으로 배선하는 구성이 실현 가능하다.
이외의 구성에 관해서는 제 1 실시예와 동일하므로 설명을 생략한다.
(제 3 실시예)
도 18에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에 있어서 제 2 실시예와 상이한 점은, 드라이버 트랜지스터를 형성하는 주상 실리콘층의 형상이 상이한 점이다. 6T-SRAM에 있어서는, 통상 리드아웃 때의 동작 마진을 확보하기 위하여, 통상 액세스 트랜지스터보다 드라이버 트랜지스터의 드레인 전류를 크게 설정하는 경우가 많다. 평면형 트랜지스터의 경우에는 드라이버 트랜지스터의 확산층의 폭을 액세스 트랜지스터의 확산층의 폭보다 크게 하여 드레인 전류를 증가시킬 수 있지만, SGT를 사용한 경우에는 주상 실리콘층의 지름을 크게 하여, 드라이버 트랜지스터를 형성하는 주상 실리콘층의 측벽의 둘레 길이를, 액세스 트랜지스터를 형성하는 주상 실리콘층의 측벽의 둘레 길이보다 크게 하는 것에 의해 드레인 전류를 증가시킬 수 있다. 도 18과 같이 드라이버 트랜지스터를 형성하는 주상 실리콘층의 지름을, 다른 주상 실리콘층보다 크게 하는 것에 의해, 리드아웃 마진을 개선할 수 있다. 단, 주상 실리콘층의 치수를 크게 하면 쇼트 채널 효과가 발생하기 쉬워지기 때문에, 주의가 필요하다. 또, 주상 실리콘층의 형상은 원형에 한정되지 않고 타원형이나 직사각형 등의 형상으로 하는 것에 의해 주상 실리콘층의 둘레 길이를 길게 해도 좋다.
또한, 동작 속도를 높이기 위하여 액세스 트랜지스터의 지름을 크게 하여 액세스 트랜지스터의 드레인 전류값을 증가시키거나, 기록 마진을 개선하기 위하여 로드 트랜지스터의 지름을 작게 하여 로드 트랜지스터의 드레인 전류를 다른 트랜지스터에 비해 상대적으로 저하시키는 등, 로드 트랜지스터를 형성하는 주상 실리콘층의 측벽의 둘레 길이를, 액세스 트랜지스터를 형성하는 주상 실리콘층의 측벽의 둘레 길이보다 작게 해도 좋다. 이와 같이, 액세스 트랜지스터, 드라이버 트랜지스터, 로드 트랜지스터 각각의 형상을 변경하는 것에 의해, 각종 SRAM 특성을 조정할 수 있다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성은, 일례로 상기 제 2 실시예와 동일한 구성이 실현 가능하다.
이외의 점에 관해서는 제 2 실시예에 나타내는 구성과 동일하므로 설명을 생략한다.
(제 4 실시예)
도 19에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에 있어서 제 2 실시예와 상이한 점은, 본 실시예에 있어서는 기억 노드인 기판 상의 확산층과 게이트 배선이 양자 모두에 걸쳐 형성되는 공통 콘택에 의해 접속되는 점이다. 도 19에 나타내는 바와 같이, 기억 노드(Qa4)인 기판 상의 확산층과, 드라이버 트랜지스터(Qn44) 및 로드 트랜지스터(Qp24)의 게이트 전극으로부터 연장되는 게이트 배선은 양자 모두에 걸쳐 형성되는 공통 콘택(310a)에 의해 접속되고, 기억 노드(Qb4)인 기판 상의 확산층과, 드라이버 트랜지스터(Qn34) 및 로드 트랜지스터(Qp14)의 게이트 전극으로부터 연장되는 게이트 배선은 양자 모두에 걸쳐 형성되는 공통 콘택(310b)에 의해 접속된다. 상기한 바와 같이, 게이트와 기억 노드를 배선층이 아닌 콘택으로 접속함으로써, SRAM 셀 내에 있어서의 콘택의 수를 줄일 수 있으므로, 주상 실리콘층이나 콘택의 배치를 조정하는 것에 의해 셀 면적을 축소할 수 있다. 특히, 필러 상에 형성되는 콘택과 상기 공통 콘택(310a, 310b)을 상이한 리소그래피 및 에칭 공정으로 형성하는 것에 의해, 셀 면적의 축소가 가능하다. 이 경우, 공통 콘택(310a)을 4개의 필러 상의 콘택(306a, 308b, 309a, 309b) 중앙 부근에 배치하고, 공통 콘택(310b)을 4개의 필러 상의 콘택(306b, 308a, 309a, 309b) 중앙 부근에 배치하는 것에 의해, 필러 상의 콘택과 공통 콘택 사이의 스페이스를 동일 공정에 의해 형성 가능한 최소 스페이스보다 작게 할 수 있고, 셀 면적을 축소할 수 있다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층, 즉, 콘택(310a) 및 콘택(310b)보다 상위층에 배치된다.
이외의 점에 관해서는 제 2 실시예에 나타내는 구성과 동일하므로 설명을 생략한다.
(제 5 실시예)
도 20에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에 있어서 제 2 실시예와 상이한 점은, 드라이버 트랜지스터와 로드 트랜지스터의 배치가 변환되어 있는 점이다. 본 실시예에 있어서는 드라이버 트랜지스터와 로드 트랜지스터가 변환되었기 때문에, 기억 노드인 기판 상의 확산층을 횡단하는 N+주입 영역과 P+주입 영역(425a, 425b)의 경계가 한군데밖에 없다. 이 때문에, N+주입 영역과 P+주입 영역의 경계 부근에 있어서 중첩 마진을 확보해야 하는 부분은 한군데밖에 없기 때문에, SRAM 셀의 종방향의 길이를 축소하는 것이 가능하다. 단, 제 1 실시예의 레이아웃과 같이, N+주입 영역 및 P+주입 영역은 단순한 라인 & 스페이스가 아닌, P+주입 영역(425a, 425b)은 직사각형의 트랜치 패턴이고, N+주입 영역은 P+주입 영역(425a, 425b)을 반전시킨 패턴이 된다. 이 때문에, 주입 영역의 패터닝에 있어서는 정확한 레지스트 패턴의 제어가 요구된다.
본 실시예에 있어서는 드라이버 트랜지스터와 로드 트랜지스터의 배치를 변환하는 것에 수반하여, 전원 전위 배선(Vcc5a, Vcc5b)과 접지 전위 배선(Vss5)의 배치를 제 2 실시예의 경우에 비해 변환하였다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성은, 일례로 상기 제 2 실시예와 동일한 구성이 실현 가능하다.
이외의 점에 관해서는 제 2 실시예에 나타내는 구성과 동일하므로 설명을 생략한다.
(제 6 실시예)
도 21에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에 있어서 제 2 실시예와 상이한 점은, SRAM을 구성하는 각 트랜지스터의 배열이 상이한 점이다. 본 실시예에 있어서는 트랜지스터의 배열을 변환하였기 때문에, 기억 노드인 기판 상의 확산층을 횡단하는 N+주입 영역(524)과 P+주입 영역(525)의 경계선이 한군데밖에 없다. 이 때문에, N+주입 영역과 P+주입 영역의 경계 부근에 있어서의 중첩 마진을 확보해야 하는 부분은 한군데밖에 없기 때문에, SRAM 셀의 종방향의 길이를 축소하는 것이 가능하다. 또한, 제 1 실시예와 동일하게 N+주입 영역(524) 및 P+주입 영역(525)은 단순한 라인 & 스페이스에 의해 형성된다. 이 때문에, N+주입 영역과 P+주입 영역의 경계 부근의 치수 마진을 최소로 억제할 수 있기 때문에, 제 5 실시예의 경우보다 SRAM 셀의 종방향의 길이를 더욱 축소할 수 있게 된다. 또한, 액세스 트랜지스터인 Qn16, Qn26이 인접하고 있기 때문에, 이들의 게이트 전극에 형성되는 콘택을 공통화할 수 있다.
도 21에 나타내는 바와 같이, 기판 상의 확산층에 의해 형성되는 제 1 기억 노드(Qa6)와, 드라이버 트랜지스터(Qn46) 및 로드 트랜지스터(Qp26)의 게이트 전극으로부터 연장되는 게이트 배선이 공통 콘택(510a)에 의해 접속되고, 기판 상의 확산층에 의해 형성되는 제 2 기억 노드(Qb6) 상에 형성되는 콘택(510b)은 제 1층 배선인 노드 접속 배선(Nb6)에 의해 콘택(511a)과 접속된다. 이와 같이, 본 실시예에 있어서는 SRAM 셀의 배선 방법이 좌우 비대칭이기 때문에, SRAM 특성도 좌우 비대칭으로 될 가능성이 있다. SRAM 특성이 좌우 비대칭으로 되면, SRAM의 동작 마진을 열화 시키기 때문에, 본 실시예에 있어서는 SRAM 특성의 비대칭성에 주의할 필요가 있다.
본 실시예에 있어서는, 상기한 각 실시예와는 달리 워드 라인(WL6)이 횡방향으로 배선되고, 비트 라인(BL6, B1b6)은 종방향으로 배선된다. 또한, 2개의 드라이버 트랜지스터(Qn36, Qn46)와 2개의 로드 트랜지스터(Qp16, Qp26)가 동일 열 상에 형성되어 있기 때문에, 단순한 레이아웃으로 전원 전위 배선(Vcc6) 및 접지 전위 배선(Vss6)에 접속할 수 있다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성의 일례로, 노드 접속 배선(Na6, Nb6)을 하위층으로, 워드 라인(WL6), 전원 전위의 배선(Vcc6) 및 접지 전위의 배선(Vss6)을 중위층으로, 비트 라인의 배선(BL6, B1b6)을 상위층으로 배선하는 구성이 실현 가능하다.
(제 7 실시예)
도 22에 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에 있어서는 주상 반도체가 가장 조밀한 충전으로 배치되도록 6각형 격자 모양으로 배열되어 있는 점이 다른 실시예와 상이하다. 이와 같이, 주상 반도체를 배치하는 것에 의해, 주상 반도체를 가장 작은 면적에 균일하게 배치할 수 있고, 작은 SRAM 셀 면적을 설계할 수 있다. 각 트랜지스터의 배열은 도 22의 예시에 한정되지 않고, 기타 배열로 해도 좋다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성은, 일례로 상기 제 2 실시예와 동일한 구성이 실현 가능하다.
(제 8 실시예)
도 23에 본 발명의 제 8 실시예에 따른 셀의 레이아웃을 나타낸다. SRAM 셀 어레이 내에 있어서는, 도 23에 나타낸 유닛 셀이 반복적으로 배치되어 있다. 도 24의 a, b, c 및 d에 도 23의 레이아웃 도면의 커트 라인 A-A', B-B' C-C' 및 D-D"에 있어서의 단면 구조를 각각 나타낸다.
우선, 도 23 및 도 24a~도 24d를 참조하여 본 실시예의 레이아웃에 대해 설명한다.
본 실시예에 있어서는, 기억 노드인 기판 상의 하부 확산층의 레이아웃이 "L" 자 모양으로 되어 있는 점이 다른 실시예와 상이하다. 기억 노드인 기판 상의 하부 확산층의 패터닝에 관해서는 다른 실시예와 같이 직사각형으로 하는 것이 용이하다. 그러나, 본 실시예에 있어서는, 제 5 실시예 및 제 6 실시예와 동일하게 기억 노드를 종단하는 N+주입 영역(724a, 724b)과 P+주입 영역(725)의 경계선이 한군데밖에 없고, 나아가 N+주입 영역(724a, 724b) 및 P+주입 영역(725)을 형성하는 패턴은 단순한 라인 & 스페이스에 의해 형성된다. 이 때문에, N+주입 영역(724a, 724b)과 P+주입 영역(725)의 경계 부근의 치수 마진을 최소로 억제할 수 있기 때문에, 작은 면적의 SRAM 셀을 설계할 수 있다.
본 실시예에 있어서는, 워드 라인(WL8)이 횡방향으로 배선되고, 비트 라인(BL8, B1b8)은 종방향으로 배선된다. 비트 라인으로부터 접속되는 액세스 트랜지스터 게이트에 대한 콘택(707a, 707b)은 도시되어 있지 않지만, 횡방향으로 인접하는 메모리 셀과 공통화할 수 있다. 기억 노드(Qa8)의 기판 상의 하부 확산층과, 드라이버 트랜지스터(Qn48) 및 로드 트랜지스터(Qp28)의 게이트 전극으로부터 연장되는 게이트 배선은, 양자 모두에 걸쳐 형성되는 공통 콘택(710a)에 의해 접속되고, 기억 노드(Qb8)의 기판 상의 확산층과, 드라이버 트랜지스터(Qn38) 및 로드 트랜지스터(Qp18)의 게이트 전극으로부터 연장되는 게이트 배선은, 양자 모두에 걸쳐 형성되는 콘택(710b)에 의해 접속된다.
또, 제 1 실시예에서 설명한 바와 같이, 워드 라인의 배선, 비트 라인의 배선, 전원 전위의 배선 및 접지 전위의 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내에 있어서의 배선인 노드 접속 배선보다 상위층, 즉, 콘택(707a) 및 콘택(707b)보다 상위층에 배치된다. 이 점에 있어, 계층적인 배선의 구성의 일례로서, 노드 접속 배선을 하위층으로, 워드 라인(WL8) 및 접지 전위의 배선(Vss8a, Vss8b)을 중위층으로, 비트 라인의 배선(BL8, B1b8) 및 전원 전위의 배선(Vcc8)을 상위층으로 배선하는 구성이 실현 가능하다.
이어서, 도 24a~도 24d의 단면 구조를 참조하여 본 실시예의 SRAM의 구조에 대해 설명한다.
도 24a에 나타내는 바와 같이, 기판에 제 1 웰(701a)인 P-well이 형성되고, 소자분리막(702)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa7)에는 불순물주입 등에 의해 N+드레인 확산층(703a)이 형성되어 있고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb7)에는 불순물주입 등에 의해 N+드레인 확산층(703b) 및 P+드레인 확산층(704b)이 각각 형성되어 있다. 또한, 제 1 웰(701a)과 동일 도전형을 갖는 P+하부 확산층(704b)은 기판에 대한 리크를 억제하기 위하여, 제 1 웰(701a)과 상이한 도전형을 갖는 제 2 리크 방지 확산층(701c)인 N-well에 의해 둘러싸인다.
드레인 확산층(703a, 703b, 704b) 표면에는 실리사이드층(713a, 713b)이 형성되어 있고, N+하부 확산층(703b)과 P+하부 확산층(704b)은, 도시되지 않는 실리사이드층(713b)에 의해 접속되어 있다. N+드레인 확산층(703a) 상에 액세스 트랜지스터(Qn18)를 구성하는 주상 실리콘층(721a)이 형성되고, P+드레인 확산층(704b) 상에 로드 트랜지스터(Qp28)를 구성하는 주상 실리콘층(723b)이 형성되고, N+드레인 확산층(703b) 상에 드라이버 트랜지스터(Qn48)를 구성하는 주상 실리콘층(722b)이 형성된다. 각각의 주상 실리콘층의 주위에는 게이트 절연막(717) 및 게이트 전극(718)이 형성되어 있다. 주상 실리콘층 상부에는 소스 확산층(714, 716)이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(715)이 형성되어 있다. 액세스 트랜지스터(Qn18) 상에 형성되는 콘택(706a)은 비트 라인(BL8)에 접속되고, 액세스 트랜지스터(Qn18)의 게이트 전극으로부터 연장되는 게이트 배선(718a) 상에 형성되는 콘택(707a)은 워드 라인(WL8)에 접속되고, 로드 트랜지스터(Qp28) 상에 형성되는 콘택(708b)은 전원 전위 배선(Vcc8)에 접속되고, 드라이버 트랜지스터(Qn48) 상에 형성되는 콘택(709b)은 접지 전위 배선(Vss8)에 접속되고, 로드 트랜지스터(Qp28) 및 드라이버 트랜지스터(Qn48)의 게이트 전극은 각각의 게이트 전극으로부터 연장되는 게이트 배선(718d)에 의해 서로 접속된다.
도 24b에 나타내는 바와 같이, 기판에 제 1 웰(701a)인 P-well이 형성되고, 소자분리막(702)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa7)에는 불순물주입 등에 의해 N+드레인 확산층(703a)이 형성되고, 기판 상의 하부 확산층에 의해 형성되는 제 2 기억 노드(Qb7)에는 불순물주입 등에 의해 N+드레인 확산층(703b)이 형성되고, N+드레인 확산층 상에는 실리사이드층(713a, 713b)이 형성되어 있다. 드레인 확산층(703a) 및 게이트 배선(718f)은, 양자 모두에 걸쳐 형성되는 공통 콘택(710a)에 의해 접속되고, 드레인 확산층(703b) 및 게이트 배선(718e)은, 양자 모두에 걸쳐 형성되는 공통 콘택(710b)에 의해 접속된다.
도 24c에 나타내는 바와 같이, 기판에 제 1 웰(701a)인 P-well이 형성되고, 소자분리막(702)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa7)에는 불순물주입 등에 의해 N+드레인 확산층(703a)이 형성되고, N+드레인 확산층(703a) 표면에 실리사이드층(713a)이 형성되어 있다. N+드레인 확산층(703a) 상에 액세스 트랜지스터(Qn18)를 구성하는 주상 실리콘층(721a), 및 드라이버 트랜지스터(Qn38)를 구성하는 주상 실리콘층(722a)이 형성된다. 각각의 주상 실리콘층의 주위에 게이트 절연막(717) 및 게이트 전극(718)이 형성되어 있다. 주상 실리콘층 상부에는 N+소스 확산층(714)이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(715)이 형성되어 있다. 액세스 트랜지스터(Qn18) 상에 형성되는 콘택(706a)은 비트 라인(BL8)에 접속되고, 드라이버 트랜지스터(Qn38) 상에 형성되는 콘택(709a)은 배선층을 개재하여 접지 전위 배선(Vss8)에 접속된다.
도 24d에 나타내는 바와 같이, 기판에 제 1 웰(701a)인 P-well이 형성되고, 소자분리막(702)에 의해 기판 상의 하부 확산층이 분리되어 있다. 기판 상의 하부 확산층에 의해 형성되는 제 1 기억 노드(Qa7)에는 불순물주입 등에 의해 P+드레인 확산층(704a)이 형성되고, 기판 상의 확산층에 의해 형성되는 제 2 기억 노드(Qb7)에는 불순물주입 등에 의해 P+드레인 확산층(704b)이 형성된다. 또한, 제 1 웰(701a)과 동일 도전형을 갖는 P+드레인 확산층(704a)의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(701a)과 상이한 도전형의 제 1 리크 방지용 N+확산층(701b)이 형성되고, 제 1 웰(701a)과 동일 도전형을 갖는 P+드레인 확산층(704b)의 저부에는 기판에 대한 리크를 억제하기 위하여, 제 1 웰(701a)과 상이한 도전형의 제 1 리크 방지용 N+확산층(701c)이 형성된다. 드레인 확산층(704b) 상에는 로드 트랜지스터(Qp28)를 구성하는 주상 실리콘층(723b)이 형성되고, 드레인 확산층(704a) 상에는 로드 트랜지스터(Qp18)를 구성하는 주상 실리콘층(723a)이 형성된다. 각각의 주상 실리콘층의 주위에 게이트 절연막(717) 및 게이트 전극(718)이 형성되고, 각각의 주상 실리콘층 상부에는 P+소스 확산층(716)이 불순물주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(715)이 형성되어 있다. 로드 트랜지스터(Qp28) 및 로드 트랜지스터(Qp18) 상에 형성되는 콘택(708b, 708a)은 전원 전위 배선(Vcc8)에 접속된다.
본 실시예에 있어서도 상기한 각 실시예와 동일하게, 기판 상의 기억 노드에 형성되는 N+드레인 확산층과 P+드레인 확산층이 각각의 확산층 표면에 형성되는 실리사이드층에 의해 직접 접속되는 것에 의해, 액세스 트랜지스터, 드라이버 트랜지스터, 및 로드 트랜지스터의 드레인 확산층은 공통화되어, SRAM의 기억 노드로서 기능을 하고 있다. 이 때문에, 통상 평면형 트랜지스터에 있어서 필요한 N+소스 드레인 확산층과 P+소스 드레인 확산층을 분리하기 위한 소자분리막이 불필요하게 되어, SRAM의 2개 기억 노드만을 분리하는 소자분리막만으로 충분하기 때문에, 아주 작은 SRAM 셀 면적을 실현할 수 있다.
이상으로 설명한 바와 같이, 본 발명에 의하면 6개의 MOS 트랜지스터를 사용하여 구성된 스태틱 메모리 셀에 있어서, 상기 MOS 트랜지스터가, 드레인, 게이트, 소스가 수직방향으로 배치된 SGT로 형성되고, 기판에 제 1 웰이 형성되고, 기판 상에 형성되는 N+소스 확산층과 P+소스 확산층이 그들의 표면에 형성되는 실리사이드층에 의해 직접 접속되고, 제 1 웰과 동일 도전형을 갖는 드레인 확산층의 각각을 제 1 웰과 반대 도전형을 가짐과 함께 제 1 웰보다 얕은 제 1 및 제 2 리크 방지 확산층에 의해 둘러싸는 것에 의해, SRAM의 기억 노드로서 기능을 한다. 이 때문에, 통상 평면형 트랜지스터에 필요한 N+소스 드레인 확산층과 P+소스 드레인 확산층을 분리하기 위한 소자분리막이 불필요하게 되어, 소자분리막은 SRAM의 2개 기억 노드만을 분리하는 것만으로 충분하기 때문에, 아주 작은 메모리 셀 면적을 갖는 CMOS 6T-SRAM을 실현할 수 있다.
Qa, Qa2, Qa3, Qa4, Qa5, Qa6, Qa7: 제 1 기억 노드
Qb, Qb2, Qb3, Qb4, Qb5, Qb6, Qb7: 제 2 기억 노드
1a, 101a, 201a, 301a, 401a, 501a, 601a, 701a: 제 1 웰
1b, 701b: 제 1 리크 방지 확산층
1c, 701c: 제 2 리크 방지 확산층
2, 102, 202, 302, 402, 502, 602, 702: 소자분리막
3a, 103a, 203a, 303a, 403a, 503a, 603a, 703a, 3b, 103b, 203b, 303b, 403b, 503b, 603b, 703b: N+드레인 확산층(제 1 N+하부 확산층)
4a, 104a, 204a, 304a, 404a, 504a, 604a, 704a, 4b, 104b, 204b, 304b, 404b, 504b, 604b, 704b: P+드레인 확산층(제 3 P+하부 확산층)
5a, 105a, 205a, 305a, 405a, 505a, 605a, 5b, 105b, 205b, 305b, 405b, 505b, 605b: N+드레인 확산층(제 2 N+하부 확산층)
6a, 106a, 206a, 306a, 406a, 506a, 606a, 706a, 6b, 106b, 206b, 306b, 406b, 506b, 606b, 706b: 액세스 트랜지스터 소스 확산층 상의 콘택
7a, 107a, 207a, 307a, 407a, 507a, 607a, 707a, 7b, 107b, 207b, 307b, 407b, 507b, 607b, 707b: 액세스 트랜지스터 워드 배선 상의 콘택
8a, 108a, 208a, 308a, 408a, 508a, 608a, 708a, 8b, 108b, 208b, 308b, 408b, 508b, 608b, 708b: 로드 트랜지스터 소스 확산층 상의 콘택
9a, 109a, 209a, 309a, 409a, 509a, 609a, 709a, 9b, 109b, 209b, 309b, 409b, 509b, 609b, 709b: 드라이버 트랜지스터 소스 확산층 상의 콘택
10a, 110a, 210a, 310a, 410a, 510a, 610a, 710a, 10b, 110b, 210b, 310b, 410b, 510b, 610b, 710b: 드레인 확산층 상의 콘택
11a, 111a, 211a, 311a, 411a, 511a, 611a, 711a, 11b, 111b, 211b, 311b, 411b, 51 1b, 611b, 711b: 게이트 배선 상의 콘택
13a, 13b, 15, 713a, 713b, 715: 실리사이드층
14, 714: N+소스 확산층(제 4 또는 제 5 N+상부 확산층)
16, 716: P+소스 확산층(제 6 P+상부 확산층)
17, 717: 게이트 절연막
18, 718: 게이트 전극
18a, 18b, 18c, 18d, 718a, 718d, 718e, 18f: 게이트 배선
21a, 21b, 721a, 721b: 액세스 트랜지스터 주상 실리콘층
22a, 22b, 722a, 722b: 드라이버 트랜지스터 주상 실리콘층
23a, 23b, 723a, 723b: 로드 트랜지스터 주상 실리콘층
24a, 124a, 224a, 324a, 524, 724a, 24b, 124b, 224b, 324b, 724b: N+주입 영역
25, 125, 225, 325, 425a, 425b, 525, 625a, 625b, 725: P+주입 영역
33: 레지스트
34: 실리콘 질화막 등의 절연막
Qa, Qb: 기억 노드
Qn11, Qn21, Qn12, Qn22, Qn13, Qn23, Qn14, Qn24, Qn15, Qn25, Qn16, Qn26, Qn17, Qn27, Qn18, Qn28: 액세스 트랜지스터
Qn31, Qn41, Qn32, Qn42, Qn33, Qn43, Qn34, Qn44, Qn35, Qn45, Qn36, Qn46, Qn37, Qn47, Qn38, Qn48: 드라이버 트랜지스터
Qp11, Qp21, Qp12, Qp22, Qp13, Qp23, Qp14, Qp24, Qp15, Qp25, Qp16, Qp26, Qp17, Qp27, Qp18, Qp28: 로드 트랜지스터
BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, B1b1, B1b2, B1b3, B1b4, B1b5, B1b6, B1b7, B1b8: 비트 라인
WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8: 워드 라인
Vcc1, Vcc2, Vcc3, Vcc4, Vcc5a, Vcc5b, Vcc6, Vcc7, Vcc8: 전원 전위 배선
Vss1a, Vss1b, Vss2a, Vss2b, Vss3a, Vss3b, Vss4a, Vss4b, Vss5, Vss6, Vss7a, Vss7b, Vss8a, Vss8b: 접지 전위 배선
Qb, Qb2, Qb3, Qb4, Qb5, Qb6, Qb7: 제 2 기억 노드
1a, 101a, 201a, 301a, 401a, 501a, 601a, 701a: 제 1 웰
1b, 701b: 제 1 리크 방지 확산층
1c, 701c: 제 2 리크 방지 확산층
2, 102, 202, 302, 402, 502, 602, 702: 소자분리막
3a, 103a, 203a, 303a, 403a, 503a, 603a, 703a, 3b, 103b, 203b, 303b, 403b, 503b, 603b, 703b: N+드레인 확산층(제 1 N+하부 확산층)
4a, 104a, 204a, 304a, 404a, 504a, 604a, 704a, 4b, 104b, 204b, 304b, 404b, 504b, 604b, 704b: P+드레인 확산층(제 3 P+하부 확산층)
5a, 105a, 205a, 305a, 405a, 505a, 605a, 5b, 105b, 205b, 305b, 405b, 505b, 605b: N+드레인 확산층(제 2 N+하부 확산층)
6a, 106a, 206a, 306a, 406a, 506a, 606a, 706a, 6b, 106b, 206b, 306b, 406b, 506b, 606b, 706b: 액세스 트랜지스터 소스 확산층 상의 콘택
7a, 107a, 207a, 307a, 407a, 507a, 607a, 707a, 7b, 107b, 207b, 307b, 407b, 507b, 607b, 707b: 액세스 트랜지스터 워드 배선 상의 콘택
8a, 108a, 208a, 308a, 408a, 508a, 608a, 708a, 8b, 108b, 208b, 308b, 408b, 508b, 608b, 708b: 로드 트랜지스터 소스 확산층 상의 콘택
9a, 109a, 209a, 309a, 409a, 509a, 609a, 709a, 9b, 109b, 209b, 309b, 409b, 509b, 609b, 709b: 드라이버 트랜지스터 소스 확산층 상의 콘택
10a, 110a, 210a, 310a, 410a, 510a, 610a, 710a, 10b, 110b, 210b, 310b, 410b, 510b, 610b, 710b: 드레인 확산층 상의 콘택
11a, 111a, 211a, 311a, 411a, 511a, 611a, 711a, 11b, 111b, 211b, 311b, 411b, 51 1b, 611b, 711b: 게이트 배선 상의 콘택
13a, 13b, 15, 713a, 713b, 715: 실리사이드층
14, 714: N+소스 확산층(제 4 또는 제 5 N+상부 확산층)
16, 716: P+소스 확산층(제 6 P+상부 확산층)
17, 717: 게이트 절연막
18, 718: 게이트 전극
18a, 18b, 18c, 18d, 718a, 718d, 718e, 18f: 게이트 배선
21a, 21b, 721a, 721b: 액세스 트랜지스터 주상 실리콘층
22a, 22b, 722a, 722b: 드라이버 트랜지스터 주상 실리콘층
23a, 23b, 723a, 723b: 로드 트랜지스터 주상 실리콘층
24a, 124a, 224a, 324a, 524, 724a, 24b, 124b, 224b, 324b, 724b: N+주입 영역
25, 125, 225, 325, 425a, 425b, 525, 625a, 625b, 725: P+주입 영역
33: 레지스트
34: 실리콘 질화막 등의 절연막
Qa, Qb: 기억 노드
Qn11, Qn21, Qn12, Qn22, Qn13, Qn23, Qn14, Qn24, Qn15, Qn25, Qn16, Qn26, Qn17, Qn27, Qn18, Qn28: 액세스 트랜지스터
Qn31, Qn41, Qn32, Qn42, Qn33, Qn43, Qn34, Qn44, Qn35, Qn45, Qn36, Qn46, Qn37, Qn47, Qn38, Qn48: 드라이버 트랜지스터
Qp11, Qp21, Qp12, Qp22, Qp13, Qp23, Qp14, Qp24, Qp15, Qp25, Qp16, Qp26, Qp17, Qp27, Qp18, Qp28: 로드 트랜지스터
BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, B1b1, B1b2, B1b3, B1b4, B1b5, B1b6, B1b7, B1b8: 비트 라인
WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8: 워드 라인
Vcc1, Vcc2, Vcc3, Vcc4, Vcc5a, Vcc5b, Vcc6, Vcc7, Vcc8: 전원 전위 배선
Vss1a, Vss1b, Vss2a, Vss2b, Vss3a, Vss3b, Vss4a, Vss4b, Vss5, Vss6, Vss7a, Vss7b, Vss8a, Vss8b: 접지 전위 배선
Claims (18)
- 각각 6개의 MOS 트랜지스터가 기판 상에 배열된 복수의 스태틱 메모리 셀을 구비한 반도체 기억 장치에 있어서,
상기 6개의 MOS 트랜지스터 각각은,
메모리에 액세스하기 위한 제 1 및 제 2 NMOS 액세스 트랜지스터와, 상기 메모리 셀의 데이터를 유지하기 위하여 기억 노드를 구동하는 제 1 및 제 2 NMOS 드라이버 트랜지스터와, 상기 메모리 셀의 데이터를 유지하기 위하여 전하를 공급하는 제 1 및 제 2 PMOS 로드 트랜지스터로서 기능을 하고,
메모리에 액세스하기 위한 제 1 및 제 2 NMOS 액세스 트랜지스터의 제 1 확산층, 주상 반도체층 및 제 2 확산층은, 제 1 확산층, 주상 반도체층 및 제 2 확산층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 주상 반도체층은 상기 제 1 확산층과 상기 제 2 확산층 사이에 배치되고, 상기 주상 반도체층의 측벽에 게이트가 형성되어 있고,
메모리 셀의 데이터를 유지하기 위하여 기억 노드를 구동하는 제 1 및 제 2 NMOS 드라이버 트랜지스터의 제 3 확산층, 주상 반도체층 및 제 4 확산층은, 제 3 확산층, 주상 반도체층 및 제 4 확산층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 주상 반도체층은 상기 제 3 확산층과 상기 제 4 확산층 사이에 배치되고, 상기 주상 반도체층의 측벽에 게이트가 형성되어 있고,
메모리 셀의 데이터를 유지하기 위하여 전하를 공급하는 제 1 및 제 2 PMOS 로드 트랜지스터의 제 5 확산층, 주상 반도체층 및 제 6 확산층은, 제 5 확산층, 주상 반도체층 및 제 6 확산층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 주상 반도체층은 상기 제 5 확산층과 상기 제 6 확산층 사이에 배치되고, 상기 주상 반도체층의 측벽에 게이트가 형성되어 있고,
상기 제 1 NMOS 액세스 트랜지스터, 상기 제 1 NMOS 드라이버 트랜지스터 및 상기 제 1 PMOS 로드 트랜지스터는 서로 인접하여 배열되고,
상기 제 2 NMOS 액세스 트랜지스터, 상기 제 2 NMOS 드라이버 트랜지스터 및 상기 제 2 PMOS 로드 트랜지스터는 서로 인접하여 배열되고,
상기 6개의 MOS 트랜지스터는, 상기 기판 상에서 서로 직교하는 행방향과 열방향으로 행렬 모양으로 배열되어 있고,
상기 기판에는, 당해 기판에 전위를 부여하기 위한 상기 복수의 메모리 셀에 공통의 제 1 웰이 형성되고,
상기 제 1 NMOS 액세스 트랜지스터의 저부에 형성되는 N형 도전형을 갖는 제 1 확산층, 상기 제 1 NMOS 드라이버 트랜지스터의 저부에 형성되는 N형 도전형을 갖는 제 3 확산층 및 상기 제 1 PMOS 로드 트랜지스터의 저부에 형성되는 P형 도전형을 갖는 제 5 확산층은, 당해 제 1 확산층, 당해 제 3 확산층 및 당해 제 5 확산층의 표면에 게이트에 대하여 자기정합적으로 형성된 제 1 실리사이드층을 개재하여 서로 접속되고,
상기 서로 접속된 상기 제 1 확산층, 상기 제 3 확산층 및 상기 제 5 확산층은 메모리 셀에 기억되는 데이터를 유지하기 위한 제 1 기억 노드로서 기능을 하고,
당해 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층, 제 3 확산층 및 제 5 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 확산층과 상기 제 1 웰 사이에는, 상기 제 1, 제 3 및 제 5 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 당해 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 상기 제 1 웰과 반대 도전형을 갖는 제 1 리크 방지 확산층의 저부가 소자분리보다 깊지 않도록 형성되고,
상기 제 1 리크 방지 확산층은, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1, 제 3 및 제 5 확산층 중, 상기 제 1 리크 방지 확산층과 동일 도전형을 갖는 확산층과 직접 접속되고,
상기 제 2 NMOS 액세스 트랜지스터의 저부에 형성되는 N형 도전형을 갖는 제 1 확산층, 상기 제 2 NMOS 드라이버 트랜지스터의 저부에 형성되는 N형 도전형을 갖는 제 3 확산층 및 상기 제 2 PMOS 로드 트랜지스터의 저부에 형성되는 P형 도전형을 갖는 제 5 확산층은, 당해 제 1 확산층, 당해 제 3 확산층 및 당해 제 5 확산층의 표면에 게이트에 대하여 자기정합적으로 형성된 제 2 실리사이드층을 개재하여 서로 접속되고,
상기 서로 접속된 상기 제 1 확산층, 당해 제 3 확산층 및 당해 제 5 확산층은 메모리 셀에 기억되는 데이터를 유지하기 위한 제 2 기억 노드로서 기능을 하고,
당해 제 2 기억 노드로서 기능을 하는 상기 제 1 확산층, 상기 제 3 확산층 및 상기 제 5 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 당해 확산층과 상기 제 1 웰 사이에는, 당해 제 1, 제 3 및 제 5 확산층 중, 상기 제 1 웰과 동일 도전형을 갖는 당해 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 상기 제 1 웰과 반대 도전형을 갖는 제 2 리크 방지 확산층의 저부가 소자분리보다 깊지 않도록 형성되고,
상기 제 2 리크 방지 확산층은, 상기 제 2 기억 노드로서 기능을 하는 상기 제 1, 제 3 및 제 5 확산층 중, 상기 제 2 리크 방지 확산층과 동일 도전형을 갖는 확산층과 직접 접속되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항에 있어서,
상기 제 1 웰과 반대 도전형을 갖는 상기 제 1 리크 방지 확산층은, 상기 제 1 기억 노드로서 기능을 하는 상기 제 5 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 당해 제 5 확산층과 상기 제 1 웰 사이에 형성되고,
상기 제 1 리크 방지 확산층은, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층 및 당해 제 3 확산층과 직접 접속되고,
상기 제 1 웰과 반대 도전형을 갖는 제 2 리크 방지 확산층은, 상기 제 2 기억 노드로서 기능을 하는 상기 제 5 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 당해 제 5 확산층과 상기 제 1 웰 사이에 형성되고,
상기 제 2 리크 방지 확산층은, 상기 제 2 기억 노드로서 기능을 하는 상기 제 1 확산층 및 제 3 확산층과 직접 접속되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항에 있어서,
상기 제 1 웰과 반대 도전형을 갖는 제 1 리크 방지 확산층은, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층 및 상기 제 3 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 상기 제 1 확산층과 상기 제 1 웰 사이, 및 상기 제 3 확산층과 상기 제 1 웰 사이에 형성되고,
상기 제 1 리크 방지 확산층은, 상기 제 1 기억 노드로서 기능을 하는 상기 제 5 확산층과 직접 접속되고,
제 1 웰과 반대 도전형을 갖는 제 2 리크 방지 확산층은, 상기 제 2 기억 노드로서 기능을 하는 상기 제 1 확산층 및 제 3 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위하여, 상기 제 1 확산층과 상기 제 1 웰 사이, 및 상기 제 3 확산층과 상기 제 1 웰 사이에 형성되고,
상기 제 2 리크 방지 확산층은, 상기 제 2 기억 노드로서 기능을 하는 상기 제 5 확산층과 직접 접속되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 기억 노드로서 기능을 하는 확산층 상에 형성되는 상기 제 1 NMOS 드라이버 트랜지스터 및 상기 제 1 PMOS 로드 트랜지스터의 상기 게이트로부터 연장되는 제 1 게이트 배선이 제 1 공통 콘택에 의해 접속되고,
제 2 기억 노드로서 기능을 하는 상기 확산층 상에 형성되는 상기 제 2 NMOS 드라이버 트랜지스터 및 상기 제 2 PMOS 로드 트랜지스터의 상기 게이트로부터 연장되는 제 2 게이트 배선이 제 2 공통 콘택에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 PMOS 로드 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 긴 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층을 타원형상으로 형성하는 것에 의해, 상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이를, 상기 제 1 제 2 PMOS 로드 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 길게 하는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 긴 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층을 타원형상으로 형성하는 것에 의해, 상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이를, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 길게 하는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 PMOS 로드 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 상기 주상 반도체층의 측벽의 둘레 길이보다 짧은 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 및 제 2 NMOS 액세스 트랜지스터의 상기 게이트로부터 각각 연장되는 제 3 및 제 4 게이트 배선 상에 각각 형성되는 콘택 중의 적어도 하나를, 인접하는 메모리 셀의 상기 제 1 또는 제 2 NMOS 액세스 트랜지스터의 상기 게이트로부터 연장되는 게이트 배선 상에 형성되는 콘택과 공유화한 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
복수의 상기 주상 반도체층은 6각형 격자 모양으로 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 제 1 기억 노드로서 기능을 하는 확산층 상에 형성되는 상기 제 1 NMOS 드라이버 트랜지스터 및 상기 제 1 PMOS 로드 트랜지스터의 상기 게이트로부터 연장되는 각각의 제 5 게이트 배선이, 상기 제 2 기억 노드로서 기능을 하는 확산층과 제 3 공통 콘택에 의해 접속되고,
상기 제 2 기억 노드로서 기능을 하는 확산층 상에 형성되는 상기 제 2 NMOS 드라이버 트랜지스터 및 상기 제 2 PMOS 로드 트랜지스터의 상기 게이트로부터 연장되는 각각의 제 6 게이트 배선이, 상기 제 1 기억 노드로서 기능을 하는 확산층과 제 4 공통 콘택에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 PMOS 로드 트랜지스터는 2행 1열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 3행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 3행 2열째에 배열되고,
상기 제 2 PMOS 로드 트랜지스터는 2행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 1행 2열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 PMOS 로드 트랜지스터는 3행 1열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 3행 2열째에 배열되고,
상기 제 2 PMOS 로드 트랜지스터는 1행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 6개의 MOS 트랜지스터는 상기 기판 상에 3행 2열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 PMOS 로드 트랜지스터는 3행 1열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 1행 2열째에 배열되고,
상기 제 2 PMOS 로드 트랜지스터는 3행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 15항에 있어서,
상기 제 1 및 제 2 NMOS 액세스 트랜지스터의 상기 게이트로부터 연장되는 제 7 게이트 배선 상에 형성되는 제 5 콘택을 구비한 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
상기 6개의 MOS 트랜지스터는 상기 기판 상에 2행 3열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 PMOS 로드 트랜지스터는 2행 2열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 2행 3열째에 배열되고,
상기 제 2 PMOS 로드 트랜지스터는 1행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 1행 3열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 내지 제 3항 중의 어느 한 항에 따른 반도체 기억 장치를 제조하는 방법으로서,
상기 주상 반도체 상에 형성되는 콘택과 그 이외의 콘택이 상이한 에칭 공정에 의해 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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| KR102178732B1 (ko) * | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
| US9400862B2 (en) | 2014-06-23 | 2016-07-26 | Synopsys, Inc. | Cells having transistors and interconnects including nanowires or 2D material strips |
| WO2015200363A1 (en) * | 2014-06-23 | 2015-12-30 | Synopsys, Inc. | Memory cells and logic cells having transistors with different numbers of nanowires or 2d material strips |
| JP6667215B2 (ja) * | 2014-07-24 | 2020-03-18 | キヤノン株式会社 | Ｘ線遮蔽格子、構造体、トールボット干渉計、ｘ線遮蔽格子の製造方法 |
| US10381687B2 (en) | 2014-08-21 | 2019-08-13 | Johnson & Johnson Vision Care, Inc. | Methods of forming biocompatible rechargable energization elements for biomedical devices |
| US10361405B2 (en) | 2014-08-21 | 2019-07-23 | Johnson & Johnson Vision Care, Inc. | Biomedical energization elements with polymer electrolytes |
| US9715130B2 (en) | 2014-08-21 | 2017-07-25 | Johnson & Johnson Vision Care, Inc. | Methods and apparatus to form separators for biocompatible energization elements for biomedical devices |
| US9941547B2 (en) | 2014-08-21 | 2018-04-10 | Johnson & Johnson Vision Care, Inc. | Biomedical energization elements with polymer electrolytes and cavity structures |
| US9793536B2 (en) | 2014-08-21 | 2017-10-17 | Johnson & Johnson Vision Care, Inc. | Pellet form cathode for use in a biocompatible battery |
| US9599842B2 (en) | 2014-08-21 | 2017-03-21 | Johnson & Johnson Vision Care, Inc. | Device and methods for sealing and encapsulation for biocompatible energization elements |
| US10361404B2 (en) | 2014-08-21 | 2019-07-23 | Johnson & Johnson Vision Care, Inc. | Anodes for use in biocompatible energization elements |
| US10627651B2 (en) | 2014-08-21 | 2020-04-21 | Johnson & Johnson Vision Care, Inc. | Methods and apparatus to form biocompatible energization primary elements for biomedical devices with electroless sealing layers |
| US9383593B2 (en) | 2014-08-21 | 2016-07-05 | Johnson & Johnson Vision Care, Inc. | Methods to form biocompatible energization elements for biomedical devices comprising laminates and placed separators |
| US9659941B2 (en) | 2015-06-30 | 2017-05-23 | Globalfoundries Inc. | Integrated circuit structure with methods of electrically connecting same |
| US10345620B2 (en) | 2016-02-18 | 2019-07-09 | Johnson & Johnson Vision Care, Inc. | Methods and apparatus to form biocompatible energization elements incorporating fuel cells for biomedical devices |
| US10229917B2 (en) * | 2016-07-29 | 2019-03-12 | International Business Machines Corporation | Thin SRAM cell having vertical transistors |
| US10312229B2 (en) | 2016-10-28 | 2019-06-04 | Synopsys, Inc. | Memory cells including vertical nanowire transistors |
| KR20180098745A (ko) * | 2017-02-27 | 2018-09-05 | 삼성전자주식회사 | 수직형 반도체 소자 |
| US10490558B2 (en) * | 2017-05-31 | 2019-11-26 | Qualcomm Incorporated | Reducing or avoiding mechanical stress in static random access memory (SRAM) strap cells |
| EP3435413A1 (en) | 2017-07-28 | 2019-01-30 | IMEC vzw | A semiconductor device and a method for forming a semiconductor device |
| US10804148B2 (en) | 2017-08-25 | 2020-10-13 | International Business Machines Corporation | Buried contact to provide reduced VFET feature-to-feature tolerance requirements |
| CN111344841B (zh) * | 2017-11-01 | 2023-07-04 | 新加坡优尼山帝斯电子私人有限公司 | 柱状半导体装置、及其制造方法 |
| US10381355B2 (en) * | 2018-01-11 | 2019-08-13 | International Business Machines Corporation | Dense vertical field effect transistor structure |
| KR102529229B1 (ko) | 2018-06-07 | 2023-05-04 | 삼성전자주식회사 | 반도체 소자 |
| US10566453B2 (en) * | 2018-06-29 | 2020-02-18 | International Business Machines Corporation | Vertical transistor contact for cross-coupling in a memory cell |
| US20210242025A1 (en) * | 2020-02-05 | 2021-08-05 | Samsung Electronics Co., Ltd. | Silicidation of source/drain region of vertical field effect transistor (vfet) structure |
| CN117063234A (zh) * | 2021-01-25 | 2023-11-14 | 新加坡优尼山帝斯电子私人有限公司 | 半导体元件记忆装置 |
| WO2022176181A1 (ja) * | 2021-02-22 | 2022-08-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20040063348A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
| JP2008205168A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128654A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路 |
| JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH03225873A (ja) | 1990-01-30 | 1991-10-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP3403231B2 (ja) | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3428240B2 (ja) * | 1995-07-31 | 2003-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH1079482A (ja) | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| JP4674386B2 (ja) | 1999-02-17 | 2011-04-20 | ソニー株式会社 | 半導体記憶装置 |
| US6903411B1 (en) | 2000-08-25 | 2005-06-07 | Agere Systems Inc. | Architecture for circuit connection of a vertical transistor |
| US7138685B2 (en) * | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
| JP2005078741A (ja) | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体記憶装置 |
| US6934182B2 (en) * | 2003-10-03 | 2005-08-23 | International Business Machines Corporation | Method to improve cache capacity of SOI and bulk |
| KR100537103B1 (ko) | 2003-12-27 | 2005-12-16 | 동부아남반도체 주식회사 | 수직형 트랜지스터의 제조방법 |
| US7420854B2 (en) * | 2006-07-26 | 2008-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM device and operating method |
| US7671422B2 (en) * | 2007-05-04 | 2010-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pseudo 6T SRAM cell |
| WO2009060934A1 (ja) | 2007-11-07 | 2009-05-14 | Nec Corporation | 半導体装置及びその製造方法 |
-
2010
- 2010-05-21 EP EP10005356.0A patent/EP2254149B1/en active Active
- 2010-05-21 US US12/784,826 patent/US8373235B2/en active Active
- 2010-05-21 SG SG201003556-6A patent/SG166752A1/en unknown
- 2010-05-24 TW TW099116467A patent/TWI402973B/zh active
- 2010-05-24 CN CN2010101891039A patent/CN101924108B/zh active Active
- 2010-05-24 KR KR1020100047888A patent/KR101147582B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20040063348A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
| JP2008205168A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
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