JP2016015368A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】メモリセルにアクセスするための信号線における寄生抵抗値を低減する。【解決手段】半導体装置は、第１の方向に延在する第１及び第２グローバルビット線と、第１及び第２ローカルソース線と、第１及び第２ローカルビット線と、第１及び第２の不揮発性メモリセルと、第２の方向に延在する第１及び第２ゲート配線と、第１及び第２中間配線と、第１〜第４階層トランジスタと、第１中間配線と第１ローカルビット線とに接する第１コンタクトと、前記第２中間配線と前記第２ローカルビット線とに接する第２コンタクトと、を備える。また、第１〜第４階層トランジスタは、第２方向に配置され、第２不揮発性メモリ素子、第２階層トランジスタ及び第４階層トランジスタは、第１方向に配置され、且つ、第１不揮発性メモリ素子、第１階層トランジスタ及び第３階層トランジスタと平行に配置される。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。特に、記憶素子を備える半導体装置及び半導体装置の製造方法に関する。

記憶素子（メモリセル）を備える半導体メモリの一種として、磁気抵抗ランダムアクセスメモリセル（ＭＲＡＭ：Ｍagnetoresistive Random Access Memory）やスピン注入磁気反転型の磁気抵抗ランダムアクセスメモリセルであるＳＴＴ−ＲＡＭ（Spin Torque Transfer Random Access Memory）が知られている。

例えば、特許文献１の図３及び図４は、ＭＴＪ（ＭＴＪ；Magnetic Tunnel Junction）素子を開示し、このＭＴＪ素子は、スピン注入磁化反転方式により２つの定常状態を取り得る。特許文献１の図２は、当該ＭＴＪ素子をメモリセルとして使用するメモリセルアレイを開示し、このメモリセルは、ワード線と、第１及び第２のビット線と、にアクセスされる。

特開２００８−３１０８７６号公報（図２、図３、図４）

上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

ＳＴＴ−ＲＡＭに関する製造工程は、上述の特許文献１では開示されていない。また、ローカルビット線、ローカルソース線、グローバルビット線、グローバルソース線、及びそれらを接続する階層スイッチを有する階層構造に関する製造工程も、上述の特許文献１では開示されていない。

ＳＴＴ−ＲＡＭメモリを含む半導体メモリにおいて、記憶容量の大容量化や製造コストを削減するため、レイアウトサイズを縮小化することが要求される。そのため、ビット線やソース線は、狭いメモリセルピッチ内に収容され、狭い配線幅に対応できることが要求される。

そのため、メモリ素子、トランジスタ、コンタクト、及び配線等の半導体装置の構造に関して、面積、幅、及び高さなどのサイズを正確に合せることによって、半導体装置及びそれを製造する方法を最適化することが要求される。

次に、ＳＴＴ−ＲＡＭメモリを含む半導体メモリにおいて、ビット線やソース線の配線材料として、タングステンや銅のような低抵抗な物質が使われる。

しかし、上述したＳＴＴ−ＲＡＭメモリでは、ＭＴＪ素子が示す抵抗値は極めて小さい。そのため、ビット線やソース線の配線抵抗値は、配線材料として、上述のような低抵抗な物質を使用したとしても、ＭＴＪ抵抗値に対して無視できないほど大きくなることが懸念される。

ＭＴＪ素子をメモリセルとして用いる半導体メモリでは、固定層と自由層の磁化の向きに応じてメモリセルの抵抗値が異なることに起因する電流値の相違から、読み出したデータの判別を行う。そのため、ビット線やソース線の配線抵抗値がＭＴＪ抵抗値に対して無視できないほど大きくなると、配線の寄生抵抗値がばらつくことで、読み出しデータの誤判定の原因となり得る。即ち、配線の寄生抵抗値が高いと、リードマージンが劣化する可能性がある。

配線の寄生抵抗値がばらつきを抑える点からも、メモリ素子、トランジスタ、コンタクト、及び配線等の半導体装置の構造に関して、面積、幅、及び高さなどのサイズを正確に合せることによって、半導体装置及びそれを製造する方法を最適化することが要求される。

本発明の第１の視点によれば、それぞれが、第１配線層に形成され、第１方向に延在し、互いに電気的に接続される第１及び第２グローバルビット線と、それぞれが、前記第１配線層に形成され、前記第１方向に延在する第１及び第２ローカルソース線と、それぞれが、前記第１配線層と異なる高さに位置する第２配線層に形成され、前記第１方向に延在する第１及び第２ローカルビット線と、前記第１ローカルビット線と第１ローカルソース線との間に形成される第１不揮発性メモリセルと、前記第２ローカルビット線と第２ローカルソース線との間に形成される第２不揮発性メモリセルと、それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第１方向と略直交する第２方向に延在する第１及び第２ゲート配線と、それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第２方向に延在する第１及び第２中間配線と、前記第１中間配線と前記第１グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第１階層トランジスタと、前記第１中間配線と前記第２グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第２階層トランジスタと、前記第２中間配線と前記第１グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第３階層トランジスタと、前記第２中間配線と前記第２グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第４階層トランジスタと、前記第１中間配線と前記第１ローカルビット線とに接するように鉛直上方に延在する第１コンタクトと、前記第２中間配線と前記第２ローカルビット線とに接するように鉛直上方に延在する第２コンタクトと、を備え、前記第１及び第２不揮発性メモリ素子は、前記第２方向に配置され、前記第１及び第２階層トランジスタは、前記第２方向に配置され、前記第３及び第４階層トランジスタは、前記第２方向に配置され、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタは、前記第１方向に配置され、前記第２不揮発性メモリ素子、前記第２階層トランジスタ、及び前記第４階層トランジスタは、前記第１方向に配置され、且つ、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタと平行に配置される半導体装置が提供される。

本発明の第２の視点によれば、それぞれが抵抗変化記憶素子及び選択トランジスタを有する複数の不揮発性メモリセルと、複数の階層トランジスタと、からなる階層構造を備える半導体装置の製造方法であって、グローバル線として機能する複数の配線を、第１の方向に延在するように第１配線層に形成する工程と、前記複数の階層トランジスタを前記第１の方向と直交する第２の方向に並ぶように半導体基板上に形成すると同時に、前記複数の選択トランジスタを前記複数のトランジスタと平行し、且つ、前記第２の方向に並ぶように半導体基板上に形成する工程と、前記複数の抵抗変化記憶素子の各下部電極を、前記複数の選択トランジスタの各上端に接し、且つ、互いに分離して形成すると同時に、前記複数のトランジスタそれぞれが有するソースドレイン経路の上端のそれぞれに接するように前記第２の方向に延在する中間配線を形成する工程と、を含む半導体装置の製造方法が提供される。

本発明の各視点によれば、半導体装置の構造に関して、高さ等のサイズを正確に合せて最適化すること、ひいては、メモリセルにアクセスするための信号線における寄生抵抗値が低減することに寄与する。

第１の実施形態に係るメモリセルアレイの一例を説明するための平面模式図である。 第１の実施形態に係る半導体装置の全体構成を示すブロック図である。 メモセルアレイの構造を説明するための断面模式図の一例である。 Ｐ型基板における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第１階層スイッチ領域側のレイアウトであって、ゲート電極の配置の一例を示す図である。 第１階層スイッチ領域側のレイアウトであって、第１コンタクトの配置の一例を示す図である。 タングステン配線層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第２コンタクト層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 下部電極層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第３コンタクト層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第１銅配線層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第４コンタクト層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 第２銅配線層における第１階層スイッチ領域側のレイアウトの一例を示す図である。 Ｐ型基板における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第２階層スイッチ領域側のレイアウトであって、ゲート電極の配置の一例を示す図である。 第２階層スイッチ領域側のレイアウトであって、第１コンタクトの配置の一例を示す図である。 タングステン配線層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第２コンタクト層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 下部電極層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第３コンタクト層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第１銅配線層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第４コンタクト層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 第２銅配線層における第２階層スイッチ領域側のレイアウトの一例を示す図である。 図１３に示すＸ１間の断面模式図の一例を示す図である。 図１３に示すＸ２間の断面模式図の一例を示す図である。 図１３に示すＸ３間の断面模式図の一例を示す図である。 図１３に示すＹ１間の断面模式図を示す図である。 図１３に示すＹ２間の断面模式図を示す図である。 図１３に示すＹ３間の断面模式図を示す図である。 図１３に示すＹ４間の断面模式図を示す図である。 図１３に示すＹ５間の断面模式図を示す図である。

本願開示の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における半導体装置は、それぞれが、第１配線層に形成され、第１方向に延在し、互いに電気的に接続される第１及び第２グローバルビット線（例えば、図７のタングステン配線４７ａ、４７ｂ）と、それぞれが、前記第１配線層に形成され、前記第１方向に延在する第１及び第２ローカルソース線（例えば、図７のタングステン配線４９ａ、４９ｂ）と、それぞれが、前記第１配線層と異なる高さに位置する第２配線層に形成され、前記第１方向に延在する第１及び第２ローカルビット線（例えば、図１１の第１銅配線５５ａ、５５ｂ）と、前記第１ローカルビット線と第１ローカルソース線との間に形成される第１不揮発性メモリセル（例えば、図１、図１０のＭＴＪ素子３０ａを含むメモリセル）と、前記第２ローカルビット線と第２ローカルソース線との間に形成される第２不揮発性メモリセル（例えば、図１、図１０のＭＴＪ素子３０ｂを含むメモリセル）と、それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第１方向と略直交する第２方向に延在する第１及び第２ゲート配線（例えば、図５のゲート電極４２ｅ、４２ｇ）と、それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第２方向に延在する第１及び第２中間配線（例えば、図９の金属配線５２ｃ、５２ｄ）と、前記第１中間配線と前記第１グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第１階層トランジスタ（例えば、図５のゲート電極４２ｅと図４のＮ＋拡散層４０ａからなるトランジスタ）と、前記第１中間配線と前記第２グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第２階層トランジスタ（例えば、図５のゲート電極４２ｅと図４のＮ＋拡散層４０ｂからなるトランジスタ）と、前記第２中間配線と前記第１グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第３階層トランジスタ（例えば、図５のゲート電極４２ｇと図４のＮ＋拡散層４０ａからなるトランジスタ）と、前記第２中間配線と前記第２グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第４階層トランジスタ（例えば、図５のゲート電極４２ｇと図４のＮ＋拡散層４０ｂからなるトランジスタ）と、前記第１中間配線と前記第１ローカルビット線とに接するように鉛直上方に延在する第１コンタクト（例えば、図１０の第３コンタクト５４ｃ）と、前記第２中間配線と前記第２ローカルビット線とに接するように鉛直上方に延在する第２コンタクト（例えば、図１０の第３コンタクト５４ｄ）と、を備える。また、前記第１及び第２不揮発性メモリ素子は、前記第２方向に配置され、前記第１及び第２階層トランジスタは、前記第２方向に配置され、前記第３及び第４階層トランジスタは、前記第２方向に配置され、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタは、前記第１方向に配置され、前記第２不揮発性メモリ素子、前記第２階層トランジスタ、及び前記第４階層トランジスタは、前記第１方向に配置され、且つ、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタと平行に配置される。

上記一実施形態によれば、半導体装置の各配線等の構造に関して、高さ等のサイズを正確に合せることで、半導体装置を最適化できる。メモリセルを形成する領域と、周辺の階層トランジスタを形成する領域とを、同一の工程で形成できる。複数の配線によりグローバルビット線を形成することで、グローバルビット線の配線寄生抵抗値を低減することができる。また、グローバルビット線とローカルビット線の接続を切り替えるスイッチを複数のトランジスタにより構成することで、スイッチの駆動能力を高め、当該スイッチを含む電流パスの抵抗値の減少が実現できる。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。

図２に示す半導体装置１は、複数の不揮発なメモリセルを含むメモリセルアレイを備える。メモリセルアレイは、抵抗変化型メモリセルとしてスピン注入磁化反転書き込みを行う磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ；Spin Transfer Torque-Random Access Memory）を使用したメモリセルアレイ２ａ〜２ｈを備える。メモリセルアレイは、複数のバンク、例えば、バンク０から７、で構成される。

メモリセルアレイ２は、ローカルビット線、ローカルソース線、グローバルビット線、グローバルソース線、及びそれらを接続する階層スイッチを有する階層構造である。例えば、１本のグローバルビット線ＧＢＬに複数のローカルビット線ＬＢＬが選択的に接続される構成を有する。詳細については後述する。

なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。また、他の構成要素においても同様の表記を行い、アルファベットの前に表記された符号にて、当該構成要素を代表するものとする。

半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、例えば、ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を発生し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ１２に供給される。コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。

モードレジスタ１４は、半導体装置１の動作モードが設定される。チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。チップ制御回路１３は、生成した各種制御信号を、アレイ制御回路１５、リードライトアンプ（ＲＷアンプ）１６、ラッチ回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、バンク及びロウアドレスバッファ２０に供給する。

アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。アドレス信号ＡＤＤのうち、バンク及びロウアドレスは、バンク及びロウアドレスバッファ２０に供給され、カラムアドレスはカラムアドレスバッファ１９に供給される。

バンク及びロウアドレスバッファ２０は、バンク０〜７のいずれかを特定してロウアドレスを出力する。また、バンク及びロウアドレスバッファ２０が出力するロウアドレスは、ロウデコーダ２１によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。

カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。

ロウデコーダ２１は、ロウアドレスに応じて、グローバルビット線ＧＢＬに接続するローカルビット線ＬＢＬを選択する選択信号を出力する。ロウデコーダ２１は、ロウアドレスに応じて、グローバルソース線ＧＳＬに接続するローカルソース線ＬＳＬを選択する選択信号を出力する。

グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬは、図示しないセンスアンプや書き込みドライバを介して、Ｉ／Ｏ線２３に接続される。

リードライトアンプ１６は、ラッチ回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。ラッチ回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

図１は、メモリセルアレイ２の一例を説明するための平面模式図である。

メモリセルアレイ２には、ＭＴＪ素子及び選択トランジスタからなるメモリセルが複数含まれている。図１には、４個のＭＴＪ素子３０ａ〜３０ｄと、対応する選択トランジスタ３１ａ〜３１ｄと、が図示されている。

上述のように、メモリセルアレイ２を延在するビット線は、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬとに階層化されている。図１には、１本のグローバルビット線ＧＢＬに４本のローカルビット線ＬＢＬ０〜ＬＢＬ３を選択的に接続する構成を例示している。

グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬ０〜ＬＢＬ３の接続を選択的に切り替えるスイッチが第１階層スイッチ３２である。

また、メモリセルアレイ２を延在するソース線もグローバルソース線ＧＳＬと複数のローカルソース線ＬＳＬとに階層化されている。図１には、１本のグローバルソース線ＧＳＬに４本のローカルソース線ＬＳＬ０〜ＬＳＬ３を選択的に接続する構成を例示している。

グローバルソース線ＧＳＬと複数のローカルソース線ＬＳＬ０〜ＬＳＬ３の接続を選択的に切り替えるスイッチが第２階層スイッチ３３である。

メモリセルアレイ２は、図１に示す１本のグローバルビット線ＧＢＬ、グローバルソース線ＧＳＬが４本のローカルビット線ＬＢＬ、ローカルソース線ＬＳＬにより共有される構成を単位とし、繰り返す構造となっている。

なお、本実施形態では、４本のローカルビット線ＬＢＬが１本のグローバルビット線ＧＢＬに接続される構成を例に取り説明を行うが、グローバルビット線ＧＢＬに接続するローカルビット線ＬＢＬの本数を限定する趣旨でない。グローバルビット線ＧＢＬに接続するローカルビット線ＬＢＬの本数は２以上であればよい。１本のグローバルソース線ＧＳＬに接続するローカルソース線ＬＳＬの本数についても同様であり、グローバルソース線ＧＳＬに接続するローカルソース線ＬＳＬの本数は２以上であればよい。

また、図１には、ワード線の図示を省略しているが、実際には、選択トランジスタ３１のゲートにワード線が接続される。さらに、図１には、第１階層スイッチ３２や、第２階層スイッチ３３を切り替えるための選択信号を伝達する選択線の図示を省略している。

＜メモリセルへのアクセス＞
メモリセルへのアクセスには、ワード線（図示せず）、ビット線（グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ）及びソース線（グローバルソース線ＧＳＬ、ローカルソース線ＬＳＬ）が用いられる。

例えば、ＭＴＪ素子３０ａと選択トランジスタ３１ａからなるメモリセルにアクセスする場合を考える。

この場合、ロウデコーダ２１は、選択トランジスタ３１ａのゲートに接続されたワード線を活性化する。また、ロウデコーダ２１は、第１階層スイッチ３２ａを導通させる選択信号を出力することで、ＭＴＪ素子３０ａを含むメモリセルに接続されたローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬを接続する。

同様に、ロウデコーダ２１は、第２階層スイッチ３３ａを導通させる選択信号を出力することで、ＭＴＪ素子３０ａを含むメモリセルに接続されたローカルソース線ＬＳＬ０とグローバルソース線ＧＳＬを接続する。

なお、第１階層スイッチ３２と第２階層スイッチ３３はペアとなって動作するため、導通する第１階層スイッチ３２が定まれれば、導通させる第２階層スイッチ３３も定まる。そのため、第１階層スイッチ３２を導通させる選択信号と、第２階層スイッチ３３を導通させる選択信号は、同一の信号であってもよい。例えば、第１階層スイッチ３２ａを導通する選択信号の活性化に応じて、第２階層スイッチ３３ａが導通する構成であってもよい。

メモリセルアレイ２の平面レイアウトは、図１に示されるように、メモリ領域１００、第１階層スイッチ領域１０１、第２階層スイッチ領域１０２の３つの領域に区分されている。

メモリ領域１００は、主にＭＴＪ素子３０と選択トランジスタ３１が形成される領域である。第１階層スイッチ領域１０１は、主に第１階層スイッチ３２が形成される領域である。第２階層スイッチ領域１０２は、主に第２階層スイッチ３３が形成される領域である。このように、平面的には、メモリセルが含まれるメモリ領域１００は、第１階層スイッチ領域１０１及び第２階層スイッチ領域１０２により挟まれる。

図３は、メモリセルアレイ２の構造を説明するための断面模式図の一例である。

メモリセルアレイ２は、図３に示すような多層構造を有している。半導体装置１のメモリセルアレイ２は、図３に示す各層を順次積層することで製造できる。

Ｐ型基板２０１には、Ｎ＋拡散層が形成される。Ｐ型基板２０１に形成されたＮ＋拡散層に跨がってゲート電極を形成することで、トランジスタが形成される。具体的には、多数のＮチャネル型ＭＯＳトランジスタがＰ型基板２０１上に形成される。

Ｐ型基板２０１上に形成された複数のトランジスタは、選択トランジスタ３１、第１階層スイッチ３２、第２階層スイッチ３３として機能する。

第１コンタクト層２０２には、Ｐ型基板２０１に形成されたＮ＋拡散層（トランジスタのソース領域又はドレイン領域）と上層のタングステン配線層２０３を電気的に接続する第１コンタクトが形成される。

タングステン配線層２０３には、タングステンを材料に用いた金属配線が配線される。詳細については後述するが、タングステン配線層２０３には、グローバルビット線ＧＢＬの一部、グローバルソース線ＧＳＬの一部、ローカルソース線ＬＳＬ０〜ＬＳＬ３の一部が配線される。

第２コンタクト層２０４には、タングステン配線層２０３の金属配線とその上層の下部電極層（Ｂ．Ｅ；Bottom Electro node）２０５を電気的に接続する第２コンタクトが形成される。

下部電極層２０５には、ＭＴＪ素子３０の下部電極が形成される。また、下部電極層２０５では、ＭＴＪ素子３０の下部電極に用いられる材料と同じ材料を用いた金属配線が配線される。なお、下部電極層２０５にて用いる材料には、タンタル（Ｔａ）等を用いることができるが、使用する材料を限定する趣旨ではない。

下部電極層２０５の上方に、ＭＴＪ素子３０が形成される。具体的には、下部電極層２０５に形成された下部電極の上に、固定層、トンネル障壁層、自由層、上部電極を順次積層することで、ＭＴＪ素子３０を形成する。ＭＴＪ素子３０の上部電極は、第１銅配線層２０７の配線と接続される。

第３コンタクト層２０６には、下部電極層２０５を延在する金属配線と、その上層の第１銅配線層２０７の配線を電気的に接続する第３コンタクトが形成される。

第３コンタクト層２０６の形成は、以下の工程により行う。

初めに、下部電極上に、固定層、トンネル障壁層、自由層、上部電極の各材料を順次積層し、その後、エッジングすることでＭＴＪ素子を形成する。次に、下部電極層２０５上にシリコン酸化物等の絶縁体を、ＭＴＪ素子の高さまで積層する。その後、所定の位置にコンタクトホールを形成し、銅などの導電性材料をコンタクトホールに埋め込むことで第３コンタクトを形成する。その後、ＭＴＪ素子と第３コンタクトの高さが揃うように、平坦化する。

第１銅配線層２０７には、銅（Ｃｕ）を材料に用いた金属配線が配線される。詳細については後述するが、第１銅配線層２０７には、グローバルビット線ＧＢＬの一部、ローカルビット線ＬＢＬ０〜ＬＳＬ３、グローバルソース線ＧＳＬの一部、ローカルソース線ＬＳＬ０〜ＬＳＬ３の一部が配線される。

なお、タングステン配線層２０３、第１銅配線層２０７及び第２銅配線層２０９における各金属配線は、配線を形成する部分の絶縁膜に溝を掘って金属材料を埋め込むことで配線するダマシン方により形成できる。

また、本実施形態では、第１銅配線層２０７、第２銅配線層２０９の配線に使用する材料として銅を用いる場合を説明するが、配線の材料を限定する趣旨ではない。例えば、アルミ（Ａｌ）等の材料でもあってもよい。

第４コンタクト層２０８には、第１銅配線層２０７の第１銅配線とその上層の第２銅配線層２０９の第２銅配線を電気的に接続する第４コンタクトが形成される。詳細については後述するが、第２銅配線層２０９には、グローバルビット線ＧＢＬの一部、グローバルソース線ＧＳＬの一部が配線される。

＜メモリセルアレイ２を構成する各層のレイアウト＞

図４は、Ｐ型基板２０１における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

Ｎ＋拡散層は、Ｐ型基板２０１に形成される。以降の説明では、第１階層スイッチ領域１０１において、上方にゲート電極が形成される分断領域１０３（Ｎ＋拡散層により挟まれる空白の領域）を含みつつ第１の方向に延在するＮ＋拡散層をＮ＋拡散層４０と表記する。同様に、メモリ領域１００において第１の方向に延在するＮ＋拡散層をＮ＋拡散層４１と表記する。分断領域１０３は、基板と同様のＰ型領域によって形成されて良い。

図５は、第１階層スイッチ領域１０１側のレイアウトであって、ゲート電極の配置の一例を示す図である。

第１階層スイッチ領域１０１のゲート電極４２は、第２の方向に延在するように形成される。メモリ領域１００のゲート電極４３も、第２の方向に延在するように形成される。

Ｐ型基板２０１上に形成されるトランジスタは、ダブルゲート構造を有する。そのため、隣接するゲート電極にて１組のペアを構成する。例えば、ゲート電極４２ｇとゲート電極４２ｈが１組のゲート電極を構成する。なお、本実施形態では、Ｐ型基板２０１上に形成されるトランジスタはダブルゲート構造として説明するが、トランジスタの構造を限定する趣旨ではない。Ｐ型基板２０１上に形成されるトランジスタは、シングルゲート構造であってもよい。

図６は、第１階層スイッチ領域１０１側のレイアウトであって、第１コンタクトの配置の一例を示す図である。

第１コンタクト層２０２に形成される第１コンタクト４４は、Ｐ型基板２０１に形成されたＮ＋拡散層４０に接続するように形成される。第１コンタクト４４は、Ｎ＋拡散層４０の上下いずれかの端に交互に形成される。

メモリ領域１００に形成される第１コンタクト４５も、Ｐ型基板２０１に形成されたＮ＋拡散層４１に接続するように形成される。

図７は、タングステン配線層２０３における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

タングステン配線４６は、第１階層スイッチ領域１０１において、トランジスタ（階層トランジスタ）をなす２つのゲート電極に跨がるように配線される。また、タングステン配線４７は、第１階層スイッチ領域１０１において、グローバルビット線ＧＢＬとして機能する第１の方向に延在するように配線される。タングステン配線４７は、第１階層スイッチ領域１０１のゲート電極を横断するように形成される。

タングステン配線４８は、メモリ領域１００において、トランジスタ（メモリセルの選択トランジスタ）をなす２つのゲート電極に跨がるように配線される。また、タングステン配線４９は、メモリ領域１００において、ローカルソース線ＬＳＬ０〜ＬＳＬ３として機能する第１の方向に延在するように配線される。

図８は、第２コンタクト層２０４における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

第２コンタクト５０は、第１階層スイッチ領域１０１において、メモリ領域１００側から数えて４組までのゲート電極（ゲート電極４２ａ〜４２ｈ）の上方、且つ、タングステン配線４６の中心に形成される。また、第１階層スイッチ領域１０１では、メモリ領域１００側から数えて５組、６組目のゲート電極（ゲート電極４２ｉ〜４２ｌ）の上方、且つ、タングステン配線４７（グローバルビット線ＧＢＬ）の中心に、第２コンタクト５０が形成される。

メモリ領域１００では、タングステン配線４８の中心に第２コンタクト５１が形成される。

図９は、下部電極層２０５における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

金属配線５２は、第１階層スイッチ領域１０１において、各組のゲート電極を覆うように第２の方向に延在するように形成される。金属配線５２は、下方に形成された各トランジスタのソース又はドレインを接続する。

下部電極５３は、メモリ領域１００において、Ｎ＋拡散層４１ごとに、各組のゲート電極を覆うように形成される。下部電極５３は、ＭＴＪ素子３０の下部電極として機能する。

図１０は、第３コンタクト層２０６における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

第１階層スイッチ領域１０１では、メモリ領域１００側から数えて４本目までの金属配線５２ａ〜５２ｄそれぞれの上に１個ずつ、第３コンタクト５４が形成される。また、第１階層スイッチ領域１０１では、メモリ領域１００側から数えて６本目の金属配線５２ｆ上に、４つの第３コンタクト５４が形成される。

メモリ領域１００では、下部電極５３それぞれの上に、固定層、トンネル障壁層、自由層、上部電極が順次積層され、ＭＴＪ素子３０が形成される。なお、第３コンタクト５４を形成した後、ＭＴＪ素子３０の高さと第３コンタクト５４の高さが一致するように平坦化される。

図１１は、第１銅配線層２０７における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

第１銅配線層２０７では、４本の第１銅配線５５は、ＭＴＪ素子３０と第３コンタクト５４ａ〜５４ｄのそれぞれを覆うように配線される。第１銅配線５５は、ローカルビット線ＬＢＬ０〜ＬＢＬ３として機能する。

第１銅配線５６は、第３コンタクト５４ｅ〜５４ｈを覆うように、配線される。第１銅配線５６は、グローバルビット線ＧＢＬとして機能する。

図１２は、第４コンタクト層２０８における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

第４コンタクト５７は、第４コンタクト層２０８では、第１銅配線５６（グローバルビット線ＧＢＬ）上の上側半分の領域に形成される。

図１３は、第２銅配線層２０９における第１階層スイッチ領域１０１側のレイアウトの一例を示す図である。

第２銅配線層２０９では、第１銅配線５５ａ（ローカルビット線ＬＢＬ０）と第１銅配線５５ｂ（ローカルビット線ＬＢＬ１）の領域を覆うように、第２銅配線５８が配線される。第２銅配線５８は、グローバルビット線ＧＢＬとして機能する。

また、第２銅配線層２０９では、第１銅配線５５ｃ（ローカルビット線ＬＢＬ２）と第１銅配線５５ｄ（ローカルビット線ＬＢＬ３）の領域を覆うように、第２銅配線５９が配線される。第２銅配線５９は、グローバルソース線ＧＳＬとして機能する。

次に、第２階層スイッチ領域１０２側のレイアウトについて説明する。

図１４は、Ｐ型基板２０１における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

Ｎ＋拡散層６１は、第２階層スイッチ領域１０２においても、第１階層スイッチ領域１０１と同様に、Ｐ型基板２０１に形成される。

図１５は、第２階層スイッチ領域１０２側のレイアウトであって、ゲート電極の配置の一例を示す図である。

ゲート電極６２は、第２階層スイッチ領域１０２においても、第２の方向に延在するように形成される。

図１６は、第２階層スイッチ領域１０２側のレイアウトであって、第１コンタクトの配置の一例を示す図である。

第１コンタクト６３は、第２階層スイッチ領域１０２においても、Ｐ型基板２０１に形成されたＮ＋拡散層６１に接続されるように形成される。

図１７は、タングステン配線層２０３における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

タングステン配線６４、６５は、第２階層スイッチ領域１０２において、タングステン配線層２０３に配線される。タングステン配線６５は、グローバルソース線ＧＳＬとして機能する。

２組のゲート電極は、メモリ領域１００に形成され、図７を用いて説明したタングステン配線４８が２組のゲート電極に跨がるように配線されている。

図１８は、第２コンタクト層２０４における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

第２コンタクト６６は、第２階層スイッチ領域１０２において、タングステン配線層２０３の配線とその上方の下部電極層２０５の下部電極及び金属配線を電気的に接続するように形成される。

第２コンタクト６７は、メモリ領域１００において、ローカルソース線（ＬＳＬ０〜ＬＳＬ３）として機能するタングステン配線４９を、上方の下部電極層２０５と電気的に接続するように形成される。

図１９は、下部電極層２０５における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

金属配線６８は、第２階層スイッチ領域１０２において、下方の各組のゲート電極６２を覆うように第２の方向に延在するように配線される。

金属配線６９は、メモリ領域１００において、Ｎ＋拡散層領域ごとに、各組のゲート電極を覆うように配線される。

図２０は、第３コンタクト層２０６における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

第２階層スイッチ領域１０２においても、メモリ領域１００側から数えて４組目までのゲート電極（ゲート電極６２ｅ〜６２ｌ）上方に第３コンタクト７０ａ〜７０ｄが形成される。また、メモリ領域１００側から数えて６組目のゲート電極６２ａ、６２ｂ上に第３コンタクト７０ｅ〜７０ｈが形成される。

メモリ領域１００では、金属配線６９の上に、その上方の第１銅配線層２０７の配線と電気的に接続する第３コンタクト７１が形成される。

図２１は、第１銅配線層２０７における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

第１銅配線７２は、第１銅配線層２０７において、第２階層スイッチ領域１０２の第３コンタクト７０ａ〜７０ｄ及びメモリ領域１００の第３コンタクト７１ａ〜７１ｄのそれぞれを覆うように第１の方向に延在するように配線される。第１銅配線７２は、ローカルソース線ＬＳＬ０〜ＬＳＬ３として機能する。

第１銅配線７３は、第３コンタクト７０ｅ〜７０ｈを覆うように、配線される。第１銅配線７３は、グローバルソース線ＧＳＬとして機能する。

図２２は、第４コンタクト層２０８における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

第４コンタクト７４は、第４コンタクト層２０８では、第１銅配線７３（グローバルソース線ＧＳＬ）上の下側半分の領域に形成される。

図２３は、第２銅配線層２０９における第２階層スイッチ領域１０２側のレイアウトの一例を示す図である。

第２銅配線５８及び５９は、第１階層スイッチ領域１０１、メモリ領域１００、第２階層スイッチ領域１０２を横断するように配線される。上述のように、第２銅配線５８は、グローバルビット線ＧＢＬとして機能する。第２銅配線５９は、グローバルソース線ＧＳＬとして機能する。

次に、ＭＴＪ素子３０ａと第２銅配線層２０９のグローバルソース線ＧＳＬの接続について説明する。図１７〜図２０を参照すると、ＭＴＪ素子３０ａの下部電極５３ａは下部電極層２０５に形成され、下部電極５３ａは、第２コンタクト層２０４の第２コンタクト５１ａを介して、タングステン配線層２０３のタングステン配線４８ａと接続される。ここで、ＭＴＪ素子３０ａを含むメモリセルにアクセスする際には、図１５に示すゲート電極４３ａ、４３ｂに電圧が印加され、ゲート電極４３ａ及び４３ｂとＮ＋拡散層４１ａとのオーバーラップ領域それぞれにチャネルが形成される。即ち、メモリ領域１００に形成された選択トランジスタ３１が導通する。図１６、図１７を参照すると、選択トランジスタ３１が導通することで、タングステン配線層２０３のタングステン配線４８ａとタングステン配線４９ａ（ローカルソース線ＬＳＬ０）が接続する。図１７〜図１９を参照すると、タングステン配線４９ａ（ローカルソース線ＬＳＬ０）は、第２コンタクト層２０４の第２コンタクト６７ａを介して下部電極層２０５の金属配線６９ａと接続される。図１９〜図２１を参照すると、金属配線６９ａは、第３コンタクト層２０６の第３コンタクト７１ａを介して、第１銅配線層２０７の第１銅配線７２ａ（ローカルソース線ＬＳＬ０）と接続される。図１９〜図２１を参照すると、第１銅配線層２０７を第１の方向に延在する第１銅配線７２ａ（ローカルソース線ＬＳＬ０）は、第３コンタクト層２０６の第３コンタクト７０ｄを介して、下部電極層２０５の金属配線６８ｆと接続される。図１７〜図１９を参照すると、金属配線６８ｆは、第２コンタクト層２０４の第２コンタクト６６ａ〜６６ｄを介して、タングステン配線層２０３のタングステン配線６４ａ〜６４ｄに接続される。ＭＴＪ素子３０ａにアクセスする際には、図１５に示すゲート電極６２ｋ及び６２ｌに電圧が印加され、ゲート電極６２ｋ及び６２ｌとＮ＋拡散層６１ａ〜６１ｄのオーバーラップ領域それぞれにチャネルが形成される。即ち、第２階層スイッチ３３をなす４つのトランジスタが導通する。図１６、図１７を参照すると、タングステン配線層２０３のタングステン配線６４ａ〜６４ｄとタングステン配線６５ａ〜６５ｄ（グローバルソース線ＧＳＬ）が、第１コンタクト層２０２の第１コンタクト６３を介して接続される。例えば、タングステン配線６４ａは、第１コンタクト６３ａ〜６３ｃを介して、タングステン配線６５ａ（グローバルソース線ＧＳＬ）に接続される。図１７〜図１９を参照すると、タングステン配線６５ａ〜６５ｄ（グローバルソース線ＧＳＬ）は、第２コンタクト層２０４の第２コンタクト６６ｅ〜６６ｈを介して、下部電極層２０５の金属配線６８ａと接続される。図１９〜図２１を参照すると、第２の方向に延在する金属配線６８ａは、第３コンタクト層２０６の第３コンタクト７０ｅ〜７０ｈを介して、第１銅配線層２０７に配線された第１銅配線７３（グローバルソース線ＧＳＬ）と接続される。図２１〜図２３を参照すると、第１銅配線７３（グローバルソース線ＧＳＬ）は、第４コンタクト層２０８の第４コンタクト７４を介して、第２銅配線層２０９の第２銅配線５９（グローバルソース線ＧＳＬ）に接続される。タングステン配線層２０３に配線されたローカルソース線ＬＳＬは、メモリ領域１００に形成された選択トランジスタ３１を介して、ＭＴＪ素子３０の下部電極に接続される。タングステン配線層２０３に配線されたローカルソース線ＬＳＬは、第１銅配線層２０７に配線されたローカルソース線ＬＳＬに接続される。当該第１銅配線層２０７に配線されたローカルソース線ＬＳＬは、第２階層スイッチ領域１０２に形成された４つのトランジスタ（第２階層スイッチ３３）を介してタングステン配線層２０３に配線されたグローバルソース線ＧＳＬに接続される。当該タングステン配線層２０３のグローバルソース線ＧＳＬは、第２銅配線層２０９に配線されたグローバルソース線ＧＳＬに接続される。

図２４は、図１３に示すＸ１間の断面模式図の一例を示す図である。

タングステン配線４７ａ（グローバルビット線ＧＢＬ）は、第２コンタクト５０ｒを介して金属配線５２ｆと接続される。また、第１銅配線５６（グローバルビット線ＧＢＬ）は、第４コンタクト５７を介して、第２銅配線５８（グローバルビット線ＧＢＬ）と接続される。

図２５は、図１３に示すＸ２間の断面模式図の一例を示す図である。

ＭＴＪ素子３０ａの上部電極は、第１銅配線５５ａ（ローカルビット線ＬＢＬ０）と接続され、第１銅配線５５ａは、第３コンタクト５４ｄを介して金属配線５２ｄと接続される。また、金属配線５２ｆは、第３コンタクト５４ｅを介して、第１銅配線５６（グローバルビット線ＧＢＬ）と接続される。第１銅配線５５ａ（ローカルビット線ＬＢＬ０）は、第１の方向に延在し、第３コンタクト層２０６の第３コンタクト５４ｄを介して下部電極層２０５の金属配線５２ｄと接続される。金属配線５２ｄは、図３に示される下部電極層２０５を第２の方向に延在し、第２コンタクト層２０４の第２コンタクト５０ｍを介して、図３に示されるタングステン配線層２０３において、図７及び図２６に示されるタングステン配線４６ｍと接続される。同様に、金属配線５２ｄは、第２コンタクト５０ｎを介してタングステン配線４６ｎ、第２コンタクト５０ｏを介してタングステン配線４６ｏ、第２コンタクト５０ｐを介してタングステン配線４６ｐに接続される。

図２６は、図１３に示すＸ３間の断面模式図の一例を示す図である。

金属配線５２ｄは、第２コンタクト５０ｍを介してタングステン配線４６ｍと接続される。ＭＴＪ素子３０ａを含むメモリセルにアクセスする際には、ゲート電極４２ｇ及び４２ｈに電圧が印加されるので、ゲート電極４２ｇ及び４２ｈとＮ＋拡散層４０ａとのオーバーラップ領域それぞれにチャネルが形成される。チャネルが形成されることで、タングステン配線４６ｍとタングステン配線４７ａ（グローバルビット線ＧＢＬ）が第２コンタクト４４ｐ、４４ｑ、４４ｕを介して接続される。ゲート電極４２ｇ及び４２ｈは、Ｎ＋拡散層４０ｂ、４０ｃ、４０ｄともオーバーラップ領域を有するので、タングステン配線４６ｎはタングステン配線４７ｂ（グローバルビット線ＧＢＬ）、タングステン配線４６ｏはタングステン配線４７ｃ、タングステン配線４０ｐはタングステン配線４６ｐ、とそれぞれ接続される。このように、下部電極層２０５に配線された金属配線５２ｄは、第１階層スイッチ領域１０１に形成された４つのトランジスタ（第１階層スイッチ３２）を介して、タングステン配線層のグローバルビット線ＧＢＬに接続される。

図２７は、図１３に示すＹ１間の断面模式図を示す図である。

第１銅配線５５ｄ（ローカルビット線ＬＢＬ３）は、第３コンタクト５４ａを介して金属配線５２ａと接続される。

図２８は、Ｙ２間の断面模式図を示す図である。

第１銅配線５５ｃ（ローカルビット線ＬＢＬ２）は、第３コンタクト５４ｂを介して金属配線５２ｂと接続される。

図２９は、Ｙ３間の断面模式図を示す図である。

第１銅配線５５ｂ（ローカルビット線ＬＢＬ１）は、第３コンタクト５４ｃを介して金属配線５２ｃと接続される。

図３０は、Ｙ４間の断面模式図を示す図である。

第１銅配線５５ａ（ローカルビット線ＬＢＬ０）は、第３コンタクト５４ｄを介して金属配線５２ｄと接続される。

図３１は、Ｙ５間の断面模式図を示す図である。

タングステン配線４７ａ（グローバルビット線ＧＢＬ）は、第２コンタクト５０ｒを介して金属配線５２ｆと接続される。同様に、タングステン配線４７ｂは、第２コンタクト５０ｓを介して、タングステン配線４７ｃは第２コンタクト５０ｔを介して、タングステン配線４７ｄは第２コンタクト５０ｕを介して、それぞれ、金属配線５２ｆと接続される。金属配線５２ｆは、第３コンタクト５４ｅ〜５４ｈを介して、第１銅配線５６（グローバルビット線ＧＢＬ）と接続される。第１銅配線５６（グローバルビット線ＧＢＬ）は、第４コンタクト５７を介して、第２銅配線５８（グローバルビット線ＧＢＬ）と接続される。金属配線５２ｆは第３コンタクト５４ｅ〜５４ｈを介して、第１銅配線層２０７の第１銅配線５６（グローバルビット線ＧＢＬ）と接続される。第１銅配線５６（グローバルビット線ＧＢＬ）は、第４コンタクト５７を介して、第２銅配線層２０９の第２銅配線５８（グローバルビット線ＧＢＬ）と接続される。ＭＴＪ素子３０を含むメモリセルに接続されるローカルビット線ＬＢＬは、第１階層スイッチ領域１０１に形成された４つのトランジスタ（第１階層スイッチ３２）を介して、タングステン配線層２０３に配線されたグローバルビット線ＧＢＬに接続される。当該タングステン配線層２０３に配線されたグローバルビット線ＧＢＬは、第２銅配線層２０９に配線されたグローバルビット線ＧＢＬに最終的に接続される。

なお、図２４〜図２６の各断面図において、ゲート電極の直下に形成される酸化膜の図示を省略している。さらに、図１３だけでなく、図４〜図１２においても、理解の容易のため、断面指示線を図示している。

本実施形態によれば、メモリ素子、トランジスタ、コンタクト、及び配線等の半導体装置の構造に関して、面積、幅、及び高さなどのサイズを正確に合せることによって、半導体装置及びそれを製造する方法を最適化することができる。

次に、本実施形態の選択トランジスタ３１、第１階層スイッチ３２、第２階層スイッチ３３を構成するトランジスタの電流駆動能力について考察する。

選択トランジスタ３１、第１階層スイッチ３２、第２階層スイッチ３３を構成するトランジスタはそれぞれダブルゲート構造を有している。従って、隣接する２本のゲート電極とＮ＋拡散層４０、４１、６１とのオーバーラップ領域にチャネルが形成される。例えば、図６を参照すると、第１コンタクト４５ｂと４５ａにより挟まれたゲート電極４３ａがダブルゲートの一方、第１コンタクト４５ｂと４５ｃにより挟まれたゲート電極４３ｂがダブルゲートの他方となる。従って、ゲート電極４３ａと４３ｂからなるワード線が選択された場合、図７に示すタングステン配線４９ａ（ローカルソース線ＬＳＬ０）から下部電極５３ａに至るまでに２つの電流パスが同時に形成される。第１の電流パスは、ローカルソース線ＬＳＬ０、第１コンタクト４５ａ、選択トランジスタ３１のチャネル、第１コンタクト４５ｂ、下部電極５３ａからなる電流パスである。第２の電流パスは、ローカルソース線ＬＳＬ０、第１コンタクト４５ｃ、選択トランジスタ３１のチャネル、第１コンタクト４５ｂ、下部電極５３ａからなる電流パスである。このことから、選択トランジスタ３１のチャネル幅（Ｗ幅）は、ゲート電極とＮ＋拡散層領域のオーバーラップ領域の第２の方向（ワード線方向）の長さの約２倍となる。一方、第１階層スイッチ３２は、ゲート電極の各列において、第２の方向に存在する４つのトランジスタからなる。第１階層スイッチ３２を構成する各トランジスタは、選択トランジスタ３１の構成と同じであるが、４つのトランジスタが並列接続されているため、第１階層スイッチ３２のチャネル幅は、選択トランジスタ３１のチャネル幅の４倍となる。上述したように、４つのトランジスタのソース（又はドレイン）は全てグローバルビット線ＧＢＬに接続され、ドレイン（又はソース）は全て第１銅配線層２０７のローカルビット線ＬＢＬに接続されるためである。同様に、第２階層スイッチ３３も４つのトランジスタが並列接続されているため、第２階層スイッチ３３のチャネル幅は、選択トランジスタ３１のチャネル幅の４倍となる。なお、本実施形態では、１本のグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬを４本のローカルビット線ＬＢＬ及びローカルソース線ＬＳＬにて共有する構成について説明した。しかし、共有本数は適宜選択されるものであって、共有本数を限定する趣旨ではない。

本実施形態によれば、共有本数を変更することで、第１階層スイッチ３２と第２階層スイッチ３３の電流駆動能力（チャネル幅）を変更できる。例えば、１本のグローバルビット線ＧＢＬに対して８本のローカルビット線ＬＢＬを選択的に接続する構成とすれば、図１１に示すローカルビット線ＬＢＬが８本に拡大される。８本にローカルビット線ＬＢＬが拡大されると、第２の方向に形成されるトランジスタの数も８個に増加する。従って、選択トランジスタ３１のチャネル幅に対して、８倍のチャネル幅を持った第１階層スイッチ３２が形成できる。

本実施形態によれば、メモリ領域１００、第１階層スイッチ領域１０１及び第２階層スイッチ領域１０２は、タングステン配線層２０３、第１銅配線層２０７、第２銅配線層２０９等の各層を順次積層することで形成できる。そのため、メモリセルとスイッチが同一のプロセスにより製造可能であり、且つ、メモリセル領域におけるＭＴＪ素子の高さと、スイッチ領域の高さ（第３コンタクト５４の高さ）を揃えることが容易となる。なお、仮に、ＭＴＪ素子３０と第３コンタクトの高さを揃えることができないとすると、ＭＴＪ素子３０の上部電極とその上層の第１銅配線層２０７を接続するためのコンタクトが新たに必要となる、あるいは第３コンタクトを直列に接続することが必要となる。その結果、半導体装置１のプロセスコストが増大するが、本実施形態によれば、これが回避される。

本実施形態によれば、下部電極層２０５において、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを接続する金属配線５２等を第２方向に延在させて形成している。その結果、下部電極と金属配線を同時に形成できるため、金属配線５２専用の配線層が不要となる。

本実施形態に係る半導体装置１は、４本のローカルビット線ＬＢＬ、ローカルソース線ＬＳＬに対し１本のグローバルビット線ＧＢＬ、グローバルソース線ＧＳＬを割り当てる構造を有する。グローバルビット線ＧＢＬやグローバルソース線ＧＳＬを、スイッチをなすトランジスタが形成するソースドレイン経路の上方に複数の金属配線（例えば、タングステン配線４７ａ〜４７ｄ）に分割して配線する。この分割して配線したグローバルビット線ＧＢＬ、グローバルソース線ＧＳＬと同じ個数のトランジスタを形成し、ローカルビット線ＬＢＬやローカルソース線ＬＳＬに接続するように構成する。その際、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬが延在する方向（第１の方向）と、複数のトランジスタを整列する方向（第２の方向）が直交するようにレイアウトすることで、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬの配線幅を拡大すると共に、第１階層スイッチ３２、第２階層スイッチ３３の駆動能力を増大させている。即ち、１本のグローバルビット線ＧＢＬを複数のローカルビット線ＬＢＬにて共有することで、第１の方向に延在するグローバルビット線ＧＢＬの配線幅を広くできる。このことは、グローバルソース線ＧＳＬについても同様である。また、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬに接続するローカルビット線ＬＢＬ、ローカルソース線ＬＳＬの本数が増えるほど、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬの配線幅が拡がる。グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬの配線幅が拡がることで、メモリセルに接続されるビット線、ソース線の配線寄生抵抗値が減少する。なお、本実施形態に係る半導体装置１は、第１階層スイッチ３２等を複数のトランジスタにより構成する構造であるため、各トランジスタのオン抵抗がＭＴＪ素子からグローバルビット線ＧＢＬ等に至る電流パスの抵抗値を上昇させる問題がある。しかし、上述のように、第１階層スイッチ３２等を複数のトランジスタにより構成することで、第１階層スイッチ３２等の電流駆動能力が増加するため、トランジスタのオン抵抗が上昇することによる影響は緩和される、あるいは、無視できる。

上述のように配線寄生抵抗値が減少することで、第１に、半導体装置１の低消費電力化が実現できる。メモリセルにデータを書き込む際に、ＭＴＪ素子３０に印加すべき電圧が一定であれば、配線寄生抵抗値が低いほど、ビット線及びソース線の間に印加すべき電圧レベルが下がるためである。第２に、ライト・リード回路の複雑化を回避できる。なお、配線寄生抵抗値が高いと、メモリセルへの書き込み時にビット線とソース線の間に印加すべき電圧の最適値が、Ｘアドレス（ロウアドレス）の違いにより変化することが考えられ、このような最適値の変化への対策として、Ｘアドレスに応じて書き込み電圧を変化させる等の対策を行うとすれば、ライト・リード回路が複雑になるが、本実施形態によれば、これが回避される。また、配線寄生抵抗値が高いと、メモリセルからのデータ読み出しに関しても、Ｘアドレスへの依存性を解消するため、リード時にビット線・ソース線に印加する電圧をＸアドレスに応じて可変する必要が生じる可能性があり、ライト・リード回路が複雑となるが、本実施形態によれば、これが回避される。第３に、リードパス率を増大できる。なお、メモリセルからのデータ読み出し時には、リードパス（ビット線、メモリセル、ソース線）の抵抗値を読み出し、ＭＴＪ素子の抵抗値の高低により読み出しデータの判定を行う。その際、リードパス全体の抵抗値に占める配線寄生抵抗値の比率が高いと、配線寄生抵抗値のばらつきにより、読み出しデータが誤判定される可能性が高くなるが、本実施形態によれば、これが回避される。本実施形態によれば、配線寄生抵抗値が下がることで、正確な読み出し動作が行われ、半導体装置１の歩留まり向上に寄与する。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ 半導体装置
２、２ａ〜２ｈ メモリセルアレイ
１１ クロック発生回路
１２ コマンドデコーダ
１３ チップ制御回路
１４ モードレジスタ
１５ アレイ制御回路
１６ リードライトアンプ（ＲＷアンプ）
１７ ラッチ回路
１８ データ入出力バッファ
１９ カラムアドレスバッファ
２０ バンク及びロウアドレスバッファ
２１ ロウデコーダ
２２ カラムデコーダ
２３ Ｉ／Ｏ線
３０ａ〜３０ｄ ＭＴＪ素子
３１ａ〜３１ｄ 選択トランジスタ
３２ａ〜３２ｄ 第１階層スイッチ
３３ａ〜３３ｄ 第２階層スイッチ
４０ａ〜４０ｄ、４１ａ〜４１ｄ、６１ａ〜６１ｄ Ｎ＋拡散層
４２ａ〜４２ｌ、４３ａ〜４３ｄ、６２ａ〜６２ｌ ゲート電極
４４ａ〜４４β、４５ａ〜４５ｄ、６３ａ〜６３ｃ 第１コンタクト
４６ａ〜４６ｘ、４７ａ〜４７ｄ、４８ａ〜４８ｈ、４９ａ〜４９ｄ、６４ａ〜６４ｄ、６５ａ〜６５ｄ タングステン配線
５０ａ〜５０ｕ、５１ａ〜５１ｄ、６６ａ〜６６ｈ、６７ａ〜６７ｄ 第２コンタクト
５２ａ〜５２ｆ、６８ａ〜６８ｆ、６９ａ〜６９ｄ 金属配線
５３ａ〜５３ｄ 下部電極
５４ａ〜５４ｈ、７０ａ〜７０ｈ、７１ａ〜７１ｄ 第３コンタクト
５５ａ〜５５ｄ、５６、７２ａ〜７２ｄ、７３ 第１銅配線
５７、７４ 第４コンタクト
５８、５９ 第２銅配線
１００ メモリ領域
１０１ 第１階層スイッチ領域
１０２ 第２階層スイッチ領域
１０３ 分断領域
２０１ Ｐ型基板
２０２ 第１コンタクト層
２０３ タングステン配線層
２０４ 第２コンタクト層
２０５ 下部電極層
２０６ 第３コンタクト層
２０７ 第１銅配線層
２０８ 第４コンタクト層
２０９ 第２銅配線層

Claims (14)

1. それぞれが、第１配線層に形成され、第１方向に延在し、互いに電気的に接続される第１及び第２グローバルビット線と、
   それぞれが、前記第１配線層に形成され、前記第１方向に延在する第１及び第２ローカルソース線と、
   それぞれが、前記第１配線層と異なる高さに位置する第２配線層に形成され、前記第１方向に延在する第１及び第２ローカルビット線と、
   前記第１ローカルビット線と第１ローカルソース線との間に形成される第１不揮発性メモリセルと、
   前記第２ローカルビット線と第２ローカルソース線との間に形成される第２不揮発性メモリセルと、
   それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第１方向と略直交する第２方向に延在する第１及び第２ゲート配線と、
   それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第２方向に延在する第１及び第２中間配線と、
   前記第１中間配線と前記第１グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第１階層トランジスタと、
   前記第１中間配線と前記第２グローバルビット線との間に形成され、前記第１ゲート配線に電気的に接続されるゲートを有する第２階層トランジスタと、
   前記第２中間配線と前記第１グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第３階層トランジスタと、
   前記第２中間配線と前記第２グローバルビット線との間に形成され、前記第２ゲート配線に電気的に接続されるゲートを有する第４階層トランジスタと、
   前記第１中間配線と前記第１ローカルビット線とに接するように鉛直上方に延在する第１コンタクトと、
   前記第２中間配線と前記第２ローカルビット線とに接するように鉛直上方に延在する第２コンタクトと、を備え、
   前記第１及び第２不揮発性メモリ素子は、前記第２方向に配置され、
   前記第１及び第２階層トランジスタは、前記第２方向に配置され、
   前記第３及び第４階層トランジスタは、前記第２方向に配置され、
   前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタは、前記第１方向に配置され、
   前記第２不揮発性メモリ素子、前記第２階層トランジスタ、及び前記第４階層トランジスタは、前記第１方向に配置され、且つ、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタと平行に配置される半導体装置。
2. 前記第１不揮発性メモリセルは、第１選択トランジスタと、前記第１選択トランジスタの鉛直上方に位置する第１抵抗変化メモリ素子と、を含み、
   前記第２不揮発性メモリセルは、第２選択トランジスタと、前記第２選択トランジスタの鉛直上方に位置する第２抵抗変化メモリ素子と、を含み、
   前記第１及び前記第２選択トランジスタは、前記第１乃至第４の階層トランジスタと同一の工程によって、形成されることを特徴とする請求項１の半導体装置。
3. 前記第１抵抗変化メモリ素子と前記第１選択トランジスタを電気的に接続する第１中間部位と、
   前記第２抵抗変化メモリ素子と前記第２選択トランジスタを電気的に接続する第２中間部位と、を備え、
   前記第１及び第２中間部位は、前記第１及び第２中間配線と同じ工程で形成される請求項２の半導体装置。
4. 前記第１及び第２抵抗変化メモリ素子のそれぞれの高さは、前記第１及び第２コンタクトの高さと等しい請求項３の半導体装置。
5. 前記第１配線層に形成され、前記第２方向に延在し、前記第１及び第２グローバルビット線を互いに電気的に接続する第３グローバルビット線と、を備える請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記第１コンタクトは、前記第１ローカルビット線の直下、且つ、前記第１階層トランジスタの上方に位置し、
   前記第２コンタクトは、前記第２ローカルビット線の直下、且つ、前記第４階層トランジスタの上方に位置する請求項１乃至５のいずれか一項に記載の半導体装置。
7. それぞれが、前記第２配線層に形成され、前記第１方向に延在し、互いに電気的に接続される第１及び第２グローバルソース線と、
   それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第２方向に延在する第３及び第４ゲート配線と、
   それぞれが、前記第１及び第２配線層と異なる高さに位置し、前記第２方向に延在する第３及び第４中間配線と、
   前記第３中間配線と前記第１グローバルソース線との間に形成され、前記第３ゲート配線に電気的に接続されるゲートを有する第５階層トランジスタと、
   前記第３中間配線と前記第２グローバルソース線との間に形成され、前記第３ゲート配線に電気的に接続されるゲートを有する第６階層トランジスタと、
   前記第４中間配線と前記第１グローバルソース線との間に形成され、前記第４ゲート配線に電気的に接続されるゲートを有する第７階層トランジスタと、
   前記第４中間配線と前記第２グローバルソース線との間に形成され、前記第４ゲート配線に電気的に接続されるゲートを有する第８階層トランジスタと、
   前記第１配線層に形成され、前記第１方向に延在し、前記第１ローカルソース線に電気的に接続される第３ローカルソース線と、
   前記第１配線層に形成され、前記第１方向に延在し、前記第２ローカルソース線に電気的に接続される第４ローカルソース線と、
   前記第３中間配線と前記第３ローカルソース線とに接するように鉛直上方に延在する第３コンタクトと、
   前記第４中間配線と前記第４ローカルソース線とに接するように鉛直上方に延在する第４コンタクトと、を備え、
   前記第５及び第６階層トランジスタは、前記第２方向に配置され、
   前記第７及び第８階層トランジスタは、前記第２方向に配置され、
   前記第５階層トランジスタ及び前記第７階層トランジスタは、前記第１不揮発性メモリ素子、前記第１階層トランジスタ、及び前記第３階層トランジスタに並んで前記第１方向に配置され、
   前記第６階層トランジスタ及び前記第８階層トランジスタは、前記第２不揮発性メモリ素子、前記第２階層トランジスタ、及び前記第４階層トランジスタと並んで前記第１方向に配置される請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第３コンタクトは、前記第３ローカルソース線の直下、且つ、前記第５階層トランジスタの上方に位置し、
   前記第４コンタクトは、前記第４ローカルビット線の直下、且つ、前記第８階層トランジスタの上方に位置する請求項７の半導体装置。
9. 前記第１及び前記第２選択トランジスタが形成される第１平面領域は、前記第１乃至第４階層トランジスタが形成される第２平面領域と、前記第５乃至第８階層トランジスタが形成される第３平面領域とに挟まれて配置される請求項８の半導体装置。
10. 前記不揮発性メモリセルは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のメモリセルである、請求項１乃至９のいずれか一項に記載の半導体装置。
11. それぞれが抵抗変化記憶素子及び選択トランジスタを有する複数の不揮発性メモリセルと、複数の階層トランジスタと、からなる階層構造を備える半導体装置の製造方法であって、
    グローバル線として機能する複数の配線を、第１の方向に延在するように第１配線層に形成する工程と、
    前記複数の階層トランジスタを前記第１の方向と直交する第２の方向に並ぶように半導体基板上に形成すると同時に、前記複数の選択トランジスタを前記複数のトランジスタと平行し、且つ、前記第２の方向に並ぶように半導体基板上に形成する工程と、
    前記複数の抵抗変化記憶素子の各下部電極を、前記複数の選択トランジスタの各上端に接し、且つ、互いに分離して形成すると同時に、前記複数のトランジスタそれぞれが有するソースドレイン経路の上端のそれぞれに接するように前記第２の方向に延在する中間配線を形成する工程と、
    を含む半導体装置の製造方法。
12. 前記下部電極の上方に前記複数の抵抗変化記憶素子を形成する工程と、
    前記中間配線に接するコンタクトを鉛直上方に延在するように形成する工程と、
    ローカル線として機能する複数の配線前記第１の方向に延在する第２配線層に形成する工程と、を含む請求項１１の半導体装置の製造方法
13. 前記コンタクトを形成する工程と前記ローカル線を形成する工程をダマシンで形成することによって、前記抵抗変化記憶素子と前記コンタクトの高さを等しくする請求項１２の半導体装置の製造方法。
14. 前記不揮発性メモリセルは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のメモリセルである、請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。

Images