JPH1027474A

JPH1027474A - 半導体記憶装置

Info

Publication number: JPH1027474A
Application number: JP8198515A
Authority: JP
Inventors: Kazutomo Ogura; 和智小倉; Noriyoshi Watabe; 憲佳渡部; Fumihiro Boute; 郁宏棒手; Yoshito Fujimoto; 義人藤本; Naokatsu Moriyama; 直克守山; Tadashi Oda; 忠試小田; Mitsuhiro Higuchi; 光宏樋口
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1996-07-10
Filing date: 1996-07-10
Publication date: 1998-01-27

Abstract

(57)【要約】（修正有）【課題】線間容量を介するカップリングノイズの影響
を抑制し、非選択メモリセルのデータ破壊を防止して、
書き込み動作中における書き込みデータの遷移を許容す
るスタティック型ＲＡＭ等の信頼性を高める。【解決手段】スタティック型ＲＡＭ等に、書き込みデ
ータＤＩ０＊〜ＤＩ７＊のいずれかのビットが遷移した
ことを識別するデータ線遷移検出回路を含み、ライトア
ンプＷＡによる書き込み動作が開始されるときあるいは
データ線遷移検出回路の出力信号が有効レベルとされる
ときデータ線イコライズ制御信号ＤＱＥＢを選択的に有
効レベルとするデータ線イコライズ制御回路ＱＣと、デ
ータ線イコライズ制御信号ＤＱＥＢの有効レベルを受け
て選択的にメモリアレイＭＡＲＹの相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路ＤＱとを設
け、データの書き込み又は書き換えに先立って相補デー
タ線のプリチャージを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、高集積化・大容量化されたスタティック
型ＲＡＭ（ランダムアクセスメモリ）等ならびにその信
頼性の向上に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】直交して配置されるワード線及び相補デ
ータ線ならびにこれらのワード線及び相補データ線の交
点に格子状に配置されるスタティック型メモリセルを含
むメモリアレイをその基本構成要素とするスタティック
型ＲＡＭがある。スタティック型ＲＡＭのメモリアレイ
を構成するメモリセルのそれぞれは、一対のインバータ
が交差結合されてなるラッチ回路と、これらのラッチ回
路の非反転及び反転入出力ノードと対応する相補データ
線の非反転又は反転信号線との間にそれぞれ設けられそ
のゲートが対応するワード線に結合されるトランスファ
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）とを含む。

【０００３】スタティック型ＲＡＭについては、例え
ば、昭和５９年１１月３０日、オーム社発行の『ＬＳＩ
ハンドブック』第５００頁等に記載されている。

【０００４】

【発明が解決しようとする課題】近年における半導体集
積回路の微細化技術の進歩は目覚ましく、スタティック
型ＲＡＭ等の半導体記憶装置も、高集積化・大容量化の
一途にある。このような中、本願発明者等は、この発明
に先立って、スタティック型ＲＡＭのさらなる高集積化
・大容量化を図ろうとして、次のような問題点に直面し
た。すなわち、スタティック型ＲＡＭは、図６に例示さ
れるように、メモリアレイＭＡＲＹをその基本構成要素
とし、このメモリアレイＭＡＲＹは、直交して配置され
るワード線Ｗ０〜Ｗｍと、相補データ線Ｄ０＊〜Ｄｎ＊
（ここで、例えば非反転データ線Ｄ０Ｔ及び反転データ
線Ｄ０Ｂをあわせて相補データ線Ｄ０＊のように＊を付
して表す。また、それが有効とされるとき選択的にハイ
レベルとされるいわゆる非反転信号等についてはその名
称の末尾にＴを付して表し、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号等について
はその名称の末尾にＢを付して表す。以下同様）ならび
にこれらのワード線及び相補データ線の交点に格子状に
配置される多数のメモリセルＭＣ００〜ＭＣｍｎを含
む。

【０００５】メモリアレイＭＡＲＹのメモリセルＭＣ０
０〜ＭＣｍｎは、図のメモリセルＭＣｍ０に代表される
ように、例えばＮチャンネルＭＯＳＦＥＴＮ３及び抵抗
Ｒ１ならびにＮチャンネルＭＯＳＦＥＴＮ４及び抵抗２
からなる一対のインバータが交差結合されてなるラッチ
回路をそれぞれ含む。これらのラッチ回路の非反転及び
反転入出力ノードは、Ｎチャンネル型の一対のトランス
ファＭＯＳＦＥＴＮ１及びＮ２を介して対応する相補デ
ータ線Ｄ０＊〜Ｄｎ＊の非反転又は反転信号線に結合さ
れ、トランスファＭＯＳＦＥＴＮ１及びＮ２のゲート
は、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合さ
れる。トランスファＭＯＳＦＥＴＮ１及びＮ２は、ワー
ド線Ｗ０〜Ｗｍが電源電圧ＶＣＣのような選択レベルと
されることで選択的にオン状態となり、これによって対
応するｎ＋１個のメモリセルと相補データ線Ｄ０＊〜Ｄ
ｎ＊との間が選択的に接続状態とされる。

【０００６】一方、相補データ線Ｄ０＊〜Ｄｎ＊は、そ
の上方においてデータ線イコライズ回路ＤＱの対応する
単位回路に結合されるとともに、その下方においてＹス
イッチＹＳの一対のトランスファゲートを介して相補共
通データ線ＣＤ０＊等に選択的に接続される。この相補
共通データ線ＣＤ０＊等には、例えばスタティック型Ｒ
ＡＭが書き込みモードとされるとき、ライトアンプＷＡ
の対応する単位回路から所定の相補書き込み信号が供給
される。これにより、相補データ線Ｄ０＊〜Ｄｎ＊の非
反転及び反転信号線は、スタティック型ＲＡＭが非選択
状態とされるとき、ともに電源電圧ＶＣＣのようなハイ
レベルにプリチャージされ、ワード線Ｗ０〜Ｗｍが択一
的に選択レベルとされると、選択ワード線に結合された
ｎ＋１個のメモリセルの保持データに従って選択的に電
源電圧ＶＣＣのようなハイレベル又は接地電位ＶＳＳの
ようなロウレベルとされる。また、スタティック型ＲＡ
Ｍが書き込みモードとされる場合には、ライトアンプＷ
Ａの対応する単位回路から供給される相補書き込み信号
に従ってハイレベル又はロウレベルとされ、これによっ
て選択されたメモリセルの保持データが書き換えられ
る。

【０００７】ところが、スタティック型ＲＡＭの高集積
化・大容量化が進むにしたがって、メモリアレイＭＡＲ
Ｙの隣接する相補データ線、つまり例えば反転データ線
Ｄ０Ｂと非反転データ線Ｄ１Ｔとの間の線間容量Ｃｓが
大きくなり、この線間容量Ｃｓを介するカップリングノ
イズによって、非選択状態にあるメモリセルの保持デー
タが不本意に書き換えられるケースが生じる。

【０００８】すなわち、例えば、メモリアレイＭＡＲＹ
においてワード線Ｗ０が択一的に選択レベルとされ、こ
のワード線Ｗ０と相補データ線Ｄ０＊の交点に配置され
論理“０”（ここで、各メモリセルの非反転データ線側
の非反転入出力ノードがロウレベルとされ、反転データ
線側の反転入出力ノードがハイレベルとされる保持状態
を論理“０”と称し、その逆の保持状態を論理“１”と
称する。以下同様）のデータを保持するメモリセルＭＣ
００に対して論理“１”のデータが書き込まれようとす
るとき、非選択状態にあるワード線Ｗｍと相補データ線
Ｄ１＊の交点に配置され論理“１”のデータを保持する
メモリセルＭＣｍ１に着目する。選択ワード線Ｗ０と相
補データ線Ｄ１＊の交点に配置されたメモリセルＭＣ０
１は、論理“０”のデータを保持するものとする。

【０００９】メモリアレイＭＡＲＹでは、図７に示され
るように、まずワード線Ｗ０が選択レベルとされること
で、メモリセルＭＣ００の論理“０”の保持データが相
補データ線Ｄ０＊に出力されるため、その非反転信号線
Ｄ０Ｔが接地電位ＶＳＳのようなロウレベルとされ、そ
の反転信号線Ｄ０Ｂが電源電圧ＶＣＣのようなハイレベ
ルとされる。このとき、隣接する相補データ線Ｄ１＊に
は、同様にメモリセルＭＣ０１の論理“０”のデータが
出力されため、その非反転信号線Ｄ１Ｔはロウレベルと
され、その反転信号線Ｄ１Ｂはハイレベルとされる。

【００１０】ここで、ライトアンプＷＡの対応する単位
回路から相補共通データ線ＣＤ０＊を介して論理“１”
の書き込みデータが供給されると、相補データ線Ｄ０＊
の非反転信号線Ｄ０Ｔがハイレベルに変化され、その反
転信号線Ｄ０Ｂがロウレベルに変化される。この反転信
号線Ｄ０Ｂのロウレベルへの変化は、線間容量Ｃｓを介
して隣接する相補データ線Ｄ１＊の非反転信号線Ｄ１Ｔ
に伝達され、これによって非反転信号線Ｄ１Ｔのレベル
がメモリセルＭＣｍ１のトランスファＭＯＳＦＥＴＮ１
のしきい値電圧を超えるΔＶだけさらに低くされる。

【００１１】この結果、そのゲートが非選択ワード線Ｗ
ｍに結合されオフ状態にあるべきメモリセルＭＣｍ１の
トランスファＭＯＳＦＥＴＮ１が誤ってオン状態とな
り、メモリセルＭＣｍ１の論理“１”であるべき保持デ
ータが論理“０”に書き換えられてしまう。このこと
は、特に、その仕様上、ライトアンプＷＡが書き込み動
作中である間も書き込みデータの遷移を許容するスタテ
ィック型ＲＡＭにおいて、つまりはワード線を選択レベ
ルとしたままライトアンプＷＡの対応する単位回路から
相補共通データ線ＣＤ０＊等を介して入力される相補書
き込み信号の論理レベルが頻繁に反転される場合におい
て、重大な問題となり、これによってスタティック型Ｒ
ＡＭの信頼性が低下する。

【００１２】この発明の目的は、線間容量を介するカッ
プリングノイズの影響を抑制し、非選択状態にあるメモ
リセルのデータ破壊を防止することにある。この発明の
他の目的は、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型ＲＡ
Ｍ等の信頼性を高めることにある。

【００１３】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタティック型ＲＡＭ等に、
書き込みデータのいずれかのビットが遷移したことを識
別するデータ線遷移検出回路を含み、ライトアンプによ
る書き込み動作が開始されるときあるいはデータ線遷移
検出回路の出力信号が有効レベルとされるときデータ線
イコライズ制御信号を選択的に有効レベルとするデータ
線イコライズ制御回路と、データ線イコライズ制御信号
の有効レベルを受けて選択的に相補データ線の非反転及
び反転信号線を例えば電源電圧のようなハイレベルにプ
リチャージするデータ線イコライズ回路とを設け、デー
タの書き込み又は書き換えに際して相補データ線のプリ
チャージを行う。

【００１５】上記した手段によれば、反転書き込みが行
われる場合でも、線間容量を介するカップリングによっ
て隣接する相補データ線の非反転又は反転信号線が負電
位となるのを防止し、オフ状態にあるべきトランスファ
ＭＯＳＦＥＴが誤ってオン状態となるのを防止できる。
この結果、非選択状態にあるメモリセルのデータ破壊を
防止し、特に、その仕様上、書き込み動作中における書
き込みデータの遷移を許容するスタティック型ＲＡＭ等
の信頼性を高めることができる。

【００１６】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。また、図２には、図１のスタティック型ＲＡＭ
に含まれるメモリアレイ及び周辺部の一実施例の部分的
な回路図が示されている。これらの図をもとに、まずこ
の実施例のスタティック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上に形
成される。また、以下の回路図において、そのゲートに
矢印が付されるＭＯＳＦＥＴはＰチャンネル型であり、
矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して
示される。さらに、以下の記述では、図１に沿ってメモ
リアレイＭＡＲＹ及びその周辺部に関する説明を進め、
必要の都度図２を参照する。

【００１７】図１において、この実施例のスタティック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図２に示されるように、図の水平方
向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、図の垂直方向に平行して配置されるｎ＋１組の相補
データ線Ｄ０＊〜Ｄｎ＊とを含む。これらのワード線及
び相補データ線の交点には、（ｍ＋１）×（ｎ＋１）個
のスタティック型メモリセルＭＣ００〜ＭＣ０ｎないし
ＭＣｍ０〜ＭＣｍｎが格子状に配置される。なお、図２
には、メモリアレイＭＡＲＹの隣接する２組の相補デー
タ線Ｄ０＊及びＤ１＊とこれに関係するメモリセルのみ
が代表して示される。また、メモリアレイＭＡＲＹは所
定数の冗長素子を含むが、この発明には直接関係しない
ため、割愛した。

【００１８】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎのそれ
ぞれは、メモリセルＭＣｍ０に代表されるように、それ
ぞれＮチャンネルＭＯＳＦＥＴＮ３及び抵抗Ｒ１あるい
はＮチャンネルＭＯＳＦＥＴＮ４及び抵抗Ｒ２からなる
一対のインバータが交差結合されてなるラッチ回路を含
む。メモリアレイＭＡＲＹの同一列に配置されたｍ＋１
個のメモリセルのラッチ回路の非反転及び反転入出力ノ
ードは、Ｎチャンネル型のトランスファＭＯＳＦＥＴＮ
１及びＮ２を介して対応する相補データ線Ｄ０＊〜Ｄｎ
＊の非反転又は反転信号線にそれぞれ結合される。ま
た、メモリアレイＭＡＲＹの同一行に配置されたｎ＋１
個のメモリセルのトランスファＭＯＳＦＥＴＮ１及びＮ
２のゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ
共通結合される。

【００１９】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、択一的に選択レベルとされる。Ｘアドレ
スデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋
１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給されると
ともに、クロック発生回路ＣＧから内部制御信号ＣＳが
供給される。また、ＸアドレスバッファＸＢには、アド
レス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、クロック発生回路ＣＧから図
示されない内部制御信号ＡＬが供給される。

【００２０】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０
〜ＡＸｉを内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄに供給する。また、ＸアドレスデコーダＸＤは、内部
制御信号ＣＳのハイレベルを受けて選択的に動作状態と
され、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡ
ＲＹのワード線Ｗ０〜Ｗｍを択一的に電源電圧ＶＣＣの
ような選択レベルとする。

【００２１】次に、メモリアレイＭＡＲＹを構成する相
補データ線Ｄ０＊〜Ｄｎ＊は、その上方においてデータ
線イコライズ回路ＤＱに結合され、その下方においてＹ
スイッチＹＳに結合される。このうち、データ線イコラ
イズ回路ＤＱには、データ線イコライズ制御回路ＱＣか
らデータ線イコライズ制御信号ＤＱＥＢが供給され、Ｙ
スイッチＹＳには、ＹアドレスデコーダＹＤからデータ
線選択信号ＹＳ０〜ＹＳｐが供給される。また、データ
線イコライズ制御回路ＱＣには、後述するデータ入力バ
ッファＩＢから８ビットの書き込みデータつまり相補入
力データＤＩ０＊〜ＤＩ７＊が供給され、クロック発生
回路ＣＧから内部制御信号ＣＳ及びＷＣが供給される。
さらに、ＹアドレスデコーダＹＤには、Ｙアドレスバッ
ファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙ
ｊが供給されるとともに、クロック発生回路ＣＧから内
部制御信号ＣＳが供給され、データ線イコライズ制御回
路ＱＣからデータ線イコライズ制御信号ＤＱＥＢが供給
される。また、ＹアドレスバッファＹＢには、アドレス
入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０
〜ＡＹｊが供給され、クロック発生回路ＣＧから内部制
御信号ＡＬが供給される。なお、データ線選択信号ＹＳ
０〜ＹＳｐのビット数ｐ＋１は、相補データ線Ｄ０＊〜
Ｄｎ＊の組数ｎ＋１に対して、ｐ＋１＝（ｎ＋１）／８
なる関係にある。

【００２２】ここで、データ線イコライズ回路ＤＱは、
メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊に
対応して設けられるｎ＋１個の単位回路を備え、これら
の単位回路のそれぞれは、図２に例示されるように、電
源電圧ＶＣＣと相補データ線Ｄ０＊〜Ｄｎ＊の非反転又
は反転信号線との間にそれぞれ設けられる２組のＰチャ
ンネルＭＯＳＦＥＴＰ１及びＰ２ならびにＰ４及びＰ５
と、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号
線間にそれぞれ設けられるもう１個のＰチャンネルＭＯ
ＳＦＥＴＰ３とを含む。このうち、ＭＯＳＦＥＴＰ１〜
Ｐ３のゲートには、上記データ線イコライズ制御信号Ｄ
ＱＥＢが共通に供給され、ＭＯＳＦＥＴＰ４及びＰ５
は、そのゲート及びドレインが互いに交差結合されるこ
とでラッチ形態とされる。なお、ＭＯＳＦＥＴＰ４及び
Ｐ５は、ＭＯＳＦＥＴＰ１〜Ｐ３に比較して小さなコン
ダクタンスを持つように設計される。

【００２３】これにより、データ線イコライズ回路ＤＱ
の各単位回路を構成するＭＯＳＦＥＴＰ１〜Ｐ３は、デ
ータ線イコライズ制御信号ＤＱＥＢが接地電位ＶＳＳの
ようなロウレベルとされることで選択的にかつ一斉にオ
ン状態となり、メモリアレイＭＡＲＹの対応する相補デ
ータ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線を電源電
圧ＶＣＣのようなハイレベルにプリチャージする。ま
た、各単位回路のＭＯＳＦＥＴＰ４及びＰ５は、スタテ
ィック型ＲＡＭが選択状態とされかつＭＯＳＦＥＴＰ１
〜Ｐ３によるプリチャージ動作が停止されているとき、
選択ワード線に結合されるｎ＋１個のメモリセルから相
補データ線Ｄ０＊〜Ｄｎ＊に出力される読み出し信号を
それぞれ増幅して、そのレベル差を拡大する。

【００２４】データ線イコライズ制御回路ＱＣは、クロ
ック発生回路ＣＧから供給される内部制御信号ＣＳ及び
ＷＣとデータ入力バッファＩＢから供給される相補入力
データＤＩ０＊〜ＤＩ７＊とをもとに、データ線イコラ
イズ制御信号ＤＱＥＢを選択的に形成し、データ線イコ
ライズ回路ＤＱに供給する。なお、データ線イコライズ
制御回路ＱＣの構成及び動作については、後で詳細に説
明する。

【００２５】一方、ＹアドレスバッファＹＢは、スタテ
ィック型ＲＡＭが選択状態とされるとき、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコ
ーダＹＤに供給する。また、ＹアドレスデコーダＹＤ
は、内部制御信号ＣＳのハイレベルを受けて選択的に動
作状態とされ、ＹアドレスバッファＹＢから供給される
内部アドレス信号Ｙ０〜Ｙｊをデコードして、データ線
選択信号ＹＳ０〜ＹＳｐを択一的に電源電圧ＶＣＣのよ
うなハイレベルとする。なお、択一的にハイレベルとさ
れたデータ線選択信号ＹＳ０〜ＹＳｐは、データ線イコ
ライズ制御信号ＤＱＥＢがロウレベルとされることでロ
ウレベルとされる。

【００２６】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の相補データ線Ｄ０＊〜Ｄｎ＊に対応して設けられるｎ
＋１対のトランスファゲートを含み、これらのトランス
ファゲートのそれぞれは、図２に例示されるように、並
列結合されるＰチャンネルＰ６及びＮチャンネルＭＯＳ
ＦＥＴＮ５あるいはＰチャンネルＭＯＳＦＥＴＰ７及び
ＮチャンネルＭＯＳＦＥＴＮ６からなる。このうち、各
トランスファゲートを構成するＮチャンネルＭＯＳＦＥ
ＴＮ５及びＮ６のゲートは、所定の組み合わせで８組ず
つ共通結合され、データ線選択信号ＹＳ０〜ＹＳｐがそ
れぞれ共通に供給される。また、各トランスファゲート
を構成するＰチャンネルＭＯＳＦＥＴＰ６及びＰ７のゲ
ートは、所定の組み合わせで８組ずつ共通結合され、デ
ータ線選択信号ＹＳ０〜ＹＳｐのインバータＶ１による
反転信号がそれぞれ共通に供給される。なお、この実施
例では、隣接する相補データ線Ｄ０＊及びＤ１＊に対応
するトランスファゲートはあえて共通のデータ線選択信
号を受けないものとしているが、実際には共通のデータ
線選択信号を受ける場合が多い。

【００２７】これにより、ＹスイッチＹＳの各トランス
ファゲートは、対応するデータ線選択信号ＹＳ０〜ＹＳ
ｐが択一的にハイレベルとされることで８組ずつ選択的
にオン状態となり、メモリアレイＭＡＲＹの対応する８
組の相補データ線Ｄ０＊〜Ｄｎ＊と相補共通データ線Ｃ
Ｄ０＊〜ＣＤ８＊つまりはライトアンプＷＡ及びセンス
アンプＳＡの対応する単位回路との間を選択的に接続状
態とする。

【００２８】ライトアンプＷＡ及びセンスアンプＳＡ
は、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設
けられる８個の単位回路をそれぞれ含む。このうち、ラ
イトアンプＷＡの各単位回路の入力端子は、相補入力デ
ータバスＤＩ０＊〜ＤＩ７＊を介してデータ入力バッフ
ァＩＢの対応する単位回路の出力端子に結合され、その
出力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ
７＊にそれぞれ結合される。また、センスアンプＳＡの
各単位回路の入力端子は、対応する相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊にそれぞれ結合され、その出力端子
は、データ出力バッファＯＢの対応する単位回路の入力
端子に結合される。データ入力バッファＩＢの各単位回
路の入力端子ならびにデータ出力バッファＯＢの各単位
回路の出力端子は、対応するデータ入出力端子ＩＯ０〜
ＩＯ７にそれぞれ共通結合される。ライトアンプＷＡの
各単位回路には、クロック発生回路ＣＧから内部制御信
号ＷＣが共通に供給され、センスアンプＳＡの各単位回
路には図示されない内部制御信号ＳＣが共通に供給され
る。また、データ出力バッファＯＢの各単位回路には、
クロック発生回路ＣＧから内部制御信号ＯＣが共通に供
給される。

【００２９】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、外部のアクセス装置からデータ入出力端子Ｉ
Ｏ０〜ＩＯ７を介して供給される書き込みデータを取り
込み、保持するとともに、相補入力データバスＤＩ０＊
〜ＤＩ７＊を介してライトアンプＷＡの対応する単位回
路に伝達する。このとき、ライトアンプＷＡの各単位回
路は、内部制御信号ＷＣのハイレベルを受けて選択的に
動作状態となり、データ入力バッファＩＢの対応する単
位回路から相補入力データバスＤＩ０＊〜ＤＩ７＊を介
して供給される書き込みデータを所定の相補書き込み信
号として、ＹスイッチＹＳを介してメモリアレイＭＡＲ
Ｙの選択された８個のメモリセルに書き込む。

【００３０】一方、センスアンプＳＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードで選択状態とさ
れるとき、内部制御信号ＳＣのハイレベルを受けて選択
的に動作状態とされ、メモリアレイＭＡＲＹの選択され
た８個のメモリセルからＹスイッチＹＳを介して出力さ
れる読み出し信号を増幅した後、相補出力データバスＤ
Ｏ０＊〜ＤＯ７＊を介してデータ出力バッファＯＢの対
応する単位回路に供給する。このとき、データ出力バッ
ファＯＢの各単位回路は、内部制御信号ＯＣのハイレベ
ルを受けて選択的に動作状態となり、センスアンプＳＡ
から相補出力データバスＤＯ０＊〜ＤＯ７＊を介して出
力される読み出しデータを対応するデータ入出力端子Ｉ
Ｏ０〜ＩＯ７から外部のアクセス装置に出力する。

【００３１】クロック発生回路ＣＧは、外部から起動制
御信号として供給されるチップ選択信号ＣＳＢ，ライト
イネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥ
Ｂをもとに上記各種内部制御信号を選択的に形成し、各
部に供給する。

【００３２】図３には、図１のスタティック型ＲＡＭに
含まれるデータ線イコライズ制御回路ＱＣの一実施例の
ブロック図が示されている。また、図４には、図３のデ
ータ線イコライズ制御回路ＱＣに含まれるデータ遷移検
出回路ＤＴＤ０の一実施例の回路図が示されている。こ
れらの図をもとに、この実施例のスタティック型ＲＡＭ
に含まれるデータ線イコライズ制御回路ＱＣの具体的構
成及び動作について説明する。なお、以下の記述では、
データ遷移検出回路ＤＴＤ０を例にデータ遷移検出回路
ＤＴＤ０〜ＤＴＤ７の説明を行うが、データ遷移検出回
路ＤＴＤ１〜ＤＴＤ７についてはこれと同一構成とされ
るため、類推されたい。

【００３３】図３において、この実施例のデータ線イコ
ライズ制御回路ＱＣは、特に制限されないが、対応する
相補入力データＤＩ０＊〜ＤＩ７＊をそれぞれ受ける８
個のデータ遷移検出回路ＤＴＤ０〜ＤＴＤ７と、２個の
ワンショットパルス生成回路ＯＰＧ１及びＯＰＧ２とを
含む。このうち、ワンショットパルス生成回路ＯＰＧ１
には、クロック発生回路ＣＧから内部制御信号ＷＣが供
給され、ワンショットパルス生成回路ＯＰＧ２には、デ
ータ遷移検出回路ＤＴＤ０〜ＤＴＤ７の出力信号つまり
データ遷移検出信号ＤＴＳ０〜ＤＴＳ７のオア（ＯＲ）
ゲートＯＧ１による論理和信号つまりデータ遷移検出信
号ＤＴＳが供給される。

【００３４】ワンショットパルス生成回路ＯＰＧ１の出
力信号は、後段に設けられたノア（ＮＯＲ）ゲートＮＯ
１の第２の入力端子に供給され、ワンショットパルス生
成回路ＯＰＧ２の出力信号は、その第１の入力端子に供
給される。ノアゲートＮＯ１の第３の入力端子には、ク
ロック発生回路ＣＧから内部制御信号ＣＳのインバータ
Ｖ２による反転信号が供給される。ノアゲートＮＯ１の
出力信号は、データ線イコライズ制御信号ＤＱＥＢとし
てデータ線イコライズ回路ＤＱに供給される。なお、内
部制御信号ＣＳは、後述するように、スタティック型Ｒ
ＡＭが選択状態とされるときチップ選択信号ＣＳＢのロ
ウレベルを受けて選択的にハイレベルとされ、内部制御
信号ＷＣは、スタティック型ＲＡＭが書き込みモードで
選択状態とされるとき、所定のタイミングで選択的にハ
イレベルとされる。

【００３５】ここで、データ遷移検出回路ＤＴＤ０〜Ｄ
ＴＤ７のそれぞれは、図４のデータ遷移検出回路ＤＴＤ
０に代表して示されるように、一対のナンド（ＮＡＮ
Ｄ）ゲートＮＡ１及びＮＡ２と、その一対の入力端子に
ナンドゲートＮＡ１及びＮＡ２の出力信号を受けるもう
１個のナンドゲートＮＡ３とを含む。このうち、ナンド
ゲートＮＡ１の一方の入力端子には、対応する相補入力
データＤＩ０＊の非反転信号ＤＩ０Ｔが供給され、他方
の入力端子には、その遅延回路ＤＬ１及びインバータＶ
３による反転遅延信号が供給される。同様に、ナンドゲ
ートＮＡ２の一方の入力端子には、対応する相補入力デ
ータＤＩ０＊の反転信号ＤＩ０Ｂが供給され、他方の入
力端子には、その遅延回路ＤＬ２及びインバータＶ４に
よる反転遅延信号が供給される。ナンドゲートＮＡ３の
出力信号は、データ遷移検出回路ＤＴＤ０の出力信号つ
まりデータ遷移検出信号ＤＴＳ０となる。

【００３６】これにより、ナンドゲートＮＡ１の出力信
号は、対応する相補入力データＤＩ０＊の非反転信号Ｄ
Ｉ０Ｔ及びその反転遅延信号がともにハイレベルとされ
るとき、言い換えるならば、それまでロウレベルとされ
ていた非反転信号ＤＩ０Ｔがハイレベルに遷移されてか
らその反転遅延信号がロウレベルに変化されるまでの
間、選択的にハイレベルとされる。また、ナンドゲート
ＮＡ２の出力信号は、対応する相補入力データＤＩ０＊
の反転信号ＤＩ０Ｂ及びその反転遅延信号がともにハイ
レベルとされるとき、言い換えるならば、それまでロウ
レベルとされていた反転信号ＤＩ０Ｂがハイレベルに遷
移されてからその反転遅延信号がロウレベルに変化され
るまでの間、選択的にハイレベルとされる。

【００３７】したがって、ナンドゲートＮＡ３の出力信
号つまりデータ遷移検出信号ＤＴＳ０は、ナンドゲート
ＮＡ１又はＮＡ２の出力信号がともにハイレベルとされ
るとき、すなわち相補入力データＤＩ０＊の論理レベル
が変化されないときロウレベルとされ、ナンドゲートＮ
Ａ１又はＮＡ２の出力信号のいずれか一方がロウレベル
とされるとき、すなわち相補入力データＤＩ０＊が論理
“０”から“１”あるいは論理“１”から“０”に遷移
されたとき、遅延回路ＤＬ１又はＤＬ２の遅延時間に相
当する期間だけ一時的にハイレベルとされる。

【００３８】次に、ワンショットパルス生成回路ＯＰＧ
１は、オアゲートＯＧ１の出力信号つまりデータ遷移検
出信号ＤＴＳがハイレベルとされるとき、すなわちデー
タ遷移検出回路ＤＴＤ０〜ＤＴＤ７の出力信号つまりデ
ータ遷移検出信号ＤＴＳ０〜ＤＴＳ７のいずれかがハイ
レベルとされるとき、そのハイレベルへの立ち上がりを
起点とする所定時間幅のワンショットパルスを生成す
る。また、ワンショットパルス生成回路ＯＰＧ２は、内
部制御信号ＷＣがハイレベルとされるとき、すなわちス
タティック型ＲＡＭが書き込みモードで選択状態とされ
ライトアンプＷＡによる書き込み動作が開始される時点
で、内部制御信号ＷＣのハイレベルへの立ち上がりを起
点とする所定時間幅のワンショットパルスを生成する。

【００３９】以上の結果、ノアゲートＮＯ１の出力信号
つまりデータ線イコライズ制御信号ＤＱＥＢは、内部制
御信号ＣＳのインバータＶ２による反転信号あるいはワ
ンショットパルス生成回路ＯＰＧ１又はＯＰＧ２の出力
信号のいずれかがハイレベルとされるとき、言い換える
ならば、スタティック型ＲＡＭが非選択状態とされる
間、又はスタティック型ＲＡＭが書き込みモードで選択
状態とされライトアンプＷＡによる書き込み動作が開始
されようとするとき、あるいは相補入力データＤＩ０＊
〜ＤＩ７＊の少なくとも１ビットが論理反転されたと
き、選択的にロウレベルとされるものとなる。データ線
イコライズ制御信号ＤＱＥＢがロウレベルとされると
き、データ線イコライズ回路ＤＱでは、各単位回路を構
成するＭＯＳＦＥＴＰ１〜Ｐ３が一斉にオン状態とな
り、メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ
＊の非反転及び反転信号線が電源電圧ＶＣＣのようなハ
イレベルにプリチャージされるが、このことについて
は、後で詳細に説明する。

【００４０】図５には、図１のスタティック型ＲＡＭの
書き込み動作時の一実施例の信号波形図が示され、図６
には、そのメモリアレイ及び周辺部の書き込み動作時の
接続図が示されている。これらの図をもとに、この実施
例のスタティック型ＲＡＭの書き込みモードの具体的動
作ならびにその特徴について説明する。なお、図５及び
図６には、ワード線Ｗ０及び相補データ線Ｄ０＊の交点
に配置され論理“０”のデータを保持するメモリセルＭ
Ｃ００に対して論理“１”のデータの書き込みが行われ
る場合が例示される。このとき、ワード線Ｗ０及び相補
データ線Ｄ１＊の交点に配置されるメモリセルＭＣ０１
は、論理“０”のデータを保持するものとされ、ワード
線Ｗｍ及び相補データ線Ｄ１＊の交点に配置されるメモ
リセルＭＣｍ１は、論理“１”のデータを保持するもの
とされる。データ入出力端子ＩＯ０〜ＩＯ７を介して入
力される書き込みデータは、内部制御信号ＷＣがハイレ
ベルとされる間、つまりライトアンプＷＡによる書き込
み動作が行われる間、その論理レベルが２回遷移される
が、最終的には論理“１”とされる。

【００４１】図５において、チップ選択信号ＣＳＢが電
源電圧ＶＣＣのようなハイレベルとされ非選択状態とさ
れるとき、スタティック型ＲＡＭでは、内部制御信号Ｃ
Ｓが接地電位ＶＳＳのようなロウレベルとされ、この内
部制御信号ＳＣのロウレベルを受けてデータ線イコライ
ズ制御回路ＱＣの出力信号つまりデータ線イコライズ制
御信号ＤＱＥＢがロウレベルとされる。また、ワード線
Ｗ０〜Ｗｍはすべて非選択レベルとされ、内部制御信号
ＷＣもロウレベルとされる。このため、データ線イコラ
イズ回路ＤＱのＭＯＳＦＥＴＰ１〜Ｐ３が、データ線イ
コライズ制御信号ＤＱＥＢのロウレベルを受けて一斉に
オン状態となり、メモリアレイＭＡＲＹを構成する相補
データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線は、す
べて電源電圧ＶＣＣのようなハイレベルにプリチャージ
される。

【００４２】スタティック型ＲＡＭは、チップ選択信号
ＣＳＢがロウレベルとされることで選択状態とされ、こ
のチップ選択信号の立ち下がりエッジにおいてライトイ
ネーブル信号ＷＥＢがロウレベルとされることで書き込
みモードとされる。アドレス入力端子ＡＸ０〜ＡＸｉに
は、ワード線Ｗ０を指定する組み合わせでＸアドレス信
号ＡＸ０〜ＡＸｉが供給され、アドレス入力端子ＡＹ０
〜ＡＹｊには、データ線選択信号ＹＳ０を指定する組み
合わせでＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
データ入出力端子ＩＯ０〜ＩＯ７には、当初論理“１”
の書き込みデータが供給されるが、上記のように、これ
らの書き込みデータはその論理レベルが２回反転された
後、最終的には論理“１”とされる。

【００４３】選択状態となったスタティック型ＲＡＭで
は、まず、チップ選択信号ＣＳＢのロウレベルを受けて
内部制御信号ＣＳがハイレベルとされる。また、やや遅
れてＸアドレス信号ＡＸ０〜ＡＸｉにより指定されるワ
ード線Ｗ０が択一的にハイレベルとされ、少し遅れて内
部制御信号ＷＣがハイレベルとされる。データ線イコラ
イズ制御回路ＱＣは、内部制御信号ＣＳのハイレベルを
受けてデータ線イコライズ制御信号ＤＱＥＢをハイレベ
ルとし、相補データ線Ｄ０＊〜Ｄｎ＊のプリチャージ動
作を停止する。また、メモリアレイＭＡＲＹの相補デー
タ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線には、ワー
ド線Ｗ０の選択レベルを受けて、選択ワード線Ｗ０に結
合されるｎ＋１個のメモリセルの読み出し信号がそれぞ
れ出力される。この結果、相補データ線Ｄ０＊では、選
択されたメモリセルＭＣ００の保持データが論理“０”
であることから、その非反転信号線Ｄ０Ｔが接地電位Ｖ
ＳＳのようなロウレベルとされ、反転信号線Ｄ０Ｂは電
源電圧ＶＣＣのようなハイレベルとされる。また、相補
データ線Ｄ１＊でも、選択されたメモリセルＭＣ０１の
保持データが論理“０”であることから、その非反転信
号線Ｄ１Ｔがロウレベルとされ、反転信号線Ｄ１Ｂはハ
イレベルとされる。

【００４４】次に、内部制御信号ＷＣがハイレベルとさ
れると、まずデータ線イコライズ制御信号ＤＱＥＢが所
定期間だけ一時的にロウレベルとされる。スタティック
型ＲＡＭでは、これに先立って図示されないデータ線選
択信号ＹＳ０がハイレベルとされ、メモリアレイＭＡＲ
Ｙの対応する相補データ線Ｄ０＊と相補共通データ線Ｃ
Ｄ０＊つまりはライトアンプＷＡの対応する単位回路と
の間が接続状態とされる。また、内部制御信号ＷＣのハ
イレベルを受けてライトアンプＷＡの８個の単位回路が
一斉に動作状態とされ、相補共通データ線ＣＤ０＊に
は、ライトアンプＷＡの対応する単位回路から、その非
反転信号線をハイレベルとし反転信号線をロウレベルと
する論理“１”の相補書き込み信号が供給される。しか
し、データ線選択信号ＹＳ０は、前述のように、データ
線イコライズ制御信号ＤＱＥＢがロウレベルとされる
間、ロウレベルに戻されるため、論理“１”の相補書き
込み信号はメモリアレイＭＡＲＹの相補データ線Ｄ０＊
に伝達されない。

【００４５】これらのことから、スタティック型ＲＡＭ
では、まずデータ線イコライズ制御信号ＤＱＥＢのロウ
レベルを受けて、メモリアレイＭＡＲＹの相補データ線
Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線がハイレベルに
プリチャージされた後、このデータ線イコライズ制御信
号ＤＱＥＢがハイレベルに戻されたのを受けて、データ
線選択信号ＹＳ０が再度ハイレベルとされる。これによ
り、相補データ線Ｄ０＊には、ライトアンプＷＡから論
理“１”の相補書き込み信号が伝達され、メモリセルＭ
Ｃ００の保持データが論理“１”に書き換えられる。

【００４６】ここで、ライトアンプＷＡを動作状態とし
たまま相補入力データＤＩ０＊〜ＤＩ７＊の論理レベル
が遷移されると、これらのデータ遷移を検出してデータ
遷移検出信号ＤＴＳがハイレベルとされ、さらにこのデ
ータ遷移検出信号ＤＴＳのハイレベルを受けてデータ線
イコライズ制御信号ＤＱＥＢが一時的にロウレベルとさ
れる。メモリアレイＭＡＲＹでは、データ線イコライズ
制御信号ＤＱＥＢのロウレベルを受けて相補データ線Ｄ
０＊〜Ｄｎ＊の非反転及び反転信号線がハイレベルにプ
リチャージされる。また、データ線イコライズ制御信号
ＤＱＥＢがロウレベルとされる間、データ線選択信号Ｙ
Ｓ０はロウレベルに戻され、ライトアンプＷＡからの相
補書き込み信号は相補データ線に伝達されない。選択メ
モリセルＭＣ００の保持データは、データ線イコライズ
制御信号ＤＱＥＢがハイレベルとされた時点で、相補書
き込み信号に応じて３回書き換えられるが、最後に入力
される書き込みデータが論理“１”であるため、その保
持データは最終的には論理“１”に書き換えられ、一連
の書き込み動作が終了する。

【００４７】以上のように、この実施例のスタティック
型ＲＡＭでは、ライトアンプＷＡによる新しいデータの
書き込み動作に先立って、メモリアレイＭＡＲＹの相補
データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線が一時
的に電源電圧ＶＣＣのようなハイレベルにプリチャージ
され、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信
号線のレベル変化は、常にこのハイレベルを起点にして
行われる。このため、ワード線Ｗ０が選択レベルとされ
た時点で、相補データ線Ｄ１＊の非反転信号線Ｄ１Ｔの
レベルがメモリセルＭＣ０１の論理“０”の保持データ
を受けてロウレベルとされる場合でも、この非反転信号
線Ｄ１Ｔのロウレベルはプリチャージ動作によってハイ
レベルに戻され、相補データ線Ｄ０＊の反転信号線Ｄ０
Ｂのレベル変化が線間容量Ｃｓを介して伝達されたとし
ても負電位に達することはない。この結果、例えば論理
“０”のデータを保持するメモリセルＭＣｍ１のオフ状
態にあるべきトランスファＭＯＳＦＥＴＮ１が誤ってオ
ン状態となるのを防止することができるため、非選択メ
モリセルＭＣｍ１のデータ破壊を防止し、特に、その仕
様上、書き込み動作中における書き込みデータの遷移を
許容するスタティック型ＲＡＭの信頼性を高めることが
できるものである。

【００４８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）スタティック型ＲＡＭ等に、書き込みデータのい
ずれかのビットが遷移したことを識別するデータ線遷移
検出回路と、ライトアンプによる書き込み動作が開始さ
れるときあるいはデータ線遷移検出回路の出力信号が有
効レベルとされるときデータ線イコライズ制御信号を選
択的に有効レベルとするデータ線イコライズ制御回路
と、データ線イコライズ制御信号の有効レベルを受けて
選択的に相補データ線の非反転及び反転信号線を例えば
電源電圧のようなハイレベルにプリチャージするデータ
線イコライズ回路とを設け、データの書き込み又は書き
換えに先立って相補データ線のプリチャージを行うこと
で、反転書き込みが行われる場合でも、線間容量を介す
るカップリングによって隣接する相補データ線の非反転
又は反転信号線が負電位となるのを防止できるという効
果が得られる。

【００４９】（２）上記（１）項により、オフ状態にあ
るべきトランスファＭＯＳＦＥＴが誤ってオン状態とな
るのを防止できるという効果が得られる。（３）上記（１）項及び（２）項により、非選択状態に
あるメモリセルのデータ破壊を防止することができると
いう効果が得られる。（４）上記（１）項ないし（３）項により、特に、その
仕様上、書き込み動作中における書き込みデータの遷移
を許容するスタティック型ＲＡＭ等の信頼性を高めるこ
とができるという効果が得られる。

【００５０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹ及びその周辺
部は、複数のメモリマットに分割することができる。ま
た、スタティック型ＲＡＭは、×４ビット又は×１６ビ
ット等、任意のビット構成を採りうるし、データ入出力
端子ＩＯ０〜ＩＯ７は、データ入力用又は出力用として
専用化することもできる。データ線イコライズ制御回路
ＱＣを、クロック発生回路ＣＧの一部とする等、スタテ
ィック型ＲＡＭは種々のブロック構成を採りうるし、起
動制御信号及び内部制御信号の名称及び組み合わせなら
びにその有効レベル等も、種々の実施形態を採りうる。

【００５１】図２において、メモリアレイＭＡＲＹは、
前述のように、任意数の冗長素子を含むことができる。
また、メモリアレイＭＡＲＹを構成するスタティック型
メモリセルのそれぞれは、抵抗Ｒ１及びＲ２をＰチャン
ネルＭＯＳＦＥＴに置き換えたいわゆるＣＭＯＳ型メモ
リセルに置き換えてもよいし、メモリアレイＭＡＲＹ及
び周辺部の具体的な回路構成や電源電圧の極性及び絶対
値ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態
を採りうる。

【００５２】図３及び図４において、データ線イコライ
ズ制御回路ＱＣならびにこれを構成するデータ遷移検出
回路ＤＴＤ０〜ＤＴＤ７の具体的構成は、本実施例によ
る制約を受けない。図５において、起動制御信号及び内
部制御信号ならびに各種信号の具体的レベルや時間関係
は、種々の実施形態を採りうる。

【００５３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なスタテ
ィック型ＲＡＭを含む論理集積回路装置等やこのような
論理集積回路装置を含むデジタルシステム等にも適用で
きる。この発明は、少なくともスタティック型メモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素とする半導体記憶装置ならびにこのような半導体
記憶装置を含む装置又はシステムに広く適用できる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ等
に、書き込みデータのいずれかのビットが遷移したこと
を識別するデータ線遷移検出回路を含み、ライトアンプ
による書き込み動作が開始されるときあるいはデータ線
遷移検出回路の出力信号が有効レベルとされるときデー
タ線イコライズ制御信号を選択的に有効レベルとするデ
ータ線イコライズ制御回路と、データ線イコライズ制御
信号の有効レベルを受けて選択的に相補データ線の非反
転及び反転信号線を例えば電源電圧のようなハイレベル
にプリチャージするデータ線イコライズ回路とを設け、
データの書き込み又は書き換えに先立って相補データ線
のプリチャージを行うことで、反転書き込みが行われる
場合でも、線間容量を介するカップリングによって隣接
する相補データ線の非反転又は反転信号線が負電位とな
るのを防止し、オフ状態にあるべきトランスファＭＯＳ
ＦＥＴが誤ってオン状態となるのを防止することができ
る。この結果、非選択状態にあるメモリセルのデータ破
壊を防止し、特に、その仕様上、書き込み動作中におけ
る書き込みデータの遷移を許容するスタティック型ＲＡ
Ｍ等の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるメモリ
アレイ及び周辺部の一実施例を示す部分的な回路図であ
る。

【図３】図１のスタティック型ＲＡＭに含まれるデータ
線イコライズ制御回路の一実施例を示すブロック図であ
る。

【図４】図３のデータ線イコライズ制御回路に含まれる
データ遷移検出回路の一実施例を示す回路図である。

【図５】図１のスタティック型ＲＡＭの書き込み動作時
の一実施例を示す信号波形図である。

【図６】図１又は図７のスタティック型ＲＡＭの書き込
み動作時の接続図である。

【図７】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭの書き込み動作時の一例を示す信号
波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＤＱ……データ線イ
コライズ回路、ＱＣ……データ線イコライズ制御回路、
ＹＳ……Ｙスイッチ、ＷＡ……ライトアンプ、ＳＡ……
センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……
Ｙアドレスバッファ、ＩＢ……データ入力バッファ、Ｏ
Ｂ……データ出力バッファ、ＣＧ……クロック発生回
路。ＣＳＢ……チップ選択信号、ＷＥＢ……ライトイネ
ーブル信号、ＯＥＢ……出力イネーブル信号、ＡＸ０〜
ＡＸｉ……Ｘアドレス信号、ＡＹ０〜ＡＹｊ……Ｙアド
レス信号、ＩＯ０〜ＩＯ７……データ入出力端子。Ｗ０
〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ＊……相補データ
線、ＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎ……
スタティック型メモリセル、ＤＱＥＢ……データ線イコ
ライズ制御信号、ＹＳ０〜ＹＳｐ……データ線選択信
号、ＣＤ０＊〜ＣＤ７＊……相補共通データ線。ＤＩ０
＊〜ＤＩ７＊……相補入力データバス（相補入力デー
タ）、ＤＴＤ０〜ＤＴＤ７……データ線遷移検出回路、
ＤＴＳ０〜ＤＴＳ７，ＤＴＳ……データ線遷移検出信
号、ＯＰＧ１〜ＯＰＧ２……ワンショットパルス生成回
路。Ｐ１〜Ｐ７……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜
Ｎ６……ＮチャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ２……抵
抗、Ｖ１〜Ｖ４……インバータ、ＯＧ１……オア（Ｏ
Ｒ）ゲート、ＮＯ１……ノア（ＮＯＲ）ゲート、ＮＡ１
〜ＮＡ３……ナンド（ＮＡＮＤ）ゲート、ＤＬ１〜ＤＬ
２……遅延回路。

フロントページの続き (72)発明者棒手郁宏北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者藤本義人北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者守山直克北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者小田忠試北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者樋口光宏東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】直交して配置されるワード線及びデータ
線ならびにこれらのワード線及びデータ線の交点に格子
状に配置されるスタティック型メモリセルとを含むメモ
リアレイと、非選択時あるいは保持データの書き込み又は書き換えに
先立って上記データ線を所定レベルにプリチャージする
データ線イコライズ回路とを具備することを特徴とする
半導体記憶装置。
【請求項２】請求項１において、上記データ線イコライズ回路は、データ線イコライズ制
御信号が有効レベルとされるとき、選択的に上記データ
線を回路の高電位側電源電圧にプリチャージするもので
あって、上記半導体記憶装置は、書き込みデータのいずれかのビ
ットが遷移したことを識別するデータ線遷移検出回路を
含み、少なくとも上記データ線遷移検出回路の出力信号
が有効レベルとされるとき、上記データ線イコライズ制
御信号を選択的に有効レベルとするデータ線イコライズ
制御回路を具備するものであることを特徴とする半導体
記憶装置。
【請求項３】請求項１又は請求項２において、上記半導体記憶装置は、書き込み動作中における書き込
みデータの遷移を許容するスタティック型ＲＡＭである
ことを特徴とする半導体記憶装置。