CN111145799A - 灵敏放大器和半导体存储器 - Google Patents

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杨英琦
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Abstract

本发明实施例提供一种灵敏放大器和半导体存储器，其中，灵敏放大器包括：锁存器，具有第一输入输出端和第二输入输出端；第一驱动晶体管，第一驱动晶体管的栅极用于连接半导体存储器的放大使能信号线，第一驱动晶体管的通道第一端连接第二输入输出端，以及第一驱动晶体管的通道第二端用于连接半导体存储器的位线；第二驱动晶体管，第二驱动晶体管的栅极用于连接放大使能信号线，第二驱动晶体管的通道第一端连接第一输入输出端，以及第二驱动晶体管的通道第二端用于连接半导体存储器的参考位线；其中，第一驱动晶体管的驱动能力小于第二驱动晶体管的驱动能力。本发明实施例的灵敏放大器，可以节省电路面积，降低功耗，提高放大速度。

Description

灵敏放大器和半导体存储器
技术领域
本发明涉及集成电路技术领域，尤其涉及一种灵敏放大器和半导体存储器。
背景技术
本部分旨在为权利要求书中陈述的本发明的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由存储单元组成的两维阵列设置。每行的存储单元可以由字线(WL，Word Line)进行选择，每列的存储单元可以由位线和参考位线进行选择，并由灵敏放大器感应并放大位线和参考位线上的电压差。以将信息写入存储单元或从存储单元读出存储的信息。
如图1所示，常用的灵敏放大器10包括锁存器100，锁存器100的电路一边(包括第一晶体管M16和第二晶体管M13)和电路另一边(包括第三晶体管M17和第四晶体管M14)要尽量对称(包括电路以及版图)，并且需要将位线BL′和参考位线Ref-BL′预充电至电源电压(VCC，Volt Current Condenser)的一半(VCC/2)。一方面，为了实现VCC/2，必须设计VCC/2的电压生成电路；另一方面，由于DRAM中的位线BL′数量很多，因此，需要VCC/2的电压生成电路有较大的驱动力，使电路复杂且占用很大的面积。
发明内容
本发明实施例提供一种灵敏放大器和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的一个方面，本发明实施例提供一种灵敏放大器，应用于半导体存储器，包括：
锁存器，具有第一输入输出端和第二输入输出端；
第一驱动晶体管，所述第一驱动晶体管的栅极用于连接所述半导体存储器的放大使能信号线，所述第一驱动晶体管的通道第一端连接所述第二输入输出端，以及所述第一驱动晶体管的通道第二端用于连接所述半导体存储器的位线；
第二驱动晶体管，所述第二驱动晶体管的栅极用于连接所述放大使能信号线，所述第二驱动晶体管的通道第一端连接所述第一输入输出端，以及所述第二驱动晶体管的通道第二端用于连接所述半导体存储器的参考位线；
其中，所述第一驱动晶体管的驱动能力小于所述第二驱动晶体管的驱动能力。
在一种可能的实施方式中，所述锁存器包括：
第一反相器，具有第一输入端和第一输出端，所述第一输入端形成所述第一输入输出端；
第二反相器，具有第二输入端和第二输出端，所述第二输入端形成所述第二输入输出端，并连接于所述第一输出端，以及所述第二输出端连接于所述第一输入端；
其中，所述第一反相器的驱动能力小于所述第二反相器的驱动能力。
在一种可能的实施方式中，所述第一反相器包括第一负载晶体管和第三驱动晶体管，所述第一负载晶体管和所述第三驱动晶体管的漏极相连，形成所述第一输出端，以及所述第一负载晶体管和所述第三驱动晶体管的栅极连接在一起，以形成所述第一输入端；其中，所述第一负载晶体管为PMOS晶体管，所述第三驱动晶体管为NMOS晶体管。
在一种可能的实施方式中，所述第二反相器包括第二负载晶体管和第四驱动晶体管，所述第二负载晶体管和所述第四驱动晶体管的漏极相连，形成所述第二输出端，以及所述第二负载晶体管和所述第四驱动晶体管的栅极连接在一起，以形成所述第二输入端；其中，所述第二负载晶体管为PMOS晶体管，所述第四驱动晶体管为NMOS晶体管。
在一种可能的实施方式中，所述第三驱动晶体管的驱动能力小于所述第四驱动晶体管的驱动能力。
在一种可能的实施方式中，所述第一负载晶体管的尺寸与所述第二负载晶体管的尺寸相同，所述第三驱动晶体管的宽长比小于所述第四驱动晶体管的宽长比。
在一种可能的实施方式中，所述第一驱动晶体管的宽长比小于所述第二驱动晶体管的宽长比。
在一种可能的实施方式中，所述第一驱动晶体管和所述第二驱动晶体管均为NMOS晶体管。
在一种可能的实施方式中，所述位线和所述参考位线上的预充电压包括电源电压。
作为本发明实施例的另一个方面，本发明实施例还提供一种半导体存储器，包括如上任一项所述的灵敏放大器。
本发明实施例采用上述技术方案，通过不对称设计的灵敏放大器，可以不需要VCC/2的电压生成电路，进而可以节省电路面积，降低功耗，提高放大速度。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为背景技术中的灵敏放大器的电路图；
图2示意性地示出了根据本发明实施例的灵敏放大器的电路图；
图3示意性地示出了根据本发明实施例的灵敏放大器的工作原理图。
附图标记说明：
背景技术：
10：灵敏放大器； 100：锁存器；
M13：第二晶体管； M14：第四晶体管；
M16：第一晶体管； M17：第三晶体管；
BL′：位线； Ref-BL′：参考位线；
本发明实施例：
20：灵敏放大器； 200：锁存器；
200A：第一输入输出端； 200B：第二输入输出端；
210：第一反相器； 220：第二反相器；
210A：第一输入端； 210B：第一输出端；
220A：第二输入端； 220B：第二输出端；
M21：第一驱动晶体管； M22：第二驱动晶体管；
C1、C3：通道第一端； C2、C4：通道第二端；
M23：第三驱动晶体管； M24：第四驱动晶体管；
M25：第五驱动晶体管； M26：第一负载晶体管；
M27：第二负载晶体管；
BL：位线； Ref-BL：参考位线；
SAEN：放大使能信号线。
具体实施方式
下面将参考若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中，附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。
图2示意性地示出了本发明实施例的灵敏放大器的电路图。如图2所示，本发明实施例的灵敏放大器20可以包括锁存器200、第一驱动晶体管M21和第二驱动晶体管M22。
锁存器200可以具有第一输入输出端200A和第二输入输出端200B。第一驱动晶体管M21的栅极用于连接半导体存储器的放大使能信号线SAEN，第一驱动晶体管M21的通道第一端C1连接第二输入输出端200B，以及第一驱动晶体管M21的通道第二端C2用于连接半导体存储器的位线BL。第二驱动晶体管M22的栅极用于连接于放大使能信号线SAEN，第二驱动晶体管M22的通道第一端C3连接第一输入输出端200A，第二驱动晶体管M22的通道第二端C4用于连接参考位线Ref-BL。
需要说明的是，本实施例中，驱动晶体管(如第一驱动晶体管M21和第二驱动晶体管M22)的通道端(如通道第一端和通道第二端)可以是晶体管的源极或漏极。
其中，第一驱动晶体管M21的驱动能力小于第二驱动晶体管M22的驱动能力。在一种可能的实施方式中，第一驱动晶体管M21的宽长比(W/L，Width/Length)小于第二驱动晶体管M22的W/L，以使第一驱动晶体管M21的驱动能力小于第二驱动晶体管M22的驱动能力。
第一驱动晶体管M21和第二驱动晶体管M22优选为N型金属-氧化物-半导体(NMOS，N-Metal-Oxide-Semiconductor)晶体管。
在一种可能的实施方式中，如图2所示，锁存器200可以包括第一反相器210和第二反相器220。
第一反相器210具有第一输入端210A和第一输出端210B。其中，第一输入端210A形成第一输入输出端200A。第二反相器220具有第二输入端220A和第二输出端220B。其中，第二输入端220A形成第二输入输出端200B，并连接于第一输出端210B，以及第二输出端220B连接于第一输入端210A。其中，第一反相器210的驱动能力小于第二反相器220的驱动能力。
进一步地，第一反相器210可以包括第一负载晶体管M26和第三驱动晶体管M23。第一负载晶体管M26和第三驱动晶体管M23的漏极相连接，并形成第一输出端210B。第一负载晶体管M26和第三驱动晶体管M23的栅极连接在一起，以形成第一输入端210A，即锁存器200的第一输入输出端200A。
第二反相器220可以包括第二负载晶体管M27和第四驱动晶体管M24。第二负载晶体管M27和第四驱动晶体管M24的漏极相连接，并形成第二输出端220B。第二负载晶体管M27和第四驱动晶体管M24的栅极连接在一起，以形成第二输入端220A，即锁存器200的第二输入输出端200B。
需要说明的是，本实施例中，负载晶体管(如第一负载晶体管M26和第二负载晶体管M27)的通道端(如通道相连接端)可以是晶体管的源极或漏极。
第一负载晶体管M26和第二负载晶体管M27优选为PMOS晶体管P型金属-氧化物-半导体(PMOS，P-Metal-Oxide-Semiconductor)晶体管；第三驱动晶体管M23和第四驱动晶体管M24优选为NMOS晶体管。
在一种可能的实施方式中，第一负载晶体管M26的尺寸与第二负载晶体管M27的尺寸相同；第三驱动晶体管M23的W/L小于第四驱动晶体管M24的W/L，从而使第一反相器210的驱动能力小于第二反相器220的驱动能力。
在一种可能的实施方式中，本实施例的灵敏放大器20还可以包括第五驱动晶体管M25。第五驱动晶体管M25的通道一端接地，另一端分别连接第一反相器210和第二反相器220；第五驱动晶体管M25的栅极用于连接放大使能信号线SAEN。
如图3所示，根据本发明实施例的灵敏放大器20，用于下拉位线BL上的电压的第一驱动路径P1包括第一驱动晶体管M21、第三驱动晶体管M23和第五驱动晶体管M25；用于下拉参考位线Ref-BL上的电压的第二驱动路径P2包括第二驱动晶体管M22、第四驱动晶体管M24和第五驱动晶体管M25。其中，第一驱动路径P1的驱动能力小于第二驱动路径P2的驱动能力，从而可以在位线BL和参考位线Ref-BL上的电压为VCC时，实现DRAM的读写操作。
下面结合图3介绍根据本实施例的灵敏放大器20实现DRAM的读写操作的工作原理。当Cell中的存储电容被充电(例如，被充电至VCC)后，该Cell中的存储资料为“1”。在DRAM进行读操作之前，位线BL和参考位线Ref-BL可以被预充电至预充电电压，其中，预充电电压可以是VCC；存储阵列中与其中一个灵敏放大器20相对应的一个存储单元(Cell)开启。
当放大使能信号线SAEN开启后，第一驱动晶体管M21和第二驱动晶体管M22导通。由于第一驱动晶体管M21的驱动能力小于第二驱动晶体管M22，第一驱动路径P1对位线BL的下拉速度会小于第二驱动路径P2对参考位线Ref-BL的下拉速度，从而使位线BL和参考位线Ref-BL产生电压差，进而使灵敏放大器20工作。第一驱动路径P1可以将位线BL上的电压快速拉至VCC，而第二驱动路径P2可以将参考位线Ref-BL上的电压快速拉至低电平(例如接地电压)。这样，DRAM就实现了读取高电平操作，即读取Cell中的“1”。
当Cell中的存储电容放电后，该Cell中的存储资料为“0”。在DRAM进行读操作之前，位线BL和参考位线Ref-BL可以被预充电至预充电电压，其中，预充电电压可以是VCC；存储阵列中与其中一个灵敏放大器20相对应的一个Cell开启，位线BL上的寄生电容可能要进行电荷分享，从而在在DRAM进行读操作之前，位线BL上的电压可能会下降ΔV，而参考位线Ref-BL保持在预充电电压。例如，在进行读操作之前，位线BL上的电压为VCC-ΔV，参考位线Ref-BL上的电压为VCC。
由于位线BL上的电压小于参考位线Ref-BL上的电压，当放大使能信号线SAEN开启后，第一驱动晶体管M21和第二驱动晶体管M22导通。由于第一驱动晶体管M21的驱动能力小于第二驱动晶体管M22，第一驱动路径P1可以将位线BL上的电压快速拉至低电平(例如接地电压)，而第二驱动路径P2可以将参考位线Ref-BL上的电压快速拉至VCC。这样，DRAM就实现了读取低电平操作，即读取Cell中的“0”。
需要说明的是，本实施例中，信号线包括：位线BL、参考位线Ref-BL和放大使能信号线SAEN。信号线的“开启”通常是指使能有效，如用于使晶体管导通；“关闭”通常是指使能无效，如用于使晶体管关断。例如，在N型晶体管的栅极连接信号线时，信号线的“开启”是指信号线输出的电平信号使N型晶体管导通；信号线的“关闭”是指信号线输出的电平信号使N型晶体管关断。
本领域的普通技术人员可以参照如上所述的读操作工作原理，根据本发明实施例的灵敏放大器实现DRAM的写操作，在此不再赘述。
本发明实施例提供的灵敏放大器，通过采用对位线(BL，Bit Line)和参考位线(Ref-BL，Reference Bit Line)不同驱动能力的不对称设计，使位线和参考位线上的预充电电压、保持电压可以是VCC，从而不需要VCC/2的电压生成电路，进而可以节省电路面积，降低功耗，提高放大速度。
本发明实施例还提供一种半导体存储器，包括灵敏放大器20。半导体存储器的其他构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
在本公开的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
此外，虽然已经参考若干具体实施方式描述了本公开的精神和原理，但是应该理解，本公开并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本公开旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

Claims (10)

1.一种灵敏放大器，应用于半导体存储器，其特征在于，包括：
锁存器，具有第一输入输出端和第二输入输出端；
第一驱动晶体管，所述第一驱动晶体管的栅极用于连接所述半导体存储器的放大使能信号线，所述第一驱动晶体管的通道第一端连接所述第二输入输出端，以及所述第一驱动晶体管的通道第二端用于连接所述半导体存储器的位线；
第二驱动晶体管，所述第二驱动晶体管的栅极用于连接所述放大使能信号线，所述第二驱动晶体管的通道第一端连接所述第一输入输出端，以及所述第二驱动晶体管的通道第二端用于连接所述半导体存储器的参考位线；
其中，所述第一驱动晶体管的驱动能力小于所述第二驱动晶体管的驱动能力。
2.根据权利要求1所述的灵敏放大器，其特征在于，所述锁存器包括：
第一反相器，具有第一输入端和第一输出端，所述第一输入端形成所述第一输入输出端；
第二反相器，具有第二输入端和第二输出端，所述第二输入端形成所述第二输入输出端，并连接于所述第一输出端，以及所述第二输出端连接于所述第一输入端；
其中，所述第一反相器的驱动能力小于所述第二反相器的驱动能力。
3.根据权利要求2所述的灵敏放大器，其特征在于，所述第一反相器包括第一负载晶体管和第三驱动晶体管，所述第一负载晶体管和所述第三驱动晶体管的漏极相连，形成所述第一输出端，以及所述第一负载晶体管和所述第三驱动晶体管的栅极连接在一起，以形成所述第一输入端；其中，所述第一负载晶体管为PMOS晶体管，所述第三驱动晶体管为NMOS晶体管。
4.根据权利要求3所述的灵敏放大器，其特征在于，所述第二反相器包括第二负载晶体管和第四驱动晶体管，所述第二负载晶体管和所述第四驱动晶体管的漏极相连，形成所述第二输出端，以及所述第二负载晶体管和所述第四驱动晶体管的栅极连接在一起，以形成所述第二输入端；其中，所述第二负载晶体管为PMOS晶体管，所述第四驱动晶体管为NMOS晶体管。
5.根据权利要求4所述的灵敏放大器，其特征在于，所述第三驱动晶体管的驱动能力小于所述第四驱动晶体管的驱动能力。
6.根据权利要求5所述的灵敏放大器，其特征在于，所述第一负载晶体管的尺寸与所述第二负载晶体管的尺寸相同，所述第三驱动晶体管的宽长比小于所述第四驱动晶体管的宽长比。
7.根据权利要求1至6任一项所述的灵敏放大器，其特征在于，所述第一驱动晶体管的宽长比小于所述第二驱动晶体管的宽长比。
8.根据权利要求1至6任一项所述的灵敏放大器，其特征在于，所述第一驱动晶体管和所述第二驱动晶体管均为NMOS晶体管。
9.根据权利要求1至6任一项所述的灵敏放大器，其特征在于，所述位线和所述参考位线上的预充电压包括电源电压。
10.一种半导体存储器，其特征在于，包括权利要求1至8任一项所述的灵敏放大器。
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