JP2020149749A

JP2020149749A - 半導体記憶装置

Info

Publication number: JP2020149749A
Application number: JP2019047705A
Authority: JP
Inventors: 利彰堂坂; Toshiaki Dosaka
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-14
Filing date: 2019-03-14
Publication date: 2020-09-17
Also published as: US20200294609A1

Abstract

【課題】一つの実施形態は、フューズ素子からビット情報を適切に読み出すことができる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、ラッチ回路と接続回路と第１のフューズ素子と第２のフューズ素子とを有する半導体記憶装置が提供される。ラッチ回路は、第１の電流経路及び第２の電流経路に跨って配されている。接続回路は、第１の電流経路及び第２の電流経路に跨って配されている。第１のフューズ素子は、第１の電流経路に配されている。書き込み回路は、第１のフューズ素子の一端に電気的に接続されている。ラッチ回路及び接続回路の少なくとも一方は、第１の電流経路に対する電流駆動能力が第２の電流経路に対する電流駆動能力より大きい。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。

フューズ素子を有する半導体記憶装置では、ビット情報のフューズ素子への書き込みの有無に応じて、フューズ素子の抵抗状態が異なる。このとき、フューズ素子からビット情報を適切に読み出すことが望まれる。

特開２００６−１２２１１号公報

一つの実施形態は、フューズ素子からビット情報を適切に読み出すことができる半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、ラッチ回路と接続回路と第１のフューズ素子と第２のフューズ素子とを有する半導体記憶装置が提供される。ラッチ回路は、第１の電流経路及び第２の電流経路に跨って配されている。接続回路は、第１の電流経路及び第２の電流経路に跨って配されている。第１のフューズ素子は、第１の電流経路に配されている。書き込み回路は、第１のフューズ素子の一端に電気的に接続されている。ラッチ回路及び接続回路の少なくとも一方は、第１の電流経路に対する電流駆動能力が第２の電流経路に対する電流駆動能力より大きい。

図１は、実施形態にかかる半導体記憶装置の構成を示す回路図である。図２は、実施形態の第１の変形例にかかる半導体記憶装置の構成を示す回路図である。図３は、実施形態の第２の変形例にかかる半導体記憶装置の構成を示す回路図である。図４は、実施形態の第３の変形例にかかる半導体記憶装置の構成を示す回路図である。図５は、実施形態の第４の変形例にかかる半導体記憶装置の構成を示す回路図である。図６は、実施形態の第５の変形例にかかる半導体記憶装置の構成を示す回路図である。図７は、実施形態の第６の変形例にかかる半導体記憶装置の構成を示す回路図である。図８は、実施形態の第７の変形例にかかる半導体記憶装置の構成を示す回路図である。図９は、実施形態の第８の変形例にかかる半導体記憶装置の構成を示す回路図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体記憶装置は、例えば、ＯＴＰ（Ｏｎｅ−ＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ）メモリであり、フューズ素子を含む１以上のメモリ回路を有する。半導体記憶装置では、ビット情報のフューズ素子への書き込みの有無に応じて、フューズ素子の抵抗状態が異なる。このとき、フューズ素子からビット情報を適切に読み出すことが望まれる。

例えば、フューズ素子に溶断型（ポリ溶断型）を用いた場合、フューズ素子にゲート破壊型を用いた場合に比べて、低い電圧でプログラムが可能であり、高電圧を必要としないため、フューズ素子の回路面積を小さくすることができる。この場合、フューズ素子へのビット情報の書き込みの有無を読み出すために、書き込み対象のフューズ素子を含む電流経路（第１の電流経路）と並列に、フューズ素子への書き込みの有無に応じて抵抗の大小関係が逆転する電流経路（第２の電流経路）を設けることが考えられる。

このとき、ビット情報の書き込みの有無に応じて電流経路の抵抗値の大小関係を逆転させるための素子として、大きな回路面積が必要となる抵抗素子を第２の電流経路に配すると、半導体記憶装置の回路面積が増大する傾向にある。

例えば、半導体記憶装置の回路面積は、半導体記憶装置が単ビットの構成される場合の仕様により要求される回路面積より増大する可能性がある。また、半導体記憶装置がトリミング用途で数ビットの記憶容量で構成される場合（すなわち、複数のメモリ回路を有する場合）、各メモリ回路において抵抗素子を第２の電流経路に配すると、半導体記憶装置の回路面積が、仕様により要求される回路面積よりさらに増大する可能性がある。これにより、半導体記憶装置（例えば、ＯＴＰメモリ）を、ロジック領域がない半導体装置及び／又は小さいアナログ製品などの半導体装置に搭載することが困難になる可能性がある。

そこで、本実施形態では、半導体記憶装置において、第１の電流経路に対する電流駆動能力が第２の電流経路に対する電流駆動能力より大きくなるようにメモリ回路を構成することで、第２の電流経路に抵抗素子を配さずにフューズ素子からのビット情報の適切な読み出しを可能にする。

具体的には、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示す回路図である。半導体記憶装置１は、１以上のメモリ回路２を有する。各メモリ回路２は、ラッチ回路１０、接続回路２０、フューズ素子ＦＥ１、フューズ素子ＦＥ２、フューズ素子ＦＥ３、書き込み回路３０、駆動回路４０、制御回路５０、信号生成回路６０、及び出力回路７０を有する。

メモリ回路２では、２つの電流経路ＣＰ１，ＣＰ２が設けられている。電流経路ＣＰ１及び電流経路ＣＰ２は、それぞれ電源電位から共通電流経路ＣＰ３を介して基準電位ＶＢＰに至る電流経路であり、電源電位及び共通ノードＮｃとの間において互いに並列に電気的に接続されている。共通電流経路ＣＰ３は、共通ノードＮｃと基準電位ＶＢＰとの間に電気的に接続されている。

ラッチ回路１０は、接続回路２０及びフューズ素子ＦＥ１〜ＦＥ３より電源電位側に位置し、電流経路ＣＰ１及び電流経路ＣＰ２に跨って配されている。接続回路２０は、ラッチ回路１０とフューズ素子ＦＥ１〜ＦＥ３との間に位置し、電流経路ＣＰ１及び電流経路ＣＰ２に跨って配されている。フューズ素子ＦＥ１は、ラッチ回路１０及び接続回路２０より基準電位側に位置し、電流経路ＣＰ１に配されている。フューズ素子ＦＥ２，ＦＥ３は、それぞれ、ラッチ回路１０及び接続回路２０より基準電位側に位置し、電流経路ＣＰ２に配されている。書き込み回路３０は、入力側が信号生成回路６０に電気的に接続され、出力側がフューズ素子ＦＥ１の一端に電気的に接続されている。制御回路は、入力側が信号生成回路６０に電気的に接続され、出力側がラッチ回路１０及び接続回路２０に電気的に接続されている。出力回路７０は、入力側がラッチ回路１０に電気的に接続され、出力側が出力ノードＮｏｕｔに電気的に接続されている。

ラッチ回路１０は、ＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ２、ＰＭＯＳトランジスタＰＴ２を有する。

ＮＭＯＳトランジスタＮＴ１及びＰＭＯＳトランジスタＰＴ１は、それぞれが電流経路ＣＰ１に配され、電流経路ＣＰ１において互いに直列に接続されている。ＮＭＯＳトランジスタＮＴ１及びＰＭＯＳトランジスタＰＴ１は、ゲートが電流経路ＣＰ２にそれぞれ接続されている。ＮＭＯＳトランジスタＮＴ２及びＰＭＯＳトランジスタＰＴ２は、それぞれが電流経路ＣＰ２に配され、電流経路ＣＰ２において互いに直列に接続されている。ＮＭＯＳトランジスタＮＴ２及びＰＭＯＳトランジスタＰＴ２は、ゲートが電流経路ＣＰ１にそれぞれ接続されている。

ＮＭＯＳトランジスタＮＴ１は、ソースが接続回路２０に電気的に接続され、ドレインがノードＮ１に電気的に接続され、ゲートがノードＮ２に電気的に接続されている。ノードＮ１は、電流経路ＣＰ１におけるＭＯＳトランジスタＮＴ１及びＰＭＯＳトランジスタＰＴ１の間のノードである。ノードＮ２は、電流経路ＣＰ２におけるＭＯＳトランジスタＮＴ２及びＰＭＯＳトランジスタＰＴ２の間のノードである。ＰＭＯＳトランジスタＮＴ１は、ソースが電源電位に電気的に接続され、ドレインがノードＮ１に電気的に接続され、ゲートがノードＮ２に電気的に接続されている。ＮＭＯＳトランジスタＮＴ２は、ソースが接続回路２０に電気的に接続され、ドレインがノードＮ２に電気的に接続され、ゲートがノードＮ１に電気的に接続されている。ＰＭＯＳトランジスタＮＴ２は、ソースが電源電位に電気的に接続され、ドレインがノードＮ２に電気的に接続され、ゲートがノードＮ１に電気的に接続されている。

接続回路２０は、ＮＭＯＳトランジスタＮＴ３、及びＮＭＯＳトランジスタＮＴ４を有する。

ＮＭＯＳトランジスタＮＴ３は、電流経路ＣＰ１においてＮＭＯＳトランジスタＮＴ１及びＰＭＯＳトランジスタＰＴ１と直列に電気的に接続されている。ＮＭＯＳトランジスタＮＴ３は、ソースがフューズ素子ＦＥ１に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＴ１のソースに電気的に接続され、ゲートが制御回路に電気的に接続されている。ＮＭＯＳトランジスタＮＴ３は、制御回路からの制御信号をゲートで受ける。

ＮＭＯＳトランジスタＮＴ４は、電流経路ＣＰ２においてＮＭＯＳトランジスタＮＴ２及びＰＭＯＳトランジスタＰＴ２と直列に電気的に接続されている。ＮＭＯＳトランジスタＮＴ４は、ソースがフューズ素子ＦＥ２に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＴ２のソースに電気的に接続され、ゲートが制御回路に電気的に接続されている。ＮＭＯＳトランジスタＮＴ３は、制御回路からの制御信号をゲートで受ける。

信号生成回路６０は、ＮＭＯＳトランジスタＮＴ１１、ＰＭＯＳトランジスタＰＴ１１、ＮＭＯＳトランジスタＮＴ１２、ＰＭＯＳトランジスタＰＴ１２を有する。

ＮＭＯＳトランジスタＮＴ１１及びＰＭＯＳトランジスタＰＴ１１は、インバータ接続され、共通ゲートが入力ノード６０ａに電気的に接続され、共通ドレインが中間ノード６０ｂに電気的に接続されている。ＮＭＯＳトランジスタＮＴ１２及びＰＭＯＳトランジスタＰＴ１２は、インバータ接続され、共通ゲートが中間ノード６０ｂに電気的に接続され、共通ドレインが出力ノード６０ｃに電気的に接続されている。

ＮＭＯＳトランジスタＮＴ１１及びＰＭＯＳトランジスタＰＴ１１は、制御信号ＰＲＧを論理的に反転した反転制御信号ＰＲＧｂを生成して中間ノード６０ｂへ供給するとともに中間ノード６０ｂから制御回路５０へ供給する。ＮＭＯＳトランジスタＮＴ１２及びＰＭＯＳトランジスタＰＴ１２は、反転制御信号ＰＲＧｂを論理的に反転した制御信号ＰＲＧｔを生成して出力ノード６０ｃから書き込み回路３０へ供給する。

書き込み回路３０は、ＮＭＯＳトランジスタＮＴ２１、ＰＭＯＳトランジスタＰＴ２１、ＮＭＯＳトランジスタＮＴ２２、ＰＭＯＳトランジスタＰＴ２２、ＮＭＯＳトランジスタＮＴ２３、ＰＭＯＳトランジスタＰＴ２３、ＮＭＯＳトランジスタ（書き込みトランジスタ）ＮＴ２４を有する。

ＮＭＯＳトランジスタＮＴ２１及びＰＭＯＳトランジスタＰＴ２１は、インバータ接続され、共通ゲートがクロック信号ＷＣＬＫ用の入力ノード３０ａに電気的に接続され、共通ドレインが中間ノード３０ｃに電気的に接続されている。ＮＭＯＳトランジスタＮＴ２３及びＰＭＯＳトランジスタＰＴ２３は、インバータ接続され、共通ゲートが中間ノード３０ｃに電気的に接続され、共通ドレインが中間ノード３０ｄに電気的に接続されている。ＮＭＯＳトランジスタＮＴ２２及びＰＭＯＳトランジスタＰＴ２２は、カスケード状に接続され、共通ゲートが制御信号ＰＲＧｔ用の入力ノード３０ｂに電気的に接続されている。ＮＭＯＳトランジスタＮＴ２２は、ソースがグランド電位に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＴ２１のソースに電気的に接続されている。ＰＭＯＳトランジスタＰＴ２２は、ソースが電源電位に電気的に接続され、ドレインが中間ノード３０ｃに電気的に接続されている。ＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）は、ゲートが中間ノード３０ｄに電気的に接続され、ソースがグランド電位に電気的に接続され、ドレインが出力ノード３０ｅに電気的に接続されている。

駆動回路４０は、ＰＭＯＳトランジスタＰＴ３、ＰＭＯＳトランジスタＰＴ４を有する。ＰＭＯＳトランジスタＰＴ３は、ソースが電源電位に接続され、ゲートが制御回路５０に接続され、ドレインがノードＮ１に接続されている。ＰＭＯＳトランジスタＰＴ４は、ソースが電源電位に接続され、ゲートが制御回路５０に接続され、ドレインがノードＮ２に接続されている。

制御回路５０は、ＮＭＯＳトランジスタＮＴ３１、ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタＮＴ３２、ＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３３、ＰＭＯＳトランジスタＰＴ３３を有する。

ＮＭＯＳトランジスタＮＴ３１及びＰＭＯＳトランジスタＰＴ３１は、インバータ接続され、共通ゲートが制御信号ＰＯＲ用の入力ノード５０ａに電気的に接続され、共通ドレインが中間ノード５０ｃに電気的に接続されている。ＮＭＯＳトランジスタＮＴ３３及びＰＭＯＳトランジスタＰＴ３３は、インバータ接続され、共通ゲートが中間ノード５０ｃに電気的に接続され、共通ドレインが出力ノード５０ｄに電気的に接続されている。ＮＭＯＳトランジスタＮＴ３２及びＰＭＯＳトランジスタＰＴ３２は、カスケード状に接続され、共通ゲートが反転制御信号ＰＲＧｂ用の入力ノード５０ｂに電気的に接続されている。ＮＭＯＳトランジスタＮＴ３２は、ソースがグランド電位に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＴ３１のソースに電気的に接続されている。ＰＭＯＳトランジスタＰＴ３２は、ソースが電源電位に電気的に接続され、ドレインが中間ノード５０ｃに電気的に接続されている。

出力回路７０は、ＮＭＯＳトランジスタＮＴ４１、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳトランジスタＮＴ４２、ＰＭＯＳトランジスタＰＴ４２、ＮＭＯＳトランジスタＮＴ４３、ＰＭＯＳトランジスタＰＴ４３を有する。

ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１は、インバータ接続され、共通ゲートが入力ノード７０ａに電気的に接続され、共通ドレインが中間ノード７０ｂに電気的に接続されている。ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２は、インバータ接続され、共通ゲートが中間ノード７０ｂに電気的に接続され、共通ドレインが中間ノード７０ｃに電気的に接続されている。ＮＭＯＳトランジスタＮＴ４３及びＰＭＯＳトランジスタＰＴ４３は、インバータ接続され、共通ゲートが中間ノード７０ｃに電気的に接続され、共通ドレインが出力ノードＮｏｕｔに電気的に接続されている。この構成により、出力回路７０は、フューズ素子ＦＥ１からラッチ回路１０を介して読み出されたビット情報を論理的に反転させた信号を出力ノードＮｏｕｔから出力する。

メモリ回路２は、電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より大きくなるように構成されている。

例えば、ラッチ回路１０において、ＮＭＯＳトランジスタＮＴ１の電流駆動能力は、ＮＭＯＳトランジスタＮＴ２の電流駆動能力より大きくてもよい。ＮＭＯＳトランジスタＮＴ１のディメンジョン（＝（ゲート幅）／（ゲート長））は、ＮＭＯＳトランジスタＮＴ２のディメンジョンより大きい。ＮＭＯＳトランジスタＮＴ１の閾値電圧は、ＮＭＯＳトランジスタＮＴ２の閾値電圧より低い。ＮＭＯＳトランジスタＮＴ１は、ＮＭＯＳトランジスタＮＴ２よりディメンジョンが大きく且つＮＭＯＳトランジスタＮＴ２より閾値電圧が低い。このとき、ＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力に略等しくてもよく、ＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力に略等しくてもよい。

あるいは、ラッチ回路１０において、ＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力より小さくてもよい。ＰＭＯＳトランジスタＰＴ１のディメンジョン（＝（ゲート幅）／（ゲート長））は、ＰＭＯＳトランジスタＰＴ２のディメンジョンより小さい。ＰＭＯＳトランジスタＰＴ１の閾値電圧は、ＰＭＯＳトランジスタＰＴ２の閾値電圧より高い。ＰＭＯＳトランジスタＰＴ１は、ＰＭＯＳトランジスタＰＴ２よりディメンジョンが小さく且つＰＭＯＳトランジスタＰＴ２より閾値電圧が高い。このとき、ＮＭＯＳトランジスタＮＴ１の電流駆動能力は、ＮＭＯＳトランジスタＮＴ２の電流駆動能力に略等しくてもよく、ＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力に略等しくてもよい。

あるいは、ラッチ回路１０において、ＮＭＯＳトランジスタＮＴ１の電流駆動能力がＮＭＯＳトランジスタＮＴ２の電流駆動能力より大きく、且つ、ＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力より小さくてもよい。このとき、ＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力に略等しくてもよい。

あるいは、接続回路２０において、ＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力より大きくてもよい。ＮＭＯＳトランジスタＮＴ３のディメンジョン（＝（ゲート幅）／（ゲート長））は、ＮＭＯＳトランジスタＮＴ４のディメンジョンより大きい。ＮＭＯＳトランジスタＮＴ３の閾値電圧は、ＮＭＯＳトランジスタＮＴ４の閾値電圧より低い。ＮＭＯＳトランジスタＮＴ３は、ＮＭＯＳトランジスタＮＴ４よりディメンジョンが大きく且つＮＭＯＳトランジスタＮＴ４より閾値電圧が低い。このとき、ＮＭＯＳトランジスタＮＴ１の電流駆動能力は、ＮＭＯＳトランジスタＮＴ２の電流駆動能力に略等しくてもよく、ＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力に略等しくてもよい。

あるいは、ラッチ回路１０においてＮＭＯＳトランジスタＮＴ１の電流駆動能力がＮＭＯＳトランジスタＮＴ２の電流駆動能力より大きく、且つ、接続回路２０においてＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力より大きくてもよい。このとき、ＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力に略等しくてもよい。

あるいは、ラッチ回路１０においてＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力より小さく、且つ、接続回路２０においてＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力より大きくてもよい。このとき、ＮＭＯＳトランジスタＮＴ１の電流駆動能力は、ＮＭＯＳトランジスタＮＴ２の電流駆動能力に略等しくてもよい。

あるいは、ラッチ回路１０においてＮＭＯＳトランジスタＮＴ１の電流駆動能力がＮＭＯＳトランジスタＮＴ２の電流駆動能力より大きく、且つ、ラッチ回路１０においてＰＭＯＳトランジスタＰＴ１の電流駆動能力は、ＰＭＯＳトランジスタＰＴ２の電流駆動能力より小さく、且つ、接続回路２０においてＮＭＯＳトランジスタＮＴ３の電流駆動能力は、ＮＭＯＳトランジスタＮＴ４の電流駆動能力より大きくてもよい。

すなわち、ラッチ回路１０及び接続回路２０の少なくとも一方は、電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より大きくなるように構成されている。また、電流経路ＣＰ２に複数のフューズ素子ＦＥ２，ＦＥ３（すなわち、電流経路ＣＰ１より多くの個数のフューズ素子）が配されている。これにより、電流経路ＣＰ２に抵抗素子を配置しなくても、フューズ素子ＦＥ１の溶断の有無（ビット情報の書き込みの有無）に応じて、等価的に、電流経路ＣＰ１及び電流経路ＣＰ２の抵抗の大小関係を逆転させることができる。なお、電流経路ＣＰ２に配される複数のフューズ素子ＦＥ２，ＦＥ３は、そのレイアウト面積が抵抗素子のレイアウト面積に比べて大幅に小さい。

これにより、フューズ素子ＦＥ１が溶断されていないこと（ビット情報の書き込み無し）に応じて等価的に電流経路ＣＰ２の抵抗が電流経路ＣＰ１の抵抗より大きくなるようにすることができる。また、フューズ素子ＦＥ１の溶断が溶断されたこと（ビット情報の書き込み有り）に応じて等価的に電流経路ＣＰ１の抵抗が電流経路ＣＰ２の抵抗より大きくなるようにすることができる。この結果、フューズ素子ＦＥ１からのビット情報の適切な読み出しが可能である。

例えば、フューズ素子ＦＥ１の溶断前（低抵抗状態、又はビット状態“０”）において、制御信号ＰＯＲがアクティブレベル（例えば、Ｈレベル）になり、制御信号ＰＲＧｂがアクティブレベル（例えば、Ｈレベル）になれば、制御信号ＲＤがアクティブレベル（例えば、Ｈレベル）になり、接続回路２０のＮＭＯＳトランジスタＮＴ３，ＮＴ４がオンする。また、制御信号ＰＲＧｂに対して論理的に反転された制御信号ＰＲＧｔがノンアクティブレベル（例えば、Ｌレベル）になるので、ＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）はオフ状態に維持される。

制御信号ＲＤがアクティブレベルになっている期間では、電流経路ＣＰ１にフューズ素子ＦＥ１の低抵抗状態の抵抗値に応じた電流が流れ、電流経路ＣＰ２に複数のフューズ素子ＦＥ２，ＦＥ３の合計の抵抗値に応じた電流が流れる。このとき、ラッチ回路１０及び接続回路２０の少なくとも一方の電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より大きく、電流経路ＣＰ２に複数のフューズ素子ＦＥ２，ＦＥ３が接続されているので、電流経路ＣＰ１により多くの電流が流れる。これにより、ラッチ回路１０の出力ノードＮ２が“Ｈ”レベルの状態を保持し、これに応じて、出力回路７０は、ビット状態“０”に応じた“Ｌ”レベルを出力ノードＮｏｕｔに出力する。

クロックＷＣＬＫがアクティブレベル（例えば、Ｈレベル）になり、制御信号ＰＲＧｔがアクティブレベル（例えば、Ｈレベル）になれば、ＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）がオン状態に維持される。また、制御信号ＰＲＧｂがノンアクティブレベル（例えば、Ｌレベル）になるので、制御信号ＲＤがノンアクティブレベル（例えば、Ｌレベル）になり、接続回路２０のＮＭＯＳトランジスタＮＴ３，ＮＴ４がオンする。

ＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）がオン状態に維持されることにより、ノードＮｃの電位とグランド電位との電位差でフューズ素子ＦＥ１に大きな電流が流れてフューズ素子ＦＥ１が溶断されビット値“１”が格納される。

フューズ素子ＦＥ１の溶断後（高抵抗状態、又はビット状態“１”）において、制御信号ＰＯＲがアクティブレベル（例えば、Ｈレベル）になり、制御信号ＰＲＧｂがアクティブレベル（例えば、Ｈレベル）になれば、制御信号ＲＤがアクティブレベル（例えば、Ｈレベル）になり、接続回路２０のＮＭＯＳトランジスタＮＴ３，ＮＴ４がオンする。また、制御信号ＰＲＧｂに対して論理的に反転された制御信号ＰＲＧｔがノンアクティブレベル（例えば、Ｌレベル）になるので、ＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）はオフ状態に維持される。

制御信号ＲＤがアクティブレベルになっている期間では、電流経路ＣＰ２に複数のフューズ素子ＦＥ２，ＦＥ３の合計の抵抗値に応じた電流が流れる。このとき、フューズ素子ＦＥ１が溶断されているので、電流経路ＣＰ１に実質的に電流が流れず、電流経路ＣＰ２により多くの電流が流れる。これにより、ラッチ回路１０の出力ノードＮ２が“Ｌ”レベルの状態を保持し、これに応じて、出力回路７０は、ビット状態“１”に応じた“Ｈ”レベルを出力ノードＮｏｕｔに出力する。

以上のように、実施形態では、半導体記憶装置１において、電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より大きくなるようにメモリ回路２を構成する。これにより、電流経路ＣＰ２に抵抗素子を配さずにフューズ素子ＦＥ１からのビット情報の適切な読み出しが可能になる。この結果、半導体記憶装置１の回路面積を低減でき、ロジック領域がない半導体装置及び／又は小さいアナログ製品などの半導体装置に半導体記憶装置１を搭載することが可能になる。

なお、ラッチ回路１０及び接続回路２０の少なくとも一方を電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より十分に大きくなるように構成すれば、電流経路ＣＰ２に配置するフューズ素子の個数を減しても、フューズ素子ＦＥ１へのビット情報の書き込みの有無に応じて電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係を逆転させることが可能である。

例えば、図２に示すように、電流経路ＣＰ２からフューズ素子ＦＥ３（図１参照）を省略して、電流経路ＣＰ２に配置するフューズ素子の個数を電流経路ＣＰ１に配置するフューズ素子の個数と同数としてもよい。図２は、実施形態の第１の変形例にかかる半導体記憶装置１の構成を示す回路図である。この構成においても、実施形態と同様の効果を実現可能であり、回路面積をさらに低減できる。

例えば、図３に示すように、電流経路ＣＰ２からフューズ素子ＦＥ２，ＦＥ３（図１参照）を省略して、電流経路ＣＰ２に配置するフューズ素子の個数を電流経路ＣＰ１に配置するフューズ素子の個数より少なくしてもよい。図３は、実施形態の第２の変形例にかかる半導体記憶装置１の構成を示す回路図である。この構成においても、実施形態と同様の効果を実現可能であり、回路面積をさらに低減できる。

また、半導体記憶装置１において、回路的なバランスを考慮した工夫が施されてもよい。電流経路ＣＰ１では、フューズ素子ＦＥ１とＮＭＯＳトランジスタＮＴ３との間にＮＭＯＳトランジスタＮＴ２４（書き込みトランジスタ）のドレインが接続され、等価的に容量負荷が接続されていると見なすことができる。

それに対して、例えば、図４に示すように、電流経路ＣＰ２にダミーの書き込み回路１８０を接続する。図４は、実施形態の第３の変形例にかかる半導体記憶装置１の構成を示す回路図である。書き込み回路１８０は、フューズ素子ＦＥ２とＮＭＯＳトランジスタＮＴ４との間にノードに接続されている。書き込み回路１８０は、ＮＭＯＳトランジスタＮＴ５４を有する。ＮＭＯＳトランジスタＮＴ５４は、ソースがグランド電位に接続され、ゲートがグランド電位に接続され、ドレインがフューズ素子ＦＥ２とＮＭＯＳトランジスタＮＴ４との間にノードに接続されている。ＮＭＯＳトランジスタＮＴ５４のディメンジョン（＝Ｗ／Ｌ、Ｗ：チャネル幅、Ｌ：チャネル長）は、ＮＭＯＳトランジスタＮＴ２４のディメンジョンと略均等であってもよい。これにより、実施形態と同様の効果を実現可能であることに加えて、電流経路ＣＰ１と電流経路ＣＰ２との間で容量負荷を揃えることができる。この結果、ビット情報の書き込みの有無に応じて電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係を逆転させる際における抵抗値のマージン、すなわちビット情報の読み出しマージンを拡大できる。

また、この構成においても、ラッチ回路１０及び接続回路２０の少なくとも一方を電流経路ＣＰ１に対する電流駆動能力が電流経路ＣＰ２に対する電流駆動能力より十分に大きくなるように構成すれば、電流経路ＣＰ２に配置するフューズ素子の個数を減しても、フューズ素子ＦＥ１へのビット情報の書き込みの有無に応じて電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係を逆転させることが可能である。

例えば、図５に示すように、電流経路ＣＰ２からフューズ素子ＦＥ３（図４参照）を省略して、電流経路ＣＰ２に配置するフューズ素子の個数を電流経路ＣＰ１に配置するフューズ素子の個数と同数としてもよい。図５は、実施形態の第４の変形例にかかる半導体記憶装置１の構成を示す回路図である。この構成においても、実施形態と同様の効果を実現可能であり、回路面積をさらに低減できる。

また、電流経路ＣＰ２に、ダミーの書き込み回路ではなく、書き込みを行う書き込み回路を接続してもよい。例えば、図６に示すように、電流経路ＣＰ２に書き込み回路２８０を接続する。図６は、実施形態の第５の変形例にかかる半導体記憶装置１の構成を示す回路図である。書き込み回路２８０は、フューズ素子ＦＥ２とフューズ素子ＦＥ３との間にノードに接続されている。書き込み回路２８０は、ＮＭＯＳトランジスタＮＴ５１、ＰＭＯＳトランジスタＰＴ５１、ＮＭＯＳトランジスタＮＴ５２、ＰＭＯＳトランジスタＰＴ５２、ＮＭＯＳトランジスタＮＴ５３、ＰＭＯＳトランジスタＰＴ５３、ＮＭＯＳトランジスタ（書き込みトランジスタ）ＮＴ５４を有する。書き込み回路２８０は、書き込み回路３０と同様の接続構成を有し、書き込み回路３０と同様の動作を行う。

この構成において、書き込み回路３０は、入力ノード３０ａでデータＤＡＴＡを受け、書き込み回路２８０は、対応する入力ノード２８０ａでデータＤＡＴＡ￣を受ける。これにより、書き込み回路３０がフューズ素子ＦＥ１にビット情報“１”を書き込む時に書き込み回路２８０がフューズ素子ＦＥ３に書き込まずにビット情報“０”を保持させる。また、書き込み回路２８０がフューズ素子ＦＥ３にビット情報“１”を書き込む時に書き込み回路３０がフューズ素子ＦＥ１に書き込まずにビット情報“０”を保持させる。この結果、メモリ回路２にデータＤＡＴＡを相補的に保持させることができ、メモリ回路２にビット情報を確実に保持させることができる。

この構成においても、実施形態と同様の効果を実現可能であることに加えて、電流経路ＣＰ１と電流経路ＣＰ２との間で容量負荷を揃えることができる。この結果、ビット情報の書き込みの有無に応じて電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係を逆転させる際における抵抗値のマージン、すなわちビット情報の読み出しマージンを拡大できる。

例えば、図７に示すように、電流経路ＣＰ２からフューズ素子ＦＥ２（図６参照）を省略して、電流経路ＣＰ２に配置するフューズ素子の個数を電流経路ＣＰ１に配置するフューズ素子の個数と同数としてもよい。図７は、実施形態の第６の変形例にかかる半導体記憶装置１の構成を示す回路図である。この構成においても、実施形態と同様の効果を実現可能であり、回路面積をさらに低減できる。

また、図６に示す構成において、書き込み回路３０と書き込み回路２８０とで一部の構成を共通化することも可能である。例えば、図８に示すように、書き込み回路２８０における接続関係を維持したまま、ＮＭＯＳトランジスタＮＴ５１、ＰＭＯＳトランジスタＰＴ５１、ＮＭＯＳトランジスタＮＴ５２、ＰＭＯＳトランジスタＰＴ５２、ＮＭＯＳトランジスタＮＴ５３、ＰＭＯＳトランジスタＰＴ５３を、それぞれ、ＮＭＯＳトランジスタＮＴ２１、ＰＭＯＳトランジスタＰＴ２１、ＮＭＯＳトランジスタＮＴ２２、ＰＭＯＳトランジスタＰＴ２２、ＮＭＯＳトランジスタＮＴ２３、ＰＭＯＳトランジスタＰＴ２３で置き換えて、書き込み回路３８０を構成する。図８は、実施形態の第７の変形例にかかる半導体記憶装置１の構成を示す回路図である。このとき、ＮＭＯＳトランジスタ（書き込みトランジスタ）ＮＴ５４のゲートが書き込み回路３０における中間ノード３０ａに接続される。これにより、図８に示す書き込み回路３８０は図６に示す書き込み回路２８０と同様の動作を実現可能であり、図８に示す構成は、図６に示す構成より回路面積を低減できる。

例えば、図９に示すように、電流経路ＣＰ２からフューズ素子ＦＥ２（図６参照）を省略して、電流経路ＣＰ２に配置するフューズ素子の個数を電流経路ＣＰ１に配置するフューズ素子の個数と同数としてもよい。図９は、実施形態の第８の変形例にかかる半導体記憶装置１の構成を示す回路図である。この構成においても、実施形態と同様の効果を実現可能であり、回路面積をさらに低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体記憶装置、１０ラッチ回路、２０接続回路、３０書き込み回路、１８０，２８０，３８０書き込み回路、ＦＥ１，ＦＥ２，ＦＥ３フューズ素子。

Claims

第１の電流経路及び第２の電流経路に跨って配されたラッチ回路と、
前記第１の電流経路及び前記第２の電流経路に跨って配された接続回路と、
前記第１の電流経路に配された第１のフューズ素子と、
前記第１のフューズ素子の一端に電気的に接続された書き込み回路と、
を備え、
前記ラッチ回路及び前記接続回路の少なくとも一方は、前記第１の電流経路に対する電流駆動能力が前記第２の電流経路に対する電流駆動能力より大きい
半導体記憶装置。
前記第２の電流経路に配された第２のフューズ素子をさらに備えた
請求項１に記載の半導体記憶装置。
前記第２の電流経路における前記第２のフューズ素子とグランド電位との間に配された第３のフューズ素子をさらに備えた
請求項２に記載の半導体記憶装置。
前記ラッチ回路は、
前記第１の電流経路において互いに直列に接続され、ゲートが前記第２の電流経路にそれぞれ接続された第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタと、
前記第２の電流経路において互いに直列に接続され、ゲートが前記第１の電流経路にそれぞれ接続された第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、
を有し、
前記第１のＮＭＯＳトランジスタの電流駆動能力は、前記第２のＮＭＯＳトランジスタの電流駆動能力より大きい
請求項１から３のいずれか１項に記載の半導体記憶装置。
前記ラッチ回路は、
前記第１の電流経路において互いに直列に接続され、ゲートが前記第２の電流経路にそれぞれ接続された第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタと、
前記第２の電流経路において互いに直列に接続され、ゲートが前記第１の電流経路にそれぞれ接続された第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、
を有し、
前記第１のＰＭＯＳトランジスタの電流駆動能力は、前記第２のＰＭＯＳトランジスタの電流駆動能力より小さい
請求項１から３のいずれか１項に記載の半導体記憶装置。
前記接続回路は、
前記第１の電流経路において前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタと直列に接続され、制御信号をゲートで受ける第３のＮＭＯＳトランジスタと、
前記第２の電流経路において前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタと直列に接続され、制御信号をゲートで受ける第４のＮＭＯＳトランジスタと、
を有し、
前記第３のＮＭＯＳトランジスタの電流駆動能力は、前記第４のＮＭＯＳトランジスタの電流駆動能力より大きい
請求項４又は５に記載の半導体記憶装置。
前記第２のフューズ素子の一端に電気的に接続された第２の書き込み回路をさらに備えた
請求項２又は３に記載の半導体記憶装置。