TWI725799B - 失效位元數目計數電路及非揮發性半導體儲存裝置 - Google Patents

失效位元數目計數電路及非揮發性半導體儲存裝置 Download PDF

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Abstract

失效位元數目計數電路包含由串聯電路構成的資料傳送電路，在串聯電路中開關元件經串聯連接，開關元件經接通以用於來自每一頁緩衝器部分的指示通過位元的計算結果資料且經斷開以用於指示失效位元的計算結果資料；控制電路將計數啟用信號輸入至資料傳送電路的輸入端子，且依序傳送計數啟用信號直至下一開關元件對應於具有預設週期的時脈而經由串聯電路斷開為止；且失效位元數目計數電路包含時脈計數器，在計數啟用信號經輸入至資料傳送電路的一個輸入端子之後直至計數啟用信號達到資料傳送電路的另一輸出端子為止的時脈的數目藉由時脈計數器經計數為失效位元數目。

Description

失效位元數目計數電路及非揮發性半導體儲存裝置
本發明涉及用於如快閃記憶體以及類似者的電可重寫非揮發性半導體儲存裝置（電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory；EEPROM))的失效位元數目計數電路，且涉及配備有失效位元數目計數電路的非揮發性半導體儲存裝置。本申請案主張2019年6月12日申請的日本申請案第2019-109833號的優先權益。以上所提及的專利申請案的全部內容特此以引用的方式併入本文中，且成為本說明書的一部分。
NAND型非揮發性半導體儲存裝置為已知的，其中多個記憶體胞元電晶體（下文中稱為記憶體胞元）經串聯連接在位元線與源極線之間以構成NAND串且實現高整合度（例如，參見專利文獻1至專利文獻4）。
在EEPROM快閃記憶體中，尤其在NAND型快閃記憶體中，資料寫入及資料讀取通常執行於頁單元中且藉此高速資料寫入及資料讀取可有效地經執行，且資料抹除通常執行於包含多個頁的區塊單元中且藉此高速資料抹除可經執行。由於NAND型快閃記憶體經加載有誤差校正碼（error correcting code；ECC）電路，即使誤差在讀取及寫入操作期間產生，但誤差可藉由加載的誤差校正碼電路進行校正，且因此可校正失效位元數目經包含。
NAND型快閃記憶體包含由多個陣列區塊或記憶體區塊組成的陣列；大體而言，陣列包含可接受的不良區塊且不良區塊基本上不使用。當在裝運之前對經封裝或成品NAND型快閃記憶體元件執行測試操作時，在判定記憶體裝置為陣列的正常陣列區塊中的至少一者包含失效位元的記憶體裝置時捨棄所述記憶體裝置。若在測試操作中找到的陣列區塊的失效位元的數目並不超出可校正失效位元數目，則包含測試操作中判定的不良區塊的NAND型快閃記憶體可使用誤差校正碼電路且藉此改進良率。
鑒於此，提出一種方法，其中連接至頁緩衝器的失效位元計數電路經配置以在較短時間下計數失效位元數目（例如，參見專利文獻5）。
另外，在專利文獻6中，提出一種用於正確地計數在程式化非揮發性半導體儲存裝置中的資料或讀取資料的過程中產生的失效位元的數目且用於改進良率的失效位元數目計數方法。在失效位元數目計數方法中，失效位元偵測區塊對應於失效位元偵測命令信號而操作，判定由行選擇電路選擇的資料位元是否包含失效位元，且輸出遵從判定結果的失效旗標信號。失效位元計數器及鎖存區塊相對於在對應於失效旗標信號而選擇的記憶體胞元列中儲存的資料位元來計數失效位元的數目，且儲存指示所計數的失效位元的數目的失效碼。資料輸出緩衝區塊讀出失效碼且在失效位元讀取命令信號的激活間隔之間使失效碼與啟用信號同步，且藉由輸入輸出引腳將失效碼輸出至外部。
圖1為表示在習知實例的NAND型快閃記憶體中使用的頁緩衝器201及失效位元偵測電路的構成的方塊圖。
圖1的電路包含MOS電晶體Q201至MOS電晶體Q206及作為失效診斷電路的反相器202以及允許作為臨限電流的參考電流iRef (n+0.5)流動的電流源203。本文中，n為偽診斷設定值（自然數）。對應於來自頁緩衝器201的資料的電壓經施加至MOS電晶體Q203的閘極，且預設偏壓電壓JDG經施加至MOS電晶體Q204的閘極。MOS電晶體Q201、MOS電晶體Q202構成電流鏡電路，且對應於頁緩衝器電路20的資料的偵測電流iPB自MOS電晶體Q201朝向MOS電晶體Q203、MOS電晶體Q204流動，且對應於偵測電流iPB的電流流動至MOS電晶體Q202。另一方面，對應於流動至MOS電晶體Q206的參考電流iRef (n+0.5)的電流流動至MOS電晶體Q205；基於在偵測點T1處基於自MOS電晶體Q202朝向MOS電晶體Q205流動的電流而產生的電壓，作為診斷電路的反相器202輸出指示通過位元或失效位元的計算結果資料（下文中稱為CR資料）RESULT。
本文中，例如，圍繞頁緩衝器201的MOS電晶體Q204影響晶片大小，且因此MOS電晶體Q204設計為儘可能小的，且MOS電晶體Q202的大小取決於規格而判定。 [相關技術文獻] [專利文獻]
[專利文獻1]日本特許公開第9-147582號。 [專利文獻2]日本特許公開第2000-285692號。 [專利文獻3]日本特許公開第2003-346485號。 [專利文獻4]日本特許公開第2001-028575號。 [專利文獻5]日本特許公開第2002-140899號。 [專利文獻6]日本特許公開第2002-197898號。
花費大量時間藉由正常讀取操作來確認所有頁緩衝器的資料（圖1的頁緩衝器201的輸出），且連接至資料匯流排以用於處理以上資料的計數器電路亦為需要的，且因此計數器電路由類比操作方式構成，在所述類比操作方式中使用共同連接至所有頁緩衝器的普通佈線。在此情形下，類比操作受到雜訊或元件變化影響。另外，頁緩衝器201的數目極大且電晶體大小極小，且因此有必要檢查由變化造成的電流效應。另外，因為此方式受到雜訊影響，故存在其他操作不以相同時序並行執行且操作時間因此增加的問題。此外，因為失效位元偵測電路為類比電路，故存在偵測準確度通常對於規格不足夠的問題。
本發明解決以上問題且提供能夠相較於習知技術以更高準確度及更快速度操作的失效位元數目計數電路以及配備有失效位元數目計數電路的非揮發性半導體儲存裝置。
用於本發明的一個態樣的非揮發性半導體儲存裝置的失效位元數目計數電路包含： 非揮發性記憶體胞元陣列，由多個記憶體胞元組成；以及控制電路，控制由多個區段（segment）組成的資料經由頁緩衝器寫入至記憶體胞元陣列中及經由頁緩衝器自記憶體胞元陣列讀取資料，且計數在寫入或讀取期間產生的失效位元的數目； 其中頁緩衝器劃分為具有預設容量的多個頁緩衝器部分以用於輸出指示通過位元或失效位元的計算結果資料（CR資料）； 失效位元數目計數電路包含由串聯電路構成的資料傳送電路，在所述串聯電路中多個開關元件經串聯連接，所述開關元件經接通以用於來自頁緩衝器部分中的每一者的指示通過位元的CR資料且經斷開以用於指示失效位元的CR資料； 控制電路將計數啟用信號輸入至資料傳送電路的一個輸入端子，且依序傳送計數啟用信號直至下一開關元件對應於具有預設週期的時脈而經由串聯電路斷開為止；以及 失效位元數目計數電路包含時脈計數器，在計數啟用信號經輸入至資料傳送電路的一個輸入端子之後直至計數啟用信號達到資料傳送電路的另一輸出端子為止的時脈的數目藉由時脈計數器計數為失效位元數目。
因此，根據本發明的失效位元數目計數電路，提供一種能夠相較於習知技術以更高準確度及更快速度操作的失效位元數目計數電路。
在下文中，參考圖式描述本發明的實施例。此外，對相同或類似組件添加相同符號。
圖2為表示實施例的NAND型快閃記憶體的構成的方塊圖。
在圖2中，此實施例的NAND型快閃記憶體包含：晶片操作控制電路30，控制NAND型快閃記憶體的晶片操作；記憶體胞元陣列10；晶片操作控制電路18，由中央處理單元（central processing unit；CPU）構成以用於控制NAND型快閃記憶體的操作及列控制電路12；高電壓產生電路13，產生程式化電壓以及類似者；頁緩衝器電路20，包含資料重寫、資料讀取以及資料鎖存；資料輸入輸出緩衝器22，暫時經由輸入輸出端子21來儲存資料輸入及輸出；熔絲控制電路（未示出），控制記憶體胞元陣列10中的熔絲區的資料；以及熔絲暫存器（未示出），暫時儲存熔絲區的資料。本文中，頁緩衝器電路20包含頁緩衝器14、行控制電路30、CR資料鎖存器15、資料傳送電路16以及時脈計數器17。此外，CR資料鎖存器15、資料傳送電路16以及時脈計數器17構成失效位元數目計數電路19。
在記憶體胞元陣列10中，串聯連接具有堆疊閘極結構且電可重寫的多個非揮發性記憶體胞元，且形成NAND胞元單元。由一個字線選擇的記憶體胞元的範圍為一個頁，所述頁為寫入及讀取的單元。具有一個頁或一個頁的整數倍的範圍的多個NAND胞元單元的範圍為一個區塊，所述區塊為資料抹除的單元。頁緩衝器14為重寫及讀取電路且包含感測放大器電路及鎖存電路，所述鎖存電路經配置以用於每一位元線以執行頁單元的資料寫入及讀取。
本文中，記憶體胞元陣列10具有簡化構成且可藉由多個位元線共用頁緩衝器。在此情形下，在資料寫入或讀取操作期間選擇性地連接至頁緩衝器的位元線的數目為一個頁的單元。另外，示出用於胞元陣列與一個輸入輸出端子21之間的資料輸入及輸出的胞元陣列的範圍。包含列解碼器的列控制電路12及包含行解碼器的行控制電路30分別經配置以選擇記憶體胞元陣列10的字元線及位元線。行控制電路30藉由由CPU組成的晶片操作控制電路18控制，且計數具有預設資料長度的每一區域中的失效位元數目的失效位元數目計數電路19連接至行控制電路30；行控制電路30執行自資料輸入輸出緩衝器22寫入及抹除資料及將資料讀取至資料輸入輸出緩衝器22的序列控制。另外，高電壓產生電路13產生在資料重寫、抹除及讀取中使用的升壓高電壓或中間電壓。
在圖2中，資料輸入輸出緩衝器22用於資料的輸入及輸出以及地址信號的輸入。亦即，在輸入輸出端子21與頁緩衝器14之間經由資料輸入輸出緩衝器22、數據線以及行控制電路30來執行資料傳送。來自輸入輸出端子21的地址信號輸入經保持在行控制電路30中的地址暫存器中且經發送至列控制電路12及行控制電路30中的行解碼器以待解碼。操作控制命令亦為來自輸入輸出端子21的輸入。輸入的命令經解碼且保持在預設命令暫存器中，且藉此控制行控制電路30。另外，各種外部控制信號經採用至晶片操作控制電路18中，且內部控制信號對應於操作模式而產生。內部控制信號用於控制資料輸入輸出緩衝器22中的資料鎖存、資料傳送以及類似者，且內部控制信號進一步發送至行控制電路30以執行操作控制。
在圖2中，頁緩衝器14經連接至CR資料鎖存器15。指示記憶體胞元陣列10的每一存儲器單元中由頁緩衝器14診斷的通過位元或失效位元的頁緩衝器資料（下文中稱為PB資料）暫時儲存為用於CR資料鎖存器15中的每一時脈CLB的初始值，且此後，儲存的CR資料基於來自前一級的傳送資料而改變。如參考表1稍後詳細地描述，基於儲存於CR資料鎖存器15中的CR資料及來自前一級的資料，即來自資料傳送電路16的傳送資料或PBC資料（對應於PB資料且具有與PB資料的值相同的值的資料；此外，自本級的資料傳送電路16傳輸至下一級的資料傳送電路16的資料為來自前一級的來自傳送資料傳送電路16的傳送資料或本級的PBC資料，但為便於說明，資料統稱為「傳送資料」），本級的資料傳送電路16計算及判定待傳輸至下一級的資料（傳送資料或PBC資料）且將資料傳輸至下一級的資料傳送電路16。隨後，在具有對應於失效數目的數目的時脈CLKB之後，向上計數信號CNTUPB藉由資料傳送電路16傳送至時脈計數器17，且失效位元數目藉由由時脈計數器17計數的時脈數目表示。失效位元數目經傳送至作為CPU的晶片操作控制電路18且總失效位元數目經計數。此外，時脈CLKB為以預設週期重複的時脈信號。
圖3A為表示圖2中的頁緩衝器電路20的構成實例的電路圖，且圖3B為表示圖3A中的頁緩衝器電路20的操作的信號的時序圖。另外，圖4為表示圖3A中的頁緩衝器電路20的操作的圖式，且為表示來自前一級及自資料鎖存重置至時脈計數器17的傳送資料的傳送期間的時序圖。圖3A表示作為2K位元組頁緩衝器電路20的ECC32位元/512位元組的構成實例。在此實例中，頁緩衝器電路20劃分為用於失效位元計數的八個區段。
在圖3A中，頁緩衝器14、CR資料鎖存器15以及資料傳送電路16的P通道MOS電晶體Pn經配置以用於每一位元組，且指示通過位元或失效位元的CR資料FAIL0至CR資料FAIL255經由CR資料鎖存器15自頁緩衝器14施加至MOS電晶體Pn的每一閘極。本文中，CR資料FAIL0至CR資料FAIL255在通過位元的情形下處於L位準且對應P通道MOS電晶體Pn經接通；另一方面，CR資料FAIL0至CR資料FAIL255在失效位元的情形下處於H位準且對應P通道MOS電晶體Pn經斷開。在資料傳送電路16中，例如，255個MOS電晶體Pn（n=0、1、2、…、255）經串聯連接；計數啟用信號CNTEN經施加自串聯電路的一側，且向上計數信號CNTUPB的脈衝在具有對應於失效數目的數目的時脈CLKB之後自另一側輸出。亦即，當向上計數信號CNTUPB自L位準變為H位準時，由時脈計數器17計數的時脈CLKB的時脈數目表示失效數目。本文中，如圖4中所示，在基於時脈CLKB而檢查來自前一級的傳送資料之後自使用CR資料鎖存器15的資料鎖存重置直至下一時脈CLKB，一個時脈CLKB對應於一個失效位元（在圖3A中，相對於1位元組頁緩衝器14的失效）且失效數目可基於由時脈計數器17計數的時脈數目而獲得。此外，參考圖6至圖14詳細描述資料傳送電路16的具體操作。
在圖3A中，例如，用於測試的失效位元設定值FBS（可接受的失效值）經輸入至時脈計數器17，當失效計數值大於失效位元設定值FBS時，時脈計數器17的計數資料CNTRESULT2>7:0>經輸出至晶片操作控制電路18，且當失效計數值小於失效位元設定值FBS時，時脈計數器17的操作停止。大體而言，不必要的計數可經抑制，且操作時間的增加可藉由設置規格值的最大失效數目而防止。另一方面，在測試期間釋放限制，且計數器保持操作直至偵測到目標區域中的所有失效位元為止。亦即，在實施例中，若當256個頁緩衝器14經連接，且PB資料的所有位元為失效時，則時脈至多計數256次。
圖3B為表示圖3A中的頁緩衝器電路20的操作的信號的時序圖。在下文中，以下描述失效位元設定值FBS。
關於失效位元集值FBS，以設置時脈CLK +1的脈衝時間形式自CPU輸出遮罩信號，且下一時脈CLK在不考慮計數的情況下自計數資料NTRESULT0-2>7:0>輸出資訊信號。在稍後描述的圖8的情形下，256位元失效表述為需要的且因此計數資料NTRESULT0-2>7:0>由例如8位元匯流排傳輸。本文中，藉由非揮發性半導體儲存裝置的規格來判定匯流排寬度。舉例而言，當僅計數至32位元時，匯流排寬度可為5位元。因此，在此範圍中設置失效位元設定值FBS。
圖3B中的實例1表示失效數目小於失效位元設定值FBS的情形，且實例2表示失效數目超過失效位元設定值FBS的情形。本文中，在實例1中存在三個時脈，且因此輸出3位元失效資訊信號。另外，實例2表示4位元失效的情形，且當失效位元設定值FBS經設置為3位元時，失效位元設定值FBS在（n+1）的第四時脈處處於H位準。此時，判定當CNTUPB仍處於L位準時，計數資料CNTRESULTn>3:0>的輸出值皆變為「1」，且失效數目在超出晶片操作控制電路（CPU）18具有的當前時脈數目的情形下超出失效位元設定值FBS的可接受範圍或可接受值。若所有區段（sector）皆在情形中的任一者下，則停止時脈CLK的產生且移動至下一操作。此外，本文中，失效位元設定值FBS也可設置用於每一區段，但匯流排寬度增大。
此外，實例為計數資料CNTRESULTn>3:0>的輸出值皆變為「1」，且在此情形下輸出值可在專用線上傳輸。
圖3C為表示包含變形例的頁緩衝器電路20的電路的構成實例的電路圖。在圖3A中，時脈計數器17經配置於失效位元數目計數電路19中，但本發明不限於此，如圖3C中所示，時脈計數器17可經配置於由CPU構成的晶片操作控制電路18中。在圖3C中，失效位元設定值FBS可建構於晶片操作控制電路（CPU）18中作為時脈計數器17A。時脈計數器17A操作直至所有區段的操作結束為止，且儲存輸出每一計數資料CNTUPB>7:0>的時間點的值。然後，操作類似於圖3A中的電路。
此外，在圖2至圖14的實施例中，每一級的頁緩衝器14處理8位元PB資料，且串聯連接256個資料傳送電路16以處理256位元組PB資料，但這些數值為實例，且本發明不限於此且可以是其他數值。另外，在實施例中，八位元中的僅一個位元由一個級的CR資料鎖存器15鎖存且由資料傳送電路16計算，且用於8位元PB資料的失效數目可藉由重複一連串失效位元計數操作八次來首次判定。
圖5為表示傳送圖3A中的三個時脈計數器17-0至時脈計數器17-2的失效位元數目的資料的電路的方塊圖。在圖5中，來自時脈計數器17-0至時脈計數器17-2中的每一者的失效位元數目的資料CNTRESULT0-2>7:0>經傳送至晶片操作控制電路18，且總失效位元數目經計算。如圖3A及圖5清晰可見，可接受的失效數目可藉由計算三個連續區塊（三個時脈計數器17-0至17-2）的失效數目的總和而增大。當由存儲器控制器表示的起始地址為彈性(flexible)的時，作為規格的512位元組單元在何處為未知的。因此，通常，在所有區塊中將其設置為低於規格（例如，32位元）數目（亦即，如上文所描述，電路由使用與所有頁緩衝器相同地連接的佈線的類比操作方式構成）。
圖6為表示圖3A中的頁緩衝器電路20的構成實例及操作實例的電路圖。在圖6的操作實例中，當處於H位準的失效信號（亦即，3位元失效位元）經施加至MOS電晶體P1、MOS電晶體P2、MOS電晶體P254的每一閘極時，目標PB14經設置為連接至MOS電晶體P254的頁緩衝器。
在圖6中，在輸入計數啟用信號CNTEN之前的初始狀態中，MOS電晶體P1、MOS電晶體P2、MOS電晶體P254經斷開，另一方面，其餘MOS電晶體P0、MOS電晶體P3至MOS電晶體P253、MOS電晶體P255經接通。亦即，當在此狀態下輸入計數啟用信號CNTEN時，計數啟用信號CNTEN穿過MOS電晶體P0且達到處於初始斷開狀態的MOS電晶體P1的源極。如下文詳細地描述，對於每一重複時脈CLKB，在計數啟用信號CNTEN的脈衝在處於斷開狀態中的MOS電晶體Pn中停止之後，計數啟用信號CNTEN最後輸出至整個資料傳送電路16的輸出端子。本文中，當輸出端子自L（初始）位準變為H（已傳送）位準時，亦即，時脈計數值在處於H位準的向上計數信號CNTUPB經輸出時表示失效數目。
圖7為表示在圖6中的頁緩衝器電路20的操作實例的情形下的操作的時序圖。本文中，目標PB14為連接至MOS電晶體P254的頁緩衝器且在3位元失效位元的情形下。
在圖7中的時間t1至時間t2期間，CR資料自頁緩衝器14鎖存至CR資料鎖存器15。隨後，MOS電晶體P1的CR資料在時間t2至時間t3期間傳送，且MOS電晶體P2的CR資料在時間t3至時間t4期間傳送。此外，傳送延遲持續時間Td表示在前一失效位元的MOS電晶體Pn很遠時發生的CR資料傳送的延遲持續時間（在圖6及圖7的操作實例中，MOS電晶體P3至MOS電晶體P253經接通）。因此，時脈CLKB的速率基於此而設置。隨後，在時間t4之後，執行目標PB的CR資料鎖存器15的重置，且最後在三個時脈CLKB中將作為輸出信號的處於H位準的向上計數信號CNTUPB輸出至資料傳送電路16的輸出端子。亦即，時脈計數器17的時脈計數值在處於H位準的向上計數信號CNTUPB經輸出時表示失效數目。
圖8為表示在圖3A中的頁緩衝器電路20的構成中的CR資料重置期間的初始狀態的信號位準的電路圖。此外，在圖8至圖12中，表示CR資料鎖存器15及資料傳送電路16相對於1位元組（8位元）頁緩衝器14的部分。
在圖8中，頁緩衝器14為藉由並聯連接具有共用行位址的八個頁緩衝器部分來構成的頁緩衝器的1位元組部分。頁緩衝器14包含MOS電晶體Q101至MOS電晶體Q172，且將選自一個位元組的頁緩衝器14的1位元PB資料傳送至CR資料鎖存器15作為用於臨時存儲的初始值；此後，所儲存的CR資料基於來自前一級的傳送資料而改變。CR資料鎖存器15包含MOS電晶體Q1至MOS電晶體Q6；本文中，MOS電晶體Q1至MOS電晶體Q4構成暫時鎖存CR資料的鎖存電路，且鎖存的CR資料經施加至資料傳送電路16的MOS電晶體Pn的閘極及MOS電晶體Q17的閘極。
資料傳送電路16包含MOS電晶體Q11至MOS電晶體Q17以及NAND閘極N1至NAND閘極N3。本文中，MOS電晶體Q11、MOS電晶體Q12構成CR資料重置電路16R。僅當FAIL、JDn-1以及CLK的輸入信號皆處於H位準時，NAND閘極N1改變狀態。NAND閘極N1、NAND閘極N2構成鎖存電路且基於時脈CLKB以及類似者而鎖存來自前一級的傳送資料JDn-1。此外，當鎖存電路經重置或資料處理的結果反映於鎖存電路中時，MOS電晶體Q11、MOS電晶體Q12進行操作。
在圖8中，JDn-1表示來自前一級的傳送資料，且端子自前一級連接至傳送資料傳送電路16；此外，資料傳送電路16的初始級連接至計數啟用信號CNTEN的信號源。另外，如稍後描述的表1中所示，JDn表示基於來自前一級的傳送資料JDn-1及本級的CR資料而計算的至下一級的傳送資料（如上文所描述，來自前一級的傳送資料及本級的PBC資料（圖11）），且端子經連接至下一級的資料傳送電路16。此外，資料傳送電路16在處於最末級（P255）時經連接至時脈計數器17。MOS電晶體Q15經配置以用於傳送資料Jn的節點的初始重置；Q13、Q14以及Q16構成傳送電壓供應電路，且多個資料傳送電路16的相應P通道MOS電晶體Pn經串聯連接，且因此在處於H位準的計數啟用信號CNTEN藉由通過位元的CR資料來傳送以使得傳送速度的降低由於MOS電晶體的導通電阻的增大而並不發生之後，自電路供應H位準的預設電壓，且藉此可避免以上問題且可實現高速資料傳送。
P通道MOS電晶體Pn為對應於由本級的CR資料鎖存器15鎖存的CR資料而接通或斷開的開關元件；以及P通道MOS電晶體Pn在CR資料為通過位元（L位準）時接通且在CR資料為失效位元（H位準）時斷開。本文中，在失效位元的CR資料存在的級處停止資料傳送，且在CR資料在所有級處為失效位元的情形下一次將計數啟用信號資料傳送至傳送電路16的輸出端子。此外，重置信號SRST（SRSTB為反轉信號）為用於重置MOS電晶體Pn的串的信號，且用於接通P通道MOS電晶體Pn的上部鎖存電路基於重置信號LRST而藉由CR資料重置電路16R進行重置。 本文中，圖8中的資料傳送電路16的操作表示於下表1中。
[表1]
變型 （對應圖式） 來自前一級的傳送資料JDn-1 （JDn-1的位準） 本級的CR資料 （CR資料鎖存器15的CR鎖存資料的通過/失效位準） 輸出資料以及類似者基於來自前一級的傳送資料JDn-1及本級的CR資料的操作 （至下一級的傳送資料JDn的位準）
1（圖8至圖9） 失效 （L位準） 通過 （H位準/L位準） 藉由CR資料重置來保持具有初始值的PB資料且傳送前一級的傳送資料（L位準）
2（圖11） 失效 （L位準/H位準） 斷開Pn且傳輸PBC資料（L位準）
3（圖10） 通過 （H位準） 通過 （H位準/L位準） 傳送前一級的傳送資料（H位準）
4（圖12） 失效 （L位準/H位準） 斷開Pn（L位準）
此外，變型4表示在圖12中的轉變之前的狀態。另外，圖8中的頁緩衝器電路20的每一信號的含義如下。
DATAB>7:0>：頁緩衝器14的讀取資料（PB資料）的反相資料（通過位元=L，失效位元=H） JDG>7:0>：用於輸出CR資料的邏輯（對照）信號；對於每一頁緩衝器執行信號的操作，且在一個操作中僅存在一個目標頁緩衝器 RDEN：基本上藉由JDG>7:0>信號的OR邏輯產生的用於將PB資料帶入CR資料鎖存器15中的信號 LRST：在鎖存重置時及來自前一級的傳送資料JDn-1經帶入鎖存器（通過N1、N2）時的信號 SRST、SRSTB：用於重置P通道MOS電晶體Pn的串的信號 CLKB：用於計數失效數目的低啟用時脈 JDn-1：來自前一級的傳送資料 JDn：基於來自前一級的傳送資料及本級的CR資料的傳送資料；初始狀態中及作為通過位元時JDn-1直接變為JDn
圖9為表示在圖3中的頁緩衝器電路20的構成中當本級的CR資料為通過位元且來自前一級的傳送資料處於L位準時的信號位準的電路圖。另外，圖10為表示在圖3中的頁緩衝器電路20的構成中當本級的CR資料為通過位元且來自前一級的傳送資料處於H位準時的信號位準的電路圖。
如圖9及圖10中所示，當本級的CR資料為通過位元時，前一級的傳送資料在不考慮前一級的CR資料的狀態及時脈CLK的狀態的情況下直接傳送至下一級。舉例而言，當所有鎖存的PB資料為通過位元時，當計數啟用信號CNTEN處於H位準時，資料傳送在不考慮時脈CLK的信號位準的情況下一次完成直至最末級。此時，構成傳送電壓供應電路（電力供應電路）的MOS電晶體Q15、MOS電晶體Q16亦依序接通，且因此由電壓降造成的傳送速度降低並不發生。
圖11為表示在圖3A中的頁緩衝器電路20的構成中當本級的CR資料為失效位元且來自前一級的傳送資料處於L位準時的信號位準的電路圖。另外，圖12為表示在圖3A中的頁緩衝器電路20的構成中當來自前一級的傳送資料處於H位準且本級的CR資料自失效位元變為通過位元時的信號位準的電路圖。
如圖11中所示，當本級的CR資料為失效位元時，CR資料經重寫至傳送資料；另一方面，僅當本級的CR資料為失效位元且來自前一級的傳送資料處於L位準時，作為對應於PB資料的資料的PBC資料自MOS電晶體Q17傳送至下一級。亦即，當PB資料為失效位元時，根據CR資料鎖存器15及DATAB中的PASS=L為PB資料的反相資料的事實，資料的極性的確為相同的，且因此PB資料可藉由失效位元（初始CR資料）以偽方式傳輸至傳送串。在此實施例中，偽PB資料稱為PBC。
然而，如圖12中所示，當來自前一級的傳送資料處於H位準時，時脈CLKB=L的狀態用作用於資料處理的觸發，且重置信號LRST在時脈CLKB=L的狀態期間經設置為H位準，且藉此作為經鎖存PB資料的CR資料經反相且CR資料鎖存器15的CR資料經重寫至通過位元中。因此，接通P通道MOS電晶體Pn且將來自前一級的傳送資料傳送至下一級。傳送資料在下一級之後經傳送直至失效位元的級，且若不存在失效位元，則傳送資料經一次傳送直至最末級。此外，表1中的變型4表示在圖12中的轉變之前的狀態。
圖13為表示圖3A中的頁緩衝器電路20的資料傳送電路16的操作實例的電路圖。另外，圖14為表示圖13中的資料傳送電路16中的資料傳送期間Ttr的時序圖。
圖13表示3位元的失效位元的情形；在圖14中，可重寫一個失效位元的CR資料且在資料傳送期間Ttr中可傳送來自前一級的傳送資料，且可傳送處於H位準的計數啟用信號CNTEN直至三個時脈CLKB處的最末級。亦即，來自資料傳送電路16的輸出端子的處於H位準的計數啟用信號CNTEN變為向上計數信號CNTUPB（向上計數的反相，指代反相計數延續信號），且時脈計數器17可判定當偵測到向上計數信號CNTUPB時計數的時脈數目為失效位元數目。
如上文所描述，串聯連接P通道MOS電晶體Pn的資料傳送電路16用於基於時脈CLKB來傳送CR資料，且當輸入至資料傳送電路16的處於H位準的計數啟用信號CNTEN達到時脈計數器17時計數的時脈CLK數目經計數為失效位元數目。因此，CR資料的失效位元數目可相較於習知技術以更高準確度及更快速度計數。
變形例 圖15為表示變形例的頁緩衝器電路20A的構成實例的電路圖。圖15中的頁緩衝器電路20A在以下點中不同於圖8中的頁緩衝器電路20。 （1）包含取代CR資料鎖存器15的CR資料傳送電路15A。 （2）包含取代資料傳送電路16的資料傳送電路16A。 在下文詳細地描述不同點。
在圖15中，CR資料傳送電路15A包含MOS電晶體Q21至MOS電晶體Q22。相較於CR資料鎖存器15，CR資料傳送電路15A不具有鎖存功能且僅傳送CR資料。連同電路的改變，用MOS電晶體Q11、MOS電晶體Q12、MOS電晶體Q18的電路部分替換資料傳送電路16的MOS電晶體Q11至MOS電晶體Q12的電路部分，且用反相器INV1替換NAND閘極N3。
除了資料傳送電路16A僅具有傳送CR資料的功能之外，如上構成的頁緩衝器電路20A具有類似效應。
在以上實施例中，P通道MOS電晶體Pn串聯連接於資料傳送電路16中，但本發明不受限於此，且通過位元及失效位元的邏輯可經反相以串聯連接N通道MOS電晶體。另外，MOS電晶體Pn可為可藉由控制端子控制以接通或斷開的開關元件。
在以上實施例中，描述NAND型快閃記憶體，但本發明不受限於此且可用於NOR型快閃記憶體或其他各種非揮發性半導體存儲裝置。
1位元組頁緩衝器部分用於圖3A中的頁緩衝器電路20，且1位元組頁緩衝器部分用於圖8至圖12中的頁緩衝器電路20，但本發明不受限於此，且連接至每一MOS電晶體Pn的頁緩衝器部分可為具有預設容量的頁緩衝器。 [工業實用性]
如上文詳細地描述，根據本發明的失效位元數目計數電路，可提供能夠相較於習知技術以更高準確度及更快速度操作的失效位元數目計數電路。
10:記憶體胞元陣列 12:列控制電路 13:高電壓產生電路 14、201:頁緩衝器 15:CR資料鎖存器 15A:CR資料傳送電路 16、16A:資料傳送電路 16R:CR資料重置電路 17、17A、17-0、17-2:時脈計數器 18:晶片操作控制電路 19:失效位元數目計數電路 20、20A:頁緩衝器電路 21:輸入輸出端子 22:資料輸入輸出緩衝器 30:行控制電路 202、INV1:反相器 203:電流源 CLKB:時脈 CNTEN:計數啟用信號 CNTUPB:向上計數信號 FAIL0、FAIL255:CR資料 FBS:失效位元設定值 iPB:偵測電流 JDG:預設偏壓電壓 N1、N2、N3:NAND閘極 Pn、P0、P1、P2、P3、P253、P254、P255:P通道MOS電晶體 Q1、Q4、Q6、Q11、Q12、Q13、Q14、Q15、Q16、Q17、Q18、Q21、Q22、Q101、Q172、Q201、Q202、Q203、Q204、Q205、Q206:MOS電晶體 RESULT:計算結果資料 SRST、LRST:重置信號 T1:偵測點 t1、t2、t3、t4  時間 Td:傳送延遲持續時間 Ttr:資料傳送期間
圖1為表示在習知實例的NAND型快閃記憶體中使用的頁緩衝器及失效位元偵測電路的構成的方塊圖。 圖2為表示實施例的NAND型快閃記憶體的構成實例的方塊圖。 圖3A為表示圖2中的頁緩衝器電路20的構成實例的電路圖。 圖3B為表示圖3A中的頁緩衝器電路20的操作的信號的時序圖。 圖3C為表示包含變體的頁緩衝器電路20的電路的構成實例的電路圖。 圖4為表示圖3中的頁緩衝器電路20的操作的圖式且為表示來自前一級及自資料鎖存重置至時脈計數器17的傳送資料的傳送期間的時序圖。 圖5為表示傳送圖3中的三個時脈計數器17-0至時脈計數器17-2的失效位元數目的資料的電路的方塊圖。 圖6為表示圖3中的頁緩衝器電路20的構成實例及操作實例的電路圖。 圖7為表示圖6中的頁緩衝器電路20的操作實例的時序圖。 圖8為表示在圖3中的頁緩衝器電路20的構成中的CR資料重置期間的初始狀態的信號位準的電路圖。 圖9為表示在圖3中的頁緩衝器電路20的構成中當本級（self-stage）的CR資料為通過位元且來自前一級的傳送資料處於L位準時的信號位準的電路圖。 圖10為表示在圖3中的頁緩衝器電路20的構成中當本級的CR資料為通過位元且來自前一級的傳送資料處於H位準時的信號位準的電路圖。 圖11為表示在圖3中的頁緩衝器電路20的構成中當本級的CR資料為失效位元且來自前一級的傳送資料處於L位準時的信號位準的電路圖。 圖12為表示在圖3中的頁緩衝器電路20的構成中當來自前一級的傳送資料處於H位準且本級的CR資料自失效位元變為通過位元時的信號位準的電路圖。 圖13為表示圖3中的頁緩衝器電路20的資料傳送電路16的操作實例的電路圖。 圖14為表示圖3中的資料傳送電路16中的資料傳送期間Ttr的時序圖。 圖15為表示變體的頁緩衝器電路20A的構成實例的電路圖。
10:記憶體胞元陣列 12:列控制電路 13:高電壓產生電路 14:頁緩衝器 15:CR資料鎖存器 16:資料傳送電路 17:時脈計數器 18:晶片操作控制電路 19:失效位元數目計數電路 20:頁緩衝器電路 21:輸入輸出端子 22:資料輸入輸出緩衝器 30:行控制電路

Claims (8)

  1. 一種用於非揮發性半導體儲存裝置的失效位元數目計數電路，包括： 非揮發性記憶體胞元陣列，由多個記憶體胞元組成；以及控制電路，控制由多個區段組成的資料經由頁緩衝器寫入至所述記憶體胞元陣列中及經由所述頁緩衝器自所述記憶體胞元陣列讀取資料，且計數在所述寫入或所述讀取期間產生的失效位元的數目； 其中所述頁緩衝器經劃分為具有預設容量的多個頁緩衝器部分以用於輸出指示通過位元或失效位元的計算結果資料； 所述失效位元數目計數電路包含由串聯電路構成的資料傳送電路，在所述串聯電路中多個開關元件經串聯連接，所述開關元件經接通以用於來自所述頁緩衝器部分中的每一者的指示通過位元的所述計算結果資料且經斷開以用於指示失效位元的所述計算結果資料； 所述控制電路將計數啟用信號輸入至所述資料傳送電路的一個輸入端子，且依序傳送所述計數啟用信號直至下一開關元件對應於具有預設週期的時脈而經由所述串聯電路斷開為止；以及 所述失效位元數目計數電路包含時脈計數器，在所述計數啟用信號經輸入至所述資料傳送電路的一個輸入端子之後直至所述計數啟用信號達到所述資料傳送電路的另一輸出端子為止的所述時脈的數目藉由所述時脈計數器計數為失效位元數目。
  2. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，其中所述時脈計數器經建構於用於控制所述非揮發性半導體儲存裝置的晶片操作的運算電路中。
  3. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，其中當來自前一級的所述資料傳送電路的傳送資料為失效位元且所述計算結果資料指示失效位元時，所述資料傳送電路將對應於所述頁緩衝器的所述資料的資料傳輸至下一級的所述資料傳送電路。
  4. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，進一步包括計算結果資料鎖存器，所述計算結果資料鎖存器暫時鎖存來自所述頁緩衝器部分中的每一者的指示通過位元的所述計算結果資料且接著將所述計算結果資料傳送至所述開關元件中的每一者的控制端子。
  5. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，包括分別對應於多個頁緩衝器的多個時脈計數器， 其中所述控制電路藉由將來自所述多個時脈計數器的失效位元的數目相加來整體地計算所述多個頁緩衝器的失效位元的數目。
  6. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，其中所述開關元件中的每一者為P通道MOS電晶體。
  7. 如請求項1之用於非揮發性半導體儲存裝置的失效位元數目計數電路，其中所述資料傳送電路進一步包括電力供應電路，所述電力供應電路將預設電壓施加至所述串聯電路以用於傳送所述計算結果資料使得傳輸速度的降低由於所述多個開關元件的導通電阻增大而並不發生。
  8. 一種非揮發性半導體儲存裝置，包括如請求項1之失效位元數目計數電路。
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