JPH0194595A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0194595A JPH0194595A JP62252758A JP25275887A JPH0194595A JP H0194595 A JPH0194595 A JP H0194595A JP 62252758 A JP62252758 A JP 62252758A JP 25275887 A JP25275887 A JP 25275887A JP H0194595 A JPH0194595 A JP H0194595A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- internal circuit
- internal
- reset signal
- standby state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 7
- 230000010355 oscillation Effects 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯ８型電界効果
トランジスタによって構成されたダイナミックメモリ等
の半導体集積回路に関する。
トランジスタによって構成されたダイナミックメモリ等
の半導体集積回路に関する。
アドレスマルチ方式の標準ダイナミック型メモリでは、
初期化の条件として、カタログ上電源投入後１００μｓ
ｅｃ経過後にＲＡＳクロックを８凹入れるダミーサイク
ルが必要と規定されている。従って、この条件さえ守れ
ばそれ以前の入力信号の状態はまったく自由となる。
初期化の条件として、カタログ上電源投入後１００μｓ
ｅｃ経過後にＲＡＳクロックを８凹入れるダミーサイク
ルが必要と規定されている。従って、この条件さえ守れ
ばそれ以前の入力信号の状態はまったく自由となる。
例えば、ＲＡＳあるいはＣＡＳクロックを活性化状態で
ある低レベルのまま電源を投入しなり、所定のサイクル
タイムでこれらクロックを入力しながら電源を投入する
ことが考えられる。
ある低レベルのまま電源を投入しなり、所定のサイクル
タイムでこれらクロックを入力しながら電源を投入する
ことが考えられる。
ところが、ダイナミックメモリの内部回路は、ＲＡＳ及
びＣＡＳクロックがリセット状態の時に内部回路の各節
点を充電し、これらクロックが活性化状態の時に動作を
開始する構成となっているため、前述のような自由な条
件で電源投入されると各節点の電位が不定となり、異常
電流が流れたり、またある節点に異常な電位が残り、そ
の後正規のダミーサイクルを入力しても正常な動作がで
きなくなることがある。
びＣＡＳクロックがリセット状態の時に内部回路の各節
点を充電し、これらクロックが活性化状態の時に動作を
開始する構成となっているため、前述のような自由な条
件で電源投入されると各節点の電位が不定となり、異常
電流が流れたり、またある節点に異常な電位が残り、そ
の後正規のダミーサイクルを入力しても正常な動作がで
きなくなることがある。
そこで、第４図に示すように、内部電源が安定動作可能
電圧になるまでの間、内部回路を外部信号とは無関係に
リセット状態とすることによって、ダミーサイクルを行
う以前に入力信号のＲＡＳ及びＣＡＳクロックが活性化
状態になって前述のような問題が起こらないようにした
リセット信号発生回路２ｂが設けられた。
電圧になるまでの間、内部回路を外部信号とは無関係に
リセット状態とすることによって、ダミーサイクルを行
う以前に入力信号のＲＡＳ及びＣＡＳクロックが活性化
状態になって前述のような問題が起こらないようにした
リセット信号発生回路２ｂが設けられた。
このリセット信号発生回路２ｂは、Ｎチャネルデプリー
ション型（７） Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４〜Ｑ
７と、インバータエ３とで構成され、ＭＯＳ ＦＥ
ＴＱ４〜Ｑ７を直列接続した抵抗素子として使用し、電
源電圧■ｃｃを抵抗分割して所定の電位を検出し、内部
回路に対するリセット信号Φａ′を発生する構成となっ
ていた。
ション型（７） Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４〜Ｑ
７と、インバータエ３とで構成され、ＭＯＳ ＦＥ
ＴＱ４〜Ｑ７を直列接続した抵抗素子として使用し、電
源電圧■ｃｃを抵抗分割して所定の電位を検出し、内部
回路に対するリセット信号Φａ′を発生する構成となっ
ていた。
上述した従来の半導体集積回路は、電源電圧を抵抗分割
して所定の電位を検出し、リセット信号Φλ′を発生す
る構成となっているので、次のような欠点がある。
して所定の電位を検出し、リセット信号Φλ′を発生す
る構成となっているので、次のような欠点がある。
ＭＯＳ ＦＥＴで構成される内部回路の動作限界はＭ
ＯＳ ＦＥＴの閾値電圧に依存し、ＭＯＳＦＥＴＬニ
ア）閾値電圧は製造ばらつきによって変動する。
ＯＳ ＦＥＴの閾値電圧に依存し、ＭＯＳＦＥＴＬニ
ア）閾値電圧は製造ばらつきによって変動する。
従って、製造ばらつきによりＭＯＳ ＦＥＴの閾値電
圧が変化した場合内部回路の動作限界は変動するが、第
４図で示されたような従来のリセット信号発生回路２ｂ
で作られるリセット信号ΦＲ′は、単なる電源電圧の抵
抗分割であるので、固定されて本来の目的を果せない場
合がある。
圧が変化した場合内部回路の動作限界は変動するが、第
４図で示されたような従来のリセット信号発生回路２ｂ
で作られるリセット信号ΦＲ′は、単なる電源電圧の抵
抗分割であるので、固定されて本来の目的を果せない場
合がある。
即ち、ＭＯＳ ＦＥＴを製造する時にばらつきが生じ
て内部回路を構成するＭＯＳ ＦＥＴの閾値電圧が高
くなってしまった場合、内部回路の安定動作電圧は高く
なるが、リセット信号発生回路２ｈの閾値は変化してい
ないため、内部電源が安定動作可能電圧に達する前にリ
セット信号ΦＲ′が出力され内部回路のスタンバイ状態
が解除されて内部回路が異常を起こしてしまうことがあ
る。
て内部回路を構成するＭＯＳ ＦＥＴの閾値電圧が高
くなってしまった場合、内部回路の安定動作電圧は高く
なるが、リセット信号発生回路２ｈの閾値は変化してい
ないため、内部電源が安定動作可能電圧に達する前にリ
セット信号ΦＲ′が出力され内部回路のスタンバイ状態
が解除されて内部回路が異常を起こしてしまうことがあ
る。
本発明の目的は、リセット信号が内部回路のＭＯＳ
ＦＥＴの閾値電圧に応じて変化し、正常にスタンバイ状
態を解除することができ内部回路を正常に動作させるこ
とができる半導体集積回路を提供することにある。
ＦＥＴの閾値電圧に応じて変化し、正常にスタンバイ状
態を解除することができ内部回路を正常に動作させるこ
とができる半導体集積回路を提供することにある。
本発明の半導体集積回路は、内部回路と同一製造条件で
形成されかつ同一電源で駆動される内部発振回路と、こ
の内部発振回路の出力信号を前記電源の電圧とを入力し
てこの電源投入後の電源電圧が所定のレベルに達したと
き前記内部回路のスタンバイ状態を解除するためのリセ
ット信号を出力するリセット信号発生回路とを有してい
る。
形成されかつ同一電源で駆動される内部発振回路と、こ
の内部発振回路の出力信号を前記電源の電圧とを入力し
てこの電源投入後の電源電圧が所定のレベルに達したと
き前記内部回路のスタンバイ状態を解除するためのリセ
ット信号を出力するリセット信号発生回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ＭＯＳ ＦＥＴで構成されたインバー
タエ１を奇数個接続してリング発振器を構成しＢ Ｂ
Ｇ （Ｂａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ）とし
て機能し、内部回路と同一製造条件で形成されかつ同一
電源で動作する内部発振回路１と、この内部発振回路ｌ
の出力信号ΦＢと電源電圧Ｖ。Ｃとを入力して電源投入
後の電源電圧■ｃｃが所定のレベルに達したとき、内部
回路のスタンバイ状態を解除するためのリセット信号Φ
Ｒを出力するリセット信号発生回路２とを有する構成と
なっている。
タエ１を奇数個接続してリング発振器を構成しＢ Ｂ
Ｇ （Ｂａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ）とし
て機能し、内部回路と同一製造条件で形成されかつ同一
電源で動作する内部発振回路１と、この内部発振回路ｌ
の出力信号ΦＢと電源電圧Ｖ。Ｃとを入力して電源投入
後の電源電圧■ｃｃが所定のレベルに達したとき、内部
回路のスタンバイ状態を解除するためのリセット信号Φ
Ｒを出力するリセット信号発生回路２とを有する構成と
なっている。
次に、この実施例の動作について説明する。
電源投入直後は導通状態になっているＭＯＳＦＥＴはな
く、節点Ｎ２は低レベルであるのでリセット信号ΦＲは
電源電圧ＶＣＣと共に立上り高レベルにあり、内部回路
をスタンバイ状態にしている。
く、節点Ｎ２は低レベルであるのでリセット信号ΦＲは
電源電圧ＶＣＣと共に立上り高レベルにあり、内部回路
をスタンバイ状態にしている。
電源電圧ＶＣＣがＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｔの閾
値電圧を越えるとＭＯＳ ＦＥＴは導通状態になり、
コンデンサＣ１に電荷が蓄えられ始める。
値電圧を越えるとＭＯＳ ＦＥＴは導通状態になり、
コンデンサＣ１に電荷が蓄えられ始める。
そして内部回路の電源電圧ＶＣＣが安定動作可能電圧に
達すると内部発振回路１が発振を始める。
達すると内部発振回路１が発振を始める。
内部発振回路１から出力された出力信号Φ８が高レベル
の期間にコンデンサＣ１に蓄えられていた電荷はＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ２を通して放出され、節点Ｎ２
を充電しその電位を上昇させる。
の期間にコンデンサＣ１に蓄えられていた電荷はＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ２を通して放出され、節点Ｎ２
を充電しその電位を上昇させる。
次に、出力信号ΦＢが低レベルの期間に、コンデンサＣ
１にＭＯＳ ＦＥＴを通して電荷が蓄えられ、再び出
力信号ΦＢが高レベルとなると節点Ｎ２が充電されて上
昇し、この繰り返しで節点Ｎ２は最終的にその時の電源
電圧ＶＣＣ以上の電位となる。
１にＭＯＳ ＦＥＴを通して電荷が蓄えられ、再び出
力信号ΦＢが高レベルとなると節点Ｎ２が充電されて上
昇し、この繰り返しで節点Ｎ２は最終的にその時の電源
電圧ＶＣＣ以上の電位となる。
この時、インバータＩ２の出力は反転し、リセット信号
ΦＲは低レベルとなり、内部回路のスタンインバイ状態
を解除する。
ΦＲは低レベルとなり、内部回路のスタンインバイ状態
を解除する。
第２図はこの実施例の動作を説明するための電源電圧Ｖ
ＣＣとリセット信号ΦＲの波形図である。
ＣＣとリセット信号ΦＲの波形図である。
電源電圧ＶＣＣは接地電位レベルから上昇し所定時間経
過後、一定の電源電圧に落ち着くが、電源電圧ＶＣＣが
接地電位レベルから上昇し安定動作可能電圧レベルにな
ったところで、内部発振回路１の出力信号ΦＢが加わり
、それまで電源電圧■ｃ。
過後、一定の電源電圧に落ち着くが、電源電圧ＶＣＣが
接地電位レベルから上昇し安定動作可能電圧レベルにな
ったところで、内部発振回路１の出力信号ΦＢが加わり
、それまで電源電圧■ｃ。
と同じレベル、即ち、高レベルであったリセット信号Φ
Ｒが低レベルに変化する。そしてこの時、内部回路のス
タンインバイ状態は解除される。
Ｒが低レベルに変化する。そしてこの時、内部回路のス
タンインバイ状態は解除される。
安定動作可能電圧は、インバータ１１等を構成するＭＯ
Ｓ ＦＥＴの閾値電圧に依存するが、通常段２．５〜
３．０■の間に分布している。
Ｓ ＦＥＴの閾値電圧に依存するが、通常段２．５〜
３．０■の間に分布している。
内部回路は、通常、内部発振回路１と同一基板上に同一
の製造条件で形成され、しかも同一電源で動作するので
、内部発振回路１が発振するときには内部回路に対する
電源電圧も安定動作可能電圧となっている。
の製造条件で形成され、しかも同一電源で動作するので
、内部発振回路１が発振するときには内部回路に対する
電源電圧も安定動作可能電圧となっている。
従って、内部回路の電源電圧が安定動作可能電圧に達す
る以前にスタンバイ状態が解除されることはない。
る以前にスタンバイ状態が解除されることはない。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は第１の実施例のインバータＩ２の入力端に
新たにコンデンサＣ２を付加したものである。
新たにコンデンサＣ２を付加したものである。
この実施例は、コンデンサＣ２の容量を変化させること
で電源投入から内部回路のスタンバイ状態を解除するま
での時間を調整することができるという利点がある。
で電源投入から内部回路のスタンバイ状態を解除するま
での時間を調整することができるという利点がある。
以上説明したように本発明は、内部回路と同一の製造条
件で形成されかつ同一電源で動作する内部発振回路の出
力信号と電源電圧とにより電源投入後の内部回路のスタ
イバイ状態を解除するためのリセット信号を発生する構
成とすることにより、内部回路の電源電圧が安定動作可
能電圧になってからスタイバイ状態が解除されるので、
製造ばらつきにより内部回路のＭＯＳ ＦＥＴの閾値
電圧が変化してもそれに応じてリセット信号が変化し、
正常にスタイバイ状態を解除することができ内部回路を
正常に動作させることができる効果がある。
件で形成されかつ同一電源で動作する内部発振回路の出
力信号と電源電圧とにより電源投入後の内部回路のスタ
イバイ状態を解除するためのリセット信号を発生する構
成とすることにより、内部回路の電源電圧が安定動作可
能電圧になってからスタイバイ状態が解除されるので、
製造ばらつきにより内部回路のＭＯＳ ＦＥＴの閾値
電圧が変化してもそれに応じてリセット信号が変化し、
正常にスタイバイ状態を解除することができ内部回路を
正常に動作させることができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための信号の
波形図、第３図は本発明の第２の実施例を示す回路図、
第４図は従来の半導体集積回路の一例を示す回路図であ
る。 １・・・内部発振回路、２１２１１ ＋ １）・・・リ
セット信号発生回路、Ｃ，、ｃ２・・・コンデンサ、１
．〜工３・・・インバータ、Ｑ１〜Ｑフ・・・ＭＯＳ
ＦＥＴ。
第１図に示された実施例の動作を説明するための信号の
波形図、第３図は本発明の第２の実施例を示す回路図、
第４図は従来の半導体集積回路の一例を示す回路図であ
る。 １・・・内部発振回路、２１２１１ ＋ １）・・・リ
セット信号発生回路、Ｃ，、ｃ２・・・コンデンサ、１
．〜工３・・・インバータ、Ｑ１〜Ｑフ・・・ＭＯＳ
ＦＥＴ。
Claims (1)
- 内部回路と同一製造条件で形成されかつ同一電源で駆動
される内部発振回路と、この内部発振回路の出力信号と
前記電源の電圧とを入力してこの電源投入後の電源電圧
が所定のレベルに達したとき前記内部回路のスタンバイ
状態を解除するためのリセット信号を出力するリセット
信号発生回路とを有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252758A JPH0194595A (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252758A JPH0194595A (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194595A true JPH0194595A (ja) | 1989-04-13 |
Family
ID=17241880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252758A Pending JPH0194595A (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194595A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441519A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1987
- 1987-10-06 JP JP62252758A patent/JPH0194595A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441519A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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