JP5053771B2 - パワーオンリセット回路 - Google Patents

Description

この発明は、半導体集積回路のパワーオンリセット回路、すなわち、電源立ち上げ時に論理回路等を初期化するためのリセット信号を生成・出力する回路に関する。

論理集積回路等の半導体集積回路では、電源立ち上げ時の誤動作を防止するために、パワーオンリセット回路が設けられる。パワーオンリセット回路は、電源立ち上げ時に、リセット回路を自動的に生成する回路である。

図５のパワーオンリセット回路５００は、直列接続された抵抗素子５１１，５１２と、これら抵抗素子の接続点（すなわちノードＮａ）に直列接続されたインバータ５２１〜５２４と、キャパシタ５３１とを有する。抵抗素子５１１，５１２の抵抗比は、電源電圧ＶＤＤが完全に立ち上がったときに、ノードＮａの電圧がインバータ５２１〜５２４の動作しきい値よりも低くなるように設定される。但し、電源電圧ＶＤＤが上昇を開始した直後は、インバータ５２１〜５２４の動作しきい値は非常に低く、このためにインバータ５２１の入力はハイレベルになるので、インバータ５２４の出力ＰＯＲもハイレベルになる。その後、電源電圧ＶＤＤの上昇に伴って、インバータ５２４のハイレベル電圧が上昇する。そして、電源電圧ＶＤＤがさらに上昇してノードＮａの電圧よりも動作しきい値の方が高くなると、インバータ５２１の入力がローレベルになるのでインバータ５２４の出力ＰＯＲもローレベルに反転する。このようにして、リセット信号ＰＯＲが生成される。キャパシタ５３１は、ノードＮａの電圧上昇速度を抑えるために設けられる。

図６のパワーオンリセット回路６００は、ソースが電源ラインＧＮＤに接続されたｎＭＯＳトランジスタ６１１と、該ｎＭＯＳトランジスタ６１１のゲート、ドレインと電源電圧ＶＤＤとの間に設けられた抵抗素子６２１，６２２と、該ｎＭＯＳトランジスタ６１１のドレインに直列接続されたインバータ６３１〜６３４とを有する。電源電圧ＶＤＤが上昇を開始したとき、トランジスタ６１１はオフしており、したがって、ノードＮｂの電圧は電源電圧ＶＤＤの上昇に伴って上昇する。図５の場合と同様、電源電圧ＶＤＤの上昇開始時には、インバータ６３１〜６３４の動作しきい値が低いので、インバータ６３１の入力はハイレベルになり、このため、インバータ６３４の出力ＰＯＲもハイレベルになる。その後、電源電圧ＶＤＤの上昇によってトランジスタ６１１のゲート電圧が上昇し、このトランジスタ６１１がオンする。これにより、ノードＮｂの電圧が下降してインバータ６３１の入力がローレベルになり、したがって、インバータ６３４の出力もローレベルに反転する。このようにして、リセット信号ＰＯＲが生成される。

また、従来のパワーオンリセット回路として、発振回路を用いたものが知られている。発振回路を用いるパワーオンリセット回路としては、集積回路外部の発振回路を用いるもの（例えば下記特許文献１参照）と、内部に発振回路を設けるもの（例えば下記特許文献２〜４参照）とがある。

図７は内部の発振回路を用いる例であり、また、図８は外部の発振回路を用いる例である。図７のパワーオンリセット回路７００では、電源が立ち上がると、発振器７０１および検出回路７０２が動作を開始する。一方、図８のパワーオンリセット回路８００においては、集積回路の電源が立ち上がると、検出回路８０２が、発振器８０１の発振周波数等を利用してリセット信号ＰＯＲを生成する。
特開平５−２６８０２９号公報 特開平６−２８３９８９号公報 特開平８−６５１１９号公報 特開２００３−２２３７８３号公報

図５のパワーオンリセット回路５００には、電源電圧ＶＤＤの立ち上がりが急峻な場合に、安定してリセット信号を生成することができないという欠点がある。このため、パワーオンリセット回路５００では、キャパシタ５３１を設けて立ち上がり速度を遅らせているが、この方法にも限界があり、十分な安定性を得ることは困難である。また、抵抗素子５１１，５１２に流れる電流を増やすと反応速度が向上するが、消費電流が増えることなどの欠点が生じる。

図６のパワーオンリセット回路６００も、パワーオンリセット回路５００と同様、電源電圧ＶＤＤの立ち上がりが急峻な場合に、安定してリセット信号を生成することができないという欠点がある。さらに、パワーオンリセット回路６００では、オフセット信号のハイレベル電圧を十分に高くすることが困難であるという欠点がある。

これに対して、図７、図８のパワーオンリセット回路７００，８００では、電源電圧ＶＤＤの急峻な上昇にも対応することができ、また、リセット信号のハイレベル電圧を高くすることも容易である。

しかしながら、図７のように内部に発振回路を設ける場合、電源電圧ＶＤＤの立ち上がりが緩やかな場合に、十分に安定なリセット信号を生成することが困難である。リセットされる回路の電源電位ＶＤＤが十分に上昇する前に、リセット信号が生成されてしまうからである。

一方、図８のように外部の水晶発振器を使用する場合には、電源電圧ＶＤＤの立ち上がりが緩やかな場合でも安定してリセット動作を行うことが容易である。しかし、水晶発振器は高価であるため、他の回路が水晶発振器を使用する必要がない場合に図８の技術を採用することは困難である。

この発明の課題は、電源電圧立ち上がりの緩急に拘わらず安定してリセット信号を生成することができるパワーオンリセット回路を提供する点にある。

この発明は、異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路に関する。

そして、第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、発振信号生成回路が出力した発振信号を用いて電荷を蓄積し、蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、発振検出信号の値が所定電圧値に達したときに出力を反転させることによりリセット信号を生成するリセット信号生成回路とを有する。
ここで、この発明の第１の態様は、発振信号生成回路が、直列接続された１個または複数個の第１反転ゲートを有するゲート列と、いずれかの第１反転ゲートの出力端と初段の第１反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの第１反転ゲートの出力端と初段の第１反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、ＣＲ発振回路の出力に制御電極が接続され且つ第１電源ラインに第１主電極が接続された第１導電型の第１トランジスタと、ＣＲ発振回路の出力に制御電極が接続され且つ第１トランジスタの第２主電極に第１主電極が接続された第２導電型の第２トランジスタと、第２トランジスタの第２主電極にアノードが接続され且つ第２電源ラインにカソードが接続された第１ダイオードとを有する第１インバータとを備える。
また、この発明の第２の態様は、発振信号生成回路が、直列接続された１個または複数個の第２反転ゲートを有するゲート列と、ゲート列中に配置された第１スイッチ回路と、いずれかの第２反転ゲートの出力端と初段の第２反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの第２反転ゲートの出力端と初段の第２反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、ＣＲ発振回路の出力に制御電極が接続され且つ第１電源ラインに第１主電極が接続された第１導電型の第３トランジスタと、ＣＲ発振回路の出力に制御電極が接続され、第３トランジスタの第２主電極に第１主電極が接続され且つ第２主電極が接地された第２導電型の第４トランジスタとを有する第２インバータと、一端が第１電源ラインに接続された抵抗素子と、抵抗素子の他端に入力端が接続された第１シュミットトリガインバータと、第１シュミットトリガインバータの出力端に入力端が接続され且つ第１スイッチ回路の制御端子に出力端が接続された第３反転ゲートと、一端が第１電源ラインに接続され且つ他端が第３反転ゲートの出力端に接続された第１キャパシタとを有する昇圧検出回路とを備える。
また、この発明の第３の態様は、発振信号生成回路が、直列接続された１個または複数個の第４反転ゲートを有するゲート列と、いずれかの第４反転ゲートの出力端と初段の第４反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの第４反転ゲートの出力端と初段の第４反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、ＣＲ発振回路の出力に制御電極が接続され且つ第１電源ラインに第１主電極が接続された第１導電型の第６トランジスタと、ＣＲ発振回路の出力に制御電極が接続され且つ第６トランジスタの第２主電極に第１主電極が接続された第２導電型の第７トランジスタと、第７トランジスタの第２主電極にアノードが接続され且つ第２電源ラインにカソードが接続された第２ダイオードとを有する第３インバータと、第６トランジスタの第２主電極に制御電極が接続され且つ第１電源ラインに第１主電極が接続された第１導電型の第８トランジスタと、第６トランジスタの第２主電極に制御電極が接続され且つ第８トランジスタの第２主電極に第１主電極が接続された第２導電型の第９トランジスタと、第９トランジスタの第２主電極にアノードが接続され且つ第２電源ラインにカソードが接続された第３ダイオードとを有する第４インバータとを備える。

この発明によれば、発振信号を用いて電荷を蓄積し、蓄積電荷の与える電圧が所定電圧値に達したときに出力を反転させることによりリセット信号を生成するので、電圧立ち上がりが急峻な場合でも、安定したリセット信号を生成することができる。

加えて、この発明によれば、第１、第２電源ライン間の電圧が所定値に達するまで発振信号の出力を開始しないので、第１電源ラインの電圧立ち上がりの緩やかな場合でも、安定したリセット信号を生成することができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
＜第１の実施形態＞
この発明の第１の実施形態に係るパワーオンリセット回路について、図１を用いて説明する。

図１は、第１の実施形態に係るパワーオンリセット回路の構成を示す回路図である。図１に示したように、この実施形態に係るパワーオンリセット回路１００は、発振信号生成回路１１０と、発振検出回路１２０と、リセット信号生成回路１３０とを備える。これらの回路１１０，１２０，１３０は、電源ラインＶＤＤ，ＧＮＤに接続され、電源立ち上げ時に電源ラインＶＤＤ，ＧＮＤ間の電圧変化を利用してリセット信号ＰＯＲを生成する。

発振信号生成回路１１０は、電源ラインＶＤＤ，ＧＮＤ間の電圧が所定値まで達したときに、発振信号の出力を開始する。このために、発振信号生成回路１１０は、ＣＲ発振回路１１１と、インバータＩＮＶ１とを備える。

ＣＲ発振回路１１１は、直列接続された５個のインバータ１１１ａ〜１１１ｅを有するゲート列と、インバータ１１１ａの出力端と該インバータ１１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ１１１ｃの出力端とインバータ１１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、インバータ１１１ａ，１１１ｂ間には、スイッチ回路としてのＮＯＲゲートＳＷ１が設けられている。ＮＯＲゲートＳＷ１は、停止信号ＳＴＯＰがローレベルのときはインバータ１１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ１１１ａの出力をローレベルに固定する。

インバータＩＮＶ１は、ｐＭＯＳトランジスタＴ１と、ｎＭＯＳトランジスタＴ２と、ダイオードＤ１とを備える。さらに、インバータＩＮＶ１は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ２およびｎＭＯＳトランジスタＳＷ３を備える。ｐＭＯＳトランジスタＴ１は、ＣＲ発振回路１１１の出力（すなわち、インバータ１１１ｅの出力端）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ２を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ２は、ＣＲ発振回路１１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１のドレインにドレインが接続されている。ダイオードＤ１は、ｎＭＯＳトランジスタＴ２のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ１として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｐＭＯＳトランジスタＳＷ２は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ１のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ３は、ｐＭＯＳトランジスタＴ１のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ１のドレイン電圧は、発振信号生成回路１１０の出力信号、すなわち発振信号ＯＳＣになる。

発振検出回路１２０は、発振信号生成回路１１０が出力した発振信号ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤとして出力する。このために、発振検出回路１２０は、ｐＭＯＳトランジスタＴ５と、キャパシタＣ２とを備える。

ｐＭＯＳトランジスタＴ５は、ｐＭＯＳトランジスタＴ１のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。また、キャパシタＣ２（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ５のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ２の一端の電圧が、発振検出信号ＳＤになる。

リセット信号生成回路１３０は、発振検出信号ＳＤの値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲを生成する。このために、リセット信号生成回路１３０は、シュミットトリガインバータＳＴ１と、インバータ１３１，１３２とを備える。

シュミットトリガインバータＳＴ１は、キャパシタＣ２の一端に入力端が接続されている。シュミットトリガインバータＳＴ１の出力端にはインバータ１３１の入力端が接続され、さらに、インバータ１３１の出力端にはインバータ１３２の入力端が接続されている。ここで、シュミットトリガインバータとは、電位上昇時と下降時とでハイレベル／ローレベルのしきい値が異なるインバータである（例えば上昇時のしきい値２Ｖ、下降時のしきい値１Ｖ）。インバータ１３１の出力は停止信号ＳＴＯＰになり、インバータ１３２の出力はリセット信号ＰＯＲになる。

次に、図１に示したパワーオンリセット回路１００の動作について、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、この電圧が上昇を開始してからダイオードＤ１の順方向電圧（例えば０．７５Ｖ）に達するまでの時間は無視できる（後述）。

電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、したがって発振検出信号ＳＤはローレベルである。このため、電源立ち上がり時、シュミットトリガインバータＳＴ１の出力はハイレベルであり、したがって停止信号ＳＴＯＰ（すなわち、シュミットトリガインバータＳＴ１の出力の反転値）はローレベルである。この結果、ＣＲ発振回路１１１において、ＮＯＲゲートＳＷ１は、インバータ１１１ａから入力された信号の反転値を、インバータ１１１ｂに出力する。このため、ＣＲ発振回路１１１は、発振出力を開始する。

停止信号ＳＴＯＰがローレベルであることより、インバータＩＮＶ１では、スイッチ用ｐＭＯＳトランジスタＳＷ２はオンし、且つ、スイッチ用ｎＭＯＳトランジスタＳＷ３はオフする。したがって、インバータＩＮＶ１は、ＣＲ発振回路１１１の出力を反転し、発振信号ＯＳＣとして出力する。

発振検出回路１２０のｐＭＯＳトランジスタＴ５は、発振信号ＯＳＣをゲートに入力し、該発振信号ＯＳＣがローレベルのときはオンし、ハイレベルのときはオフする。したがって、キャパシタＣ２には、発振信号ＯＳＣがローレベルのときは電荷が蓄積されるが、該発振信号ＯＳＣがハイレベルのときには電荷が蓄積されない。したがって、キャパシタＣ２の電荷蓄積量は、緩やかに増加する。

キャパシタＣ２に蓄積される電荷が増加すると、該キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位も上昇する。電源立ち上げ直後は、シュミットトリガインバータＳＴ１の入力はローレベルであり、したがってインバータ１３２の出力はハイレベルである。このため、電源ラインＶＤＤの電圧上昇とともに、リセット信号ＰＯＲの電位も徐々に上昇する。そして、この発振検出信号ＳＤの電圧値がシュミットトリガインバータＳＴ１のしきい値（上述のように、入力電圧の上昇時には例えば２Ｖ）に達すると、該シュミットトリガインバータＳＴ１の出力（したがってインバータ１３２の出力）は、ハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成される。そして、シュミットトリガインバータＳＴ１の出力反転により、リセット信号ＰＯＲの電圧がローレベルに降下する。

また、シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。したがって、ＣＲ発振回路１１１のＮＯＲゲートＳＷ１は、出力がハイレベルに固定される。これにより、ＣＲ発振回路１１１の動作は停止する。さらに、停止信号ＳＴＯＰがハイレベルになると、ｐＭＯＳトランジスタＳＷ２はオフし、ｎＭＯＳトランジスタＳＷ３はオンする。したがって、インバータＩＮＶ１が動作を停止するとともに、該インバータＩＮＶ１の出力端（すなわち、ｐＭＯＳトランジスタＴ１のドレイン）が電源ラインＧＮＤに接続される。

このため、発振検出回路１２０の入力はローレベルに固定される。したがって、ｐＭＯＳトランジスタＴ５は常時オン状態なり、その結果キャパシタＣ２の端子間電圧（すなわち、発振検出信号ＳＤの値）はハイレベルに固定される。これにより、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

上述のように、この実施形態に係るパワーオンリセット回路１００では、発振信号ＯＳＣがローレベルのときにのみキャパシタＣ２への電荷蓄積を行い、該キャパシタＣ２の端子間電圧（すなわち、発振検出信号ＳＤ）がシュミットトリガインバータＳＴ１のしきい値に達するとリセット信号ＰＯＲを出力する。したがって、キャパシタＣ２のキャパシタンスを十分に大きくすることにより、電源の立ち上がり開始からリセット信号ＰＯＲの生成までの時間を十分長くすることができる。したがって、電源ラインＶＤＤの電圧が十分に上昇して半導体集積回路内の他の回路が通常動作できる状態になってから、リセット信号ＰＯＲを出力することが容易になる。

また、リセット信号ＰＯＲの出力後は、ＣＲ発振回路１１１の発振動作が停止するとともに、インバータＩＮＶ１の動作も停止するので、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路１００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。したがって、ＣＲ発振回路１１１は、電源の立ち上げに伴って、発振信号の出力を開始する。また、上述の場合と同様、電源立ち上げ時には、ｐＭＯＳトランジスタＳＷ２はオンしており、ｎＭＯＳトランジスタＳＷ３はオフしている。

ＣＲ発振回路１１１が出力する発振電圧は、電源ラインＶＤＤの電圧上昇に伴って上昇する。その一方で、インバータＩＮＶ１にはダイオードＤ１が設けられているので、発振信号ＯＳＣの電圧値は該ダイオードＤ１の順方向電圧よりも低くはならない。このため電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも低いとき、インバータＩＮＶ１の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ５はオフ状態を維持するので、キャパシタＣ２には電荷が蓄積されない。

その後、電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも高くなると、インバータＩＮＶ１は周期的にローレベルを出力するようになり、キャパシタＣ２への電荷蓄積量が増加を始める。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路１１１の動作が停止する。そして、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

上述のように、電源ラインＶＤＤの電圧上昇が緩やかな場合には、電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも高くなるまで、キャパシタＣ２への電荷蓄積を開始しない。これにより、したがって、電源ラインＶＤＤの電圧が十分に上昇して半導体集積回路内の他の回路が通常動作できる状態になってから、リセット信号ＰＯＲを出力することができるようになる。

加えて、電圧上昇が急峻な場合と同様、キャパシタＣ２のキャパシタンスによっても、リセット信号ＰＯＲの生成までの時間を設定することができる。

また、電圧上昇が急峻な場合と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。

以上説明したように、この実施形態に係るパワーオンリセット回路１００によれば、電源電圧立ち上がりの緩急に拘わらず安定してリセット信号を生成することができ、さらには、集積回路の消費電力上昇やノイズ増大を抑えることができる。
＜第２の実施形態＞
次に、この発明の第２の実施形態に係るパワーオンリセット回路について、図２を用いて説明する。

図２は、この実施形態に係るパワーオンリセット回路の構成を示す回路図である。図２において、図１と同じ符号を付した構成部分は、それぞれ図１の場合と同じものを示している。

この実施形態に係るパワーオンリセット回路２００は、発振信号生成回路２１０の構成が、上述の第１の実施形態と異なる。この実施形態に係る発振信号生成回路２１０は、ＣＲ発振回路２１１と、インバータＩＮＶ２と、昇圧検出回路２１２とを備える。

ＣＲ発振回路２１１は、直列接続された４個のインバータ２１１ａ〜２１１ｄを有するゲート列と、インバータ２１１ａの出力端と該インバータ２１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ２１１ｃの出力端とインバータ２１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、スイッチ回路として、インバータ２１１ａ，２１１ｂ間にはＮＯＲゲートＳＷ４が、インバータ２１１ｂ，２１１ｃ間にはＮＡＮＤゲートＳＷ５が、それぞれ設けられている。ＮＯＲゲートＳＷ４は、停止信号ＳＴＯＰがローレベルのときはインバータ２１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ２１１ａの出力をローレベルに固定する。また、ＮＡＮＤゲートＳＷ５は、昇圧検出信号ＳＰがハイレベルのときはインバータ２１１ｂの出力を反転し、昇圧検出信号ＳＰがローレベルのときはインバータ２１１ｂの出力をハイレベルに固定する。

インバータＩＮＶ２は、ｐＭＯＳトランジスタＴ３と、ｎＭＯＳトランジスタＴ４とを備える。さらに、インバータＩＮＶ２は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ６およびｎＭＯＳトランジスタＳＷ７を備える。ｐＭＯＳトランジスタＴ３は、ＣＲ発振回路２１１の出力（すなわち、インバータ２１１ｄの出力端）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ６を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ４は、ＣＲ発振回路２１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ３のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続されている。ｐＭＯＳトランジスタＳＷ６は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ３のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ７は、ｐＭＯＳトランジスタＴ３のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ３のドレイン電圧は、発振信号生成回路１１０の出力信号、すなわち発振信号ＯＳＣになる。

昇圧検出回路２１２は、キャパシタＣ３、抵抗素子Ｒ２、シュミットトリガインバータＳＴ２およびインバータ２１２ａを有する。抵抗素子Ｒ２およびキャパシタＣ３は、電源ラインＶＤＤに一端が接続されている。シュミットトリガインバータＳＴ２（例えば上昇時のしきい値２Ｖ、下降時のしきい値１Ｖ）は、入力端が抵抗素子Ｒ２の他端に接続されている。インバータ２１２ａは、入力端がシュミットトリガインバータＳＴ２の出力端に接続され、且つ、出力端がキャパシタＣ３の他端に接続されている。インバータ２１２ａとキャパシタＣ３との接続点電圧が、昇圧検出信号ＳＰになる。昇圧検出信号ＳＰは、上述のように、ＮＡＮＤゲートＳＷ５に入力される。

他の構成は、上述の第１の実施形態に係るパワーオンリセット回路１００（図１参照）と同様であるので、説明を省略する。

次に、図２に示したパワーオンリセット回路２００の動作について、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。上述の第１の実施形態と同様、電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、シュミットトリガインバータＳＴ２は昇圧検出信号ＳＰの生成に寄与せず、キャパシタＣ３によって該昇圧検出信号ＳＰが生成される（後述）。

第１の実施形態と同様の理由により、電源の立ち上がり前、発振検出信号ＳＤはローレベルであり、したがってシュミットトリガインバータＳＴ１の出力はハイレベル、停止信号ＳＴＯＰはローレベルである。ＣＲ発振回路２１１のＮＯＲゲートＳＷ４は、インバータ２１１ａから入力された信号の反転値を、インバータ２１１ｂに出力する。また、電源ラインＶＤＤの電圧上昇により、キャパシタＣ３を介して昇圧検出信号ＳＰの電圧が上昇してハイレベルになる。キャパシタＣ３による電圧上昇は、シュミットトリガインバータＳＴ２の動作よりも速いので、該シュミットトリガインバータＳＴ２は該昇圧検出信号ＳＰの生成に寄与しない。昇圧検出信号ＳＰがハイレベルまで上昇すると、ＮＡＮＤゲートＳＷ５は、インバータ２１１ｂの出力を反転してインバータ２１１ｃに出力する状態になる。これにより、ＣＲ発振回路２１１が発振出力を開始する。

停止信号ＳＴＯＰがローレベルであることより、インバータＩＮＶ２では、ｐＭＯＳトランジスタＳＷ６はオンし、且つ、スイッチ用ｎＭＯＳトランジスタＳＷ７はオフする。したがって、インバータＩＮＶ２は、ＣＲ発振回路２１１の出力を反転し、発振信号ＯＳＣとして出力する。

発振検出回路１２０のキャパシタＣ２は、第１の実施形態と同様、発振信号ＯＳＣがローレベルのときに電荷を蓄積する。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転し、これによりリセット信号ＰＯＲが生成される。

また、シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。これにより、第１の実施形態と同様にして、ＣＲ発振回路２１１およびインバータＩＮＶ２が動作を停止するとともに、該インバータＩＮＶ２の出力端がローレベルに固定される。したがって、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路２００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。この場合は、シュミットトリガインバータＳＴ２が、昇圧検出信号ＳＰの生成に寄与する（後述）。

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。このため、電源立ち上げ時、ｐＭＯＳトランジスタＳＷ６はオンしており、また、ｎＭＯＳトランジスタＳＷ７はオフしている。また、停止信号ＳＴＯＰがローレベルなので、ＮＯＲゲートＳＷ４は、インバータ２１１ａの出力を反転してインバータ２１１ｂに出力する状態にある。

電源ラインＶＤＤの電圧が緩やかに上昇するとき、上昇開始時におけるシュミットトリガインバータＳＴ２の出力はハイレベルである。したがって、インバータ２１２ａの出力はローレベル（すなわち、電源ラインＧＮＤに接続された状態）である。このため、キャパシタＣ３の状態に拘わらず、昇圧検出信号ＳＰはローレベルになる。したがって、ＮＡＮＤゲートＳＷ５の出力はハイレベルに固定される。この結果、ＣＲ発振回路２１１は、発振動作を行わない。

その後、電源ラインＶＤＤの値がシュミットトリガインバータＳＴ２の動作しきい値（例えば２Ｖ）を超えると、該シュミットトリガインバータＳＴ２の出力はローレベルになり、したがってインバータ２１２ａの出力、すなわち昇圧検出信号ＳＰの電圧がハイレベルになる。これにより、ＮＡＮＤゲートＳＷ５は、インバータ２１１ｂの出力を反転してインバータ２１１ｃに出力する状態になる。この結果、ＣＲ発振回路２１１が、発振動作を開始する。

ＣＲ発振回路２１１が発振を開始すると、上述の第１の実施形態と同様にして、キャパシタＣ２への電荷蓄積が開始される。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路２１１の動作が停止する。そして、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

このように、この実施形態では、電源ラインＶＤＤの電圧がシュミットトリガインバータＳＴ２のしきい値よりも高くなった後で、ＣＲ発振回路２１１の動作が開始される。したがって、電源ラインＶＤＤの電圧が十分に上昇した後（すなわち、半導体集積回路内の他の回路が通常動作できる状態になった後）で、リセット信号ＰＯＲを出力することができるようになる。

また、上述の第１の実施形態と同様、キャパシタＣ２のキャパシタンスによって、リセット信号ＰＯＲの生成までの時間を設定することができる。

さらに、第１の実施形態と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。
＜第３の実施形態＞
この発明の第３の実施形態に係るパワーオンリセット回路について、図３および図４を用いて説明する。

図３は、第３の実施形態に係るパワーオンリセット回路の構成を示す回路図である。図３に示したように、この実施形態に係るパワーオンリセット回路３００は、発振信号生成回路３１０と、発振検出回路３２０，３３０と、リセット信号生成回路３４０，３５０とを備える。これらの回路３１０〜３５０は、電源ラインＶＤＤ，ＧＮＤに接続され、電源立ち上げ時に電源ラインＶＤＤ，ＧＮＤ間の電圧変化を利用してリセット信号ＰＯＲを生成する。

発振信号生成回路３１０は、電源ラインＶＤＤの電圧が所定値まで達したときに、発振信号の出力を開始する。このために、発振信号生成回路３１０は、ＣＲ発振回路３１１と、インバータＩＮＶ３，ＩＮＶ４とを備える。

ＣＲ発振回路３１１は、直列接続された４個のインバータ３１１ａ〜３１１ｄを有するゲート列と、インバータ３１１ａの出力端と該インバータ３１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ３１１ｃの出力端とインバータ３１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、インバータ３１１ａ，３１１ｂ間には、スイッチ回路としてのＮＯＲゲートＳＷ８が設けられている。ＮＯＲゲートＳＷ８は、停止信号ＳＴＯＰがローレベルのときはインバータ３１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ３１１ａの出力をローレベルに固定する。

インバータＩＮＶ３は、ｐＭＯＳトランジスタＴ６と、ｎＭＯＳトランジスタＴ７と、ダイオードＤ２とを備える。さらに、インバータＩＮＶ２は、スイッチ回路としてのｎＭＯＳトランジスタＳＷ９を備える。ｐＭＯＳトランジスタＴ６は、ＣＲ発振回路３１１の出力（すなわち、インバータ３１１ｄの出力端）にゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ７は、ＣＲ発振回路３１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ６のドレインにドレインが接続されている。ダイオードＤ２は、ｎＭＯＳトランジスタＴ７のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ２として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｎＭＯＳトランジスタＳＷ９は、ｐＭＯＳトランジスタＴ６のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ６のドレイン電圧は、発振信号ＯＳＣＢになる。

インバータＩＮＶ４は、ｐＭＯＳトランジスタＴ８と、ｎＭＯＳトランジスタＴ９と、ダイオードＤ３とを備える。さらに、インバータＩＮＶ４は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ１０およびｎＭＯＳトランジスタＳＷ１1を備える。ｐＭＯＳトランジスタＴ８は、インバータＩＮＶ３の出力（すなわち、ｐＭＯＳトランジスタＴ６のドレイン）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ１０を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ９は、インバータＩＮＶ３の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ８のドレインにドレインが接続されている。ダイオードＤ３は、ｎＭＯＳトランジスタＴ９のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ３として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｐＭＯＳトランジスタＳＷ１０は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ８のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ１1は、ｐＭＯＳトランジスタＴ８のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ８のドレイン電圧は、発振信号ＯＳＣになる。

発振検出回路３２０は、発振信号生成回路３１０が出力した発振信号ＯＳＣＢ，ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤ１として出力する。このために、発振検出回路３２０は、ｐＭＯＳトランジスタＴ１０，Ｔ１１と、キャパシタＣ４とを備える。ｐＭＯＳトランジスタＴ１０は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｐＭＯＳトランジスタＴ１１は、ｐＭＯＳトランジスタＴ８のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１０のドレインにソースが接続されている。また、キャパシタＣ４（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ１１のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ４の一端の電圧が、発振検出信号ＳＤ１になる。

発振検出回路３３０は、発振信号生成回路３１０が出力した発振信号ＯＳＣＢ，ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤ２として出力する。このために、発振検出回路３２０は、ｐＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４と、キャパシタＣ５とを備える。ｐＭＯＳトランジスタＴ１２は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｐＭＯＳトランジスタＴ１３は、ｐＭＯＳトランジスタＴ８のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１２のドレインにソースが接続されている。ｐＭＯＳトランジスタＴ１４は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１３のドレインにソースが接続されている。また、キャパシタＣ５（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ１４のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ５の一端の電圧が、発振検出信号ＳＤ２になる。

リセット信号生成回路３４０は、発振検出信号ＳＤ１の値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲ１を生成する。このために、リセット信号生成回路３４０は、シュミットトリガインバータＳＴ３と、インバータ３４１，３４２とを備える。シュミットトリガインバータＳＴ３は、キャパシタＣ４の一端に入力端が接続されている。シュミットトリガインバータＳＴ３の出力端にはインバータ３４１の入力端が接続され、さらに、インバータ３４１の出力端にはインバータ３４２の入力端が接続されている。インバータ３４２の出力は、リセット信号ＰＯＲ１になる。

リセット信号生成回路３５０は、発振検出信号ＳＤ２の値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲ２を生成する。このために、リセット信号生成回路３５０は、シュミットトリガインバータＳＴ４と、インバータ３５１，３５２とを備える。シュミットトリガインバータＳＴ４は、キャパシタＣ５の一端に入力端が接続されている。シュミットトリガインバータＳＴ４の出力端にはインバータ３５１の入力端が接続され、さらに、インバータ３５１の出力端にはインバータ３５２の入力端が接続されている。インバータ３５１の出力は停止信号ＳＴＯＰになり、インバータ３５２の出力はリセット信号ＰＯＲ２になる。

次に、この実施形態に係るパワーオンリセット回路３００の動作について、図４の信号波形図を用い、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、この電圧が上昇を開始してからダイオードＤ２，Ｄ３の順方向電圧に達するまでの時間は無視できる（後述）。

第１の実施形態と同様にして、電源の立ち上がりとともに、ＣＲ発振回路３１１が発振出力を開始する（図４（Ａ）、（Ｂ）参照）。このとき、停止信号ＳＴＯＰはローレベルなので、ｐＭＯＳトランジスタＳＷ１０はオンしており、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオフしている。

インバータＩＮＶ３は、ＣＲ発振回路３１１の出力を反転し、発振信号ＯＳＣＢとして出力する。

さらに、インバータＩＮＶ４が、発振信号ＯＳＣＢを反転し、発振信号ＯＳＣとして出力する。

発振検出回路３２０において、ｐＭＯＳトランジスタＴ１０は、発振信号ＯＳＣＢがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。また、ｐＭＯＳトランジスタＴ１１は、発振信号ＯＳＣがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。ここで、発振信号ＯＳＣは、上述のように発振信号ＯＳＣＢの反転によって得られるが、インバータＩＮＶ４の動作遅延により完全な逆位相にはならない。このため、発振信号ＯＳＣＢ，ＯＳＣが同時にローレベルになってｐＭＯＳトランジスタＴ１０，Ｔ１１がともにオンする期間が発生する。これにより、キャパシタＣ４に電荷が蓄積されて、発振検出信号ＳＤ１の電位が上昇する（図４（Ｃ）参照）。そして、この発振検出信号ＳＤ１の電圧値がシュミットトリガインバータＳＴ３のしきい値（例えば２Ｖ）に達すると、該シュミットトリガインバータＳＴ３の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲ１が生成される（図４（Ｄ）参照）。

一方、発振検出回路３３０において、ｐＭＯＳトランジスタＴ１２，Ｔ１４は、発振信号ＯＳＣＢがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。また、ｐＭＯＳトランジスタＴ１３は、発振信号ＯＳＣがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。上述の発振検出回路３２０の場合と同様、発振信号ＯＳＣＢ，ＯＳＣが同時にローレベルになったときに、キャパシタＣ５に電荷が蓄積される。ここで、発振検出回路３３０は、３個のｐＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４が直列接続されているので、発振検出回路３２０よりも、キャパシタＣ５への供給電流が小さくなる。このため、発振検出信号ＳＤ２は、発振検出信号ＳＤ１よりも緩やかに上昇する（図４（Ｃ）参照）。そして、シュミットトリガインバータＳＴ４は、シュミットトリガインバータＳＴ３よりも遅れて、出力をハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲ２が生成される（図４（Ｅ）参照）。

また、シュミットトリガインバータＳＴ４の出力が反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。これにより、ＣＲ発振回路３１１のＮＯＲゲートＳＷ８の出力がハイレベルに固定され、ＣＲ発振回路３１１の動作が停止する（図４（Ｂ）参照）。さらに、停止信号ＳＴＯＰがハイレベルになると、ｐＭＯＳトランジスタＳＷ１０はオフし、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオンする。したがって、インバータＩＮＶ３，ＩＮＶ４が動作を停止するとともに、ｐＭＯＳトランジスタＴ１０〜Ｔ１４の入力はローレベルに固定される。これにより、ｐＭＯＳトランジスタＴ１０〜Ｔ１４は常時オン状態になるので、発振検出信号ＳＤ１，Ｄ２の値はハイレベルに固定される。この結果、リセット信号ＰＯＲ１，ＰＯＲ２はローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路３００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ４，Ｃ５に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。したがって、ＣＲ発振回路３１１は、電源の立ち上げに伴って、発振信号の出力を開始する。また、上述の場合と同様、電源立ち上げ時には、停止信号ＳＴＯＰがローレベルなので、ｐＭＯＳトランジスタＳＷ１０はオンしており、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオフしている。

ＣＲ発振回路３１１が出力する発振電圧は、電源ラインＶＤＤの電圧上昇に伴って上昇する。その一方で、インバータＩＮＶ３にはダイオードＤ２が設けられているので、発振信号ＯＳＣＢの電圧値は該ダイオードＤ２の順方向電圧よりも低くはならない。このため電源ラインＶＤＤの電圧がダイオードＤ２の順方向電圧よりも低いとき、インバータＩＮＶ３の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ１０，Ｔ１２，１４はオフ状態を維持する。同様に、インバータＩＮＶ４にはダイオードＤ３が設けられているので、発振信号ＯＳＣの電圧値は該ダイオードＤ３の順方向電圧よりも低くはならず、したがって、電源ラインＶＤＤの電圧がダイオードＤ３の順方向電圧よりも低いとき、インバータＩＮＶ４の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ１１，Ｔ１３はオフ状態を維持する。このような理由から、電源ラインＶＤＤの電圧がダイオードＤ２，Ｄ３よりも低いときは、キャパシタＣ４，Ｃ５への電荷蓄積は行われない。

その後、電源ラインＶＤＤの電圧がダイオードＤ２，Ｄ３の順方向電圧よりも高くなると、インバータＩＮＶ３，ＩＮＶ４は周期的にローレベルを出力するようになり、キャパシタＣ４，Ｃ５への電荷蓄積量が増加を始める。そして、発振検出信号ＳＤ１の電位がシュミットトリガインバータＳＴ３のしきい値に達すると、リセット信号ＰＯＲ１が生成される。続いて、発振検出信号ＳＤ２の電位がシュミットトリガインバータＳＴ４のしきい値に達すると、リセット信号ＰＯＲ２が生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路３１１の動作が停止する。そして、リセット信号ＰＯＲ１，ＰＯＲ２はローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。

このように、この実施形態では、二種類のリセット信号ＰＯＲ１，ＰＯＲ２の時間差を設けて生成することができる。例えば、半導体集積回路に形成された内部レギュレータの起動信号として信号ＰＯＲ１を使用し、この内部レギュレータのリセット信号として信号ＰＯＲ２を使用することができる。この実施形態によれば、発振検出回路３２０，３３０に設けられるｐＭＯＳトランジスタの段数によって信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定できるので、内部レギュレータを電源ラインＶＤＤよりも低い電圧で使用するような場合でも、該内部レギュレータが確実に立ち上がってからリセットすることが可能になる。

また、この実施形態によれば、上述の第１の実施形態と同様、ダイオードＤ２，Ｄ３を設けたので、電源ラインＶＤＤの電圧が十分に上昇してからリセット信号ＰＯＲ１，ＰＯＲ２を出力することができるようになる。

また、上述の第１の実施形態と同様、キャパシタＣ４，Ｃ５のキャパシタンスによって、リセット信号ＰＯＲの生成までの時間を設定することができる。

さらに、第１の実施形態と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。

なお、この実施形態では発振検出回路３２０，３３０のｐＭＯＳトランジスタの段数によってリセット信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定したが、例えばキャパシタＣ４，Ｃ５のキャパシタンスの差により該出力時間差を設定することもできる。但し、半導体集積回路の小面積化を図るという観点からは、キャパシタＣ４，Ｃ５を可能な限り低キャパシタンスに（すなわち小面積に）形成するとともに、ｐＭＯＳトランジスタの段数でリセット信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定することが望ましい。

第１の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。 第２の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。 第３の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。 第３の実施形態に係るパワーオンリセット回路の動作を説明するための信号波形図である。 従来のパワーオンリセット回路を説明するための回路図である。 従来のパワーオンリセット回路を説明するための回路図である。 従来のパワーオンリセット回路を説明するためのブロック図である。 従来のパワーオンリセット回路を説明するためのブロック図である。

符号の説明

１００，２００，３００ パワーオンリセット回路
１１０ 発振信号生成回路
１１１ ＣＲ発振回路
１１１ａ〜１１１ｅ，１３１，１３２，ＩＮＶ１ インバータ
１２０ 発振検出回路
１３０ リセット信号生成回路
Ｃ１〜Ｃ５ キャパシタ
Ｒ１ 抵抗素子
Ｔ１，Ｔ５ ｐＭＯＳトランジスタ
Ｔ２ ｎＭＯＳトランジスタ
ＳＷ１ ＮＯＲゲート
ＳＷ２ スイッチ用ｐＭＯＳトランジスタ
ＳＷ３ スイッチ用ｎＭＯＳトランジスタ
ＳＴ１ シュミットトリガインバータ

Claims (8)

1. 異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に該第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路であって、
   前記第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、
   該発振信号生成回路が出力した前記発振信号を用いて電荷を蓄積し、該蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、
   前記発振検出信号の値が所定電圧値に達したときに出力を反転させることにより前記リセット信号を生成するリセット信号生成回路と、
   を有し、
   前記発振信号生成回路が、
   直列接続された１個または複数個の第１反転ゲートを有するゲート列と、いずれかの前記第１反転ゲートの出力端と初段の該第１反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第１反転ゲートの出力端と初段の該第１反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
   該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され且つ前記第１トランジスタの第２主電極に第１主電極が接続された第２導電型の第２トランジスタと、該第２トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第１ダイオードとを有する第１インバータと、
   を備えることを特徴とするパワーオンリセット回路。
2. 異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に該第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路であって、
   前記第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、
   該発振信号生成回路が出力した前記発振信号を用いて電荷を蓄積し、該蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、
   前記発振検出信号の値が所定電圧値に達したときに出力を反転させることにより前記リセット信号を生成するリセット信号生成回路と、
   を有し、
   前記発振信号生成回路が、
   直列接続された１個または複数個の第２反転ゲートを有するゲート列と、該ゲート列中に配置された第１スイッチ回路と、いずれかの前記第２反転ゲートの出力端と初段の該第２反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第２反転ゲートの出力端と初段の該第２反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
   該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第３トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され、前記第３トランジスタの第２主電極に第１主電極が接続され且つ第２主電極が接地された第２導電型の第４トランジスタとを有する第２インバータと、
   一端が前記第１電源ラインに接続された抵抗素子と、該抵抗素子の他端に入力端が接続された第１シュミットトリガインバータと、該第１シュミットトリガインバータの出力端に入力端が接続され且つ前記第１スイッチ回路の制御端子に出力端が接続された第３反転ゲートと、一端が前記第１電源ラインに接続され且つ他端が前記第３反転ゲートの出力端に接続された第１キャパシタとを有する昇圧検出回路と、
   を備えることを特徴とするパワーオンリセット回路。
3. 前記発振検出回路が、
   前記第１トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第５トランジスタと、
   該第５トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第２キャパシタと、
   を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
4. 前記発振検出回路が、
   前記第３トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第５トランジスタと、
   該第５トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第２キャパシタと、
   を備えることを特徴とする請求項２に記載のパワーオンリセット回路。
5. 前記リセット信号生成回路が、前記第２キャパシタの一端の電圧を反転する第２シュミットトリガインバータを備えることを特徴とする請求項３又は４に記載のパワーオンリセット回路。
6. 異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に該第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路であって、
   前記第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、
   該発振信号生成回路が出力した前記発振信号を用いて電荷を蓄積し、該蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、
   前記発振検出信号の値が所定電圧値に達したときに出力を反転させることにより前記リセット信号を生成するリセット信号生成回路と、
   を有し、
   前記発振信号生成回路が、
   直列接続された１個または複数個の第４反転ゲートを有するゲート列と、いずれかの前記第４反転ゲートの出力端と初段の該第４反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第４反転ゲートの出力端と初段の該第４反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
   該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第６トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され且つ前記第６トランジスタの第２主電極に第１主電極が接続された第２導電型の第７トランジスタと、該第７トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第２ダイオードとを有する第３インバータと、
   前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第８トランジスタと、前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第８トランジスタの第２主電極に第１主電極が接続された第２導電型の第９トランジスタと、該第９トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第３ダイオードとを有する第４インバータと、
   を備えることを特徴とするパワーオンリセット回路。
7. 前記発振検出回路が、
   前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１０トランジスタと、前記第８トランジスタの第２主電極に制御電極が接続され且つ前記第１０トランジスタの第２主電極に第１主電極が接続された第１導電型の第１１トランジスタと、該第１１トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第３キャパシタとを有する第１検出回路と、
   前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１２トランジスタと、前記第８トランジスタの第２主電極に制御電極が接続され且つ前記第１２トランジスタの第２主電極に第１主電極が接続された第１導電型の第１３トランジスタと、前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１３トランジスタの第２主電極に第１主電極が接続された第１導電型の第１４トランジスタと、該第１４トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第４キャパシタとを有する第２検出回路と、
   を備えることを特徴とする請求項６に記載のパワーオンリセット回路。
8. 前記リセット信号生成回路が、
   前記第３キャパシタの一端の電圧を反転する第３シュミットトリガインバータと、
   前記第４キャパシタの一端の電圧を反転する第４シュミットトリガインバータと、
   を備えることを特徴とする請求項７に記載のパワーオンリセット回路。

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