JP5465022B2 - 電子回路 - Google Patents

Description

本発明は、電池電圧で駆動される電子回路に関し、特に電池電圧に応じて電源供給を許可または遮断する機能を有する電子回路の電源制御に関する。

集積回路などに搭載される電子回路の内部は、複数の電源電圧によって駆動されることが一般的である。たとえば、外部と情報交換を行う入出力回路では、電気的な外部ノイズの影響を抑えるためや、表示パネルなどの高い駆動力が必要な回路を動作させるために、比較的高い電圧レベルの電源電圧で駆動され、電子回路の内部で、情報処理のために高速で動作する演算回路などは、消費電力を極力抑えるために、低い電圧レベルの電源電圧で駆動される。

このような複数の電圧レベルの電源で動作する電子回路は、低電圧電源を出力する内部電源回路を内蔵して、高速動作の回路ブロックに低電圧電源を供給し、他の回路ブロックは、低電圧電源よりも高い電圧レベルの電源で駆動される。そして、電源電圧の異なるそれぞれの回路ブロックは、信号の電圧レベルを変換するレベルシフタと呼ばれる変換回路を介して信号の受け渡しが行われる。

また、特に電池駆動されている電子回路では、消費電力の低減を目的として、所定の条件で回路動作を一時的に停止するパワーダウンモードを備えることが一般的である。たとえば、電子回路の電源である二次電池の電池電圧が低下した場合、内部電源回路をパワーダウンモードに移行させて内部電源電圧の出力を遮断し、二次電池の電圧が回復するまで電子回路の消費電流を最小限に抑える制御を行う。そして、二次電池が充電されるなどして電池電圧が回復した場合は、内部電源回路をパワーダウンモードから復帰させて内部電源電圧の供給を許可し、電子回路を通常動作状態とする制御が実施される。

しかし、パワーダウンモードへの移行とパワーダウンモードからの復帰によって、内部電源電圧の出力停止または出力開始を行うと、パワーダウンモードからの復帰切り替え時に電子回路が通常動作とは異なる不安定動作を行い、様々な不具合が発生する場合がある。以下、図面によりパワーダウンモードを備えた内部電源回路を有する従来の電子回路の一例から、パワーダウンモードの切り替え時に生じる不具合を説明する。

図２７は、従来から知られているパワーダウンモードを備えた内部電源回路を有する電子回路の一例であり、太陽電池と二次電池を備えた時計システムを例としている。図２７において、電子回路８００は、ワンチップＩＣによる時計用電子回路であり、内部電源回路であるシステム電圧発生回路８１０、内部回路８２０、レベルシフタ８３０、入出力回路８４０などによって構成される。また、２は太陽電池（以下ＳＣと略す）であり、３は二次電池であり、４は逆流防止用のダイオードであり、５は時計の時針または分針（共に図示せず）等を動かすモータである。

ここで、ＳＣ２は、光によって起電力を発生し、並列に接続されている二次電池３に充電電流を供給して充電を行う。なお、ＳＣ２のマイナス側は、ダイオード４を介して二次電池３のマイナス側に接続している。二次電池３のプラス側は電子回路８００のプラス端子８０１に接続され、二次電池３のマイナス側は電子回路８００のマイナス端子８０２に接続される。この接続によって、電子回路８００は、ＳＣ２によって充電される二次電池３を電源として動作する。

また、電子回路８００のプラス端子８０１は、回路の電源電圧ＶＤＤに接続され、マイナス端子８０２は、回路の電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラス側の電源電圧となり、電子回路８００のグランドとなる。また、電池電圧ＶＢＴは、電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて電圧値が変動する。

また、電子回路８００に内蔵されるシステム電圧発生回路８１０は、電圧レギュレータ回路であり、後述する電源電圧ＶＳＳを入力して低電圧のシステム電圧ＶＲＥＧを発生し出力する。また、８１２と８１３はスイッチ素子であり、スイッチ素子８１２は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤにプルアップし、スイッチ素子８１３は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤにプルアップする機能を備えている。なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られるが、電源電圧ＶＳＳの発生回路であるＶＳＳ電源回路の図示は省略している。また、各電源電圧の電圧レベルは、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。

内部回路８２０は、図示しないが時計の計時処理回路や記憶回路等で構成され、電源電圧ＶＳＳとシステム電圧ＶＲＥＧの両方を電源として動作している。レベルシフタ８３０は、電池電圧ＶＢＴによって動作し、イネーブル端子ＥＮに電源電圧ＶＳＳが接続され、内部回路８２０からの制御信号Ｐ１００を入力して、電池電圧ＶＢＴの電圧レベルにレベルシフトした出力信号Ｐ１０１を出力する。

入出力回路８４０は、電池電圧ＶＢＴによって動作し、出力信号Ｐ１０１を入力し、電子回路８００の外部に駆動信号Ｐ１０２を出力する。この駆動信号Ｐ１０２は、出力端子８０３を介してモータ５に供給され、モータ５を駆動して時針または分針等を動かして時刻を表示する。また、入出力回路８４０からは、起動信号Ｐ１０３が出力し、前述したスイッチ素子８１２、８１３に入力して、スイッチ素子８１２、８１３のＯＮまたはＯＦＦ制御を行う。

次に、この従来の電子回路８００の動作の概略を図２８のタイミングチャートによって説明し、電子回路８００の不具合を検証する。図２８において、入出力回路８４０からの起動信号Ｐ１０３が論理“０”のとき、スイッチ素子８１２、８１３はＯＮ状態であって、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤにプルアップされて出力が遮断状態にあり、電子回路８００の内部回路８２０は、パワーダウンモードが継続される。また、このパワーダウンモードにおいて、レベルシフタ８３０のイネーブル端子ＥＮは、電源電圧ＶＳＳが接続されており、この電源電圧ＶＳＳは電源電圧ＶＤＤにプルアップされているので、レベルシフタ８３０は非活性状態となり、レベルシフタ８３０の出力である出力信号Ｐ１０１は、論理“０”が保持され、これによって、入出力回路８４０からの駆動信号Ｐ１０２は出力されず、モータ５の動作は停止している。

ここで、図２８のタイミングＴ１において、入出力回路８４０から出力される起動信号Ｐ１０３が所定の条件で論理“１”に復帰すると、スイッチ素子８１２、８１３はＯＦＦ状態となって、システム電圧ＶＲＥＧと電源電圧ＶＳＳのプルアップが解除される。

このタイミングＴ１で電子回路８００はパワーダウンモードから復帰し、通常動作モードとなるが、タイミングＴ１でＶＳＳ電源回路（図示せず）が動作を開始しても、電源電圧ＶＳＳがほぼ安定するのにタイミングＴ２までの経過時間が必要である。また、システム電圧発生回路８１０は、電源電圧ＶＳＳを電源としてシステム電圧ＶＲＥＧを発生するので、システム電圧ＶＲＥＧは、電源電圧ＶＳＳよりさらに遅れて発生し、タイミングＴ３において、ほぼ安定化状態となる。

ここで、レベルシフタ８３０のイネーブル端子ＥＮは、前述したように電源電圧ＶＳＳに接続されているので、電源電圧ＶＳＳが安定化するタイミングＴ２以降は、レベルシフタ８３０は活性状態となる。しかし、タイミングＴ２ではシステム電圧ＶＲＥＧは、まだ正常な電圧レベルではないので内部回路８２０は不定状態が続いており、その出力である制御信号Ｐ１００からは、正常な信号ではない不正信号が出力される可能性が高い。

ここで、内部回路８２０は、システム電圧ＶＲＥＧが正常な安定した電圧レベルになるタイミングＴ３において、正常動作を開始できるので、レベルシフタ８３０が活性化するタイミングＴ２から、システム電圧ＶＲＥＧが安定した電圧レベルになるタイミングＴ３までの期間は、図２７に示すようにレベルシフタ８３０からは、不正出力である出力信号Ｐ１０１が発生し、モータ５などの外部の機器を誤動作させる原因となる。また、タイミングＴ２からＴ３の期間は、レベルシフタ８３０の動作が不安定となるので、回路に流れる貫通電流が増大して、二次電池３の消費電力が増大する不具合もある。

このようなパワーダウンモードの切り替え時の不具合を解消するために、パワーダウンモードからの復帰において、パワーダウンモードを制御するパワーダウン信号のオフ後に、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせて出力する制御技術が開示されている（例えば、特許文献１参照。）。

この特許文献１における従来の制御技術は、パワーダウンモードからの復帰において、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備え、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御が開示されている。

また、パワーダウン信号のオフ後に、内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を備え、この周波数検出手段からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。

また、パワーダウン信号のオフ後に、電圧レベルが徐々に上昇する電圧信号を出力する電圧発生回路と、電圧信号が所定電圧に上昇したことを検出する電圧検出回路を有し、この電圧検出回路からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。

また、所定のコマンドを認識するコマンド認識部を有し、所定コマンドが外部から印加されてコマンド認識部の出力信号が出力されるまで、レベルシフタを活性化するレベルシフタ制御信号を遅らせる制御も開示されている。そして、これらの制御技術によって、パワーダウンモードからの復帰時に、内部回路に流れる貫通電流が増大する不具合を防止できることが示されている。

特許第４１８８７２２号公報（第９頁、第１図）

しかしながら、特許文献１の従来技術は、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備えているが、このタイマーによってレベルシフタを活性化するレベルシフタ制御信号が所定時間だけ遅れたとしても、内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから異常な不正信号が出力される可能性がある。
また、内部回路がアナログ処理を行うアナログ回路を有し、このアナログ回路が内部電源電圧を基準バイアスとして動作する場合、内部電源電圧が不安定状態であれば、アナログ回路は正常動作ができず、これを原因としてレベルシフタから不正信号が出力される可能性もある。

また、発振回路と周波数検出手段を備えた場合においても、内部電源電圧が発振回路の最低動作電圧に達した時点で発振回路は発振を開始するので、発振回路の周波数が所定周波数に達したからといって、内部電源電圧が安定状態に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。

また、電圧発生回路を有する場合においても、内部電源電圧が立ち上がってから安定状態に達するまでの復帰時間は、環境温度やＩＣの製造ばらつき等で影響を受けるので、電圧レベルが徐々に上昇する電圧発生回路を用いてレベルシフタ制御信号を所定時間だけ遅らせたとしても、その所定時間経過後に内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。

また、特定のコマンドが出力されるまで、レベルシフタ制御信号を所定時間だけ遅らせたとしても、内部電源電圧が安定状態に達している保証がないので、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。また、安全を見込んで、相当長い経過時間後にコマンドを発行すれば安全性は高まるが、これでは、パワーダウンモードからの復帰に時間がかかりすぎて、実用的ではない。

すなわち、特許文献１に示した従来技術では、内部電源電圧が安定状態に達しているかどうかを検出していないため、レベルシフタ制御信号を所定時間だけ遅らせても、レベルシフタから不正信号が出力される可能性を排除することはできないのである。

本発明の目的は上記課題を解決し、内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供することである。

上記課題を解決するために、本発明の電子回路は、下記記載の構成を採用する。

電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
システム電圧を供給されて動作する第１の内部回路と、
電源電圧を供給されて動作する第２の内部回路と、
第１の内部回路からの信号を入力し、電源電圧の電圧レベルに変換し第２の内部回路へ出力するレベルシフタと、
レベルシフタを制御する制御回路と、を備える電子回路であって、
システム電圧発生回路が停止状態から動作状態へ移行するとき、
制御回路は、第１の内部回路が動作状態であることを判定する第１の判定手段と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、双方の判定手段の結果に基づいて出力される動作開始信号に基づいてレベルシフタを活性化するように制御することを特徴とする。

このような構成にすれば、パワーダウンモードからの復帰において、内部回路の状態とシステム電圧の状態との２つの条件に基づいてレベルシフタを制御することができるから
、レベルシフタからの不正信号の出力を解消することができる。

制御回路は、電圧レベル調整回路を有し、
電圧レベル調整回路は、動作開始信号を入力し、その電圧レベルを、レベルシフタを活性化できる電圧レベルに変換して、レベルシフタ制御信号として出力し、
制御回路は、レベルシフタ制御信号により、レベルシフタを活性化するようにしてもよい。

このような構成にすれば、適正な電圧レベルでレベルシフタを制御することができる。

システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、
リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、
差動増幅回路は、一方の入力をリファレンス電圧とし、他方の入力を出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、
出力回路は、差動増幅回路の出力に基づいて制御される電圧をシステム電圧として出力する回路であるようにしてもよい。

このような構成にすれば、電源電圧に依存しない定電圧のシステム電圧とすることができる。

第１の判定手段は、発振回路と発振検出回路とを含み、
発振回路は、所定の発振信号を出力し、
発振検出回路は、発振信号を検出することで動作開始信号を出力し、
第２の判定手段は、遅延回路を含み、
遅延回路は、動作開始信号にシステム電圧またはリファレンス電圧に応じた所定の遅延時間を与えたレベルシフタ制御信号を出力し、
制御回路は、レベルシフタ制御信号によってレベルシフタを活性化するように制御するようにしてもよい。

このような構成においては、内部回路の状態とシステム電圧の状態との２つの条件のうち、前者を発振回路の発振状態、後者を遅延回路の出力であるレベルシフタ制御信号とすることができる。特に後者は、動作開始信号をただ遅延するのではなく、システム電圧またはリファレンス電圧に応じて遅延することができるので、システム電圧の状態に基づく制御を行うことができる。

第１の判定手段は、発振回路と発振検出回路とを含み、
発振回路は、所定の発振信号を出力し、
発振検出回路は、発振信号を検出することで動作開始信号を出力し、
第２の判定手段は、電圧検出回路を含み、
電圧検出回路は、システム電圧が所定値に達したかをリファレンス電圧の電圧値で検出して電圧検出信号を出力し、
制御回路は、動作開始信号と電圧検出信号との論理積であるレベルシフタ制御信号によってレベルシフタを活性化するように制御するようにしてもよい。

システム電圧は、リファレンス電圧から生成するため、このような構成にすれば、より早くシステム電圧の状態を判定に用いることができる。

発振回路から出力される発振信号は、第１の内部回路に入力して第１の内部回路の動作
を行なわせるクロック信号であるようにしてもよい。

このような構成にすれば、発振回路から出力される発振信号で第１の内部回路を動作させることができるから、第１の内部回路に別途発振回路を設ける必要がない。また、システムが動作状態であることを確実に判定することができる。

発振回路は、システム電圧で駆動するようにしてもよい。

このような構成にすれば、発振回路をより低消費電力にすることができる。

発振回路は、発振開始から所定の時間を経過した後に安定した発振振幅となる定常発振状態になり、
発振回路は、所定の時間を経過するまでの間だけは、電源電圧で駆動されるようにしてもよい。

このような構成にすれば、発振のしやすさと低消費電力化とを両立することができる。

遅延回路は、容量素子と、システム電圧またはリファレンス電圧に基づく放電電流でその容量素子を放電する放電手段と、を備えるようにしてもよい。

このような構成にすれば、システム電圧またはリファレンス電圧に応じた遅延時間を容易に生成することができる。

遅延回路は、容量素子の電圧に基づいて放電手段をバイパスするバイパス手段をさらに備えるようにしてもよい。

このような構成にすれば、遅延回路に含まれるインバータに流れる貫通電流を低減させることができる。詳しくは、容量素子の電圧が放電過程で中間電位をたどる際に、容量素子の電圧を入力する後段の回路に生じる貫通電流を低減させることができる。

レベルシフタ制御信号は、第１の内部回路と第２の内部回路との一方、または双方の初期状態を解除するようにしてもよい。

このような構成にすれば、レベルシフタが活性化したときには、システムは初期状態からの動作開始が確実となる。

本発明の電子回路により、パワーダウンモードからの復帰において、レベルシフタへの入力信号が適正になるまで、レベルシフタを制御して入力信号を遮断し、レベルシフタからの不正信号の出力を解消するので、電子回路によって制御される外部装置の誤動作を防止できると共に、内部回路の安定動作を実現できる。また、パワーダウンモードからの復帰時に発生する回路の貫通電流を低減できるので、電子回路の低消費電力化を実現することができる。

本発明の第１の実施形態の電子回路の構成を示すブロック図である。 本発明の第１の実施形態の電子回路に含まれる第１の判定手段の構成を示す回路図である。 本発明の第１の実施形態の電子回路の動作を説明するタイミングチャートである。 本発明の第２の実施形態の電子回路の構成を示すブロック図である。 本発明の第２の実施形態の電子回路の制御回路の一部を示す回路図である。 本発明の第２の実施形態の電子回路の動作を説明するタイミングチャートである。 本発明の第３の実施形態の電子回路の構成例１を示すブロック図である。 本発明の第３の実施形態の電子回路の構成例２を示すブロック図である。 本発明の第３の実施形態の電子回路の構成例３を示すブロック図である。 本発明の第３の実施形態の電子回路の構成例４を示すブロック図である。 本発明の第３の実施形態の電子回路に含まれる第１の判定手段の構成を示す回路図である。 本発明の第３の実施形態の電子回路に含まれる第２の判定手段の構成例１を示す回路図である。 本発明の第３の実施形態の電子回路の動作を説明するタイミングチャートである。 本発明の第３の実施形態の電子回路に含まれる第２の判定手段の構成例２を示す回路図である。 本発明の第３の実施形態の電子回路に含まれる第２の判定手段の構成例３を示す回路図である。 本発明の第３の実施形態の電子回路に含まれる第２の判定手段の構成例３の動作を説明するタイミングチャートである。 本発明の第３の実施形態の電子回路に含まれる制御回路の他の構成例を示すブロック図である。 本発明の第４の実施形態の電子回路の構成を示すブロック図である。 本発明の第４の実施形態の電子回路に含まれるシステム電圧発生回路と電圧検出回路の構成の一例を示す回路図である。 本発明の第４の実施形態の電子回路に含まれる論理積回路の構成の一例を示す回路図である。 本発明の第４の実施形態の電子回路の動作を説明するタイミングチャートである。 本発明の第５の実施形態の電子回路の構成を示すブロック図である。 本発明の第５の実施形態の電子回路の動作を説明するタイミングチャートである。 本発明の電子回路に含まれる第１の内部回路の構成例ＡとＢを示すブロック図である。 本発明の電子回路に含まれる第１の内部回路の構成例ＣとＤを示すブロック図である。 本発明の電子回路に含まれる第１の内部回路のアナログブロックの構成例を示す回路図である。 従来の電子回路の構成を説明するブロック図である。 従来の電子回路の動作の不具合を説明するタイミングチャートである。

本発明の特徴的な部分は、レベルシフタの活性または非活性の制御に、２つの判定を行なっている点である。すなわち、内部回路の動作状態を判定する第１の判定手段と、システム電圧が所定値に達したか、または収束したことを判定する第２の判定手段と、を用いて判定するものである。

第１の判定手段は、発振回路と発振検出回路とを備えており、発振回路が発振を開始したことを発振検出回路が検出する。この検出により内部回路が動作状態にあることを判定するのである。

第２の判定手段は、システム電圧（もしくは、システム電圧を生成するときの基準となるリファレンス電圧）が所定値に達したか、または所定値に収束したかを検出する電圧検出回路を備えている。また、第２の判定手段は、第１の判定手段の出力信号である動作開始信号をシステム電圧（もしくは、リファレンス電圧）の収束に応じて遅延させる遅延回路を備えている。遅延回路を有しているということは、システム電圧の収束状態に応じて動作開始信号に遅延時間を与えたレベルシフタ制御信号を出力することで、システム電圧が所定値に収束したことを判定することができるということでもある。

第２の判定手段が遅延回路を備えるときは、第１の判定手段からの出力信号は、システム電圧に応じてなる信号である必要がある。その場合、第１の判定手段を構成する発振検出回路が、システム電圧で駆動されていれば、その出力信号はシステム電圧に応じた信号となる。一方、発振検出回路がシステム電圧ではない電圧で駆動されていれば、発振検出回路の出力に信号の電圧レベルをシステム電圧にする回路を設ければ、その回路からの出力信号はシステム電圧に応じた信号となる。

つまり、本発明は、レベルシフタの活性または非活性の制御に、発振が成されていることと、システム電源が正常に出力されていることとの２つの条件が揃わないと、レベルシフタを活性または非活性にする制御信号が出力しないのである。
これによって、パワーダウンモードからの復帰において、レベルシフタへの入力信号である内部回路からの信号が適正になるまで、その信号を遮断することができるのである。

以下、図面に基づいて本発明の実施形態を詳述する。
なお、本発明の実施形態は、太陽電池と二次電池とを備えたアナログ時計システムを制御する電子回路を例にして説明する。つまり、光の照射により太陽電池で生成される起電力が元になる電池電圧ＶＢＴ、その電池電圧ＶＢＴより生成される電源電圧ＶＳＳ、及びグランド電位である電源電圧ＶＤＤの各電圧を有する電源系を備えたアナログ時計システムである。電池電圧ＶＢＴと電源電圧ＶＳＳとは同一の電圧値を有していてもよいが、実際の時計システムにおいては、上述のように、電池電圧ＶＢＴから電源電圧ＶＳＳを生成する場合が多いため、その例で説明することにする。

なお、この構成は、従来例として図２７で提示した太陽電池と二次電池とを備えたアナログ時計システムと基本的な部分は同一であるので、同一要素には同一番号を付し重複する説明は一部省略するものとする。

［第１の実施形態の構成の説明：図１］
まず、図１を用いて第１の実施形態の電子回路の構成について説明する。
第１の実施形態の特徴は、第１の判定手段として独立した発振回路と発振検出回路とを備え、第２の判定手段としてシステム電圧が所定値に達したかを検出する電圧検出回路を備え、２つの判定結果の論理積によってレベルシフタの活性または非活性を制御することである。これによって、内部回路が正常に動作し、かつ、システム電圧が所定値に達した条件で、レベルシフタを活性化することができる。

図１において、１は電子回路である。電子回路１は従来例の図２７と同様にワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、第１の内部回路としての内部回路３０、レベルシフタ２３、第２の内部回路としての入出力回路２４、及び、レベルシフタ２３を制御する制御回路４０などによって構成される。

電子回路１の周辺には、従来例と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（共に図示せず）等を動かす電子回路１の外部装置であるモータ５が配置されている。なお、外部装置は図１の例に限定されず、例えば、電子回路１がデジタル時計用である場合は、外部装置はデジタル表示パネルが用いられる。

ＳＣ２は、光によって起電力を発生し、ダイオード４を介して並列に接続されている二次電池３に充電電流を供給して充電を行う。二次電池３のプラス側は電子回路１のプラス端子１ａに接続され、二次電池３のマイナス側は電子回路１のマイナス端子１ｂに接続される。そして、電子回路１のプラス端子１ａは、回路の電源電圧ＶＤＤに接続され、マイナス端子１ｂは、回路のマイナス電源電圧として電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラスの電源電圧となり、電子回路１のグランドとなる。また、電池電圧ＶＢＴは電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて、その電圧値は変動する。以上の接続によって電子回路１は、ＳＣ２及び二次電池３を電源として動作する。

電子回路１に内蔵されるシステム電圧発生回路１０は、電圧レギュレータ回路であり、電源電圧ＶＳＳまたは電池電圧ＶＢＴを入力して降圧し、電源電圧ＶＳＳまたは電池電圧ＶＢＴに依存しない低電圧かつ安定した（定電圧の）システム電圧ＶＲＥＧを発生し出力する。なお、システム電圧発生回路１０の詳細については後述する。

スイッチ素子２１は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤにプルアップし、スイッチ素子２２は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤにプルアップする機能を備えている。このスイッチ素子２１と２２は、例えば、知られている電界効果型トランジスタ素子などを用いることができる。スイッチ素子２１、２２は、後述する起動信号Ｐ４によりＯＮまたはＯＦＦする。

なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られる安定化した電源電圧である。例えば、抵抗分圧回路や電圧レギュレータ回路などを用いて生成することができる。もちろん、システム電圧発生回路１０と同様な回路であってもかまわない。また、各電源電圧の電圧レベルは、従来例と同様とすれば、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。このとき、各電圧の一例を挙げると次のようになる。すなわち、電源電圧ＶＤＤをグランド（０Ｖ）とすると、電池電圧ＶＢＴは、−１．２Ｖ、電源電圧ＶＳＳは、−１．１Ｖ、システム電圧ＶＲＥＧは、−０．８Ｖである。もちろん、電池電圧ＶＢＴと電源電圧ＶＳＳとは同じ電圧値としてもかまわない。

内部回路３０は、電子回路１の中核となる回路群であり、システム電圧ＶＲＥＧの供給を受けて動作する。図１に示す例では、電源電圧ＶＳＳも供給を受けており、デジタル回路の回路ブロックとしてＡブロック３１とＢブロック３２とを含んでいる。また、図示しないが、アナログ処理を行うアナログブロックを含んでもよい。

Ａブロック３１は、比較的高速で動作する計時処理回路によって構成され、低消費電力を実現するために低電圧のシステム電圧ＶＲＥＧによって動作し、Ｂブロック３２は、計時情報を記憶するメモリ（例えば、不揮発性メモリ）等によって構成され、電源電圧ＶＳＳによって動作する。
また、内部回路３０の発振回路３４から出力される基準クロック信号Ｐ２２は、一定の発振周波数を有する発振信号であり、図１の例では、Ａブロック３１に供給しているが、この信号を、内部回路３０全体を動作させるための基準の発振信号として用いてもよい。そして、この内部回路３０は、計時情報を含んだ計時制御信号Ｐ１を出力する。なお、内部回路３０の詳細な構成例は後述する。

レベルシフタ２３は電池電圧ＶＢＴによって動作し、内部回路３０からの計時制御信号Ｐ１を入力して、電池電圧ＶＢＴの電圧レベルに変換した出力信号Ｐ２を出力する。また、イネーブル端子ＥＮを有し、このイネーブル端子ＥＮに入力される“０”または“１”の論理（後述するレベルシフタ制御信号Ｐ１０）によってレベルシフタ２３は活性状態か非活性状態になる。例えば、論理“０”が入力されると、レベルシフタ２３は活性化して入力信号である計時制御信号Ｐ１をレベルシフトして出力信号Ｐ２が出力され、イネーブル端子ＥＮに論理“１”が入力されると、レベルシフタ２３は非活性化して計時制御信号Ｐ１を遮断し、出力信号Ｐ２は論理“０”に固定される。

入出力回路２４は電池電圧ＶＢＴによって動作し、出力信号Ｐ２を入力して、電子回路１の外部に駆動信号Ｐ３を出力する。この駆動信号Ｐ３は、電子回路１の出力端子１ｃを介してモータ５に供給され、モータ５を駆動して時針または分針等を動かして時刻を表示する。また、入出力回路２４からは、パワーダウンモードを制御する起動信号Ｐ４が出力し、前述したスイッチ素子２１、２２に入力する。これらスイッチ素子は、パワーダウンモード時に共にＯＮしており、パワーダウンモードから復帰するときに、共にＯＦＦするように制御される。

制御回路４０は、レベルシフタ２３の活性または非活性を制御し、レベルシフタ２３からの不正信号を遮断する重要な機能を有している。この制御回路４０は、第１の判定手段４１と第２の判定手段４２とを含んでいる。第１の判定手段４１は、内部回路３０と同様に、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作する。そして、発振回路５０と発振検出回路６０とを内蔵する。

発振回路５０は、発振が開始されると発振信号Ｐ１１を出力し、発振検出回路６０は、発振信号Ｐ１１を入力して動作開始信号Ｐ５を出力する。詳しくは後述するが、発振回路５０が発振をしていることを発振検出回路６０が検出しなければ、動作開始信号Ｐ５も出力されないのである。なお、発振回路５０は、内部回路３０の発振回路３４と同一の回路構成であることが好ましい。発振回路５０および発振検出回路６０の詳細は後述する。

第２の判定手段４２は、基準電圧発生回路とアナログコンパレータ（共に図示せず）等による電圧検出回路８０によって構成される。この電圧検出回路８０は、電池電圧ＶＢＴの供給を受けて動作し、システム電圧ＶＲＥＧを入力してシステム電圧ＶＲＥＧが所定の電圧値に達したならば電圧検出信号Ｐ１３を出力する。

また、９０は論理積回路であり、動作開始信号Ｐ５と電圧検出信号Ｐ１３とを入力して論理積反転（ＮＡＮＤ）を行い、レベルシフタ制御信号（以下、ＬＳ制御信号と略す）Ｐ１０を出力してレベルシフタ２３のイネーブル端子ＥＮに供給する。この論理積回路９０によって、第１の判定手段４１と第２の判定手段４２との２つの条件が揃ったことを検出して、レベルシフタ２３を制御するのである。

［第１の実施形態の第１の判定手段の詳細な説明：図２］
次に、第１の実施形態の制御回路に含まれる第１の判定手段の回路構成の一例を図２を用いて説明する。
図２において、第１の判定手段４１は、発振回路５０、発振検出回路６０、及び電源切替回路７０によって構成されている。発振回路５０は、後述する発振回路電源電圧ＶＯＳＣを電源として動作し、発振インバータ５１の入出力端子に水晶振動子５２が接続された水晶発振回路であり、発振信号Ｐ１１を出力する。なお、発振回路５０は、ＣＲ発振回路などで構成してもかまわない。

発振検出回路６０は、バッファ６１、インバータ６２、Ｎｃｈ電界効果型トランジスタ
（以下、Ｎｃｈトランジスタと略す）６３、インバータ６４が直列接続され、バッファ６１は発振信号Ｐ１１を入力し、インバータ６４は動作開始信号Ｐ５を出力する。また、Ｎｃｈトランジスタ６３とインバータ６４の入力端子の接続点と電源電圧ＶＤＤとの間には、コンデンサ６５と定電流源６６とが並列接続されている。

この発振検出回路６０は、図示するように電源電圧ＶＳＳに接続されて動作するが、電源は電源電圧ＶＳＳに限定されず、システム電圧ＶＲＥＧや後述する発振回路電源電圧ＶＯＳＣでもよい。なお、発振回路５０と発振検出回路６０の動作説明は、後述する電子回路の動作説明で詳しく行なう。

次に、電源切替回路７０は、２つのスイッチ素子７１と７２、及びインバータ７３によって構成される。スイッチ素子７１は電源電圧ＶＳＳを入力し、スイッチ素子７２はシステム電圧ＶＲＥＧを入力する。スイッチ素子７１、７２の接続点は、発振回路電源電圧ＶＯＳＣとして発振回路５０の電源となる。また、インバータ７３は、発振信号Ｐ１１を分周する分周回路（図示せず）からの分周信号である切り替え制御信号Ｐ７を入力し、この切り替え制御信号Ｐ７をスイッチ素子７１の制御端子に接続し、インバータ７３の出力である切り替え制御信号Ｐ７の反転信号をスイッチ素子７２の制御端子に接続する。つまり、スイッチ素子７１とスイッチ素子７２とは反転制御されている。

ここで、電源切替回路７０の動作を説明すると、切り替え制御信号Ｐ７は、発振回路５０が発振開始前の状態では、図示しない分周回路が動作していないので論理“０”を出力し、スイッチ素子７１はＯＮ、スイッチ素子７２はＯＦＦとなる。これにより、発振回路電源電圧ＶＯＳＣは、電圧値の高い電源電圧ＶＳＳが供給されるので、発振回路５０は短時間で発振動作を開始して発振信号Ｐ１１を出力することができる。そして、図示しない分周回路が分周動作を開始する。

なお、電源切替回路７０は、上述の回路例に限定するものではなく、変更が可能である。例えば、スイッチ素子に抵抗を直列に接続する構成としてもよい。
すなわち、発振回路５０の発振回路電源電圧ＶＯＳＣとしてスイッチ素子７２を介してシステム電圧ＶＲＥＧが供給される際、システム電圧ＶＲＥＧから抵抗を介して発振回路電源電圧ＶＯＳＣが供給される構成としてもよい。
その理由は、発振回路５０の動作電流と抵抗との電圧降下によって発振回路電源電圧ＶＯＳＣの実効電圧を低下させて発振回路５０の消費電流を低下することができるためである。なお、その抵抗はＭΩの範囲（または程度）とすることができ、一例を挙げると１ＭΩである。

また、発振回路５０の発振回路電源電圧ＶＯＳＣとしてスイッチ素子７１を介して電源電圧ＶＳＳが供給される際にも、電源電圧ＶＳＳから抵抗を介して発振回路電源電圧ＶＯＳＣが供給される構成としてもよい。
発振回路５０が水晶発振回路であった場合には、電源電圧ＶＳＳが高電圧であると所定の周波数より高次の周波数で発振（オーバートーン）することがあり、所定の動作が得られなくなることがある。このため、前述と同様、発振回路５０の動作電流と抵抗との電圧降下によって発振回路電源電圧ＶＯＳＣの実効電圧を低下させることでオーバートーンを防止することができる。なお、その抵抗は数百ｋΩの値とすることができ、一例を挙げると５００ｋΩである。

発振回路５０は、発振開始後は電源電圧ＶＳＳで駆動されるが、発振開始から所定の時間が経過すると、図示しない分周回路の分周動作によって切り替え制御信号Ｐ７が論理“１”となるので、スイッチ素子７１はＯＦＦ、スイッチ素子７２はＯＮとなる。これにより、発振回路電源電圧ＶＯＳＣは、電圧値の低いシステム電圧ＶＲＥＧに切り替えられる
。もちろん、発振回路５０は発振を継続しているから、発振回路５０の消費電流が低減されると共に、安定した発振振幅の定常発振状態が妨げられることはないのである。

すなわち、電源切替回路７０は、発振回路５０の発振開始時において、電圧が比較的高い電源電圧ＶＳＳを供給して発振起動性を向上させて発振開始を確実に行い、発振開始後には、低い電圧値のシステム電圧ＶＲＥＧを供給して消費電流を低減する機能を有している。ところで、システム電圧ＶＲＥＧは、すでに説明したようにシステム電圧発生回路１０により生成されているが、この電圧値は、発振回路５０が発振を継続できる電圧値に設定しておくことは、言うまでもないだろう。なお、発振開始時の電源としては、電源電圧ＶＳＳの代わりに電池電圧ＶＢＴを用いてもよい。

また、電源切替回路７０は、内部回路３０の発振回路３４（図１参照）にも付加することが好ましい。これは、双方の発振回路の特性を一致させて、第１の判定手段４１の発振回路５０が発振を開始して動作開始信号Ｐ５が出力した場合、内部回路３０の発振回路３４も発振を開始していることが好ましいからである。すなわち、第１の判定手段４１と内部回路３０との動作開始特性を一致させることで、第１の判定手段４１によって内部回路３０の動作開始状態を判定することがより精度よくできる。なお、本発明の動作説明においては、電源切替回路７０は図２に例示した構成に限定されないが、その他の構成については、発明の主要部分ではないため省略する。

また、前述の電源切替回路７０を用いない場合は、発振回路５０はシステム電圧ＶＲＥＧや電源電圧ＶＳＳで駆動されるのであるが、そのとき、発振回路５０は知られているように、どんな回路構成であっても、それらの電圧を供給されたときにすぐさま発振動作を開始するものが多い反面、所定の電圧レベルの振幅に達する定常発振状態になるには、多少の遅れが発生するものである。要するに、発振はすぐさま起こるがその電圧レベルは、時間と共に増してゆき、やがて定常状態になるのである。発振検出回路６０は、発振回路５０が定常状態になる前であっても（所定の電圧レベルでの振幅を有していないときでも）、それを検出することができる。

［第１の実施形態の電子回路の動作説明：図１、図２、図３］
次に、以上説明した第１の実施形態の電子回路の動作をタイミングチャートの図３を主に用い、図１、図２を適宜参照して説明する。
図３において、起動信号Ｐ４が論理“０”であるとき、電子回路１はパワーダウンモードであり、スイッチ素子２１、２２はＯＮとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧは、共に電源電圧ＶＤＤにプルアップされている。ここで、電子回路１がパワーダウンモードになる条件は、一例として、ＳＣ２に長時間光が照射されず、二次電池３によって電子回路１は動作を継続するが、二次電池３の充電量が減少して電池電圧ＶＢＴが所定の電圧値以下になった場合である。この場合、二次電池３の過放電を防ぐために、電子回路１の入出力回路２４が図示しない手段によって電池電圧ＶＢＴの電圧低下を検出し、起動信号Ｐ４を論理“０”として、パワーダウンモードに移行する。

このパワーダウンモードでは、前述したように、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとは、共に電源電圧ＶＤＤにプルアップされるので、内部回路３０は、必要な情報をＢブロックのメモリ（図示せず）に記憶後、動作を停止する。また、制御回路４０からのＬＳ制御信号Ｐ１０は論理“１”に固定され、レベルシフタ２３は非活性となって、計時制御信号Ｐ１を遮断するので、入出力回路２４からの駆動信号Ｐ３は停止し、電子回路１の全体が停止状態となる。

次に、ＳＣ２に光が照射されて二次電池３がある程度充電されて電池電圧ＶＢＴが所定の電圧値以上に上昇した場合、入出力回路２４は図示しない手段、例えば、電圧コンパレ
ータなどで電圧を比較するなどして電池電圧ＶＢＴの電圧上昇を検出して起動信号Ｐ４を論理“１”とする（図３：タイミングＴ１１）。

これにより、スイッチ素子２１、２２は共にＯＦＦとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ１２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧは電源電圧ＶＳＳが出力されてから出力が開始され、システム電圧ＶＲＥＧが所定の電圧に達して安定する時間は、タイミングＴ１２より遅れることになる。

ここで、システム電圧ＶＲＥＧが所定の電圧値に到達する前に、システム電圧ＶＲＥＧが発振回路５０（図２参照）の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ１３）。

次に、発振信号Ｐ１１を入力する発振検出回路６０（図２参照）の動作を説明する。
図３において、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達する前は、発振検出回路６０に入力される発振信号Ｐ１１の電圧レベルは、図示するように、ほぼ電源電圧ＶＳＳの電圧レベルに推移し、その論理は“０”であるので、発振検出回路６０のバッファ６１の出力も論理“０”が保持され、これによって、Ｎｃｈトランジスタ６３はＯＦＦ状態であり、コンデンサ６５は定電流源６６によって放電されるので、インバータ６４の入力は電源電圧ＶＤＤに等しい状態が保持されて論理“１”となる。この結果、インバータ６４の出力である動作開始信号Ｐ５は、発振回路５０が発振を開始するまでは論理“０”の状態が保持される。

次に、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達して発振回路５０が発振を開始すると（タイミングＴ１３）、発振信号Ｐ１１は、クロック信号として論理“１”と論理“０”とを繰り返すので、発振検出回路６０のバッファ６１の出力は論理“１”、インバータ６２の出力は論理“０”となる瞬間が発生する。これにより、Ｎｃｈトランジスタ６３は、発振信号Ｐ１１の論理“１”に同期してＯＮとなる瞬間が発生する。

ここで、Ｎｃｈトランジスタ６３がＯＮになると、コンデンサ６５には瞬時に電源電圧ＶＤＤからの充電電流が流れて充電され、それによって、インバータ６４の入力は、電源電圧ＶＳＳの電圧レベルに引かれるので、その論理は“０”となり、動作開始信号Ｐ５は発振信号Ｐ１１が出力されると同時に論理“１”となる。

そして、発振信号Ｐ１１は、論理“１”の次の瞬間に論理“０”となるが、Ｎｃｈトランジスタ６３が再びＯＦＦとなっても、コンデンサ６５に充電された電荷を定電流源６６によって放電する放電時間が、発振信号Ｐ１１の周期よりも長く設定されていれば、発振回路５０の発振が継続されている期間、インバータ６４の入力レベルは、論理“０”が保持されるので、動作開始信号Ｐ５は図示するように、タイミングＴ１３以降、論理“１”が継続する。

次に第２の判定手段としての電圧検出回路８０（図１参照）の動作を説明する。
図３において、システム電圧ＶＲＥＧを入力する電圧検出回路８０は、システム電圧ＶＲＥＧが目標電圧Ｖｔｇに達する以前は、電圧検出信号Ｐ１３を論理“０”として出力する。そして、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎを越えてマイナス側に低下し続け、所定値である目標電圧Ｖｔｇに達すると、電圧検出回路８０は、システム電圧ＶＲＥＧが目標電圧Ｖｔｇに達したことを検出して電圧検出信号Ｐ１３を論理“１”とする（
タイミングＴ１４）。なお、目標電圧Ｖｔｇは、内部回路３０が十分に正常動作を維持できる電圧値に設定されていればよく、システム電圧ＶＲＥＧと同一であってもかまわない。

次に論理積回路９０（図１参照）の動作を説明する。
論理積回路９０は、第１の判定手段４１からの動作開始信号Ｐ５と第２の判定手段４２からの電圧検出信号Ｐ１３とを入力して論理積反転を実施し、ＬＳ制御信号Ｐ１０を出力する。すなわち、図３において、動作開始信号Ｐ５と電圧検出信号Ｐ１３との双方が論理“１”となるタイミングＴ１４で、ＬＳ制御信号Ｐ１０が論理“０”となる。ここで、レベルシフタ２３は、イネーブル端子ＥＮに入力されるＬＳ制御信号Ｐ１０が論理“１”で非活性状態を保持し、ＬＳ制御信号Ｐ１０が論理“０”で活性状態に移行するので、レベルシフタ２３はタイミングＴ１４で活性状態となる。

ここで第１の実施形態の動作をまとめると、電子回路１の制御回路４０は論理積回路９０によって、第１の判定手段４１が出力する動作開始信号Ｐ５と、第２の判定手段４２が出力する電圧検出信号Ｐ１３との論理積が真となった時点でＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３を活性化する。すなわち、第１の判定手段４１は、発振回路５０の発振開始を検出して内部回路３０が動作状態であることを判定し、かつ、第２の判定手段４２によってシステム電圧ＶＲＥＧが所定値である目標電圧Ｖｔｇに達したことを判定し、この双方の判定結果に基づいてレベルシフタ２３を活性化する。

従って、レベルシフタ２３は、内部回路３０が十分に正常動作状態に移行した後に活性状態となるので、レベルシフタ２３から不正な信号が出力されることを確実に防ぎ、外部回路の誤動作を防止できる。また、第２の内部回路である入出力回路２４に不正な信号が入力されることがないので、電子回路の内部の安定動作を実現し、回路の貫通電流を低減することができる。

以上のように、第１の実施形態は、電子回路１が停止状態から動作状態に移行するとき、すなわち、パワーダウンモードからの復帰において、２つの判定結果の論理積によって行う復帰シーケンスを備え、レベルシフタへの入力信号が適正になるまで、その入力信号を遮断することで、パワーダウンモードからの復帰を誤動作なく確実に実施することができ、信頼性の高いパワーダウンモードを備えた電子回路を提供することができる。

また、説明した例の第２の判定手段４２は、システム電圧ＶＲＥＧの電圧レベルが所定値に達したか否かを判定する一般的なアナログコンパレータで構成できるので、制御回路４０の構成が簡単であり、回路規模を増やすことなくパワーダウンモードの制御を実現することができる。

［第２の実施形態の構成説明：図４］
次に、図４を用いて第２の実施形態の電子回路の構成例を説明する。
なお、第２の実施形態は、前述の第１の実施形態の電子回路に含まれる制御回路の一部が異なるだけであるので、電子回路、及びその周辺部の同一要素には同一番号を付し重複する説明は省略する。

第２の実施形態の特徴は、制御回路に含まれる発振検出回路が、２つの役割を担う点である。すなわち、発振検出回路が、発振回路の動作検出（第１の判定手段）と、システム電圧ＶＲＥＧが所定の電圧値に達したこととを判定（第２の判定手段）する。そして、制御回路は電圧レベル調整回路によってレベルシフタを制御する制御信号を出力するのである。これによって、内部回路が正常に動作し、かつ、システム電圧が所定値に達したとい
う２つの条件で、レベルシフタを活性化することができる。
なお、以下の説明では、発振回路の動作検出及びシステム電圧ＶＲＥＧが所定の電圧値に達したことを判定する構成を、第１及び第２の判定手段と呼ぶことにする。

図４において、１００は第２の実施形態の電子回路である。電子回路１００は、ワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第１の内部回路としての内部回路３０、第２の内部回路としての入出力回路２４を含んでいる。内部回路３０は、発振回路３４、Ａブロック３１、Ｂブロック３２を有している。これらの回路は、図１で示した第１の実施形態と同様であるので、同一番号を付し詳細な説明は省略する。

また、１１０はレベルシフタ２３の活性または非活性を制御する制御回路である。この制御回路１１０は、第１及び第２の判定手段１１１と電圧レベル調整回路としての電圧変換回路１２０を含んでいる。第１及び第２の判定手段１１１は、発振回路５０と発振検出回路６０´を内蔵して動作開始信号Ｐ５´を出力する。
発振回路５０は、電源電圧ＶＳＳまたはシステム電圧ＶＲＥＧを電源として動作し、発振検出回路６０´はシステム電圧ＶＲＥＧを電源として動作する。なお、内部回路３０の発振回路３４と制御回路１１０の発振回路５０とは、すでに説明した例と同様に回路構成と電源を同一にすることが好ましい。これは発振回路５０の動作状態が内部回路３０の動作状態と同じであることが好ましいからである。

また、電子回路１００の周辺には、ＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（図示せず）等を動かすモータ５が配置されているが、第１の実施形態と同様であるので詳細な説明は省略する。

［第２の実施形態の制御回路の詳細な説明：図５］
次に、第２の実施形態の制御回路１１０の第１及び第２の判定手段１１１に含まれる発振検出回路６０´と電圧変換回路１２０の構成を図５を用いて説明する。
なお、第１及び第２の判定手段１１１の発振回路５０の回路構成は、前述した第１の実施形態の制御回路４０の発振回路５０（図２参照）と同一であるので、ここでの説明は省略する。また、発振検出回路６０´は、システム電圧ＶＲＥＧを電源として動作することに違いがあるものの、前述した第１の実施形態の制御回路４０の発振検出回路６０（図２参照）と基本構成は同じであるので、重複する説明は一部省略する。

図５において、第１及び第２の判定手段１１１に含まれる発振検出回路６０´は、バッファ６１、インバータ６２、Ｎｃｈトランジスタ６３、バッファ６７が直列接続され、バッファ６１は発振回路５０（図４参照）からの発振信号Ｐ１１を入力し、バッファ６７は動作開始信号Ｐ５´を出力する。また、Ｎｃｈトランジスタ６３とバッファ６７の入力端子の接続点と電源電圧ＶＤＤとの間には、コンデンサ６５と定電流源６６が並列接続されている。

この発振検出回路６０´の電源は、図示するようにシステム電圧ＶＲＥＧに接続され、出力である動作開始信号Ｐ５´の電圧レベルは、システム電圧ＶＲＥＧである。ここで、発振検出回路６０´が、前述の第１の実施形態の発振検出回路６０と異なる点は、出力である動作開始信号Ｐ５´の論理が反転していることと、電源が第１の実施形態の発振検出回路６０は電源電圧ＶＳＳであるが、発振検出回路６０´の電源はシステム電圧ＶＲＥＧであることである。

次に、動作開始信号Ｐ５´の電圧レベルを変換する電圧変換回路１２０の構成を説明する。
図５の電圧変換回路１２０において、インバータ１２１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ１２２とＰｃｈトランジスタ１２３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ１２２のソース端子Ｓは電池電圧ＶＢＴに接続され、Ｎｃｈトランジスタ１２２のドレイン端子Ｄは、スイッチ素子であるＰｃｈトランジスタ１２４のドレイン端子Ｄと、インバータ１２５の入力端子と容量素子であるコンデンサ１２６の一方の端子とに接続され、この接続点をＥと定義する。

Ｐｃｈトランジスタ１２４のゲート端子Ｇは、動作開始信号Ｐ５´が入力されており、また、Ｐｃｈトランジスタ１２４のソース端子Ｓは、Ｐｃｈトランジスタ１２３のドレイン端子Ｄに接続されている。Ｐｃｈトランジスタ１２３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１２６の他方の端子も電源電圧ＶＤＤに接続されている。そして、インバータ１２５の出力端子からはＬＳ制御信号Ｐ１０が出力されている。
この電圧変換回路１２０は、動作開始信号Ｐ５´の電圧レベル（システム電圧ＶＲＥＧ）をレベルシフタ２３の活性化を制御する電池電圧ＶＢＴのレベルであるＬＳ制御信号Ｐ１０に変換する機能を有するが、その動作の詳細は後述する。

なお、制御回路１１０が電圧変換回路１２０を必要とする理由は、レベルシフタ２３は、電池電圧ＶＢＴによって動作しているので、このレベルシフタ２３を制御するＬＳ制御信号Ｐ１０の信号レベルは、システム電圧ＶＲＥＧの電圧レベルでは制御できず、電池電圧ＶＢＴの電圧レベルまで上げる必要があるからである。

［第２の実施形態の動作説明：図４、図５、図６］
次に、以上説明した第２の実施形態の電子回路の動作をタイミングチャートの図６を主に用い、図４、図５を適宜参照して説明する。
なお、第２の実施形態の基本動作は、前述の第１の実施形態の動作と同様であるので、重複する説明は一部省略する。
図６において、起動信号Ｐ４が論理“０”であるとき、電子回路１００はパワーダウンモードであり、スイッチ素子２１、２２はＯＮとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとは、共に電源電圧ＶＤＤにプルアップされている。

このパワーダウンモードでは、前述したように、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとは、共に電源電圧ＶＤＤにプルアップされるので、内部回路３０は、必要な情報をＢブロックのメモリ（図示せず）に記憶後、動作を停止する。また、制御回路１１０からのＬＳ制御信号Ｐ１０は論理“１”に固定され、レベルシフタ２３は非活性となって、計時制御信号Ｐ１を遮断するので、入出力回路２４からの駆動信号Ｐ３は停止し、電子回路１００の全体が停止状態となる。

次に、パワーダウンモードから通常動作モードに復帰する場合は、入出力回路２４が起動信号Ｐ４を論理“１”とすることで実現する（図６：タイミングＴ２１）。これにより、スイッチ素子２１、２２は共にＯＦＦとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ２２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧは電源電圧ＶＳＳが出力されてから出力が開始され、システム電圧ＶＲＥＧが安定領域に到達する時間は、タイミングＴ２２より後のタイミングとなる。

ここで、システム電圧ＶＲＥＧが所定の電圧値に到達する前に、システム電圧ＶＲＥＧが発振回路５０の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ２３）。

次に、発振信号Ｐ１１を入力する発振検出回路６０´（図５参照）の動作を説明する。
ここで、この発振検出回路６０´の動作は、前述の第１実施形態の発振検出回路６０（図２参照）と基本動作は同様であるので、異なる動作を中心に説明する。
図６において、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達する前は、発振検出回路６０´に入力される発振信号Ｐ１１の電圧レベルは、図示するように、ほぼシステム電圧ＶＲＥＧの電圧レベルに推移し、その論理は“０”であるので、発振検出回路６０´のバッファ６１の出力も論理“０”が保持される。

これにより、Ｎｃｈトランジスタ６３はＯＦＦ状態であり、コンデンサ６５は定電流源６６によって放電されるので、バッファ６７の入力は電源電圧ＶＤＤに等しい状態が保持されて論理“１”となる。この結果、バッファ６７の出力である動作開始信号Ｐ５´は、電源電圧ＶＤＤの電圧レベル（すなわち論理“１”）の状態が保持される。

次に、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達して発振回路５０が発振を開始すると（タイミングＴ２３）、発振信号Ｐ１１は、クロック信号として論理“１”と論理“０”とを繰り返すので、Ｎｃｈトランジスタ６３がＯＮになるタイミングが発生し、コンデンサ６５は充電されて、バッファ６７の入力は論理“０”となるので、出力である動作開始信号Ｐ５´は、システム電圧ＶＲＥＧの電圧レベル（すなわち、論理“０”）となる。

そして、発振信号Ｐ１１は、論理“１”の次の瞬間に論理“０”となるが、Ｎｃｈトランジスタ６３が再びＯＦＦとなっても、コンデンサ６５に充電された電荷を定電流源６６によって放電する放電時間が、発振信号Ｐ１１の周期よりも長く設定されていれば、発振回路５０の発振が継続されている期間、バッファ６７の入力レベルは、論理“０”が保持されるので、動作開始信号Ｐ５´は図示するように、タイミングＴ２３以降、システム電圧ＶＲＥＧの電圧レベル（論理“０”）が継続する。

ここで注意すべき点は、発振回路５０に供給される電源が最低動作電圧Ｖｍｉｎを越えて発振回路５０が発振を開始し、発振信号Ｐ１１が発振検出回路６０´に入力されたとしても、システム電圧ＶＲＥＧを電源とする発振検出回路６０´が正常に動作しなければ、動作開始信号Ｐ５´は論理“０”になることはできないという点である。たとえば、システム電圧ＶＲＥＧが電源電圧ＶＤＤに近ければ、Ｎｃｈトランジスタ６３はＯＮできないので、コンデンサ６５は充電されず、動作開始信号Ｐ５´は論理“１”が継続する。

すなわち、動作開始信号Ｐ５´が論理“０”を出力する条件は、発振回路５０が発振を開始して動作状態となり、かつ、システム電圧ＶＲＥＧが発振検出回路６０´を正常に動作させる所定の電圧値に達した場合である。これにより、発振検出回路６０´を含む第１及び第２の判定手段１１１は、発振回路５０の発振検出（すなわち、内部回路３０の動作検出：第１の判定手段）と、システム電圧ＶＲＥＧが所定の電圧値に達したことの判定（第２の判定手段）との２つの判定手段を備えていることになる。

次に動作開始信号Ｐ５´を入力する電圧変換回路１２０（図５参照）の動作を説明する。
図６において、起動信号Ｐ４が論理“１”となったタイミングＴ２１から発振回路５０が発振開始するまでのタイミングＴ２３の期間は、電圧変換回路１２０のＮｃｈトランジスタ１２２はＯＦＦであり、Ｐｃｈトランジスタ１２３はＯＮであり、Ｐｃｈトランジスタ１２４は動作開始信号Ｐ５´が論理“１”なのでＯＦＦである。これにより、コンデンサ１２６に溜まっている電荷は、放電されずに保持されるので、接続点Ｅは、図示するように、電池電圧ＶＢＴの電圧レベルが保持され、インバータ１２５の出力であるＬＳ制御
信号Ｐ１０は、論理“１”（電源電圧ＶＤＤの電圧レベル）が保持されている。

ここで、発振回路５０が発振を開始し、発振検出回路６０´が発振を検出して動作開始信号Ｐ５´が論理“０”（システム電圧ＶＲＥＧの電圧レベル）になると（タイミングＴ２３）、Ｐｃｈトランジスタ１２４がＯＮとなって、コンデンサ１２６の放電ルートが形成され、Ｐｃｈトランジスタ１２４を介して放電電流が流れて、コンデンサ１２６は放電される。これにより、接続点Ｅの電位は、タイミングＴ２３で電池電圧ＶＢＴから電源電圧ＶＤＤまで速やかに上昇し、接続点Ｅを入力とするインバータ１２５の出力であるＬＳ制御信号Ｐ１０は、タイミングＴ２３で論理“０”に反転する。すなわち、電池電圧ＶＢＴの電圧レベルとなる。

ここで、ＬＳ制御信号Ｐ１０は、レベルシフタ２３のイネーブル端子ＥＮに入力され、レベルシフタ２３は、イネーブル端子ＥＮに入力されるＬＳ制御信号Ｐ１０が論理“１”で非活性状態を保持し、ＬＳ制御信号Ｐ１０が論理“０”で活性状態に移行する。すなわち、制御回路１１０は、内部回路３０が動作状態であり、かつ、システム電圧ＶＲＥＧが所定の電圧値に達したという２つの条件が揃ったことでＬＳ制御信号Ｐ１０を出力してレベルシフタ２３を活性化する。

この結果、レベルシフタ２３は、内部回路３０が十分に正常動作状態に移行した後に活性状態となるので、レベルシフタ２３から不正な信号が出力されることを確実に防ぐことができる。このように、第２の実施形態は制御回路の構成は異なるが、前述の第１の実施形態と同様に、レベルシフタ２３を制御してシステム全体の誤動作を防止することができる。

このように、第２の実施形態は、発振回路５０と発振検出回路６０´とによる第１及び第２の判定手段１１１だけでレベルシフタ２３を活性化する２つの条件が揃ったことを判定できるので、第１の実施形態に比べて、より小規模な回路構成で電子回路を構成できるメリットがある。

次に第３の実施形態の電子回路の構成例を説明する。
第３の実施形態の特徴は、第２の判定手段が動作開始信号をシステム電圧の収束に応じて遅延する遅延回路を備えて、レベルシフタを活性または非活性にする制御信号を出力することでレベルシフタを制御することである。

第３の実施形態の電子回路の構成においては、４つの構成例を説明する。
構成例１は、制御回路の第１の判定手段を構成する発振回路と第１の内部回路に含まれる発振回路とが独立している例である。
構成例２は、第１の内部回路の発振回路を省き、第１の判定手段の発振回路による発振信号を第１の内部回路に入力するものであり、１つの発振回路を共用する例である。
構成例３は、第１の判定手段の発振回路を省き、第1の内部回路に含まれる発振回路による発振信号を第１の判定手段に入力するものであり、１つの発振回路を共用する例である。
構成例４は、構成例３の改良であり、第１の内部回路に発振検出回路も含まれる例である。

また、制御回路を構成する第１の判定手段と第２の判定手段も２つある。以降、電子回路の構成例１〜構成例４と、第１の判定手段および第２の判定手段の構成とを、図を参照して順次説明する。なお、電子回路の動作の詳細な説明については、各構成例の内容を説明したあとにタイミングチャートを用いて説明する。

［第３の実施形態の構成例１の説明：図７］
まず、図７を用いて第１の実施形態の電子回路の構成例１について説明する。
図７において、２００は第３の実施形態の電子回路である。電子回路２００は、ワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第１の内部回路としての内部回路３０、第２の内部回路としての入出力回路２４を含んでいる。内部回路３０は、発振回路３４、Ａブロック３１、Ｂブロック３２を有している。これらの回路は、図１で示した第１の実施形態と同様であるので、同一番号を付し詳細な説明は省略する。

２１０は制御回路である。制御回路２１０はレベルシフタ２３の活性または非活性を制御し、レベルシフタ２３からの不正信号を遮断する機能を有している。この制御回路２１０は、第１の判定手段２１１と第２の判定手段２１２とを含んでいる。第１の判定手段２１１は発振回路５０と発振検出回路６０´とを内蔵し、内部回路３０と同様に、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作する。また、第２の判定手段２１２は、遅延回路２２０を内蔵する。

第３の実施形態の構成例１の特徴は、内部回路３０と制御回路２１０とが独立した発振回路を備える構成となっている。１つの電子回路の中で異なる発振回路が存在しても、それらが起動して発振を開始すること自体に大きな時間的ずれがないため、このような構成が成立するのである。もちろん、内部回路３０と制御回路２１０との発振回路が同一の回路構成を有していれば、それらが発振を開始するときの時間的ずれは極めて小さいことは無論であろう。なお、双方の発振回路の構成は、双方の回路の都合で決めることもできるため、回路設計の自由度が大きいという効果もある。

また、電子回路２００の周辺には、ＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（図示せず）等を動かすモータ５が配置されているが、第１の実施形態と同様であるので詳細な説明は省略する。

第１の判定手段２１１の発振回路５０は、発振が開始されると発振信号Ｐ１１を出力し、発振検出回路６０´は、発振信号Ｐ１１を入力して動作開始信号Ｐ５´を出力する。
なお、発振回路５０は、発振回路３４と同一の回路構成であることが好ましい。発振回路５０および発振検出回路６０´の詳細は後述する。

第２の判定手段２１２の遅延回路２２０は、電池電圧ＶＢＴの供給を受けて動作し、起動信号Ｐ４と動作開始信号Ｐ５´とを入力してＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３のイネーブル端子ＥＮに入力する。
詳しくは後述するが、本実施形態のＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´にシステム電圧ＶＲＥＧの収束状態に応じた所定の遅延時間が与えられて出力される信号である。つまり、システム電圧ＶＲＥＧが所定の電圧値に収束されていないとＬＳ制御信号Ｐ１０が出力されることはないのである。

［動作の簡単な説明］
先の説明の通り、第３の実施形態の動作は、各構成例の説明の後に詳細に行なうが、ここで構成例１の動作を簡単に説明しておく。
内部回路３０からの計時制御信号Ｐ１の電圧レベルは、電源電圧ＶＤＤ（０Ｖ）とシステム電圧ＶＲＥＧ（−０．８Ｖ）との間の振幅である。第２の内部回路である入出力回路２４からの駆動信号Ｐ３は、電源電圧ＶＤＤと電池電圧ＶＢＴ（−１．２Ｖ）との間の振幅である。そこで、これらの電圧レベルを変換するのが、レベルシフタ２３である。
レベルシフタ２３の活性または非活性とする制御は、内部回路３０の動作状態を判定す
る第１の判定手段２１１と、システム電圧ＶＲＥＧが所定値に収束したことを判定する第２の判定手段２１２と、を用いて判定するものである。

パワーダウンモードのとき、起動信号Ｐ４はそれを示す論理信号となっており、スイッチ素子２１、２２をＯＮさせている。制御回路２１０は、起動信号Ｐ４の論理により、レベルシフタ２３を非活性とする論理信号のＬＳ制御信号Ｐ１０を出力している。このため、レベルシフタ２３は非活性となっている。
パワーダウンモードから復帰するときは、スイッチ素子２１、２２がＯＦＦとなり、電子回路１には、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとが供給される。

すると、第１の判定手段２１１の発振回路５０は発振を開始する。内部回路３０に設けている発振回路３４も同じく発振を開始する。第１の内部回路３０と制御回路２１０とには、電源電圧ＶＳＳやシステム電圧ＶＲＥＧが共に供給されるため、これら２つの発振回路は、仮に構成が異なっていたとしても、起動して発振を開始すること自体にさほどの時間的ずれがない。
そこで、第１の判定手段２１１の発振回路５０から出力される発振信号Ｐ１１を用いて発振検出回路６０´で発振を検出することで、発振回路３４から出力される基準クロック信号Ｐ２２を直接検出せずとも、内部回路３０の発振回路３４も動作しているとみなすことができる。
つまり、基準クロック信号Ｐ２２が内部回路３０全体を動作させるための基準の発振信号となっているときは、発振信号Ｐ１１をもって、内部回路３０が動作しているとみなすこともできる。

しかし、内部回路３０が動作をしているとはいえ、このタイミングでは、レベルシフタ２３への入力信号である計時制御信号Ｐ１が適正になっているかどうかはわからないので、レベルシフタ２３を非活性状態のままに保っている。

発振検出回路６０´は、発振信号Ｐ１１を入力され、動作開始信号Ｐ５´を出力する。この動作開始信号Ｐ５´は、第２の判定手段２１２の遅延回路２２０に入力される。
遅延回路２２０は、システム電圧ＶＲＥＧが所定値（所定の電圧値）に収束されるとＬＳ制御信号Ｐ１０を出力する。レベルシフタ２３は、このＬＳ制御信号Ｐ１０により、非活性状態から活性状態に移行する。

このように、制御回路２１０は、発振が成されていることと、システム電源ＶＲＥＧが所定の電圧値に収束し出力していることとの２つの条件が揃わないと、レベルシフタ２３への入力信号である計時制御信号Ｐ１が適正になったと判断せず、レベルシフタ２３を活性化しないのである。この２つの条件が揃わない間は、計時制御信号Ｐ１を遮断するから、入出力回路２４への不正信号の出力を解消できるのである。

［第３の実施形態の構成例２の説明：図８］
次に、第３の実施形態の構成例２を図８を用いて説明する。
なお、構成例２は、図７で示した構成例１の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。

第３の実施形態の構成例２の特徴は、第１の内部回路の発振回路を省き、制御回路の発振回路の発振信号を第１の内部回路の基準クロック信号として入力し、１つの発振回路を共用することである。このようにすれば、回路規模を縮小することができ、消費電流も低減できる。

図８において、３００は第の実施形態の構成例２の電子回路である。電子回路３００は、ワンチップＩＣによる時計用電子回路である。システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第２の内部回路としての入出力回路２４は、図７で示した構成例１と同様であるので、同一番号を付し重複する説明は省略する。
また、３１０は第１の内部回路としての内部回路であり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作し、回路ブロックとしてＡブロック３１１とＢブロック３１２とを含むことは、構成例１と同様であるが、基準クロック信号を発生する発振回路は存在せず、後述する制御回路からの基準クロック信号Ｐ１２を入力する構成である。

３２０はレベルシフタ２３の活性または非活性を制御する制御回路である。この制御回路３２０は、構成例１と同様に第１の判定手段３２１と第２の判定手段３２２とを含んでいる。第１の判定手段３２１は、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作し、構成例１と同様に発振回路５０と発振検出回路６０´とを内蔵する。また、発振回路５０は発振信号Ｐ１１を出力して発振検出回路６０´に供給すると共に、発振信号Ｐ１１と同一信号である基準クロック信号Ｐ１２を出力して内部回路３１０に供給する。また、発振検出回路６０´は動作開始信号Ｐ５´を出力する。

第２の判定手段３２２は、構成例１と同様に遅延回路２２０によって構成され、電池電圧ＶＢＴの供給を受けて動作し、動作開始信号Ｐ５´を入力してＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３のイネーブル端子ＥＮに入力する。

また、電子回路３００の周辺には、構成例１と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（共に図示せず）等を動かすモータ５が配置されているが、詳細な説明は省略する。

このように、構成例２の電子回路３００は、内部回路３１０に構成例１で示した発振回路３４が存在せず、制御回路３２０の発振回路５０からの基準クロック信号Ｐ１２を入力して共用する構成であるので、回路規模を縮小でき、また、発振回路が１つで構成されるので消費電流も低減できる特徴を有している。

また、内部回路３１０と制御回路３２０とが発振回路５０を共用することで、制御回路３２０の発振回路５０が発振を開始して発振信号Ｐ１１が出力されると、同一信号である基準クロック信号Ｐ１２が内部回路３１０に供給されるので、制御回路３２０の動作開始と内部回路３１０の動作開始を完全に同一とすることができるという利点がある。なお、この利点は、後述する構成例３、４についても同様である。

［第３の実施形態の構成例３の説明：図９］
次に、第３の実施形態の構成例３の電子回路を図９によって説明する。
なお、構成例３は、すでに説明した構成例の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。

第３の実施形態の構成例３の特徴は、第１の判定手段の発振回路を省き、第１の内部回路に含まれる発振回路が出力する基準クロック信号を制御回路の発振検出回路に入力して、１つの発振回路を共用することである。

図９において、４００は第３の実施形態の構成例３の電子回路である。電子回路４００は、ワンチップＩＣによる時計用電子回路である。システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第２の内部回路としての入出力回路２４は、構成例１と同様であるので、同一番号を付し重複する説明は省略する。
また、４１０は第１の内部回路としての内部回路であり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作し、回路ブロックとしてＡブロック４１１とＢブロック４１２とを含むと共に、基準クロック源として、発振回路３４を有しており、基準クロック信号Ｐ２２を出力する。なお、発振回路３４は、すでに説明したように、水晶振動子の振動を用いた公知の水晶発振回路としてもよい。

４２０はレベルシフタ２３の活性または非活性を制御する制御回路である。この制御回路４２０は、すでに説明した構成例と同様に第１の判定手段４２１と第２の判定手段４２２とを含んでいる。
第１の判定手段４２１は、電源電圧ＶＳＳとシステム電圧ＶＲＥＧの供給を受けて動作し、発振検出回路６０´を内蔵して動作開始信号Ｐ５´を出力する。この発振検出回路６０´は、前述の内部回路４１０の発振回路３４からの基準クロック信号Ｐ２２を入力して動作する。すなわち、制御回路４２０の第１の判定手段４２１は、内部回路４１０の発振回路３４を共用するので、図示するように、制御回路４２０の一部の回路は、内部回路４１０に含まれる構成である。

第２の判定手段４２２は、すでに説明した構成例と同様に遅延回路２２０によって構成され、電池電圧ＶＢＴの供給を受けて動作し、起動信号Ｐ４と動作開始信号Ｐ５´とを入力してＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３のイネーブル端子ＥＮに入力する。

また、電子回路４００の周辺には、すでに説明した構成例と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（共に図示せず）等を動かすモータ５が配置されているが、詳細な説明は省略する。

このように、構成例３の電子回路４００は、制御回路４２０に構成例１で示した発振回路５０が存在せず、制御回路４２０は、内部回路４１０の発振回路３４からの基準クロック信号Ｐ２２を入力して共用する構成であるので、回路規模を縮小でき、また、発振回路が１つで構成されるので消費電流を低減できる特徴を有している。

［第３の実施形態の構成例４の説明：図１０］
次に、第３の実施形態の構成例４の電子回路を図１０によって説明する。
なお、構成例４は、すでに説明した構成例の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。

第３の実施形態の構成例４の特徴は、第１の内部回路の発振回路を省き、第１の内部回路に含まれる発振回路を制御回路が共用すると共に、第１の内部回路に制御回路の発振検出回路が含まれていることである。

図１０において、５００は第３の実施形態の構成例４の電子回路である。電子回路５００は、ワンチップＩＣによる時計用電子回路である。システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第２の内部回路としての入出力回路２４は、構成例１と同様であるので、同一番号を付し重複する説明は省略する。

また、５１０は第１の内部回路としての内部回路であり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとの供給を受けて動作し、回路ブロックとしてＡブロック５１１とＢブロック５１２とを含むと共に、基準クロック源として、発振回路５０を有しており、発振信号Ｐ１１と基準クロック信号Ｐ１２とを出力する。これらの信号は、同一の信号であるが、すでに説明した構成例２と同様に、名称を分けている。

なお、発振回路５０は、すでに説明した例と同様に、水晶振動子の振動を用いた公知の水晶発振回路としてもよい。また、この内部回路５１０は、後述する制御回路の第１の判定手段５２１の発振検出回路６０´を内蔵している。発振検出回路６０´は、内部回路５１０内にて発振回路５０と隣接して配置される。

５２０はレベルシフタ２３の活性または非活性を制御する制御回路である。この制御回路５２０は、すでに説明した構成例と同様に第１の判定手段５２１と第２の判定手段５２２とを含んでいるが、前述したように、第１の判定手段５２１を構成する発振回路５０と発振検出回路６０´とは、内部回路５１０に含まれている。そして、発振検出回路６０´からは動作開始信号Ｐ５´が出力される。このように、内部回路５１０は、制御回路５２０の第１の判定手段５２１を含んだ構成となる。

また、第２の判定手段５２２は、すでに説明した構成例と同様に遅延回路２２０によって構成され、電池電圧ＶＢＴの供給を受けて動作し、起動信号Ｐ４と動作開始信号Ｐ５´を入力してＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３のイネーブル端子ＥＮに入力する。

また、電子回路５００の周辺には、すでに説明した構成例と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（図示せず）等を動かすモータ５が配置されているが、詳細な説明は省略する。

このように、構成例４の電子回路５００は、内部回路５１０の中に制御回路５２０の大部分が含まれる構成であり、回路規模を縮小できると共に、発振回路が１つで構成されるので消費電流を低減できる特徴を有している。そして、内部回路５１０内にあっては、発振回路５０と発振検出回路６０´とが隣接して配置されることで、これらの回路間の信号の受信に遅延が発生しにくく、発振検出回路６０´は、発振回路５０が発振したか否かを遅れなく検出することができる。

［第３の実施形態の第１の判定手段の説明：図１１］
次に、第３の実施形態の制御回路に含まれる第１の判定手段の回路構成の一例を図１１を用いて説明する。
なお、第１の判定手段は、図７に示した第３の実施形態の構成例１の第１の判定手段２１１に基づいて説明するが、構成例２〜４のそれぞれの第１の判定手段３２１、４２１、５２１についても、発振回路がどの回路に含まれるかの違いはあるが、基本的な構成は同様である。

図１１において、第１の判定手段２１１は、発振回路５０、発振検出回路６０´、及び電源切替回路７０によって構成されている。これらの各回路は、前述した第１の実施形態の第１の判定手段４１（図２参照）と一部の回路を除いて同等であるので、異なる部分を中心に説明する。ここで発振回路５０及び電源切替回路７０は、第１の判定手段４１の発振回路５０及び電源切替回路７０と同等であるので説明は省略する。なお、発振回路５０からは、発振検出回路６０´に供給する発振信号Ｐ１１と、第３の実施形態の構成例２および構成例４の場合は、基準クロック信号Ｐ１２が出力される。また、第３の実施形態の構成例３において発振回路は、前述のように、内部回路４１０側に含まれる発振回路３４として配置される。

第１の判定手段２１１の発振検出回路６０´は、バッファ６１、インバータ６２、Ｎｃｈトランジスタ６３、バッファ６７が直列接続され、バッファ６１は発振信号Ｐ１１を入力し、バッファ６７は動作開始信号Ｐ５´を出力する。また、Ｎｃｈトランジスタ６３と
バッファ６４の入力端子の接続点と電源電圧ＶＤＤとの間には、コンデンサ６５と定電流源６６が並列接続されている。この発振検出回路６０´は、前述の第２の実施形態の発振検出回路６０´（図５参照）と同等であるので、同一番号で記載している。

この発振検出回路６０´の電源は、図示するようにシステム電圧ＶＲＥＧに接続されている。このため、出力の動作開始信号Ｐ５´の電圧レベルは、システム電圧ＶＲＥＧである。すでに説明しているように、遅延回路２２０は、動作開始信号Ｐ５´を遅延する回路であるが、このとき、動作開始信号Ｐ５´は、システム電圧ＶＲＥＧに応じた信号でなければならない。このため、基本的には、発振検出回路６０´の駆動電圧はシステム電圧ＶＲＥＧである必要があるが、発振検出回路６０´の電源を、電源電圧ＶＳＳや電池電圧ＶＢＴなどとすることができる。詳しくは後述する。

［第３の実施形態の第２の判定手段の構成例１の説明：図１２］
次に、第３の実施形態の電子回路の制御回路に含まれる第２の判定手段の構成例１としての遅延回路２２０を図１２を用いて説明する。
なお、遅延回路２２０は、第３の実施形態の全ての構成例１〜４の電子回路に適応される。そして、この遅延回路２２０は、２つのインバータと、３つのトランジスタと、１つのコンデンサによって構成されている。

すでに説明したように、第１の判定手段２１１は、発振回路５０の発振状態をいち早く検出する。ただし、発振回路５０が発振していることと、内部回路３０が正常に動作していることとは一致しない場合があるから、この第２の判定手段２１２を用いて動作開始信号Ｐ５´を遅延させるのである。

図１２の遅延回路２２０において、インバータ２２１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ２２２とＰｃｈトランジスタ２２３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ２２２のソース端子Ｓは電池電圧ＶＢＴに接続され、Ｎｃｈトランジスタ２２２のドレイン端子Ｄは、定電流源であるＰｃｈトランジスタ２２４のドレイン端子Ｄと、インバータ２２５の入力端子と容量素子であるコンデンサ２２６の一方の端子とに接続され、この接続点をＡと定義する。

Ｐｃｈトランジスタ２２４のゲート端子Ｇは、動作開始信号Ｐ５´が入力されており、また、Ｐｃｈトランジスタ２２４のソース端子Ｓは、Ｐｃｈトランジスタ２２３のドレイン端子Ｄに接続されている。Ｐｃｈトランジスタ２２３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ２２６の他方の端子も電源電圧ＶＤＤに接続されている。そして、インバータ２２５の出力端子からはＬＳ制御信号Ｐ１０が出力されている。

ここで、Ｐｃｈトランジスタ２２４は、ゲート端子Ｇに入力される動作開始信号Ｐ５´の論理“０”のシステム電圧ＶＲＥＧの電圧レベルに基づいて所定の定電流源（放電電流Ｉ１を流す定電流源）となるようにトランジスタサイズが最適化されて、コンデンサ２２６の放電手段として機能する。

遅延回路２２０は、発振検出回路６０´から動作開始信号Ｐ５´を所定の時間、遅延させるものである。動作開始信号Ｐ５´は、発振検出回路６０´からの動作開始信号Ｐ５´がシステム電圧ＶＲＥＧに応じた信号であるから、動作開始信号Ｐ５´が入力されたということは、第１の判定手段２１１が、発振回路５０の発振と、システム電圧ＶＲＥＧが所定値に収束していることとの２つの条件が揃ったと判断でき、遅延回路２２０を構成する各要素に応じた遅延時間を動作開始信号Ｐ５´に与える。

［第３の実施形態の動作説明：図７、図１１、図１２、図１３］
次に、以上説明した第３の実施形態の電子回路の動作をタイミングチャートの図１３を主に用い、図７、図１１、図１２を適宜参照して説明する。
なお、電子回路の構成は構成例１（図７参照）に基づき、第１の判定手段２１１は図１１、第２の判定手段２１２は図１２に基づいて説明する。また、構成例２〜４についても基本的動作は、同様である。また、第３の実施形態の基本動作の一部は、前述の第１の実施形態の動作と同様であるので、重複する説明は一部省略する。

図１３において、起動信号Ｐ４が論理“０”であるとき、構成例１の電子回路２００はパワーダウンモードであり、スイッチ素子２１、２２はＯＮとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧは、共に電源電圧ＶＤＤにプルアップされている。

このパワーダウンモードでは、前述したように、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとは、共に電源電圧ＶＤＤにプルアップされるので、内部回路３０は、必要な情報をＢブロックのメモリ（図示せず）に記憶後、動作を停止する。また、制御回路２１０からのＬＳ制御信号Ｐ１０は論理“１”に固定され、レベルシフタ２３は非活性となって、計時制御信号Ｐ１を遮断するので、入出力回路２４からの駆動信号Ｐ３は停止し、電子回路２００の全体が停止状態となる。

次に、パワーダウンモードから通常動作モードに復帰する場合は、入出力回路２４が起動信号Ｐ４を論理“１”とすることで実現する（図１３：タイミングＴ３１）。これにより、スイッチ素子２１、２２は共にＯＦＦとなるので、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ３２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧは電源電圧ＶＳＳが出力されてから出力が開始され、システム電圧ＶＲＥＧが安定領域に到達する時間は、タイミングＴ３２より後のタイミングとなる。

ここで、システム電圧ＶＲＥＧが安定領域に到達する前に、システム電圧ＶＲＥＧが発振回路５０の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ３３）。

次に、発振信号Ｐ１１を入力する発振検出回路６０´（図１１参照）の動作を説明する。なお、この発振検出回路６０´の動作は、前述の第２実施形態の発振検出回路６０´と同様であるので、詳細な説明は省略する。図１３において、発振回路５０が発振を開始するまでは、発振検出回路６０´の動作開始信号Ｐ５´は、論理“１”の状態が保持される。

ここで、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達して発振回路５０が発振を開始すると（タイミングＴ３３）、発振検出回路６０´は、発振を検出して動作開始信号Ｐ５´は論理“０”となる。そして、発振回路５０の発振が継続されている期間、バッファ６７の入力レベルは、論理“０”が保持されるので、動作開始信号Ｐ５´は図示するように、タイミングＴ３３以降、論理“０”（システム電圧ＶＲＥＧの電圧レベル）が継続する。なお、タイミングＴ３３直後のシステム電圧ＶＲＥＧは所定値に収束していないので、動作開始信号Ｐ５´の電圧レベルも同様に収束していない。

次に動作開始信号Ｐ５´を入力する第２の判定手段としての遅延回路２２０（図１２参照）の動作を説明する。
図１３において、起動信号Ｐ４が論理“１”となったタイミングＴ３１から発振回路５０が発振開始するまでのタイミングＴ３３の期間は、遅延回路２２０のＮｃｈトランジス
タ２２２はＯＦＦであり、Ｐｃｈトランジスタ２２３はＯＮであり、Ｐｃｈトランジスタ２２４は動作開始信号Ｐ５´が論理“１”なのでＯＦＦである。これにより、コンデンサ２２６に溜まっている電荷は、放電されずに保持されるので、接続点Ａは、図示するように、電池電圧ＶＢＴの電圧レベルが保持され、インバータ２２５の出力であるＬＳ制御信号Ｐ１０は、論理“１”が保持されている。

ここで、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達すると、発振回路５０は発振を開始して動作開始信号Ｐ５´が論理“０”となるが（タイミングＴ３３）、この時点では、システム電圧ＶＲＥＧは、収束状態には達しておらず、一定の時間経過の後、一例としてタイミングＴ３４でシステム電圧ＶＲＥＧは、所定値（この例では、−０．８Ｖ）に収束して安定する。このため、動作開始信号Ｐ５´はタイミングＴ３３から論理“０”となっても、その電圧レベルはシステム電圧ＶＲＥＧに依存しているのでタイミングＴ３４までは収束しない。

そして、タイミングＴ３４で、システム電圧ＶＲＥＧが所定の電圧値に収束すると、動作開始信号Ｐ５´の電圧レベルも所定の値に収束する。これにより、タイミングＴ３４付近で、遅延回路２２０のＰｃｈトランジスタ２２４がＯＮとなって、コンデンサ２２６の放電ルートが形成され、Ｐｃｈトランジスタ２２４を介してほぼ定電流の放電電流Ｉ１が流れる。

ここで、図１３に示すように、タイミングＴ３４付近から流れ出す電流を放電電流Ｉ１ａ（実線）とすると、コンデンサ２２６は、この放電電流Ｉ１ａによって放電されるので、接続点Ａの電圧レベル（実線）は、コンデンサ２２６の放電量に比例し、タイミングＴ３４付近を基点として電池電圧ＶＢＴからほぼ直線的に増加してタイミングＴ３６で電源電圧ＶＤＤに到達する。

そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ３５で、インバータ２２５の入力レベルが閾値を越えるので、出力であるＬＳ制御信号Ｐ１０の論理が“１”から“０”に反転する。したがって、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´が論理“０”になったタイミングＴ３３からタイミングＴ３５まで遅延時間Ｔａが与えられて出力されることになる。

また、システム電圧ＶＲＥＧの所定値への収束が早い場合（ＶＲＥＧｂ：破線）は、放電電流Ｉ１ｂ（破線）は、タイミングＴ３４より早期に流れ出すので、接続点Ａの電圧レベル（破線）は、タイミングＴ３４より早期に上昇を開始して電源電圧ＶＤＤに到達する。これにより、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達する点は、タイミングＴ３５より早期になるので、ＬＳ制御信号Ｐ１０はタイミングＴ３５より早期に論理が“１”から“０”に反転する（破線）。この結果、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´から短い遅延時間Ｔｂが与えられて出力される。

一方、システム電圧ＶＲＥＧの所定値への収束が遅い場合（ＶＲＥＧｃ：粗い破線）は、放電電流Ｉ１ｃ（粗い破線）は、タイミングＴ３４より遅れて流れ出すので、接続点Ａの電圧レベル（粗い破線）は、タイミングＴ３４より遅れて上昇を開始して電源電圧ＶＤＤに到達する。これにより、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達する点は、タイミングＴ３５より遅くなるので、ＬＳ制御信号Ｐ１０はタイミングＴ３５より遅れて論理が“１”から“０”に反転する（粗い破線）。この結果、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´から長い遅延時間Ｔｃが与えられて出力される。

すなわち、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´にシステム電圧ＶＲＥＧの収束状態に応じて、システム電圧ＶＲＥＧの変化に連動した所定の遅延時間が与えられて出力
されることになる。ここで、レベルシフタ２３は、イネーブル端子ＥＮに入力されるＬＳ制御信号Ｐ１０が論理“１”で非活性状態を保持し、ＬＳ制御信号Ｐ１０が論理“０”で活性状態に移行するので、レベルシフタ２３はシステム電圧ＶＲＥＧの収束状態に応じて、システム電圧ＶＲＥＧの変化に連動して活性化するタイミングが遅延することになる。なお、ＬＳ制御信号Ｐ１０に与えられる遅延時間は、システム電圧ＶＲＥＧに応じて変化するので、以降の説明では、遅延時間Ｔとして記載する。

このように、制御回路２１０がシステム電圧ＶＲＥＧの収束に連動してＬＳ制御信号Ｐ１０を遅延させて出力することで、システム電圧ＶＲＥＧが所定値に収束前のために内部回路３０が不安定動作を行って計時制御信号Ｐ１が不正信号を出力したとしても、レベルシフタ２３によってその不正信号を遮断することができる。これにより、不正信号が入出力回路２４に入力されることがなく、システム全体の誤動作を防止することができる。

［制御回路の動作まとめ］
ここで、本実施例の特徴である制御回路２１０の動作をまとめると、制御回路２１０は、システム電圧ＶＲＥＧで動作する第１の判定手段２１１によって、同じシステム電圧ＶＲＥＧで動作する内部回路３０が動作状態になったことを判定して動作開始信号Ｐ５´を出力する。また、制御回路２１０は第２の判定手段２１２によって、システム電圧ＶＲＥＧの収束状態に応じて動作開始信号Ｐ５´に遅延時間Ｔを与えたＬＳ制御信号Ｐ１０を出力することで、システム電圧ＶＲＥＧが所定値に収束したことを判定する。すなわち、ＬＳ制御信号Ｐ１０は、第１の判定手段２１１と第２の判定手段２１２との双方の判定結果に基づいてレベルシフタ２３を活性化する。

このように、本発明の電子回路は、電子回路が停止状態から動作状態に移行するとき、すなわち、パワーダウンモードからの復帰において、内部回路の動作状態の判定を２段階によって行う復帰シーケンスを備え、レベルシフタへの入力信号が適正になるまで、その入力信号を遮断することで、パワーダウンモードからの復帰を誤動作なく確実に実施することができる。このため、信頼性の高いパワーダウンモードを備えた電子回路を提供することができる。

［第３の実施形態の第２の判定手段の構成例２の説明：図１４］
次に、第３の実施形態の電子回路の制御回路に含まれる第２の判定手段の他の構成としての構成例２を図１４を用いて説明する。
なお、第２の判定手段の構成例２も発振検出回路６０´から動作開始信号Ｐ５´を所定の時間、遅延させるものであるが、その特徴は、容量素子を放電するとき、放電電流Ｉ１はシステム電圧発生回路１０からのリファレンス電圧ＶＲＥＦ１またはＶＲＥＦ２によって制御されることである。このような構成にする理由は、同じ値の放電電流Ｉ１を確保するのに、Ｐｃｈトランジスタのサイズを小さくできるためである。
また、このような構成にすれば、動作開始信号Ｐ５´が必ずしもシステム電圧ＶＲＥＧの電圧レベルを有している必要はない。システム電圧ＶＲＥＧの元となるリファレンス電圧ＶＲＥＦ１またはＶＲＥＦ２を用いるため、システム電圧ＶＲＥＧに応じた時間の遅延を発生させることができるからである。

第２の判定手段である遅延回路の変形例の構成を図１４を用いて説明する。なお、詳細な動作については第３の実施形態と同様なので省略する。

図１４において、７３０は第２の判定手段のである遅延回路の変形例であり、インバータ７２１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ７２２とＰｃｈトランジスタ７２３とのゲート端子Ｇに接続されている。また、Ｐｃｈトランジスタ７２３のドレイン端子ＤはＰｃｈトランジスタ７２４のソース端子Ｓと接続されており、Ｐｃｈト
ランジスタ７２４のドレイン端子ＤはＰｃｈトランジスタ７２７のソース端子Ｓと接続されている。さらに、Ｎｃｈトランジスタ７２２のソース端子Ｓは電池電圧ＶＢＴに接続され、Ｎｃｈトランジスタ７２２のドレイン端子Ｄは、Ｐｃｈトランジスタ７２７のドレイン端子Ｄと、インバータ７２５の入力端子とコンデンサ７２６の一方の端子とに接続されており、この接続点をＡと定義する。

また、Ｐｃｈトランジスタ７２４のゲート端子Ｇは動作開始信号Ｐ５´を入力し、Ｐｃｈトランジスタ７２７のゲート端子Ｇはシステム電圧ＶＲＥＧの発生に連動して得られるリファレンス電圧ＶＲＥＦ１またはＶＲＥＦ２が入力され、Ｐｃｈトランジスタ７２３のソース端子Ｓは電源電圧ＶＤＤに接続され、コンデンサ７２６の他方の端子も電源電圧ＶＤＤに接続されている。そして、インバータ７２５の出力端子からはＬＳ制御信号Ｐ１０が出力されている。

ここで、Ｐｃｈトランジスタ７２４はゲート端子Ｇに入力される動作開始信号Ｐ５´によって制御されるスイッチ素子であり、Ｐｃｈトランジスタ７２７はゲート端子Ｇに入力されるリファレンス電圧ＶＲＥＦ１またはＶＲＥＦ２の電圧レベルに基づく放電電流Ｉ１を流す定電流源として動作する。なお、Ｐｃｈトランジスタ７２４はスイッチ素子として動作するので、動作開始信号Ｐ５´の電圧レベルは電源電圧ＶＳＳ、またはシステム電圧ＶＲＥＧのいずれでも構わない。

この場合、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は電圧レベルが低いので、図１２の構成と比較すると、同じ値の放電電流Ｉ１を確保するのにＰｃｈトランジスタのサイズを小さくできるメリットがある。

以上説明した第２の判定手段の構成例２の遅延回路７３０と、図１２を用いてすでに説明した第２の判定手段の構成例１の遅延回路２２０との相違点は、動作開始定信号で制御されるスイッチ素子と定電流源とをそれぞれ別のＰｃｈトランジスタに分離し、さらに定電流源であるＰｃｈトランジスタを動作させる電圧を小さくしたことである。したがって、遅延回路７３０の動作も、遅延回路２２０の動作とさほど変わらないため、タイミングチャートを用いての動作説明は省略する。

［第３の実施形態の第２の判定手段の構成例３の説明：図１５］
次に、第３の実施形態の電子回路の制御回路に含まれる第２の判定手段の他の構成としての構成例３を図１５を用いて説明する。
なお、第２の判定手段の構成例２の特徴は、容量素子をバイパスして放電するバイパス手段を備えていることである。このような構成にする理由は、遅延回路に含まれるインバータに流れる貫通電流を低減させるためである。

図１５において、２３０は第２の判定手段の構成例３としての遅延回路であり、インバータ２３１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ２３２とＰｃｈトランジスタ２３３とのゲート端子Ｇに接続されている。また、Ｎｃｈトランジスタ２３２のソース端子Ｓは電池電圧ＶＢＴに接続され、Ｎｃｈトランジスタ２３２のドレイン端子Ｄは、Ｐｃｈトランジスタ２３４のドレイン端子Ｄと、インバータ２３５の入力端子とコンデンサ２３６の一方の端子と、Ｐｃｈトランジスタ２３７のドレイン端子Ｄとに接続されており、この接続点をＡと定義する。

また、Ｐｃｈトランジスタ２３４のゲート端子Ｇは動作開始信号Ｐ５´を入力し、また、Ｐｃｈトランジスタ２３４のソース端子Ｓは、Ｐｃｈトランジスタ２３３のドレイン端子Ｄに接続されている。また、Ｐｃｈトランジスタ２３３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ２３６の他方の端子も電源電圧ＶＤＤに接続されている。ま
た、Ｐｃｈトランジスタ２３７のソース端子Ｓは、Ｐｃｈトランジスタ２３４のソース端子Ｓに接続され、Ｐｃｈトランジスタ２３７のゲート端子Ｇは、インバータ２３５の出力端子に接続されている。そして、インバータ２３５の出力端子からはＬＳ制御信号Ｐ１０が出力されている。

ここで、Ｐｃｈトランジスタ２３４は、ゲート端子Ｇに入力される動作開始信号Ｐ５´の論理“０”の電圧レベルに基づいて所定の定電流源となるようにトランジスタサイズが最適化され、コンデンサ２３６の放電手段として機能する。

また、Ｐｃｈトランジスタ２３７は、ＯＮ抵抗の小さいトランジスタであり、放電手段であるＰｃｈトランジスタ２３４に並列接続して、コンデンサ２３６に充電された電荷を瞬時に放電させる放電手段をバイパスするバイパス手段としての機能を有している。なお、第２の判定手段の構成例２である遅延回路７３０、構成例３である遅延回路２３０は、第３の実施形態のどの構成例に対しても適応することができる。

［第２の判定手段の構成例３の動作説明：図７、図１１、図１５、図１６］
次に、第２の判定手段の構成例３の遅延回路２３０の動作を説明するために、前述の第３の実施形態の構成例１の第２の判定手段２１２を遅延回路２３０に置き換えた場合の動作をタイミングチャートの図１６を主に用い、図７、図１１、図１５を適宜参照して説明する。
なお、電子回路２００の構成は図７に基づき、第１の判定手段２１１は図１１、第２の判定手段２１２の構成例３の遅延回路２３０は図１５を参照して説明する。なお、第２の判定手段の構成例３を用いた動作は、前述した第３の実施形態の電子回路２００の動作説明（図１３のタイミングチャート）と基本的には同様であるので、発振回路５０や発振検出回路６０´等の動作説明は一部省略する。

図１６において、起動信号Ｐ４が論理“０”であるとき、電子回路２００はパワーダウンモードであり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとは、共に電源電圧ＶＤＤにプルアップされている。

次に、所定の条件によって入出力回路２４が起動信号Ｐ４を論理“１”にすると（タイミングＴ４１）、電源電圧ＶＳＳとシステム電圧ＶＲＥＧとはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ４２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧは電源電圧ＶＳＳが出力されてから出力が開始され、システム電圧ＶＲＥＧが安定領域に到達する時間は、タイミングＴ４２より後のタイミングとなる。

また、システム電圧ＶＲＥＧが安定領域に到達する前に、システム電圧ＶＲＥＧが発振回路５０の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ４３）。

一方、発振検出回路６０´の動作開始信号Ｐ５´は、発振回路５０が発振を開始するまでは論理“１”の状態が保持される。そして、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達して発振回路５０が発振を開始すると（タイミングＴ４３）、動作開始信号Ｐ５´は、そのタイミングで論理“０”となる。

次に、動作開始信号Ｐ５´を入力する遅延回路２３０（図１５参照）の動作を説明する。
図１６において、起動信号Ｐ４が論理“１”となった時点（タイミングＴ４１）から発振回路５０が発振開始するまで（タイミングＴ４３）の期間は、遅延回路２３０のＮｃｈトランジスタ２３２はＯＦＦであり、Ｐｃｈトランジスタ２３３はＯＮであり、Ｐｃｈトランジスタ２３４は動作開始信号Ｐ５´が論理“１”であるのでＯＦＦである。これにより、コンデンサ２３６に溜まっている電荷は、放電されずに保持されるので、接続点Ａは、図示するように、電池電圧ＶＢＴの電圧レベルが保持され、インバータ２３５の出力であるＬＳ制御信号Ｐ１０は、論理“１”が保持されている。これにより、Ｐｃｈトランジスタ２３７はＯＦＦが保持されるので、コンデンサ２３６のバイパス手段は遮断されている。

ここで、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達すると、発振回路５０は発振を開始して動作開始信号Ｐ５´が論理“０”となるが（タイミングＴ４３）、この時点では、システム電圧ＶＲＥＧは、収束状態には達しておらず、一定の時間経過の後、一例としてタイミングＴ４４でシステム電圧ＶＲＥＧは、所定の電圧値に収束して安定する。このため、動作開始信号Ｐ５´はタイミングＴ３３から論理“０”となっても、その電圧レベルはシステム電圧ＶＲＥＧに依存しているのでタイミングＴ４４までは収束しない。

そして、タイミングＴ４４付近で、システム電圧ＶＲＥＧが所定の電圧値に収束すると、動作開始信号Ｐ５´の電圧レベルも所定の値に収束する。これにより、タイミングＴ４４付近で、遅延回路２３０のＰｃｈトランジスタ２３４がＯＮとなって、コンデンサ２３６の放電ルートが形成され、Ｐｃｈトランジスタ２３４には、ほぼ定電流の放電電流Ｉ１が流れる。

このタイミングＴ４４付近から流れ出す放電電流Ｉ１によってコンデンサ２３６は放電されるので、接続点Ａの電圧レベルは、コンデンサ２３６の放電量に比例し、タイミングＴ４４付近を基点として電池電圧ＶＢＴからほぼ直線的に電源電圧ＶＤＤに向かって増加する。

そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ４５で、インバータ２３５の入力レベルが閾値を越えるので、出力であるＬＳ制御信号Ｐ１０の論理が“１”から“０”に反転する。したがって、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´が論理“０”になったタイミングＴ４３からタイミングＴ４５まで遅延時間Ｔが与えられて出力されることになる。

そして、この遅延時間Ｔは、第２の判定手段の構成例１の遅延回路２２０と同様に、システム電圧ＶＲＥＧの収束状態に応じて、システム電圧ＶＲＥＧの変化に連動するので、ＬＳ制御信号Ｐ１０はシステム電圧ＶＲＥＧの変化に連動し、システム電圧ＶＲＥＧが安定状態となった後に出力される。

また、タイミングＴ４５において、ＬＳ制御信号Ｐ１０が論理“０”になると、バイパス手段であるＰｃｈトランジスタ２３７がＯＮするので、Ｐｃｈトランジスタ２３７には、放電電流Ｉ２が図示するように瞬時に流れ、それによってコンデンサ２３６の電荷が瞬時にほぼ零になるので、その後の放電電流Ｉ１、Ｉ２は零となる。これにより、接続点Ａの電位は、タイミングＴ４５において瞬時に電源電圧ＶＤＤに引き上げられる。すなわち、Ｐｃｈトランジスタ２３７は、接続点Ａの電圧レベルに基づいて、Ｐｃｈトランジスタ２３４をバイパスするバイパス手段として機能する。

ここで、図１６に示すように、遅延回路２３０のインバータ２３５に流れる貫通電流をＩ３とすると、貫通電流Ｉ３は接続点Ａの電圧レベルが電池電圧ＶＢＴの１／２に近づく
と増加するが、タイミングＴ４５において接続点Ａの電圧レベルは電源電圧ＶＤＤに瞬時に引き上げられるので、貫通電流Ｉ３は瞬時に零となる。すなわち、Ｐｃｈトランジスタ２３７がコンデンサ２３６の電荷を瞬時に放電させるバイパス回路となることで、インバータ２３５に流れる貫通電流Ｉ３を約半減させることができる。

このインバータ２３５の内部回路は、図示しないがＰｃｈトランジスタとＮｃｈトランジスタとのコンプリメンタリ構造であるので、その入力が電源電圧の１／２付近の電位である場合、ＰｃｈとＮｃｈとの両方のトランジスタがＯＮ状態となって大きな貫通電流が流れるが、第２の判定手段の構成例３である遅延回路２３０では、この貫通電流を約半減できる。これにより、本発明の電子回路は、二次電池の無駄な消費電流を低減し、電池駆動時間を延長できる大きなメリットを有している。

［第３の実施形態の制御回路の他の構成例の説明：図１１、図１７］
次に、第３の実施形態の制御回路の他の構成例を図１７を主に、一部図１１を参照して説明する。
この制御回路の特徴は、第１の判定手段を電源電圧ＶＳＳで駆動し、電圧変換回路によって動作開始信号をシステム電圧ＶＲＥＧの電圧レベルに変換して出力することである。

制御回路を構成する発振検出回路の駆動電圧がシステム電圧ＶＲＥＧである必要があることは、すでに説明した通りであるが、前述の通り、発振検出回路の電源を、電源電圧ＶＳＳや電池電圧ＶＢＴなどとすることができる場合がある。例えば、次に示す例の場合である。

すなわち、図１１に示す発振回路５０に用いる水晶振動子５２の特性や発振インバータ５１の特性、発振開始時に供給している電源電圧の電圧値などによっては、定常発振状態に移行する前であっても、一度発振が開始してしまえばその後に定常発振状態になるであろうというおおよその予測ができる場合がある。そのようなときに、発振回路５０が発振したか否かを検出するには、発振動作を開始した直後のタイミングで発振を検出してもよいことになる。
その場合は、発振回路５０が発振開始時に電源電圧ＶＳＳや電池電圧ＶＢＴで駆動されていれば、発振検出回路６０´も電源電圧ＶＳＳや電池電圧ＶＢＴで駆動させてもよい。つまり、発振回路５０が発振開始時に供給している電源電圧と同一の電源電圧で動作させてもよいのである。

ただし、この場合は、遅延回路２２０が受け取る発振検出回路の出力信号がシステム電圧ＶＲＥＧに応じたものではなくなってしまうので、別途、システム電圧ＶＲＥＧで動作する回路（すなわち、システム電圧ＶＲＥＧに応じた動作をする回路）を付加する必要がある。それが電圧変換回路である。
電圧変換回路は、図１１に示すバッファ６７の出力に、システム電圧ＶＲＥＧを電源とする別のバッファやインバータなどの回路で構成することができる。このようにすれば、発振検出回路の出力である動作開始信号の電圧レベルは、システム電圧ＶＲＥＧとする（システム電圧ＶＲＥＧに応じた信号とする）ことができる。

図１７において、２５０は第３の実施形態の他の構成例としての制御回路である。この制御回路２５０以外の回路構成は、例えば、前述の電子回路２００（図７参照）と同等であるので、制御回路２５０以外の記述は省略する。

制御回路２５０は、第１の判定手段２５１と、第２の判定手段２５２によって構成される。第１の判定手段２５１は、構成例１と同様に発振回路５０と発振検出回路６０を備えているが、これらの回路は、電源電圧ＶＳＳによって駆動されるため、前述の第１の実施
形態における第１の判定手段の構成と同じである。（図２参照）。よって、発振検出回路６０´ではなく発振検出回路６０と表記している。
発振回路５０は発振信号Ｐ１１を出力し、発振検出回路６０は発振信号Ｐ１１を入力して電源電圧ＶＳＳレベルの動作検出信号Ｐ５（同じく、動作検出信号Ｐ５´ではなく動作開始信号Ｐ５と表記）を出力する。また、２５３は信号のレベル変換を行う変換回路であり、動作検出信号Ｐ５を入力して、システム電圧ＶＲＥＧの電圧レベルである動作検出変換信号Ｐ１４を出力する。

ここで、図２における第１の判定手段に従うと発振検出回路６０より出力される動作開始信号Ｐ５は正論理の信号であるが、遅延回路２２０へは負論理の信号として入力する必要があるため、変換回路２５３は例えばインバータなどの論理反転回路で構成される。

第１の判定手段２５１は、上記構成によって発振回路５０の動作開始状態を、システム電圧ＶＲＥＧの電圧レベルである動作検出変換信号Ｐ１４として出力するので、例えば、構成例１に示した第１の判定手段２１１と同等の機能を備えている。すなわち、第１の判定手段２５１から出力される動作検出変換信号Ｐ１４と、構成例１で示した第１の判定手段２１１から出力される動作検出信号Ｐ５´は、共にシステム電圧ＶＲＥＧの電圧レベルで出力される同一信号となる。

また、制御回路２５０の第２の判定手段２５２は、構成例１と同等の遅延回路２２０（図１２参照）で構成されており、電池電圧ＶＢＴに駆動され、起動信号Ｐ４と動作検出変換信号Ｐ１４を入力して、動作検出変換信号Ｐ１４によってシステム電圧ＶＲＥＧの収束に応じた遅延時間Ｔが与えられたＬＳ制御信号Ｐ１０が出力される。

このように、制御回路２５０は、発振回路５０と発振検出回路６０が電源電圧ＶＳＳで駆動されるが、変換回路２５３を備えることで、システム電圧ＶＲＥＧの電圧レベルである動作検出変換信号Ｐ１４を得ることができるので、前述の構成例１の制御回路２１０が出力するＬＳ制御信号Ｐ１０と同一信号を出力してレベルシフタ２３の非活性または活性を制御することができる。

以上のように、第３の実施形態の他の構成例である制御回路２５０は、構成例１〜４の制御回路と同様の制御を実現するが、第１の判定手段２５１の発振回路５０と発振検出回路６０の電源が電源電圧ＶＳＳのみで構成するので、回路構成がシンプルであり、回路規模を縮小できるメリットがある。

なお、発振検出回路６０を電源電圧ＶＳＳや電池電圧ＶＢＴで駆動させると、発振開始をいち早く検出したい場合には有利であるが、その電圧値はシステム電圧ＶＲＥＧよりも高いので、消費電流を低減する効果は薄くなる。このような事情もあるから、どのような電圧値で駆動するかは、本発明の電子回路を搭載する機器などの仕様に応じて選ぶ必要がある。

［第４の実施形態の構成説明：図１８］
次に、図１８を用いて第４の実施形態の電子回路の構成例を説明する。
なお、第４の実施形態は、前述の第３の実施形態の電子回路に含まれる制御回路が異なるだけであるので、電子回路、及びその周辺部の同一要素には同一番号を付し重複する説明は省略する。
また、第４の実施形態の電子回路の特徴は、システム電圧の基準となるリファレンス電圧を検出して制御回路の第２の判定手段とすることである。つまり、システム電圧が所定値に達したかをリファレンス電圧の電圧値で検出するのである。

図１８において、６００は第４の実施形態の電子回路である。電子回路６００は、ワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、第１の内部回路としての内部回路３０、第２の内部回路としての入出力回路２４は、第３の実施形態と同様であるので、同一番号を付し重複する説明は省略する。

また、６１０はレベルシフタ２３の活性または非活性を制御する制御回路である。この制御回路６１０は、第１の判定手段６１１と第２の判定手段６１２を含んでいる。第１の判定手段６１１は電源電圧ＶＳＳとシステム電圧ＶＲＥＧの供給を受けて動作し、第３の実施形態と同様に発振回路５０と発振検出回路６０´を内蔵して、動作開始信号Ｐ５´を出力する。

また、第２の判定手段６１２は電圧検出回路６２０によって構成され、この電圧検出回路６２０はシステム電圧発生回路１０からのリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２の電圧値を検出して電圧検出信号Ｐ１５を出力する。
また、６３０は論理積回路であり、この論理積回路６３０は動作開始信号Ｐ５´と電圧検出信号Ｐ１５の論理積を行い、ＬＳ制御信号Ｐ１０を出力し、レベルシフタ２３のイネーブル端子ＥＮに入力する。なお、電圧検出回路６２０と論理積回路６３０の詳細な回路構成は後述する。

また、電子回路６００の周辺には、ＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（図示せず）等を動かすモータ５が配置されているが、第３の実施形態と同様であるので詳細な説明は省略する。

［第４の実施形態の電圧検出回路の説明：図１９］
次に、第４の実施形態の電子回路の制御回路に含まれる第２の判定手段６１２の回路構成を図１９を用いて説明する。
なお、第２の判定手段６１２は、前述したように電圧検出回路６２０によって構成される。また、電圧検出回路６２０に入力されるリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を説明するために、このリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を出力するシステム電圧発生回路１０の回路構成の一例も説明する。

図１９において、システム電圧発生回路１０は電圧レギュレータ回路であり、リファレンス電圧発生回路１０ａと、差動増幅回路１０ｂと、出力回路１０ｃによって構成される。リファレンス電圧発生回路１０ａは、Ｐｃｈトランジスタ１１ａ、１２ａと、Ｎｃｈトランジスタ１１ｂ、１２ｂ、抵抗１３によって構成され、電源電圧ＶＳＳを降圧して、電源電圧ＶＳＳに依存しない定電圧であるリファレンス電圧ＶＲＥＦ１を出力する。

また、差動増幅回路１０ｂは差動増幅器１４によって構成され、一方の入力にリファレンス電圧ＶＲＥＦ１を入力し、他方の入力に出力回路１０ｃからフィードバックされたリファレンス電圧ＶＲＥＦ２を入力し、双方の入力の差を増幅して出力する。
また、出力回路１０ｃは、Ｐｃｈトランジスタ１５ａとＮｃｈトランジスタ１５ｂと定電流源１７とコンデンサ１６等によって構成され、差動増幅回路１０ｂの出力に基づいて制御される電圧をシステム電圧ＶＲＥＧとして出力する。

以上の構成によって、システム電圧発生回路１０は、システム電圧ＶＲＥＧと、２つのリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を出力する。また、このシステム電圧発生回路１０は、電源として電源電圧ＶＳＳの供給を受けて動作するが、電源は電池電圧ＶＢＴでも良い。
出力のシステム電圧ＶＲＥＧの電圧値は、すでに説明した例では、−０．８Ｖを例示していたが、電源電圧ＶＤＤに対して−０．７Ｖ〜−０．８Ｖと、若干の電圧幅を持っていてもよく、同様に、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、−０．４Ｖ〜−０．５Ｖ位である。なお、システム電圧発生回路１０が正常に動作し、システム電圧ＶＲＥＧが安定出力している場合、リファレンス電圧ＶＲＥＦ２は、差動増幅回路１０ｂの働きによってリファレンス電圧ＶＲＥＦ１と等しい電圧値となる。

次に、電圧検出回路６２０は、図示するように差動増幅器６２１によって構成される。この差動増幅器６２１は、システム電圧発生回路１０からのリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を入力し、リファレンス電圧ＶＲＥＦ１とＶＲＥＦ２との電圧値の差を検出して電圧検出信号Ｐ１５を出力する。ここで、電圧検出回路６２０は、一例としてリファレンス電圧ＶＲＥＦ１とＶＲＥＦ２とが所定の電圧差以上のときは、電圧検出信号Ｐ１５を論理“１”とし、リファレンス電圧ＶＲＥＦ１とＶＲＥＦ２とが所定の電圧差以内のときは、電圧検出信号Ｐ１５を論理“０”とする。なお、システム電圧発生回路１０および電圧検出回路６２０の回路構成は一例であって、その回路構成は限定するものではなく、自由に変更が可能である。

［第４の実施形態の論理積回路の説明：図２０］
次に、第４の実施形態の電子回路の制御回路に含まれる論理積回路６３０の構成を図２０を用いて説明する。
この論理積回路６３０は、２つのインバータと、４つのトランジスタと、１つの容量素子であるコンデンサによって構成される。このような構成にする理由は、論理積回路６３０の入力信号が電源電圧ＶＳＳ、あるいはシステム電圧ＶＲＥＧの電圧レベルであっても出力信号は電源電圧ＶＢＴの電圧レベルとして得られるためである。

図２０の論理積回路６３０において、インバータ６３１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ６３２とＰｃｈトランジスタ６３５のゲート端子Ｇに接続される。Ｎｃｈトランジスタ６３２のソース端子Ｓは電池電圧ＶＢＴに接続され、Ｎｃｈトランジスタ６３２のドレイン端子Ｄは、Ｐｃｈトランジスタ６３３のドレイン端子Ｄと、インバータ６３７の入力端子とコンデンサ６３６の一方の端子に接続され、この接続点をＢと定義する。

また、Ｐｃｈトランジスタ６３３のゲート端子Ｇは電圧検出信号Ｐ１５を入力し、Ｐｃｈトランジスタ６３４のゲート端子Ｇは動作開始信号Ｐ５´を入力する。また、Ｐｃｈトランジスタ６３３のソース端子ＳはＰｃｈトランジスタ６３４のドレイン端子Ｄに接続され、Ｐｃｈトランジスタ６３４のソース端子Ｓは、Ｐｃｈトランジスタ６３５のドレイン端子Ｄに接続される。また、Ｐｃｈトランジスタ６３５のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ６３６の他方の端子も電源電圧ＶＤＤに接続される。そして、インバータ６３７の出力端子からはＬＳ制御信号Ｐ１０が出力される。

ここで、起動信号Ｐ４が論理“０”のとき、Ｎｃｈトランジスタ６３２がＯＮするので、コンデンサ６３６に充電電流が流れて電池電圧ＶＢＴの電荷が蓄積され、起動信号Ｐ４が論理“１”となってＮｃｈトランジスタ６３２がＯＦＦになっても、接続点Ｂの電位は電池電圧ＶＢＴの電圧レベルに保たれる。

［第４の実施形態の電子回路の動作説明：図１８、図１９、図２０、図２１］
次に、第４の実施形態の電子回路６００の動作をタイミングチャートの図２１を中心に説明する。
なお、電子回路６００の全体構成は図１８に基づき、電圧検出回路６２０と論理積回路６３０は図１９、図２０を参照して説明する。また、第４の実施形態の動作の基本は、前
述した第１の実施形態の動作（図３参照）と基本的には同様であるので、重複する説明は一部省略する。

図２１において、起動信号Ｐ４が論理“０”であるとき、電子回路６００はパワーダウンモードであり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧは、共に電源電圧ＶＤＤにプルアップされている。

次に、所定の条件によって入出力回路２４が起動信号Ｐ４を論理“１”にすると（タイミングＴ５１）、電源電圧ＶＳＳとシステム電圧ＶＲＥＧはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ５２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧが安定領域に到達する時間は、タイミングＴ５２より後のタイミングＴ５４となる。

また、システム電圧ＶＲＥＧが安定領域に到達する前に、システム電圧ＶＲＥＧが発振回路５０の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ５３）。

一方、発振検出回路６０´からの動作開始信号Ｐ５´は、発振回路５０が発振を開始するまでは論理“１”の状態が保持される。そして、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達して発振回路５０が発振を開始すると（タイミングＴ５３）、動作開始信号Ｐ５´は論理“０”となる。

次に、電圧検出回路６２０の動作を説明する。
図２１において、起動信号Ｐ４が論理“１”となったタイミングＴ５１からシステム電圧ＶＲＥＧが所定値に収束して安定領域に達するタイミングＴ５４まで、システム電圧発生回路１０は、不安定動作を続けるので、２つのリファレンス電圧ＶＲＥＦ１とＶＲＥＦ２は、図示するように電圧値が不安定であり、一致した電圧値は出力されない。そして、システム電圧発生回路１０がタイミングＴ５４において安定状態に達すると、２つのリファレンス電圧ＶＲＥＦ１とＶＲＥＦ２の電圧値が一致し、システム電圧ＶＲＥＧは収束して安定領域となる。

ここで、電圧検出回路６２０は、システム電圧ＶＲＥＧが所定の電圧値に収束したか否かをリファレンス電圧ＶＲＥＦ１とＶＲＥＦ２の電圧で検出し、その電圧差が所定値以下であればシステム電圧ＶＲＥＧが所定の電圧値に収束したと判定して、電圧検出信号Ｐ１５を論理“０”とする。すなわち、電圧検出回路６２０は、タイミングＴ５４で電圧検出信号Ｐ１５を論理“０”とする。これにより、電圧検出回路６２０は、リファレンス電圧ＶＲＥＦ１とＶＲＥＦ２によってシステム電圧ＶＲＥＧが所定値に収束して安定領域に達したことを確実に検出することができる。

以上の動作により、第１の判定手段６１１は、発振回路５０の発振開始によって内部回路３０が動作状態であることを判定してタイミングＴ５３で動作開始信号Ｐ５´を論理“０”とし、また、第２の判定手段６１２は、システム電圧ＶＲＥＧの収束を確実に検出してタイミングＴ５４で電圧検出信号Ｐ１５を論理“０”とする。

次に、論理積回路６３０の動作を説明する。
図２１において、タイミングＴ５１以前、すなわち、パワーダウンモードにおいて起動信号Ｐ４が論理“０”であるとき、前述したように論理積回路６３０のＮｃｈトランジスタ６３２がＯＮするので、コンデンサ６３６に充電電流が流れて電池電圧ＶＢＴの電荷が
蓄積される。これにより、接続点Ｂの電圧レベルは電池電圧ＶＢＴに保たれ、論理“０”となるので、インバータ６３７の出力であるＬＳ制御信号Ｐ１０は、論理“１”が継続する。

そして、タイミングＴ５１に起動信号Ｐ４が論理“１”となると、論理積回路６３０のＮｃｈトランジスタ６３２はＯＦＦ、Ｐｃｈトランジスタ６３５はＯＮとなるが、Ｐｃｈトランジスタ６３３と６３４は、依然としてＯＦＦであるので、コンデンサ６３６の電荷が放電するルートが存在せず、接続点Ｂは論理“０”が保持され、ＬＳ制御信号Ｐ１０は、論理“１”が継続する。次に、動作開始信号Ｐ５´は、前述したように、タイミングＴ５３で論理“０”となるので、Ｐｃｈトランジスタ６３４はＯＮするが、Ｐｃｈトランジスタ６３３が依然としてＯＦＦであるので、コンデンサ６３６の放電ルートは存在せず、接続点Ｂは論理“０”が保持され、ＬＳ制御信号Ｐ１０は、論理“１”が継続する。

そして、電圧検出信号Ｐ１５は、前述したように、タイミングＴ５４で論理“０”となるので、電圧検出信号Ｐ１５を入力するＰｃｈトランジスタ６３３がＯＮする。これにより、タイミングＴ５４以降はＰｃｈトランジスタ６３３、６３４、６３５の全てがＯＮすることになり、コンデンサ６３６の放電ルートが形成され、コンデンサ６３６に蓄積されていた電荷は一気に放電されて接続点Ｂの電位は電源電圧ＶＤＤのレベル、すなわち、論理“１”となり、ＬＳ制御信号Ｐ１０は、論理“０”（電池電圧ＶＢＴの電圧レベル）が出力される。

すなわち、電子回路６００の制御回路６１０は論理積回路６３０によって、第１の判定手段６１１が出力する動作開始信号Ｐ５´と第２の判定手段６１２が出力する電圧検出信号Ｐ１５の論理積が真となった時点でＬＳ制御信号Ｐ１０を論理“０”として、レベルシフタ２３を活性化する。この結果、第１の判定手段６１１が内部回路３０が動作状態であることを判定し、かつ、第２の判定手段６１２である電圧検出回路６２０がシステム電圧ＶＲＥＧの所定値への収束を判定し、双方の判定結果に基づいてレベルシフタ２３を活性化するので、レベルシフタ２３から不正な信号が出力されることを確実に防ぐことができる。

以上のように、第４の実施形態は、電子回路６００が停止状態から動作状態に移行するとき、すなわち、パワーダウンモードからの復帰において、２つの判定結果の論理積によって行う復帰シーケンスを備え、レベルシフタへの入力信号が適正になるまで、その入力信号を遮断することで、パワーダウンモードからの復帰を誤動作なく確実に実施することができ、極めて信頼性の高いパワーダウンモードを備えた電子回路を提供することができる。

［第５の実施形態の構成説明：図２２］
次に、図２２を用いて第５の実施形態の電子回路の構成例を説明する。
なお、第５の実施形態は、前述の第３の実施形態の電子回路の一部が異なるだけであるので、電子回路、及びその周辺部の同一要素には同一番号を付し重複する説明は省略する。
第５の実施形態の電子回路の特徴は、レベルシフタを活性化する制御信号を内部回路の初期状態を解除する信号として共用することである。これによって、パワーダウンモードから論理的にも誤動作のない確実な動作状態へ復帰することができる。

図２２において、７００は第５の実施形態の電子回路である。電子回路７００は、ワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、レベルシフタ２３、及び制御回路２１０は、前述の第３の実施形態の構成
例１（図７参照）と同様であるので、同一番号を付し重複する説明は省略する。

また、７１０は第１の内部回路としての内部回路であり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧの供給を受けて動作し、回路ブロックとしてＡブロック７１１とＢブロック７１２を含むことは、第３の実施形態と同様であるが、内部の回路ブロックを初期化するリセット端子Ｒ１を有することが異なっている。また、７２０は第２の内部回路としての入出力回路であり、レベルシフタ２３からの出力信号Ｐ２を入力して外部のモータ５などに駆動信号Ｐ３を出力するが、内部回路を初期化するリセット端子Ｒ２を有している。

また、制御回路２１０は、第１の判定手段２１１と第２の判定手段２１２を含み、第３の実施形態と同様であるので、内部回路の構成や結線情報等の説明は省略する。この制御回路２１０の第２の判定手段２１２を構成する遅延回路２２０の出力であるＬＳ制御信号Ｐ１０は、レベルシフタ２３のイネーブル端子ＥＮに接続されると共に、前述の内部回路７１０のリセット端子Ｒ１と入出力回路７２０のリセット端子Ｒ２に接続される。この接続により、ＬＳ制御信号Ｐ１０によって、レベルシフタ２３が活性化されると同時に、内部回路７１０と入出力回路７２０の初期状態が解除される。

また、電子回路７００の周辺には、第３の実施形態と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針または分針（図示せず）等を動かすモータ５が配置されているが、詳細な説明は省略する。

［第５の実施形態の電子回路の動作説明：図２２、図２３］
次に、第５の実施形態の電子回路７００の動作をタイミングチャートの図２３を中心に説明する。
なお、電子回路７００の全体構成は図２２を参照して説明する。また、第５の実施形態の動作の基本は、前述した第３の実施形態の動作（図１３参照）と基本的には同様であるので、重複する説明は一部省略する。

図２３において、起動信号Ｐ４が論理“０”であるとき、電子回路７００はパワーダウンモードであり、電源電圧ＶＳＳとシステム電圧ＶＲＥＧは、共に電源電圧ＶＤＤにプルアップされている。

次に、所定の条件によって入出力回路７２０が起動信号Ｐ４を論理“１”にすると（タイミングＴ６１）、電源電圧ＶＳＳとシステム電圧ＶＲＥＧはプルアップ状態が解除されて、まず、電池電圧ＶＢＴから作られる電源電圧ＶＳＳが、比較的短時間で安定領域に到達する（タイミングＴ６２）。

一方、システム電圧ＶＲＥＧは、電源電圧ＶＳＳから作られるので、システム電圧ＶＲＥＧが安定領域に到達する時間は、タイミングＴ６２の後のタイミングとなる。

また、システム電圧ＶＲＥＧが安定領域に到達する前に、システム電圧ＶＲＥＧが発振回路５０の最低動作電圧Ｖｍｉｎを越えたと仮定すると、発振回路５０は、その時点で発振を開始して、発振信号Ｐ１１の出力が開始する（タイミングＴ６３）。

次に、発振検出回路６０´の動作開始信号Ｐ５´は、システム電圧ＶＲＥＧが最低動作電圧Ｖｍｉｎに到達するまでは、すなわち、発振回路５０が発振を開始するまでは論理“１”の状態が保持されが、発振回路５０が発振を開始すると動作開始信号Ｐ５´は、タイミングＴ６３で論理“０”となる。

次に遅延回路２２０の動作は、第３の実施形態と同様であるので詳細な説明は省略する
が、遅延回路２２０（図１２参照）の接続点Ａの電圧レベルが、電池電圧ＶＢＴの１／２付近に達すると、ＬＳ制御信号Ｐ１０は、論理“１”から論理“０”に変化する（タイミングＴ６４）。すなわち、ＬＳ制御信号Ｐ１０は、動作開始信号Ｐ５´が論理“０”になったタイミングＴ６３からタイミングＴ６４までの遅延時間Ｔが与えられて出力されることになる。そして、この遅延時間Ｔは、第３の実施形態と同様にシステム電圧ＶＲＥＧの収束状態に応じた時間となる。

そして、ＬＳ制御信号Ｐ１０が論理“０”となるタイミングＴ６４において、レベルシフタ２３は活性化されて、制御信号Ｐ１の遮断を解除して、出力信号Ｐ２の出力を許可する。また、第１の内部回路である内部回路７１０と第２の内部回路である入出力回路７２０とは、ＬＳ制御信号Ｐ１０が論理“０”となるタイミングＴ６４において、初期状態（リセット状態）が解除されて通常動作となる。

以上のように、本発明の第５の実施形態は、パワーダウンモードからの復帰において、システム電圧ＶＲＥＧが収束し安定した電圧値となった後に、内部回路７１０と入出力回路７２０が初期状態から解除されて起動するので、論理的にも誤動作のない確実な動作状態への復帰を実現でき、極めて信頼性の高い電子回路を提供することができる。なお、第５の実施形態においては、ＬＳ制御信号Ｐ１０が内部回路７１０と入出力回路７２０との双方に接続されて初期状態を解除しているが、これに限定されず、ＬＳ制御信号Ｐ１０の接続は、回路構成や仕様に基づいてどちらか一方でも良い。

［電子回路の第１の内部回路の構成例Ａの説明：図２４（ａ）］
次に、本発明の第１〜第５の実施形態の電子回路に含まれる第１の内部回路の各ブロックは様々な構成が考えられるので、４つの構成例、及びアナログブロックの回路例として図２４〜図２６を用いて説明する。なお、これらの構成例は、第１〜第５の実施形態のすべての電子回路に適応できるが、説明の都合上、第１の実施形態で示した電子回路１の内部回路３０に基づいて説明する。

まず、第１の内部回路の構成例Ａを図２４（ａ）によって説明する。
図２４（ａ）において、内部回路３０は、前述したように、回路ブロックとしてＡブロック３１とＢブロック３２とによって構成される。ここで、Ａブロック３１は比較的高速で動作する計時処理回路等によって構成され、システム電圧発生回路１０からのシステム電圧ＶＲＥＧによって動作する。また、Ｂブロック３２は、計時情報を記憶するメモリ等によって構成され、電源電圧ＶＳＳによって動作する。そして、Ａブロック３１とＢブロック３２は、制御バスＢ１によって接続され、様々な情報伝達が実施される。

この構成例Ａは、比較的高速で動作するＡブロックに低電圧のシステム電圧ＶＲＥＧを供給し、メモリ等の比較的低速で動作するＢブロックに通常電圧の電源電圧ＶＳＳを供給することで、電子回路の消費電力を低減できると共に、それぞれの回路ブロックに最適な電源電圧を供給することで、環境温度や外来ノイズに対して信頼性に優れた電子回路を実現することができる。

［本発明の電子回路の第１の内部回路の構成例Ｂの説明：図２４（ｂ）］
次に、第１の内部回路の構成例Ｂを図２４（ｂ）を用いて説明する。
図２４（ｂ）において、内部回路３０は、回路ブロックとして電源電圧ＶＳＳを電源とするＢブロック３２と、電源電圧ＶＳＳを電源とし、システム電圧ＶＲＥＧをＤＣバイアスとして入力するアナログブロック３３によって構成される。また、Ｂブロック３２とアナログブロック３３は、制御バスＢ３によって接続され、情報伝達が実施される。

この構成例Ｂは、システム電圧ＶＲＥＧで動作する回路ブロックＡが存在しないので、
電源ラインの分離が不要であり、回路構成がシンプルなことが特徴である。また、アナログブロックを有することで、アナログ処理が可能な内部回路を実現できる。なお、アナログブロック３３の詳細は後述する。

［本発明の電子回路の第１の内部回路の構成例Ｃの説明：図２５（ａ）］
次に、第１の内部回路の構成例Ｃを図２５（ａ）を用いて説明する。
図２５（ａ）において、内部回路３０は、回路ブロックとしてＡブロック３１とＢブロック３２、及び、アナログブロック３３によって構成される。ここで、Ａブロック３１はシステム電圧発生回路１０からのシステム電圧ＶＲＥＧによって動作する。また、Ｂブロック３２は、電源電圧ＶＳＳによって動作する。また、アナログブロック３３は電源電圧ＶＳＳを電源とし、システム電圧ＶＲＥＧをＤＣバイアスとして入力する。

そして、Ａブロック３１とＢブロック３２は制御バスＢ１によって接続され、Ａブロック３１とアナログブロック３３は制御バスＢ２によって接続され、Ｂブロック３２とアナログブロック３３は制御バスＢ３によって接続されて、様々な情報伝達が実施される。このように、構成例Ｃは、Ａブロック３１、Ｂブロック３２、アナログブロック３３を有することで、構成例ＡとＢの両方の特徴を備えた高機能で低消費電力の電子回路を実現できる。

［本発明の電子回路の第１の内部回路の構成例Ｄの説明：図２５（ｂ）］
次に、第１の内部回路の構成例Ｄを図２５（ｂ）を用いて説明する。
図２５（ｂ）において、内部回路３０は、回路ブロックとしてＡブロック３１とアナログブロック３３によって構成される。ここで、Ａブロック３１はシステム電圧発生回路１０からのシステム電圧ＶＲＥＧによって動作する。また、アナログブロック３３は電源電圧ＶＳＳを電源とし、システム電圧ＶＲＥＧをＤＣバイアスとして入力する。

そして、Ａブロック３１とアナログブロック３３は制御バスＢ２によって接続され、様々な情報伝達が実施される。このように、構成例Ｄは、Ａブロック３１、アナログブロック３３を有することで、比較的高速なデジタル処理を実現できると共に、アナログ処理が可能な内部回路を実現できる。

［本発明の電子回路の第１の内部回路に含まれるアナログブロックの説明：図２６］
次に、本発明の電子回路の第１の内部回路に含まれるアナログブロック３３の構成の一例を図２６によって説明する。
図２６において、アナログブロック３３は、一例として電源電圧監視手段の機能を有し、差動増幅器３３ａと２つの抵抗３３ｂ、３３ｃとによって構成される。

ここで、差動増幅器３３ａのプラス入力端子は、基準のＤＣバイアスとしてシステム電圧発生回路１０からのシステム電圧ＶＲＥＧを入力し、差動増幅器３３ａのマイナス入力端子は、電源電圧ＶＳＳの分割電圧を得るために、電源電圧ＶＤＤと電源電圧ＶＳＳの間で抵抗３３ｂと３３ｃが直列接続された接続点Ｃを入力する。また、差動増幅器３３ａの出力端子からは監視信号３３ｄが出力される。

次に、このアナログブロック３３の概略動作を説明する。差動増幅器３３ａは、システム電圧ＶＲＥＧと接続点Ｃの分割電圧を入力し、システム電圧ＶＲＥＧを基準として電源電圧ＶＳＳが所定の電圧値以上の時は、監視信号３３ｄを論理“０”とし、電源電圧ＶＳＳが所定の電圧値以下の時は、監視信号３３ｄを論理“１”とする。この動作によって、アナログブロック３３は、電源電圧ＶＳＳの電圧値を監視する電源電圧監視手段として機能することができる。このように、本発明の電子回路の第１の内部回路に、アナログブロック３３のようなアナログ処理回路を組み込むことで、様々なアナログ処理機能を備えた
電子回路を実現することができる。

しかし、このようなアナログブロック３３は、当然のことであるが、基準となるＤＣバイアスとしてのシステム電圧ＶＲＥＧが不安定な電圧値を発生すると正確な動作ができずに、その監視信号３３ｄは不正な信号を出力することになる。このため、特許文献１で示した従来例のように、内部電源電圧が安定状態に達している保証がない状態でレベルシフタを活性化すると、内部電源電圧をアナログ回路の基準のＤＣバイアスとしている場合、アナログ回路からの不正な信号がレベルシフタを通過して、電子回路の外部に出力される不具合が発生する。

しかしながら、本発明の電子回路は、内部電源電圧であるシステム電圧ＶＲＥＧが所定電圧に収束し安定化したことを、２つの判定手段の結果に基づいて確実に判定してレベルシフタを活性化するので、第１の内部回路に構成例で示したアナログブロック３３のようなアナログ処理回路が含まれていたとしても、不正信号が外部に出力されることを防止し、信頼性の高い電子回路を提供することができる。このように、本発明の電子回路は、第１の内部回路の構成を任意に変更することによって、様々な機能を有する電子回路に適応できる。

また、各実施形態において、システム電圧発生回路１０が停止状態から動作状態へ移行する動作を、電子回路のパワーダウンモードからの復帰として説明したが、これに限定されず、電子回路の一部の回路ブロックが停止状態から復帰する場合でも、本発明は適応される。尚、本発明の実施例で示したブロック図や回路図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更してよい。

本発明の電子回路は、太陽電池を備えた時計システムはもちろんのこと、電池駆動によって動作し、パワーダウンモードを備えた様々な電子機器の電子回路に好適である。

１、１００、２００、３００、４００、５００、６００、７００ 電子回路
２ 太陽電池（ＳＣ）
３ 二次電池
４ ダイオード
５ モータ
１０ システム電圧発生回路
１０ａ リファレンス電圧生成回路
１０ｂ 差動増幅回路
１０ｃ 出力回路
２１、２２ スイッチ素子
２３ レベルシフタ
２４、７２０ 入出力回路
３０、３１０、４１０、５１０、７１０ 内部回路
３１、３１１、４１１、５１１、７１１ Ａブロック
３２、３１２、４１２、５１２、７１２ Ｂブロック
３３ アナログブロック
３４、５０ 発振回路
４０、１１０、２１０、３２０、４２０、５２０、６１０ 制御回路
４１、２１１、３２１、４２１、５２１、６１１ 第１の判定手段
４２、２１２、３２２、４２２、５２２、６１２ 第２の判定手段
６０、６０´ 発振検出回路
８０、６２０ 電圧検出回路
９０、６３０ 論理積回路
１１１ 第１及び第２の判定手段
１２０ 電圧変換回路
２２０、２３０ 遅延回路
Ｐ１ 計時制御信号
Ｐ２ 出力信号
Ｐ３ 駆動信号
Ｐ４ 起動信号
Ｐ５、Ｐ５´ 動作検出信号
Ｐ７ 切り替え制御信号
Ｐ１０ レベルシフタ制御信号（ＬＳ制御信号）
Ｐ１１ 発振信号
Ｐ１２、Ｐ２２ 基準クロック信号
Ｐ１３、Ｐ１５ 電圧検出信号
Ｐ１４ 動作検出変換信号
ＶＤＤ、ＶＳＳ 電源電圧
ＶＢＴ 電池電圧
ＶＲＥＧ システム電圧
ＶＲＥＦ１、ＶＲＥＦ２ リファレンス電圧

Claims (12)

1. 電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
   前記システム電圧を供給されて動作する第１の内部回路と、
   前記電源電圧を供給されて動作する第２の内部回路と、
   前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
   前記レベルシフタを制御する制御回路と、を備える電子回路であって、
   前記システム電圧発生回路が停止状態から動作状態へ移行するとき、
   前記制御回路は、前記第１の内部回路が動作状態であることを判定する第１の判定手段と、
   前記システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、前記第１の判定手段の判定結果と前記第２の判定手段の判定結果との論理積により２つの条件が揃ったことを検出して、前記レベルシフタを活性化するように制御することを特徴とする電子回路。
2. 電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
   前記システム電圧を供給されて動作する第１の内部回路と、
   前記電源電圧を供給されて動作する第２の内部回路と、
   前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
   前記レベルシフタを制御する制御回路と、を備える電子回路であって、
   前記システム電圧発生回路が停止状態から動作状態へ移行するとき、
   前記制御回路は、前記第１の内部回路が動作状態であることを判定する第１の判定手段と、前記システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、双方の判定手段の結果に基づいて出力される動作開始信号に基づいて前記レベルシフタを活性化するように制御し、
   さらに、前記制御回路は、電圧レベル調整回路を有し、
   前記電圧レベル調整回路は、前記動作開始信号を入力し、その電圧レベルを、前記レベルシフタを活性化できる電圧レベルに変換して、レベルシフタ制御信号として出力し、
   前記制御回路は、前記レベルシフタ制御信号により、前記レベルシフタを活性化することを特徴とする電子回路。
3. 電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
   前記システム電圧を供給されて動作する第１の内部回路と、
   前記電源電圧を供給されて動作する第２の内部回路と、
   前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
   前記レベルシフタを制御する制御回路と、を備える電子回路であって、
   前記システム電圧発生回路が停止状態から動作状態へ移行するとき、
   前記制御回路は、前記第１の内部回路が動作状態であることを判定する第１の判定手段
   と、
   前記システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、双方の判定手段の結果に基づいて出力される動作開始信号に基づいて前記レベルシフタを活性化するように制御し、
   さらに、前記システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、
   前記リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、
   前記差動増幅回路は、一方の入力を前記リファレンス電圧とし、他方の入力を前記出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、
   前記出力回路は、前記差動増幅回路の出力に基づいて制御される電圧を前記システム電圧として出力する回路であることを特徴とする電子回路。
4. 電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
   前記システム電圧を供給されて動作する第１の内部回路と、
   前記電源電圧を供給されて動作する第２の内部回路と、
   前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
   前記レベルシフタを制御する制御回路と、を備える電子回路であって、
   前記システム電圧発生回路が停止状態から動作状態へ移行するとき、
   前記制御回路は、前記第１の内部回路が動作状態であることを判定する第１の判定手段と、前記システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、双方の判定手段の結果に基づいて出力される動作開始信号に基づいて前記レベルシフタを活性化するように制御し、
   さらに、前記第１の判定手段は、発振回路と発振検出回路とを含み、
   前記発振回路は、所定の発振信号を出力し、
   前記発振検出回路は、前記発振信号を検出することで動作開始信号を出力し、
   前記第２の判定手段は、遅延回路を含み、
   前記遅延回路は、前記動作開始信号に前記システム電圧に応じた所定の遅延時間を与えた前記レベルシフタ制御信号を出力し、
   前記制御回路は、前記レベルシフタ制御信号によって前記レベルシフタを活性化するように制御することを特徴とする電子回路。
5. 電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
   前記システム電圧を供給されて動作する第１の内部回路と、
   前記電源電圧を供給されて動作する第２の内部回路と、
   前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
   前記レベルシフタを制御する制御回路と、を備える電子回路であって、
   前記システム電圧発生回路が停止状態から動作状態へ移行するとき、
   前記制御回路は、前記第１の内部回路が動作状態であることを判定する第１の判定手段と、前記システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段と、を備え、双方の判定手段の結果に基づいて出力される動作開始信号に基づいて前記レベルシフタを活性化するように制御し、
   さらに、前記システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、
   前記リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、
   前記差動増幅回路は、一方の入力を前記リファレンス電圧とし、他方の入力を前記出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、
   前記出力回路は、前記差動増幅回路の出力に基づいて制御される電圧を前記システム電圧として出力する回路であり、
   前記第１の判定手段は、発振回路と発振検出回路とを含み、
   前記発振回路は、所定の発振信号を出力し、
   前記発振検出回路は、前記発振信号を検出することで動作開始信号を出力し、
   前記第２の判定手段は、電圧検出回路を含み、
   前記電圧検出回路は、前記システム電圧が所定値に達したかを前記リファレンス電圧の電圧値で検出して電圧検出信号を出力し、
   前記制御回路は、前記動作開始信号と前記電圧検出信号との論理積である前記レベルシフタ制御信号によって前記レベルシフタを活性化するように制御することを特徴とする電子回路。
6. 前記発振回路から出力される前記発振信号は、前記第１の内部回路に入力して前記第１の内部回路の動作を行なわせるクロック信号であることを特徴とする請求項４または５に記載の電子回路。
7. 前記発振回路は、前記システム電圧で駆動することを特徴とする請求項４から６のいずれか１つに記載の電子回路。
8. 前記発振回路は、発振開始から所定の時間を経過した後に安定した発振振幅となる定常発振状態になり、
   前記発振回路は、前記所定の時間を経過するまでの間だけは、前記電源電圧で駆動されることを特徴とする請求項７に記載の電子回路。
9. 前記第１の判定手段は、発振回路と発振検出回路とを含み、
   前記発振回路は、所定の発振信号を出力し、
   前記発振検出回路は、前記発振信号を検出することで動作開始信号を出力し、
   前記第２の判定手段は、遅延回路を含み、
   前記遅延回路は、前記動作開始信号に前記システム電圧または前記リファレンス電圧に応じた所定の遅延時間を与えた前記レベルシフタ制御信号を出力し、
   前記制御回路は、前記レベルシフタ制御信号によって前記レベルシフタを活性化するように制御することを特徴とする請求項３に記載の電子回路。
10. 前記遅延回路は、容量素子と、前記システム電圧または前記リファレンス電圧に基づく放電電流で該容量素子を放電する放電手段と、
    を備えたことを特徴とする請求項４から９のいずれか１つに記載の電子回路。
11. 前記遅延回路は、前記容量素子の電圧に基づいて前記放電手段をバイパスするバイパス手
    段をさらに備えたことを特徴とする請求項１０に記載の電子回路。
12. 前記レベルシフタ制御信号は、前記第１の内部回路と前記第２の内部回路との一方、または双方の初期状態を解除することを特徴とする請求項４から１１のいずれか１つに記載の電子回路。

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