本発明の特徴は、内部電源を有し、パワーダウンモードを備えた電子回路において、起動信号によってレベルシフタの非活性又は活性を制御し、起動信号に所定の遅延時間を与えた短絡制御信号を出力する制御回路によって内部電源を停止状態又は動作状態に制御し、レベルシフタが非活性になった後に内部電源を停止することで、パワーダウンモードへの移行時にレベルシフタから不正信号が出力することを防止するものである。
本発明の実施形態は、電子回路の2つの構成例を示して説明する。構成例1は起動信号に遅延時間を与える制御回路を内部回路と独立して配設する構成である。また、構成例2は起動信号に遅延時間を与える制御回路を内部回路に含めて配設する構成である。前者を第1の実施形態、後者を第2の実施形態として説明する。
また、本発明の特徴の主要構成要素である制御回路については、構成の異なる5つの構成例A〜Eを提示して説明する。以下説明する構成例は、前述の第1及び第2の実施形態である構成例1及び構成例2に適用できるものである。
制御回路の構成例Aの特徴は、遅延回路のコンデンサを放電する放電手段としてトランジスタによる定電流源が用いられている。
制御回路の構成例Bの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられている。
制御回路の構成例Cの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられている。
制御回路の構成例Dの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されている。
そして、制御回路の構成例Eの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されていることである。
なお、後述する制御回路の構成例A〜Eの説明にあっては、その動作説においてそれぞれタイミングチャートを用いて行なうが、それぞれのタイミングチャートは、図面を見やすくするためにその横軸である時間軸を同一とはしていない。このため、構成例A〜Eのそれぞれの短絡制御信号に与える遅延時間(Ta〜Te)の図面上の幅は、それぞれのタイミングチャートにおいて一定とはなっていない。
以下、図面に基づいて本発明の実施形態を詳述する。
なお、本発明の実施形態は、太陽電池と二次電池とを備えたアナログ時計システムを制御する電子回路を例にして説明する。つまり、光の照射により太陽電池で生成される起電力が元になる電池電圧VBT、その電池電圧VBTより生成される電源電圧VSS、及びグランド電位である電源電圧VDDの各電圧を有する電源系を備えたアナログ時計システムである。電池電圧VBTと電源電圧VSSとは同一の電圧値を有していてもよいが、実際の時計システムにおいては、上述のように、電池電圧VBTから電源電圧VSSを生成する場合が多いため、その例で説明することにする。
なお、この構成は、従来例として図14で提示した太陽電池と二次電池とを備えたアナログ時計システムと基本的な部分は同一であるので、同一要素には同一番号を付し重複する説明は一部省略するものとする。
[実施形態の構成例1の構成説明:図1]
まず、図1を用いて第1の実施形態の電子回路、つまり構成例1の概略を説明する。
図1において、1は構成例1の電子回路である。電子回路1は従来例の図14と同様にワンチップICによる時計用電子回路であり、内部電源としてのシステム電圧発生回路10、2つのスイッチ素子21と22、第1の内部回路30、レベルシフタ23、第2の内部回路としての入出力回路24、及び、スイッチ素子21と22を制御する制御回路40などによって構成される。
電子回路1の周辺には、従来例と同様にSC2、二次電池3、逆流防止用のダイオード4、及び、時計の時針又は分針(共に図示せず)等を動かす電子回路1の外部装置であるモータ5が配置されている。なお、外部装置は図1の例に限定されず、例えば、電子回路1がデジタル時計用ICである場合は、外部装置はデジタル表示パネルが用いられる。
SC2は、光によって起電力を発生し、ダイオード4を介して並列に接続されている二次電池3に充電電流を供給して充電を行う。二次電池3のプラス側は電子回路1のプラス端子1aに接続され、二次電池3のマイナス側は電子回路1のマイナス端子1bに接続される。そして、電子回路1のプラス端子1aは、回路の電源電圧VDDに接続され、マイナス端子1bは、回路のマイナス電源電圧として電池電圧VBTに接続される。これにより、電源電圧VDDはプラスの電源電圧であると共に、電子回路1のグランドとなる。また、電池電圧VBTは電源電圧VDDに対してマイナスの電源電圧であり、二次電池3の充電量に応じて、その電圧値は変動する。以上の接続によって電子回路1は、SC2及び二次電池3を電源として動作する。
電子回路1に内蔵される内部電源としてのシステム電圧発生回路10は、電圧レギュレ
ータ回路であり、電源電圧VSS又は電池電圧VBTを入力して降圧し、電源電圧VSS又は電池電圧VBTの変動に依存しない低電圧かつ安定した(定電圧の)システム電圧VREGを発生し出力する。なお、システム電圧発生回路10の詳細については後述する。
スイッチ素子21は、ONによってシステム電圧VREGを電源電圧VDDに短絡させて、システム電圧発生回路10からのシステム電圧VREGの出力を遮断する。また、スイッチ素子22は、ONによって電源電圧VSSを電源電圧VDDに短絡させて、電源電圧VSSの出力を遮断する。このスイッチ素子21と22は、例えば、知られている電界効果型トランジスタ素子などを用いることができる。スイッチ素子21、22は、後述する短絡制御信号P5によりON又はOFFする。
なお、電源電圧VSSは電池電圧VBTから作られる安定化した電源電圧である。例えば、抵抗分圧回路や電圧レギュレータ回路などを用いて生成することができる。もちろん、システム電圧発生回路10と同様な回路であってもかまわない。また、各電源電圧の電圧レベルは、従来例と同様とすれば、絶対値レベルでVBT>VSS>VREGの関係にある。このとき、各電圧の一例を挙げると次のようになる。すなわち、電源電圧VDDをグランド(0V)とすると、電池電圧VBTは、−1.2V又は2.3V、電源電圧VSSは、−1.1V、システム電圧VREGは、−0.8Vである。また、電池電圧VBTと電源電圧VSSとは同じ電圧値としてもかまわない。
第1の内部回路30は、電子回路1の中核となる回路群であり、システム電圧VREGと電源電圧VSSの供給を受けて動作する。この第1の内部回路30は、図示しないが、時間基準信号を出力する発振回路、計時回路、計時情報を記憶するメモリ(例えば、不揮発性メモリ)等によって構成され、計時情報を含んだ計時制御信号P1を出力する。この第1の内部回路30の中で、比較的高速で動作する発振回路や計時回路は、低電圧のシステム電圧VREGで動作し、低速で動作するメモリなどは電源電圧VSSで動作すると良いが、第1の内部回路30はシステム電圧VREGだけで動作しても良い。
レベルシフタ23は電池電圧VBTによって動作し、第1の内部回路30からのシステム電圧VREGの電圧レベルである計時制御信号P1を入力して、電池電圧VBTの電圧レベルに変換した出力信号P2を出力する。また、イネーブル端子ENを有し、このイネーブル端子ENに入力される“1”又は“0”の論理(後述する起動信号P4)によって、レベルシフタ23は活性状態か非活性状態になる。例えば、イネーブル端子ENに論理“1”が入力されると、レベルシフタ23は活性化して入力信号である計時制御信号P1をレベルシフトして出力信号P2が出力さる。また、イネーブル端子ENに論理“0”が入力されると、レベルシフタ23は非活性化して計時制御信号P1を遮断し、出力信号P2は論理“0”に固定される。
入出力回路24は電池電圧VBTによって動作し、出力信号P2を入力して、電子回路1の外部に駆動信号P3を出力する。この駆動信号P3は、電子回路1の出力端子1cを介してモータ5に供給され、モータ5を駆動して時針又は分針等を動かして時刻を表示する。また、入出力回路24からは、パワーダウンモードを制御する起動信号P4を出力し、前述したレベルシフタ23のイネーブル端子ENに入力する。
ここで、入出力回路24は図示しない手段によって二次電池3の電池電圧VBTの電圧値を検出し、電池電圧VBTが所定の電圧値以下になった場合、起動信号P4を論理“0”とし、また、電池電圧VBTが所定の電圧値以上になった場合、起動信号P4を論理“1”とする動作を実施する。すなわち、入出力回路24は二次電池3の状態を検出して起動信号P4を出力するのである。なお、起動信号P4は、図示しないが外部回路からの情報によって生成されても良い。
制御回路40は遅延回路100を有し、電池電圧VBTの供給を受けて動作し、入出力回路24からの起動信号P4を入力して、この起動信号P4に遅延回路100によって所定の遅延時間を与えた短絡制御信号P5を出力し、スイッチ素子21と22に供給して、システム電圧発生回路10を停止状態又は動作状態に制御する。
なお、制御回路の詳細な詳細は後述するが、本実施形態において制御回路は構成の異なる5つの構成例A〜Eを提示し、ここで示す制御回路40は構成例Aであるが、他の構成例も基本的な入出力の関係は同様である。すなわち、制御回路の他の構成例B〜Eが用いられる場合は、制御回路40を他の構成例B〜Eに置き換えればよい。また、図1においてシステム電圧発生回路10から制御回路40に接続されるVREG又はVREF1、VREF2の破線は、後述する制御回路の構成例CとDのバイアス電圧として用いられる。
このように、本発明の電子回路は、パワーダウンモードを制御する起動信号P4によって、レベルシフタ24の非活性と活性を制御すると共に、起動信号P4に制御回路で所定の遅延時間を与えた短絡制御信号P5によってシステム電圧発生回路10を停止状態又は動作状態に制御し、レベルシフタ24の非活性又は活性の切り替えと、システム電圧発生回路10の停止状態又は動作状態の切り替えに時間差を設けるのである。なお、構成例1の電子回路の詳細な動作説明は後述する。
[実施形態の構成例2の構成説明:図2]
次に、図2を用いて第2の実施形態の電子回路、つまり構成例2の概略を説明する。
なお、構成例2は、図1で示した構成例1の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。
図2において、200は構成例2の電子回路である。電子回路200は構成例1の電子回路1と同様にワンチップICによる時計用電子回路であり、システム電圧発生回路10、2つのスイッチ素子21と22、第1の内部回路30、レベルシフタ23、第2の内部回路210、第2の内部回路210に含まれる入出力回路24、制御回路40、および電源電圧検出回路211などによって構成される。
電子回路200の周辺には、構成例1と同様にSC2、二次電池3、逆流防止用のダイオード4、及び、時計の時針又は分針(共に図示せず)等を動かす電子回路200の外部装置であるモータ5が配置されている。
第2の内部回路210に含まれる制御回路40は遅延回路100を有している。このように、制御回路40が第2の内部回路210に含まれているので、電子回路200内の回路素子配置、及び配線を最適化でき、電子回路200のICチップ面積を縮小し、浮遊容量などの影響を減らして、入出力回路24や制御回路40の動作を確実にすることができる。
また、電源電圧検出回路211は、図示しないが内部にアナログコンパレータを有し、電源電圧である二次電池3の電池電圧VBTの電圧値を検出して起動信号P4を出力する。すなわち、電池電圧VBTが所定の電圧値以下になった場合、起動信号P4を論理“0”とし、また、電池電圧VBTが所定の電圧値以上になった場合、起動信号P4を論理“1”とする動作を実施する。起動信号P4の接続先は構成例1と同様に、レベルシフタ23と制御回路40である。なお、電源電圧検出回路211は、構成例1と同様に入出力回路24に含まれても良く、又は、電子回路200の外部に配設されても良い。電子回路200の他の構成は、前述の構成例1と同様であるので、説明は省略する。
[システム電圧発生回路の説明:図3]
次に、実施形態の構成例1の電子回路1、および、構成例2の電子回路200に含まれるシステム電圧発生回路10の回路構成の一例を図3を用いて説明する。なお、このシステム電圧発生回路10の出力であるシステム電圧VREGは、前述の第1の内部回路30に供給され、また、システム電圧VREG又はリファレンス電圧VREF1、VREF2は、後述する制御回路の構成例C、Dに供給される。
図3において、システム電圧発生回路10は電圧レギュレータ回路であり、リファレンス電圧発生回路10aと、差動増幅回路10bと、出力回路10cによって構成される。リファレンス電圧発生回路10aは、Pch電界効果型トランジスタ(以下、Pchトランジスタと略す)11a、12aと、Nch電界効果型トランジスタ(以下、Nchトランジスタと略す)11b、12b、抵抗13によって構成され、電源電圧VSSを降圧して、電源電圧VSSに依存しない定電圧であるリファレンス電圧VREF1を出力する。
また、差動増幅回路10bは差動増幅器14によって構成され、一方の入力にリファレンス電圧VREF1を入力し、他方の入力に出力回路10cからフィードバックされたリファレンス電圧VREF2を入力し、双方の入力の差を増幅して出力する。
また、出力回路10cは、Nchトランジスタ15aとNchトランジスタ15bと定電流源17とコンデンサ16等によって構成され、差動増幅回路10bの出力に基づいて制御される電圧をシステム電圧VREGとして出力する。
以上の構成によって、システム電圧発生回路10は、システム電圧VREGと、2つのリファレンス電圧VREF1、VREF2を出力する。また、このシステム電圧発生回路10は、電源として電源電圧VSSの供給を受けて動作するが、電源は電池電圧VBTでも良い。出力のシステム電圧VREGの電圧値は、すでに説明した例では、−0.8Vを例示していたが、電源電圧VDDに対して−0.7V〜−0.8Vと、若干の電圧幅を持っていてもよく、同様に、リファレンス電圧VREF1、VREF2は、−0.4V〜−0.5V位である。なお、システム電圧発生回路10が正常に動作し、システム電圧VREGが安定出力している場合、リファレンス電圧VREF2は、差動増幅回路10bの働きによってリファレンス電圧VREF1と等しい電圧値となる。
なお、図3に示すリファレンス電圧発生回路10a、差動増幅回路10b、出力回路10cの各構成は一例である。電源が投入された後に、電源電圧に依存しない一定電圧を出力する回路であればよい。
[制御回路の説明(構成例A):図4]
次に、本発明の主要要素である制御回路の回路構成を説明する。
制御回路は前述したように構成の異なる5つの構成例A〜Eを提示するが、まず、制御回路の構成例Aを図4を用いて説明する。なお、提示する5つの制御回路は、すでに説明したように、すべて前述した構成例1の電子回路1と構成例2の電子回路200との両方に適応することができる。
図4において、40は構成例Aの制御回路である。制御回路40は電池電圧VBTによって動作し、破線で囲む遅延回路100と、この遅延回路100に接続されるバッファ41と、Nchトランジスタ42とによって構成される。遅延回路100は、Pchトランジスタ101と、インバータ102と、容量素子であるコンデンサ103によって構成される。
ここで、バッファ41は、起動信号P4を入力し、その出力はNchトランジスタ42
とPchトランジスタ101とのゲート端子Gに接続されている。Nchトランジスタ42のソース端子Sは電池電圧VBTに接続されている。Nchトランジスタ42のドレイン端子Dは、Pchトランジスタ101のドレイン端子Dとインバータ102の入力端子とコンデンサ103の一方の端子とに接続され、この接続点をAと定義する。
Pchトランジスタ101のソース端子Sは、電源電圧VDDに接続され、コンデンサ103の他方の端子も電源電圧VDDに接続されている。
インバータ102の出力端子からは、短絡制御信号P5が出力されている。なお、バッファ41は、起動信号P4がNchトランジスタ42とPchトランジスタ101を十分駆動できるならば、無くてもよい。
ここで、遅延回路100のPchトランジスタ101は、ゲート端子Gに入力される信号が論理“0”(VBTの電位)のときONになって、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Pchトランジスタ101は、ONによって定電流である放電電流I1が流れて、並列接続されているコンデンサ103の放電手段として機能する。この遅延回路100のコンデンサ103の放電動作によって、制御回路40は、起動信号P4に所定の遅延時間を与えた短絡制御信号P5を出力するのである。なお、制御回路40の詳細な動作説明は後述する。
このように、構成例Aの制御回路40は、遅延回路100のコンデンサ103の放電手段として、定電流源のPchトランジスタ101を用いているので、Pchトランジスタ101のトランジスタサイズを選択することよって定電流の電流値を任意に設定し、短絡制御信号P5に与える遅延時間を最適に調整することができる。すなわち、Pchトランジスタ101のチャンネル長を長くすれば、定電流の電流値を小さくできるので、遅延時間を長く設定でき、また、チャンネル長を短くすれば、定電流の電流値を大きくできるので、遅延時間を短く設定できる。
なお、Pchトランジスタ101に流れる定電流である放電電流I1の大きさは、説明しやすいようにトランジスタサイズを選択することでなされる例を示したが、もちろんそれに限定するものではない。
知ってのとおり、トランジスタは、ソース端子やドレイン端子を構成するソース領域やドレイン領域の不純物濃度や、チャネル領域の不純物濃度によっても、ソース端子とドレイン端子との間に流せる電流を選択することができる。つまり、トランジスタサイズが同一であっても、放電電流I1を変更することができる。
しかしながら、特定のトランジスタのみ、その不純物領域の濃度を変更することは、それだけ製造工程が増えてしまうという欠点もある。このような事情から、一般には、トランジスタを構成する不純物領域の不純物濃度は変更せず、トランジスタサイズを変更することでソース端子とドレイン端子との間に流せる電流を調整する方が好ましい。
以後の説明にあっても、トランジスタのソース端子とドレイン端子との間に流せる電流を変更したり最適化する場合は、単にトランジスタサイズを変更する場合を例示する。
[制御回路の構成例Aによる電子回路の動作説明:図1、図4、図5]
次に、実施形態の電子回路の動作をタイミングチャートの図5を主に用い、図1、図4を適宜参照して説明する。
なお、電子回路の構成は構成例1(図1参照)に基づき、制御回路は構成例A(図4参照)に基づいて説明する。また、電子回路の構成例2(図2参照)についても動作は同様である。
図5において、入出力回路24から出力される起動信号P4が論理“1”であるときは
、構成例1の電子回路1(図1参照)は通常動作モードであり、このとき、短絡制御信号P5も論理“1”であるので、スイッチ素子21、22は共にOFFである。これにより、システム電圧発生回路10は動作状態であり、システム電圧VREGを出力し、また、電源電圧VSSも出力されているので、第1の内部回路30にそれぞれの電圧が供給される。
この結果、第1の内部回路30の発振回路(図示せず)が基準信号を出力し、計時回路(図示せず)が計時制御信号P1を出力して、レベルシフタ23に供給する。レベルシフタ23は、イネーブル端子ENが論理“1”の起動信号P4を入力して活性状態であるので、計時制御信号P1を入力して電池電圧VBTにレベルシフトして出力信号P2を出力する。入出力回路24は、出力信号P2を入力して駆動信号P3を出力し、モータ5を駆動して時刻を表示する。
この通常動作モードにおいて、図5のタイミングT11で起動信号P4が所定の条件で論理“0”になると、電子回路1はパワーダウンモードに移行する。ここで、電子回路1がパワーダウンモードになる条件は、一例として、SC2に長時間光が照射されず、二次電池3によって電子回路1は動作を継続するが、二次電池3の充電量が減少して電池電圧VBTが所定の電圧値以下になった場合である。この場合、二次電池3の過放電を防ぐために、電子回路1の入出力回路24が図示しない手段によって電池電圧VBTの電圧低下を検出し、起動信号P4を論理“0”として、パワーダウンモードに移行する。
このパワーダウンモードでは、電源電圧VSSとシステム電圧VREGが共に電源電圧VDDに短絡されるので、システム電圧発生回路10は停止状態となる。これにより、第1の内部回路30は必要な計時情報をメモリ(図示せず)に記憶後、動作を停止し、入出力回路24からの駆動信号P3も出力されないので、モータ5の駆動も停止され、超低消費電力となって二次電池3の回復を待つ。
ここで、パワーダウンモードへの移行動作を詳細に説明する。図5のタイミングT11で、起動信号P4が論理“0”になると、レベルシフタ23のイネーブル端子ENが論理“0”になるので、レベルシフタ23は、直ちに非活性状態となって出力信号P2を停止する。
一方、図4で示す制御回路40は、起動信号P4が論理“1”の通常動作モードの時は、バッファ41の出力が論理“1”であるので、Nchトランジスタ42はON、Pchトランジスタ101はOFFである。これにより、コンデンサ103に充電電流がNchトランジスタ42によって流れてコンデンサ103は充電されると共に、接続点Aは、論理“0”が保たれるので、インバータ102の出力である短絡制御信号P5は、論理“1”が継続する。
この状態からパワーダウンモードとなってタイミングT11で起動信号P4が論理“0”になると、バッファ41の出力が論理“0”となり、Nchトランジスタ42はOFF、Pchトランジスタ101はONとなる。これにより、コンデンサ103に放電ルートが形成され、Pchトランジスタ101を介してほぼ定電流の放電電流I1が流れて、コンデンサ103は放電される。
図5に示すように、放電電流I1はタイミングT11から流れ出すので、コンデンサ103は、この放電電流I1によって放電が開始されて、接続点Aの電圧レベルは、コンデンサ103の放電量に比例し、タイミングT11を基点として電池電圧VBTからほぼ直線的に増加してタイミングT13で電源電圧VDDに到達する。ここで、接続点Aの電位が電源電圧VDDに近づくと、Pchトランジスタ101に流れる放電電流I1は減少し
、接続点Aの電位が電源電圧VDDに達したタイミングT13で、放電電流I1は零となる。
そして、接続点Aの電圧レベルが電池電圧VBTの約1/2に到達したタイミングT12で、インバータ102の入力レベルが閾値を越えるので、出力である短絡制御信号P5の論理が“1”から“0”に反転する。したがって、短絡制御信号P5は、起動信号P4が論理“0”になったタイミングT11からタイミングT12まで遅延時間Taが与えられて出力されることになる。
ここで、短絡制御信号P5がタイミングT12で論理“0”になると、前述したように、電子回路1のスイッチ素子21、22が共にONするので、システム電圧VREGと電源電圧VSSは、電源電圧VDDに短絡する。これにより、システム電圧VREGと電源電圧VSSは、図5に示すようにタイミングT12から少しの時間を経過して、電源電圧VDDの電圧レベル(すなわち0V)に達することになる。
以上の動作によって、レベルシフタ23は、タイミングT11で非活性状態となり、システム電圧VREGと電源電圧VSSは、タイミングT11より遅延時間Taだけ遅れたタイミングT12で短絡状態となる。これにより、タイミングT12でシステム電圧VREGと電源電圧VSSが短絡状態に移行するときに、第1の内部回路30の動作が不定状態となって、計時制御信号P1から不正信号が出力されたとしても、レベルシフタ23は、すでにタイミングT11で非活性状態となっているので、その不正信号を遮断することができる。この結果、不正信号が入出力回路24に入力されることがなく、外部装置を含めたシステム全体の誤動作を防止することができる。また、不安定な不正信号を遮断できるので、回路全体の消費電流を減少できる効果もある。
ここで、タイミングT11からタイミングT12までの遅延時間Taは、レベルシフタ23が起動信号P4によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Taは、遅延回路100のコンデンサ103の静電容量Cと、Pchトランジスタ101に流れる放電電流I1から任意に設定することができる。
[制御回路の説明(構成例B):図6]
次に、制御回路の構成例Bの回路構成を図6を用いて説明する。
構成例Bと構成例Aの違いは、遅延回路のコンデンサの放電を、抵抗を使って行うという点である。
図6において、50は構成例Bの制御回路である。制御回路50は電池電圧VBTによって動作し、破線で囲む遅延回路110と、この遅延回路110に接続されるバッファ51と、Nchトランジスタ52とPchトランジスタ53とによって構成される。遅延回路110は、放電手段としての抵抗素子である抵抗111と、インバータ112と、容量素子であるコンデンサ113によって構成される。
ここで、バッファ51は起動信号P4を入力し、その出力はNchトランジスタ52とPchトランジスタ53とのゲート端子Gに接続されている。Nchトランジスタ52のソース端子Sは電池電圧VBTに接続されている。Nchトランジスタ52のドレイン端子Dは、抵抗111の一方の端子とインバータ112の入力端子とコンデンサ113の一方の端子とに接続され、この接続点をAと定義する。
Pchトランジスタ53のソース端子Sは、電源電圧VDDに接続され、コンデンサ113の他方の端子も電源電圧VDDに接続されている。また、Pchトランジスタ53のドレイン端子Dは、抵抗111の他方の端子に接続される。そして、インバータ112の出力端子からは短絡制御信号P5が出力されている。なお、バッファ51は、起動信号P
4がNchトランジスタ52とPchトランジスタ53を十分駆動できるならば、無くてもよい。
ここで、制御回路50のPchトランジスタ53は、抵抗111の抵抗値と比較してON抵抗が十分に小さいトランジスタであるので、コンデンサ113を放電させる放電電流I2の値は、抵抗111の抵抗値Rによって決まる。この遅延回路110のコンデンサ113の放電動作によって、制御回路50は、起動信号P4に所定の遅延時間を与えた短絡制御信号P5を出力するのである。なお、制御回路50の詳細な動作説明は後述する。
このように、構成例Bの制御回路50は、遅延回路110のコンデンサ113の放電手段として抵抗111を用いているので、この抵抗111の抵抗値Rとコンデンサ113の静電容量Cによる時定数を選択することで、遅延回路110による遅延時間を容易に設定できる利点がある。
[制御回路の構成例Bによる電子回路の動作説明:図1、図6、図7]
次に、電子回路の構成例1(図1参照)に制御回路の構成例B(図6参照)を適応した場合の動作をタイミングチャートの図7を主に用い、図1、図6を適宜参照して説明する。
なお、電子回路の構成例2(図2参照)に制御回路の構成例Bを適応した場合も動作は同様である。また、図7のタイミングチャートは、前述した図5のタイミングチャート(制御回路の構成例Aによる動作説明)と基本動作は同様であるので、重複する説明は一部省略する。
図7において、入出力回路24から出力される起動信号P4が論理“1”であるときは、構成例1の電子回路1(図1参照)は通常動作モードであるので、システム電圧発生回路10は動作状態であり、システム電圧VREGと電源電圧VSSが共に出力されて、第1の内部回路30、レベルシフタ23、入出力回路24は、それぞれの動作を継続し、モータ5を駆動して時刻が表示されている。
この通常動作モードにおいて、図7のタイミングT21で起動信号P4が所定の条件で論理“0”になると、電子回路1はパワーダウンモードに移行する。ここで、電子回路1がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Aによる動作説明と同様であるので説明は省略する。
次に、パワーダウンモードへの移行動作を詳細に説明する。図7のタイミングT21で、起動信号P4が論理“0”になると、レベルシフタ23のイネーブル端子ENが論理“0”になるので、レベルシフタ23は、直ちに非活性状態となって出力信号P2を停止する。
一方、図6で示す制御回路50は、起動信号P4が論理“1”の通常動作モードの時は、バッファ51の出力が論理“1”であるので、Nchトランジスタ52はON、Pchトランジスタ53はOFFである。これにより、コンデンサ113に充電電流がNchトランジスタ52によって流れてコンデンサ113は充電されると共に、接続点Aは、論理“0”が保たれるので、インバータ112の出力である短絡制御信号P5は、論理“1”が継続する。
この状態からパワーダウンモードとなってタイミングT21で起動信号P4が論理“0”になると、制御回路50のバッファ51の出力が論理“0”となり、Nchトランジスタ52はOFF、Pchトランジスタ53はONとなる。これにより、コンデンサ113に放電ルートが形成され、抵抗111の抵抗値Rとコンデンサ113の静電容量Cによる
時定数に応じた過渡電流が放電電流I2として抵抗111に流れる。
この放電電流I2によってコンデンサ113は放電されるので、接続点Aの電圧レベルは、タイミングT21を基点としてコンデンサ113の放電量に比例して電池電圧VBTから増加し、放電電流I2が零となるタイミングT23で電源電圧VDDに到達する。
そして、接続点Aの電圧レベルが電池電圧VBTの約1/2に到達したタイミングT22で、インバータ112の入力レベルが閾値を越えるので、出力である短絡制御信号P5の論理が“1”から“0”に反転する。したがって、短絡制御信号P5は、起動信号P4が論理“0”になったタイミングT21からタイミングT22まで遅延時間Tbが与えられて出力されることになる。
ここで、短絡制御信号P5がタイミングT22で論理“0”になると、前述したように、スイッチ素子21、22が共にONするので、システム電圧VREGと電源電圧VSSは、電源電圧VDDに短絡する。これにより、システム電圧VREGと電源電圧VSSは、タイミングT22から少しの時間を経過して、電源電圧VDDの電圧レベル(すなわち0V)に達することになる。
以上の動作によって、レベルシフタ23は、タイミングT21で非活性状態となり、システム電圧VREGと電源電圧VSSは、タイミングT21より遅延時間Tbだけ遅れたタイミングT22で短絡状態となる。これにより、タイミングT22でシステム電圧VREGと電源電圧VSSが短絡状態に移行するときに、第1の内部回路30の動作が不定状態となって、計時制御信号P1から不正信号が出力されたとしても、レベルシフタ23は、すでにタイミングT21で非活性状態となっているので、その不正信号を遮断することができる。
ここで、タイミングT21からタイミングT22までの遅延時間Tbは、レベルシフタ23が起動信号P4によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Tbは、遅延回路110のコンデンサ113の静電容量Cと、抵抗111の抵抗値Rによる時定数によって任意に設定することができる。
[制御回路の説明(構成例C):図8]
次に、制御回路の構成例Cの回路構成を図8を用いて説明する。
構成例Cとすでに説明した構成例との違いは、構成例Bで説明した遅延回路の抵抗を、定電流動作するトランジスタにしたという点である。
図8において、60は構成例Cの制御回路である。制御回路60は電池電圧VBTによって動作し、破線で囲む遅延回路120と、この遅延回路120に接続されるバッファ61と、Nchトランジスタ62とPchトランジスタ63とによって構成される。遅延回路120は、放電手段としてのPchトランジスタ121と、インバータ122と、容量素子であるコンデンサ123によって構成される。
ここで、バッファ61は起動信号P4を入力し、その出力はNchトランジスタ62とPchトランジスタ63とのゲート端子Gに接続されている。Nchトランジスタ62のソース端子Sは電池電圧VBTに接続されている。Nchトランジスタ62のドレイン端子Dは、遅延回路120のPchトランジスタ121のドレイン端子Dとインバータ122の入力端子とコンデンサ123の一方の端子とに接続され、この接続点をAと定義する。
Pchトランジスタ63のソース端子Sは、電源電圧VDDに接続され、コンデンサ1
23の他方の端子も電源電圧VDDに接続されている。Pchトランジスタ63のドレイン端子Dは、Pchトランジスタ121のソース端子Sに接続される。また、Pchトランジスタ121のゲート端子Gは、システム電圧発生回路10(図3参照)の出力であるシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2のいずれかに接続される。すなわち、Pchトランジスタ121は、システム電圧発生回路10の安定した低電圧電源によってバイアスされる。
そして、インバータ122の出力端子からは短絡制御信号P5が出力されている。なお、バッファ61は、起動信号P4がNchトランジスタ62とPchトランジスタ63を十分駆動できるならば、無くてもよい。
ここで、遅延回路120のPchトランジスタ121は、ゲート端子Gに入力されるシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2によるバイアス電圧で、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Pchトランジスタ121は、所定の定電流である放電電流を流して、コンデンサ123の放電手段として機能する。この遅延回路120のコンデンサ123の放電動作によって、制御回路60は、起動信号P4に所定の遅延時間を与えた短絡制御信号P5を出力するのである。なお、制御回路60の詳細な動作説明は後述する。
このように、構成例Cの制御回路60は、遅延回路120のコンデンサ123の放電手段として、定電流源のPchトランジスタ121を用いているので、Pchトランジスタ121のトランジスタサイズやゲートGに入力するシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2によって定電流の電流値を任意に設定し、短絡制御信号P5に与える遅延時間を最適に調整することができる。
また、システム電圧VREG、又は、リファレンス電圧VREF1、VREF2は、前述したように、電池電圧VBTや電源電圧VSSと比較して電圧値が小さいので、この電圧をバイアスとするPchトランジスタ121のトランジスタサイズを小さくできる利点がある。
すなわち、遅延回路120は、Pchトランジスタ121をコンデンサ123の放電手段として定電流源として動作させる訳であるが、必要な遅延時間を確保するには、定電流源の電流値を所定の値にしなければならない。しかし、Pchトランジスタ121のバイアス電圧が高いと、バイアスが深くなってPchトランジスタ121のON抵抗が小さくなるので、ゲートのチャンネル長を長くしてON抵抗を大きく設定し、所定の定電流を確保する必要がある。
しかしながら、Pchトランジスタ121のチャンネル長を長くすると、トランジスタサイズが大きくなるので、電子回路を構成するICのチップサイズが増大し、コストアップなどの可能性がある。そこでこの構成例Cのように、放電手段であるPchトランジスタ121のバイアスに、低電圧であるシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2を供給すれば、Pchトランジスタ121のバイアスが浅くなり、その分、ON抵抗が増えるので、トランジスタサイズを小さくすることができる。また、バイアス電圧が低いと定電流源の電流値を小さくできるので、その分、コンデンサ123の静電容量が小さくても所定の遅延時間を得られる利点がある。
また、Pchトランジスタ121のバイアス電圧として、システム電圧VREGとリファレンス電圧VREF1、VREF2とを比較すると、前述したように、リファレンス電圧VREF1、VREF2の方がシステム電圧VREGより電圧値が小さいので、リファレンス電圧VREF1、VREF2をバイアス電圧としたほうが、Pchトランジスタ1
21のトランジスタサイズをより小さくできるが、どちらの電圧をバイアスとするかは任意である。
ここで、実施形態の構成例1の電子回路1又は構成例2の電子回路200に、構成例Cの制御回路60を用いる場合は、システム電圧発生回路10からシステム電圧VREG又はリファレンス電圧VREF1、VREF2(図1と図2の破線で示す)を供給する。なお、以降の説明では、Pchトランジスタ121は、リファレンス電圧VREF1によってバイアスされることを例として説明する。
[制御回路の構成例Cによる電子回路の動作説明:図1、図8、図9]
次に、電子回路の構成例1(図1参照)に制御回路の構成例C(図8参照)を適応した場合の動作をタイミングチャートの図9を主に用い、図1、図8を適宜参照して説明する。
なお、電子回路の構成例2(図2参照)に制御回路の構成例Cを適応した場合も動作は同様である。また、図9のタイミングチャートは、前述した図4のタイミングチャート(制御回路の構成例Aによる動作説明)と基本動作は同様であるので、重複する説明は省略する。
図9において、入出力回路24から出力される起動信号P4が論理“1”であるときは、構成例1の電子回路1(図1参照)は通常動作モードであるので、システム電圧発生回路10は動作状態であり、システム電圧VREGと電源電圧VSSが共に出力されて、第1の内部回路30、レベルシフタ23、入出力回路24は、それぞれの動作を継続し、モータ5を駆動して時刻が表示されている。
この通常動作モードにおいて、図9のタイミングT31で起動信号P4が所定の条件で論理“0”になると、電子回路1はパワーダウンモードに移行する。ここで、電子回路1がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Aによる動作説明と同様であるので説明は省略する。
次に、パワーダウンモードへの移行動作を詳細に説明する。図9のタイミングT31で、起動信号P4が論理“0”になると、レベルシフタ23のイネーブル端子ENが論理“0”になるので、レベルシフタ23は、直ちに非活性状態となって出力信号P2を停止する。
一方、図8で示す制御回路60は、起動信号P4が論理“1”の通常動作モードの時は、バッファ61の出力が論理“1”であるので、Nchトランジスタ62はON、Pchトランジスタ63はOFFである。これにより、コンデンサ123に充電電流がNchトランジスタ62によって流れてコンデンサ123は充電されると共に、接続点Aは、論理“0”が保たれるので、インバータ122の出力である短絡制御信号P5は、論理“1”が継続する。なお、遅延回路120のPchトランジスタ121は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧VREF1によってバイアスされている。すなわち、パワーダウンモードにおいても、リファレンス電圧VREF1は出力される設定となっている。
通常動作モードからパワーダウンモードになって起動信号P4が論理“0”になると、制御回路60のバッファ61の出力が論理“0”となり、Nchトランジスタ62はOFF、Pchトランジスタ63はONとなる。これにより、コンデンサ123に放電ルートが形成され、定電流源として動作するPchトランジスタ121によってほぼ定電流の放電電流I3がコンデンサ123から流れて、コンデンサ123は放電される。
図9に示すように、放電電流I3はタイミングT31から流れ出すので、コンデンサ123は、この放電電流I3によって放電されて、接続点Aの電圧レベルは、コンデンサ123の放電量に比例し、タイミングT31を基点として電池電圧VBTからほぼ直線的に増加してタイミングT33で電源電圧VDDに到達する。ここで、接続点Aの電位が電源電圧VDDに近づくと、Pchトランジスタ121に流れる放電電流I3は減少し、接続点Aの電位が電源電圧VDDに達したタイミングT33で、放電電流I3は零となる。
そして、接続点Aの電圧レベルが電池電圧VBTの約1/2に到達したタイミングT32で、インバータ122の入力レベルが閾値を越えるので、出力である短絡制御信号P5の論理が“1”から“0”に反転する。したがって、短絡制御信号P5は、起動信号P4が論理“0”になったタイミングT31からタイミングT32まで遅延時間Tcが与えられて出力されることになる。
短絡制御信号P5がタイミングT32で論理“0”になると、前述したように、スイッチ素子21、22が共にONするので、システム電圧VREGと電源電圧VSSは、電源電圧VDDに短絡する。これにより、システム電圧VREGと電源電圧VSSは、タイミングT32から少しの時間を経過して、電源電圧VDDの電圧レベル(すなわち0V)に達することになる。
以上の動作によって、レベルシフタ23は、タイミングT31で非活性状態となり、システム電圧VREGと電源電圧VSSは、タイミングT31より遅延時間Tcだけ遅れたタイミングT32で短絡状態となる。これにより、タイミングT32でシステム電圧VREGと電源電圧VSSが短絡状態に移行するときに、第1の内部回路30の動作が不定状態となって、計時制御信号P1から不正信号が出力されたとしても、レベルシフタ23は、すでにタイミングT31で非活性状態となっているので、その不正信号を遮断することができる。
タイミングT31からタイミングT32までの遅延時間Tcは、レベルシフタ23が起動信号P4によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Tcは、遅延回路120のコンデンサ123の静電容量Cと、Pchトランジスタ121に流れる放電電流I3から任意に設定することができる。なお、放電電流I3を定電流として流すPchトランジスタ121は、前述したように、低電圧のバイアス電圧(システム電圧VREG又はリファレンス電圧VREF1、VREF2)によって浅くバイアスされているので、放電電流I3は前述の構成例Aの動作(図5参照)で示した放電電流I1より電流値を小さくできる。
これにより、構成例Aの動作(図5参照)で示した遅延時間Taと、この構成例Cによる遅延時間Tcを等しく設定する場合は、遅延回路120のコンデンサ123の静電容量Cを小さくできるので、コンデンササイズを小さくして、電子回路1のチップ面積を縮小することができる。また、構成例Aで示した放電電流I1と、この構成例Cによる放電電流I3を等しく設定する場合は、バイアスが浅い分だけPchトランジスタ121のトランジスタサイズを小さくできるので、ICチップの面積を縮小できる利点がある。
[制御回路の説明(構成例D):図10]
次に、制御回路の構成例Dの回路構成を図10を用いて説明する。
構成例Dとすでに説明した構成例との違いは、構成例Cで説明した遅延回路に放電のバイパス手段を設けたという点である。
図10において、70は構成例Dの制御回路である。制御回路70は電池電圧VBTによって動作し、遅延回路130と、この遅延回路130に接続されるバッファ71と、Nchトランジスタ72とPchトランジスタ73とによって構成される。遅延回路130
は、放電手段としてのPchトランジスタ131と、インバータ132と、容量素子であるコンデンサ133と、バイパス手段としてのPchトランジスタ134とによって構成される。
ここで、バッファ71は起動信号P4を入力し、その出力はNchトランジスタ72とPchトランジスタ73とのゲート端子Gに接続されている。Nchトランジスタ72のソース端子Sは電池電圧VBTに接続されている。Nchトランジスタ72のドレイン端子Dは、遅延回路130のPchトランジスタ131のドレイン端子Dとインバータ132の入力端子とコンデンサ133の一方の端子とに接続され、この接続点をAと定義する。また、接続点Aはバイパス手段のPchトランジスタ134のドレイン端子Dにも接続される。
Pchトランジスタ73のソース端子Sは、電源電圧VDDに接続され、コンデンサ133の他方の端子も電源電圧VDDに接続されている。Pchトランジスタ73のドレイン端子Dは、Pchトランジスタ131のソース端子SとPchトランジスタ134のソース端子Sに接続される。また、Pchトランジスタ131のゲート端子Gは、システム電圧発生回路10の出力であるシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2のいずれかに接続される。すなわち、Pchトランジスタ131は、システム電圧発生回路10の安定した低電圧電源によってバイアスされる。
そして、インバータ132の出力端子からは短絡制御信号P5が出力されている。また、短絡制御信号P5は、Pchトランジスタ134のゲート端子Gに接続される。なお、バッファ71は、起動信号P4がNchトランジスタ72とPchトランジスタ73を十分駆動できるならば、無くてもよい。
ここで、遅延回路130のPchトランジスタ131は、ゲート端子Gに入力されるシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2によってバイアスされ、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Pchトランジスタ131は、所定の定電流である放電電流を流して、コンデンサ133の放電手段として機能する。また、Pchトランジスタ134とPchトランジスタ73は、ON抵抗を十分に小さく設定し、Pchトランジスタ134はコンデンサ133に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路70の詳細な動作説明は後述する。
このように、構成例Dの制御回路70は、遅延回路130のコンデンサ133の放電手段として、定電流源のPchトランジスタ131を用いているので、Pchトランジスタ131のトランジスタサイズやゲートGに入力するシステム電圧VREG、又は、リファレンス電圧VREF1、VREF2によって定電流の電流値を任意に設定し、短絡制御信号P5の遅延時間を最適に調整することができる。
また、Pchトランジスタ134を設けているので、Pchトランジスタ134をONさせることにより、これに放電電流を流し、それによってコンデンサ133の電荷が瞬時にほぼ零にすることができる。コンデンサ133の電圧が放電過程で中間電位をたどる際に、コンデンサ133の電圧を入力する後段の回路であるインバータ132に生じる貫通電流を低減させることができる。
また、構成例Dの制御回路70は前述の構成例Cと同様に、放電手段であるPchトランジスタ131を低電圧でバイアスしているので、Pchトランジスタ131のトランジスタサイズを小さくでき、また、コンデンサ133の静電容量Cを小さく設定することができる利点がある。ここで、電子回路1又は電子回路200に構成例Dの制御回路70を
用いる場合は、システム電圧発生回路10からシステム電圧VREG又はリファレンス電圧VREF1、VREF2(図1と図2の破線で示す)を供給する。なお、以降の説明では、Pchトランジスタ131は、リファレンス電圧VREF1によってバイアスされることを例として説明する。
[制御回路の構成例Dによる電子回路の動作説明:図1、図10、図11]
次に、電子回路の構成例1(図1参照)に制御回路の構成例D(図10参照)を適応した場合の動作をタイミングチャートの図11を主に用い、図1、図10を適宜参照して説明する。
なお、電子回路の構成例2(図2参照)に制御回路の構成例Dを適応した場合も動作は同様である。また、図11のタイミングチャートは、前述した図4のタイミングチャート(制御回路の構成例Aによる動作説明)と基本動作は同様であるので、重複する説明は省略する。
図11において、入出力回路24から出力される起動信号P4が論理“1”であるときは、構成例1の電子回路1(図1参照)は通常動作モードであるので、システム電圧発生回路10は動作状態であり、第1の内部回路30、レベルシフタ23、入出力回路24は、それぞれの動作を継続し、モータ5を駆動して時刻が表示されている。
この通常動作モードにおいて、図11のタイミングT41で起動信号P4が論理“0”になると、電子回路1はパワーダウンモードに移行する。ここで、電子回路1がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Aによる動作説明と同様であるので説明は省略する。
次に、パワーダウンモードへの移行動作を詳細に説明する。図11のタイミングT41で、起動信号P4が論理“0”になると、レベルシフタ23のイネーブル端子ENが論理“0”になるので、レベルシフタ23は、直ちに非活性状態となって出力信号P2を停止する。
一方、図10で示す制御回路70は、起動信号P4が論理“1”の通常動作モードの時は、バッファ71の出力が論理“1”であるので、Nchトランジスタ72はON、Pchトランジスタ73はOFFである。これにより、コンデンサ133に充電電流がNchトランジスタ72によって流れてコンデンサ133は充電されると共に、接続点Aは、論理“0”が保たれるので、インバータ132の出力である短絡制御信号P5は、論理“1”が継続する。また、遅延回路130のPchトランジスタ134は、短絡制御信号P5が論理“1”であるので、OFF状態が継続する。なお、遅延回路130のPchトランジスタ131は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧VREF1によってバイアスされている。
ここで、通常動作モードからパワーダウンモードになって起動信号P4が論理“0”になると、制御回路70のバッファ71の出力が論理“0”となり、Nchトランジスタ72はOFF、Pchトランジスタ73はONとなる。これにより、コンデンサ133に放電ルートが形成され、定電流源として動作するPchトランジスタ131によってほぼ定電流の放電電流I4がコンデンサ133から流れて、コンデンサ133は放電される。
ここで、図11に示すように、放電電流I4はタイミングT41から流れ出すので、コンデンサ133は、この放電電流I4によって放電されて、接続点Aの電圧レベルは、コンデンサ133の放電量に比例し、タイミングT41を基点として電池電圧VBTからほぼ直線的に電源電圧VDDに向かって増加する。
そして、接続点Aの電圧レベルが電池電圧VBTの約1/2に到達したタイミングT42で、インバータ132の入力レベルが閾値を越えるので、出力である短絡制御信号P5の論理が“1”から“0”に反転する。これにより、短絡制御信号P5は、起動信号P4が論理“0”になったタイミングT41からタイミングT42まで遅延時間Tdが与えられて出力される。
また、タイミングT42において、短絡制御信号P5が論理“0”になると、バイパス手段であるPchトランジスタ134がONするので、Pchトランジスタ134には、放電電流I4´が図示するように瞬時に流れ、それによってコンデンサ133の電荷が瞬時にほぼ零になるので、その後の放電電流I4、I4´は零となる。
これは、Pchトランジスタ134とPchトランジスタ73のON抵抗が小さいので、コンデンサ133が短絡状態になるからである。これにより、接続点Aの電位は、タイミングT42において瞬時に電源電圧VDDに引き上げられる。すなわち、Pchトランジスタ134は、コンデンサ133の電圧である接続点Aの電圧レベルに基づいて、Pchトランジスタ131をバイパスするバイパス手段として機能する。
また、図11に示すように、遅延回路130のインバータ132に流れる貫通電流をIpとすると、貫通電流Ipは接続点Aの電圧レベルが電池電圧VBTの1/2に近づくと増加するが、タイミングT42において接続点Aの電圧レベルは電源電圧VDDに瞬時に引き上げられるので、貫通電流Ipは瞬時に零となる。すなわち、Pchトランジスタ134のONによって、インバータ132の入力電圧が瞬時に電源電圧VDDに引き上げられることで、インバータ132に流れる貫通電流Ipを約半減させることができる。
このインバータ132の内部回路は、図示しないがPchトランジスタとNchトランジスタとのコンプリメンタリ構造であるので、その入力が電源電圧の1/2付近の電位である場合、PchとNchとの両方のトランジスタがON状態となって大きな貫通電流Ipが流れるが、構成例Dである制御回路70の遅延回路130は、この貫通電流Ipを約半減できる。これにより、構成例Dの制御回路70は、二次電池3の消費電流を低減し、電池駆動時間を延長できる利点を有している。なお、タイミングT42以降の貫通電流Ipの破線は、バイパス手段がない場合の貫通電流Ipの推移を示している。
以上の動作によって、レベルシフタ23は、タイミングT41で非活性状態となり、システム電圧VREGと電源電圧VSSは、タイミングT41より遅延時間Tdだけ遅れたタイミングT42で短絡状態となる。これにより、タイミングT42でシステム電圧VREGと電源電圧VSSが短絡状態に移行するときに、第1の内部回路30の動作が不定状態となって、計時制御信号P1から不正信号が出力されたとしても、レベルシフタ23は、すでにタイミングT41で非活性状態となっているので、その不正信号を遮断することができる。
また、放電電流I4を定電流として流すPchトランジスタ131は、前述したように、低電圧のバイアス電圧(システム電圧VREG又はリファレンス電圧VREF1、VREF2)によってバイアスされているので、構成例Dの制御回路70は前述した構成例Cと同様な利点を備えている。
[制御回路の説明(構成例E):図12]
次に、制御回路の構成例Eの回路構成を図12を用いて説明する。
構成例Eとすでに説明した構成例との違いは、構成例Bで説明した遅延回路に放電のバイパス手段を設けたという点である。
図12において、80は構成例Eの制御回路である。制御回路80は電池電圧VBTに
よって動作し、遅延回路140と、この遅延回路140に接続されるバッファ81と、Nchトランジスタ82とPchトランジスタ83とによって構成される。遅延回路140は、放電手段としての抵抗素子である抵抗141と、インバータ142と、容量素子であるコンデンサ143と、バイパス手段としてのPchトランジスタ144とによって構成される。
ここで、バッファ81は起動信号P4を入力し、その出力はNchトランジスタ82とPchトランジスタ83とのゲート端子Gに接続されている。Nchトランジスタ82のソース端子Sは電池電圧VBTに接続されている。Nchトランジスタ82のドレイン端子Dは、遅延回路140の抵抗141の一方の端子とインバータ142の入力端子とコンデンサ143の一方の端子とに接続され、この接続点をAと定義する。また、接続点Aはバイパス手段のPchトランジスタ144のドレイン端子Dにも接続される。
Pchトランジスタ83のソース端子Sは、電源電圧VDDに接続され、コンデンサ143の他方の端子も電源電圧VDDに接続されている。Pchトランジスタ83のドレイン端子Dは、抵抗141の他方の端子とPchトランジスタ144のソース端子Sに接続される。
そして、インバータ142の出力端子からは短絡制御信号P5が出力されている。また、短絡制御信号P5は、Pchトランジスタ144のゲート端子Gに接続される。なお、バッファ81は、起動信号P4がNchトランジスタ82とPchトランジスタ83を十分駆動できるならば、無くてもよい。
ここで、放電手段としての抵抗141は、コンデンサ143に充電された電荷を所定の時間で放電できるように、所定の抵抗値Rが設定されている。また、Pchトランジスタ144とPchトランジスタ83は、抵抗141の抵抗値Rと比較してON抵抗を十分に小さく設定し、Pchトランジスタ144はコンデンサ143に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路80の詳細な動作説明は後述するが、Pchトランジスタ144の機能については、すでに説明した構成例DのPchトランジスタ134と同様である。
このように、構成例Eの制御回路80は、遅延回路140のコンデンサ143の放電手段として抵抗141を用いているので、この抵抗141の抵抗値Rとコンデンサ143の静電容量Cによる時定数で、遅延回路140による遅延時間を容易に設定できる利点がある。
[制御回路の構成例Eによる電子回路の動作説明:図1、図12、図13]
次に、電子回路の構成例1(図1参照)に制御回路の構成例E(図12参照)を適応した場合の動作をタイミングチャートの図13を主に用い、図1、図12を適宜参照して説明する。
なお、電子回路の構成例2(図2参照)に制御回路の構成例Eを適応した場合も動作は同様である。また、図13のタイミングチャートは、前述した図4のタイミングチャート(制御回路の構成例Aによる動作説明)と基本動作は同様であるので、重複する説明は省略する。
図13において、入出力回路24から出力される起動信号P4が論理“1”であるときは、構成例1の電子回路1(図1参照)は通常動作モードであるので、システム電圧発生回路10は動作状態であり、第1の内部回路30、レベルシフタ23、入出力回路24は、それぞれの動作を継続し、モータ5を駆動して時刻が表示されている。
この通常動作モードにおいて、図13のタイミングT51で起動信号P4が論理“0”になると、電子回路1はパワーダウンモードに移行する。ここで、電子回路1がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Aによる動作説明と同様であるので説明は省略する。
次に、パワーダウンモードへの移行動作を詳細に説明する。図13のタイミングT51で、起動信号P4が論理“0”になると、レベルシフタ23のイネーブル端子ENが論理“0”になるので、レベルシフタ23は、直ちに非活性状態となって出力信号P2を停止する。
一方、図12で示す制御回路80は、起動信号P4が論理“1”の通常動作モードの時は、バッファ81の出力が論理“1”であるので、Nchトランジスタ82はON、Pchトランジスタ83はOFFである。これにより、コンデンサ143に充電電流がNchトランジスタ82によって流れてコンデンサ143は充電されると共に、接続点Aは、論理“0”が保たれるので、インバータ142の出力である短絡制御信号P5は、論理“1”が継続する。また、遅延回路140のPchトランジスタ144は、短絡制御信号P5が論理“1”であるので、OFF状態が継続する。
ここで、通常動作モードからパワーダウンモードになって起動信号P4が論理“0”になると、制御回路80のバッファ81の出力が論理“0”となり、Nchトランジスタ82はOFF、Pchトランジスタ83はONとなる。これにより、コンデンサ143に放電ルートが形成され、抵抗141の抵抗値Rとコンデンサ143の静電容量Cによる時定数に応じた過渡電流が放電電流I5として流れる。
この放電電流I5によってコンデンサ143は放電されるので、接続点Aの電圧レベルは、タイミングT51を基点としてコンデンサ143の放電量に比例して電池電圧VBTから電源電圧VDDに向かって増加する。
そして、接続点Aの電圧レベルが電池電圧VBTの約1/2に到達したタイミングT52で、インバータ142の入力レベルが閾値を越えるので、出力である短絡制御信号P5の論理が“1”から“0”に反転する。これにより、短絡制御信号P5は、起動信号P4が論理“0”になったタイミングT51からタイミングT52まで遅延時間Teが与えられて出力される。
また、タイミングT52において、短絡制御信号P5が論理“0”になると、バイパス手段であるPchトランジスタ144がONするので、Pchトランジスタ144には、放電電流I5´が図示するように瞬時に流れ、それによってコンデンサ143の電荷が瞬時にほぼ零になるので、その後の放電電流I5、I5´は零となる。これにより、接続点Aの電位は、タイミングT52において瞬時に電源電圧VDDに引き上げられる。すなわち、Pchトランジスタ144は、コンデンサ143の電圧である接続点Aの電圧レベルに基づいて、抵抗141をバイパスするバイパス手段として機能する。
また、図13に示すように、遅延回路140のインバータ142に流れる貫通電流をIpとすると、貫通電流Ipは接続点Aの電圧レベルが電池電圧VBTの1/2に近づくと増加するが、タイミングT52において接続点Aの電圧レベルは電源電圧VDDに瞬時に引き上げられるので、貫通電流Ipは瞬時に零となる。すなわち、Pchトランジスタ144のONによって、インバータ142の入力電圧が瞬時に電源電圧VDDに引き上げられることで、インバータ142に流れる貫通電流Ipを約半減させることができる。
以上の動作によって、レベルシフタ23は、タイミングT51で非活性状態となり、シ
ステム電圧VREGと電源電圧VSSは、タイミングT51より遅延時間Teだけ遅れたタイミングT52で短絡状態となる。これにより、タイミングT52でシステム電圧VREGと電源電圧VSSが短絡状態に移行するときに、第1の内部回路30の動作が不定状態となって、計時制御信号P1から不正信号が出力されたとしても、レベルシフタ23は、すでにタイミングT51で非活性状態となっているので、その不正信号を遮断することができる。
また、構成例Eによる遅延時間Teは、遅延回路140のコンデンサ143の静電容量Cと、抵抗141の抵抗値Rによる時定数によって簡単に設定できるので、遅延時間Teの値を回路の特性に応じて任意に設定することができる。
なお、以上説明した実施形態で示したブロック図や回路図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更してよい。