JP2003295988A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置において、歩留まりを低下させず
最小限度のコストアップで、スタンバイモード時におけ
るレギュレータの消費電力を低減させる。 【解決手段】 第１の電源電圧（ＶＤＤ１）が供給さ
れ、モード信号（ＭＯＤＥ）が動作モードからスタンバ
イモードに遷移し、レギュレータ１が非活性化される際
に、レベルシフタ２からのデータをラッチするラッチ回
路８を設けた。これにより、レギュレータ１が非活性化
され第２の電源電圧（ＶＤＤ２）が遮断されるスタンバ
イモード時に、データ出力端子７の状態が不定になるこ
とを回避することが可能となり、データ出力端子に接続
されている外部装置の誤動作を防ぐことができ、且つデ
ータ出力端子における貫通電流も防ぐことが可能とな
る。
最小限度のコストアップで、スタンバイモード時におけ
るレギュレータの消費電力を低減させる。 【解決手段】 第１の電源電圧（ＶＤＤ１）が供給さ
れ、モード信号（ＭＯＤＥ）が動作モードからスタンバ
イモードに遷移し、レギュレータ１が非活性化される際
に、レベルシフタ２からのデータをラッチするラッチ回
路８を設けた。これにより、レギュレータ１が非活性化
され第２の電源電圧（ＶＤＤ２）が遮断されるスタンバ
イモード時に、データ出力端子７の状態が不定になるこ
とを回避することが可能となり、データ出力端子に接続
されている外部装置の誤動作を防ぐことができ、且つデ
ータ出力端子における貫通電流も防ぐことが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に民生、産業機器等幅広く用いられるマイクロコ
ントローラに関する。
し、特に民生、産業機器等幅広く用いられるマイクロコ
ントローラに関する。
【０００２】
【従来の技術】従来から、マイクロコントローラにレギ
ュレータを内蔵し、内部降圧を行うことにより、高速動
作時における消費電力の低減を実現してきた。
ュレータを内蔵し、内部降圧を行うことにより、高速動
作時における消費電力の低減を実現してきた。
【０００３】しかし、マイクロコントローラを停止する
スタンバイモードでは、レギュレータ自身に数百マイク
ロアンペアもの自己電流が発生するため、機器の待機電
力が増大してしまうという問題があった。このため、ス
タンバイモード時にレギュレータを非活性化するという
方法があるが、以下の問題がある。
スタンバイモードでは、レギュレータ自身に数百マイク
ロアンペアもの自己電流が発生するため、機器の待機電
力が増大してしまうという問題があった。このため、ス
タンバイモード時にレギュレータを非活性化するという
方法があるが、以下の問題がある。
【０００４】図４は、従来の半導体装置の一構成例を示
す機能ブロック図である。図４において、１はレギュレ
ータ（ＲＥＧ．）、２はデータレジスタ（ＤＲ）、３は
レベルシフタ（ＬＳ）、４は出力バッファ、５はレギュ
レータ１のモード切り替え端子、６は電源入力端子、７
はデータ出力端子である。
す機能ブロック図である。図４において、１はレギュレ
ータ（ＲＥＧ．）、２はデータレジスタ（ＤＲ）、３は
レベルシフタ（ＬＳ）、４は出力バッファ、５はレギュ
レータ１のモード切り替え端子、６は電源入力端子、７
はデータ出力端子である。
【０００５】次に、このように構成された従来の半導体
装置の動作について説明する。
装置の動作について説明する。
【０００６】まず、レギュレータ１が動作モードにある
場合、データレジスタ２はレギュレータ１から供給され
る低電圧電源（ＶＤＤ２）で動作し、出力バッファ４は
外部から電源入力端子６に印加される高電圧電源（ＶＤ
Ｄ１）で動作している。この時、データレジスタ２に格
納されているデータ信号が、レベルシフタ３により高電
圧レベルに変換され、出力バッファ４から出力される。
場合、データレジスタ２はレギュレータ１から供給され
る低電圧電源（ＶＤＤ２）で動作し、出力バッファ４は
外部から電源入力端子６に印加される高電圧電源（ＶＤ
Ｄ１）で動作している。この時、データレジスタ２に格
納されているデータ信号が、レベルシフタ３により高電
圧レベルに変換され、出力バッファ４から出力される。
【０００７】次に、スタンバイモード時に、レギュレー
タ１のモード切り替え端子５によってレギュレータ１の
動作を停止させた場合、データレジスタ２は、レギュレ
ータ１からの電源供給が遮断されるため不定状態にな
り、レベルシフタ３も不定となる。出力バッファ４は外
部から印加される高電圧電源ＶＤＤ１で動作している
が、レベルシフタ３が不定の場合、出力バッファ４から
の出力信号の論理状態は不定となる。
タ１のモード切り替え端子５によってレギュレータ１の
動作を停止させた場合、データレジスタ２は、レギュレ
ータ１からの電源供給が遮断されるため不定状態にな
り、レベルシフタ３も不定となる。出力バッファ４は外
部から印加される高電圧電源ＶＤＤ１で動作している
が、レベルシフタ３が不定の場合、出力バッファ４から
の出力信号の論理状態は不定となる。
【０００８】このように、スタンバイモード時にレギュ
レータ１を非活性化すると、レギュレータ１により電源
を供給されていた内部回路が不定状態になり、データ出
力端子７の論理も不定の状態となる。
レータ１を非活性化すると、レギュレータ１により電源
を供給されていた内部回路が不定状態になり、データ出
力端子７の論理も不定の状態となる。
【０００９】この場合、データ出力端子７に接続されて
いる外部装置、例えばモータ、ＬＥＤ、ブザーなどが誤
動作してしまうという問題や、データ出力端子７自体に
貫通電流が発生し、待機電流が増加するという問題が発
生する。
いる外部装置、例えばモータ、ＬＥＤ、ブザーなどが誤
動作してしまうという問題や、データ出力端子７自体に
貫通電流が発生し、待機電流が増加するという問題が発
生する。
【００１０】かかる問題を解決するため、高速動作時用
のアクティブレギュレータのほかに、スタンバイ時専用
にスリープレギュレータを設け、スタンバイ時における
レギュレータ自身の自己電流を数十マイクロアンペアに
減少させる方法がある。
のアクティブレギュレータのほかに、スタンバイ時専用
にスリープレギュレータを設け、スタンバイ時における
レギュレータ自身の自己電流を数十マイクロアンペアに
減少させる方法がある。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、スリープレギュレータには、数十メガ
オームという高抵抗が必要なため、チップ面積の増大に
つながり、歩留まりの低下や大幅なコストアップにつな
がる。
従来の構成では、スリープレギュレータには、数十メガ
オームという高抵抗が必要なため、チップ面積の増大に
つながり、歩留まりの低下や大幅なコストアップにつな
がる。
【００１２】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、その目的は、歩留まりを低下させず最
小限度のコストアップで、スタンバイモード時における
レギュレータの消費電力を低減させた半導体装置を提供
することにある。
れたものであり、その目的は、歩留まりを低下させず最
小限度のコストアップで、スタンバイモード時における
レギュレータの消費電力を低減させた半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、外部からのモー
ド信号（ＭＯＤＥ）が動作モードを示す場合に活性化さ
れ、外部からの第１の電源電圧（ＶＤＤ１）を第２の電
源電圧（ＶＤＤ２）に変換して内部回路に供給するレギ
ュレータと、データ出力端子から外部へとデータを出力
するために、内部回路からのデータを第２の電源電圧の
レベルから第１の電源電圧のレベルに変換するレベルシ
フタと、第１の電源電圧が供給され、モード信号が動作
モードからスタンバイモードに遷移し、レギュレータが
非活性化される際に、レベルシフタからのデータをラッ
チするラッチ回路とを備えたことを特徴とする。
め、本発明に係る第１の半導体装置は、外部からのモー
ド信号（ＭＯＤＥ）が動作モードを示す場合に活性化さ
れ、外部からの第１の電源電圧（ＶＤＤ１）を第２の電
源電圧（ＶＤＤ２）に変換して内部回路に供給するレギ
ュレータと、データ出力端子から外部へとデータを出力
するために、内部回路からのデータを第２の電源電圧の
レベルから第１の電源電圧のレベルに変換するレベルシ
フタと、第１の電源電圧が供給され、モード信号が動作
モードからスタンバイモードに遷移し、レギュレータが
非活性化される際に、レベルシフタからのデータをラッ
チするラッチ回路とを備えたことを特徴とする。
【００１４】この構成によれば、レギュレータの動作を
停止するスタンバイモードに移行する場合に、ラッチ回
路が移行前のデータレベルを保持することで、データ出
力端子に接続されている外部装置の誤動作を防ぐことが
可能となるとともに、データ出力端子における貫通電流
も防ぐことが可能となる。
停止するスタンバイモードに移行する場合に、ラッチ回
路が移行前のデータレベルを保持することで、データ出
力端子に接続されている外部装置の誤動作を防ぐことが
可能となるとともに、データ出力端子における貫通電流
も防ぐことが可能となる。
【００１５】本発明に係る半導体装置において、ラッチ
回路は、モード信号（ＭＯＤＥ）と、内部回路の動作状
態を初期化するためのリセット信号（ＲＳ）との論理積
をとった信号に応じて動作することが好ましい。
回路は、モード信号（ＭＯＤＥ）と、内部回路の動作状
態を初期化するためのリセット信号（ＲＳ）との論理積
をとった信号に応じて動作することが好ましい。
【００１６】この構成によれば、モード信号ＭＯＤＥと
リセット信号ＲＳとの論理積をとった信号をラッチ回路
のイネーブル信号とすることで、ラッチ回路がリセット
解除時まではデータを保持し続けることが、簡単な回路
追加で容易に実現できる。このため、レギュレータから
の第２の電源電圧（ＶＤＤ２）の立ち上がりが遅れた場
合でも、ラッチ回路が不定となることがなく、データ出
力端子の状態も不定となることはない。
リセット信号ＲＳとの論理積をとった信号をラッチ回路
のイネーブル信号とすることで、ラッチ回路がリセット
解除時まではデータを保持し続けることが、簡単な回路
追加で容易に実現できる。このため、レギュレータから
の第２の電源電圧（ＶＤＤ２）の立ち上がりが遅れた場
合でも、ラッチ回路が不定となることがなく、データ出
力端子の状態も不定となることはない。
【００１７】前記の目的を達成するため、本発明に係る
第２の半導体装置は、外部からのモード信号が動作モー
ドを示す場合に活性化され、外部からの第１の電源電圧
（ＶＤＤ１）を第２の電源電圧（ＶＤＤ２）に変換して
内部回路に供給するレギュレータと、データ出力端子か
ら外部へとデータを出力するために、内部回路からのデ
ータを第２の電源電圧のレベルから第１の電源電圧のレ
ベルに変換するレベルシフタと、第１の電源電圧が供給
され、モード信号が動作モードからスタンバイモードに
遷移し、レギュレータが非活性化される際に、データ出
力端子の状態を論理「Ｈ」レベル、論理「Ｌ」レベル、
およびハイインピーダンスのうちのいずれかに設定する
出力設定回路とを備えたことを特徴とする。
第２の半導体装置は、外部からのモード信号が動作モー
ドを示す場合に活性化され、外部からの第１の電源電圧
（ＶＤＤ１）を第２の電源電圧（ＶＤＤ２）に変換して
内部回路に供給するレギュレータと、データ出力端子か
ら外部へとデータを出力するために、内部回路からのデ
ータを第２の電源電圧のレベルから第１の電源電圧のレ
ベルに変換するレベルシフタと、第１の電源電圧が供給
され、モード信号が動作モードからスタンバイモードに
遷移し、レギュレータが非活性化される際に、データ出
力端子の状態を論理「Ｈ」レベル、論理「Ｌ」レベル、
およびハイインピーダンスのうちのいずれかに設定する
出力設定回路とを備えたことを特徴とする。
【００１８】この構成によれば、レギュレータの動作を
停止するスタンバイモードに移行する場合に、出力設定
回路によりデータ出力端子が任意の出力レベルを維持
し、データ出力端子に接続されている外部装置の誤動作
を防ぐことが可能となるとともに、データ出力端子にお
ける貫通電流も防ぐことが可能となる。
停止するスタンバイモードに移行する場合に、出力設定
回路によりデータ出力端子が任意の出力レベルを維持
し、データ出力端子に接続されている外部装置の誤動作
を防ぐことが可能となるとともに、データ出力端子にお
ける貫通電流も防ぐことが可能となる。
【００１９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体装置の一構成例を示す機能ブロ
ック図である。なお、図１において、図４に示す従来例
と同じ構成および機能を有する要素については、同一の
符号を付して説明を省略する。
の実施形態に係る半導体装置の一構成例を示す機能ブロ
ック図である。なお、図１において、図４に示す従来例
と同じ構成および機能を有する要素については、同一の
符号を付して説明を省略する。
【００２１】本実施形態が従来例と異なるのは、レベル
シフタ３と出力バッファ４との間に接続されるラッチ回
路８と、モード切り替え端子５からのモード信号（ＭＯ
ＤＥ）とリセット端子１０からノイズフィルタ９（Ｎ
Ｆ）を介したリセット信号（ＲＳ）とが入力され、ラッ
チ回路８にイネーブル信号として出力するＡＮＤゲート
１１とを設けた点にある。
シフタ３と出力バッファ４との間に接続されるラッチ回
路８と、モード切り替え端子５からのモード信号（ＭＯ
ＤＥ）とリセット端子１０からノイズフィルタ９（Ｎ
Ｆ）を介したリセット信号（ＲＳ）とが入力され、ラッ
チ回路８にイネーブル信号として出力するＡＮＤゲート
１１とを設けた点にある。
【００２２】次に、このように構成された半導体装置の
動作について、図１と共に図２を参照して説明する。図
２は、図１の各部信号波形を示すタイミングチャートで
ある。
動作について、図１と共に図２を参照して説明する。図
２は、図１の各部信号波形を示すタイミングチャートで
ある。
【００２３】まず、レギュレータ１が動作モード（モー
ド信号ＭＯＤＥが論理「Ｈ」レベル）にある場合、デー
タレジスタ２はレギュレータ１から供給される低電圧電
源（ＶＤＤ２）で動作し、出力バッファ４とラッチ回路
８は外部から印加される高電圧電源（ＶＤＤ１）で動作
している。この時、データレジスタ２に格納されている
データ信号（ＤＲＯＵＴ）は、レベルシフタ３にて高電
圧（ＶＤＤ１）レベルに変換され、ラッチ回路８を介し
て出力バッファ４によりデータ出力端子７に出力データ
（ＤＯＵＴ）として出力される。
ド信号ＭＯＤＥが論理「Ｈ」レベル）にある場合、デー
タレジスタ２はレギュレータ１から供給される低電圧電
源（ＶＤＤ２）で動作し、出力バッファ４とラッチ回路
８は外部から印加される高電圧電源（ＶＤＤ１）で動作
している。この時、データレジスタ２に格納されている
データ信号（ＤＲＯＵＴ）は、レベルシフタ３にて高電
圧（ＶＤＤ１）レベルに変換され、ラッチ回路８を介し
て出力バッファ４によりデータ出力端子７に出力データ
（ＤＯＵＴ）として出力される。
【００２４】次に、スタンバイモード時に、モード切り
替え端子５からのモード信号ＭＯＤＥを論理「Ｈ」レベ
ルから論理「Ｌ」レベルにすることによってレギュレー
タ１を停止させた場合、レギュレータ１からの電源供給
（ＶＤＤ２）が遮断されるため、データレジスタ２から
のデータ信号ＤＲＯＵＴは不定状態（Ｈｉｚ）になり、
レベルシフタ３も不定となる。
替え端子５からのモード信号ＭＯＤＥを論理「Ｈ」レベ
ルから論理「Ｌ」レベルにすることによってレギュレー
タ１を停止させた場合、レギュレータ１からの電源供給
（ＶＤＤ２）が遮断されるため、データレジスタ２から
のデータ信号ＤＲＯＵＴは不定状態（Ｈｉｚ）になり、
レベルシフタ３も不定となる。
【００２５】ここで、レギュレータ１が停止する前にお
けるデータレジスタ２からのデータ信号ＤＲＯＵＴの値
をラッチ回路８にて保持することにより、出力バッファ
４はレギュレータ１が停止した後も、ラッチ回路８のデ
ータ信号を出力し続けることが可能となる。
けるデータレジスタ２からのデータ信号ＤＲＯＵＴの値
をラッチ回路８にて保持することにより、出力バッファ
４はレギュレータ１が停止した後も、ラッチ回路８のデ
ータ信号を出力し続けることが可能となる。
【００２６】この時、ラッチ回路８にデータを保持する
ためのイネーブル信号は、スタンバイモードに移行する
前に発生させればよいため、ＣＰＵによる命令等によっ
て発生させることで実現できる。しかし、モード切り替
え端子５から入力されるモード信号ＭＯＤＥの動作モー
ド（論理「Ｈ」レベル）からスタンバイモード（論理
「Ｌ」レベル）への切り替えエッジを使用することによ
り、ラッチ回路８がデータをラッチするタイミングを容
易に得られ、よって、更に少ない回路追加で本実施形態
の構成を実現することが可能となる。
ためのイネーブル信号は、スタンバイモードに移行する
前に発生させればよいため、ＣＰＵによる命令等によっ
て発生させることで実現できる。しかし、モード切り替
え端子５から入力されるモード信号ＭＯＤＥの動作モー
ド（論理「Ｈ」レベル）からスタンバイモード（論理
「Ｌ」レベル）への切り替えエッジを使用することによ
り、ラッチ回路８がデータをラッチするタイミングを容
易に得られ、よって、更に少ない回路追加で本実施形態
の構成を実現することが可能となる。
【００２７】次に、再びレギュレータ１を動作させる場
合、モード信号ＭＯＤＥを論理「Ｌ」レベルから論理
「Ｈ」レベルにすると同時に、内部回路を初期化するた
め、論理「Ｌ」レベルのリセット信号ＲＳを入力する。
合、モード信号ＭＯＤＥを論理「Ｌ」レベルから論理
「Ｈ」レベルにすると同時に、内部回路を初期化するた
め、論理「Ｌ」レベルのリセット信号ＲＳを入力する。
【００２８】この時、レギュレータ１の出力電源電圧Ｖ
ＤＤ２の立ち上がりが遅れた場合でも、ラッチ回路８が
不定となることがないように、ラッチ回路８のデータ保
持解除のタイミングは、レギュレータ１を動作させるタ
イミングから更に遅延させる必要がある。
ＤＤ２の立ち上がりが遅れた場合でも、ラッチ回路８が
不定となることがないように、ラッチ回路８のデータ保
持解除のタイミングは、レギュレータ１を動作させるタ
イミングから更に遅延させる必要がある。
【００２９】そこで、通常は、モード信号の論理「Ｌ」
レベルから論理「Ｈ」レベルへの切り替えエッジを遅延
させる遅延回路を挿入するが、本実施形態では、ＡＮＤ
ゲート１１によりモード信号ＭＯＤＥとリセット信号Ｒ
Ｓとの論理積をとることで、ラッチ回路８がリセット解
除時まではデータを保持し続けることが、簡単な回路追
加で容易に実現できる。
レベルから論理「Ｈ」レベルへの切り替えエッジを遅延
させる遅延回路を挿入するが、本実施形態では、ＡＮＤ
ゲート１１によりモード信号ＭＯＤＥとリセット信号Ｒ
Ｓとの論理積をとることで、ラッチ回路８がリセット解
除時まではデータを保持し続けることが、簡単な回路追
加で容易に実現できる。
【００３０】このため、レギュレータ１の出力電源電圧
ＶＤＤ２の立ち上がりが遅れた場合でも、ラッチ回路８
が不定となることがなく、したがって出力バッファ４も
不定となることはない。
ＶＤＤ２の立ち上がりが遅れた場合でも、ラッチ回路８
が不定となることがなく、したがって出力バッファ４も
不定となることはない。
【００３１】なお、本実施形態では、外部印加電源が高
電圧ＶＤＤ１で、レギュレータ１の出力電源が低電圧Ｖ
ＤＤ２として説明を行ったが、それぞれが同電位、また
は外部印加電源が低電圧、レギュレータの出力電源が高
電圧でも同様である。
電圧ＶＤＤ１で、レギュレータ１の出力電源が低電圧Ｖ
ＤＤ２として説明を行ったが、それぞれが同電位、また
は外部印加電源が低電圧、レギュレータの出力電源が高
電圧でも同様である。
【００３２】また、同一チップに複数のレギュレータを
内蔵し、複数の独立した回路グループを形成している場
合に、グループ間での信号伝送経路においても同様に効
果を得ることが可能である。
内蔵し、複数の独立した回路グループを形成している場
合に、グループ間での信号伝送経路においても同様に効
果を得ることが可能である。
【００３３】更に、リセット端子１０とＡＮＤゲート１
１の一方の入力端子との間にノイズフィルタ９を挿入す
ることにより、リセット信号ＲＳに対する耐ノイズ性の
向上も実現可能となる。
１の一方の入力端子との間にノイズフィルタ９を挿入す
ることにより、リセット信号ＲＳに対する耐ノイズ性の
向上も実現可能となる。
【００３４】以上のように、本実施形態によれば、レギ
ュレータの停止時に、データレジスタのデータ信号を、
レベルシフタを介した後にラッチする機能を付加するこ
とにより、レギュレータの動作を停止するスタンバイモ
ードに移行する際に、出力バッファが任意の出力レベル
を維持し、データ出力端子に接続されている外部装置の
誤動作を防ぐとともに、データ出力端子における貫通電
流も防ぐことが、わずかな回路追加で可能となる。
ュレータの停止時に、データレジスタのデータ信号を、
レベルシフタを介した後にラッチする機能を付加するこ
とにより、レギュレータの動作を停止するスタンバイモ
ードに移行する際に、出力バッファが任意の出力レベル
を維持し、データ出力端子に接続されている外部装置の
誤動作を防ぐとともに、データ出力端子における貫通電
流も防ぐことが、わずかな回路追加で可能となる。
【００３５】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体装置の一構成例を示す機能ブロ
ック図である。なお、図３において、図１に示す第１の
実施形態と同じ構成および機能を有する要素について
は、同一の符号を付して説明を省略する。
の実施形態に係る半導体装置の一構成例を示す機能ブロ
ック図である。なお、図３において、図１に示す第１の
実施形態と同じ構成および機能を有する要素について
は、同一の符号を付して説明を省略する。
【００３６】本実施形態が第１の実施形態と主に異なる
のは、ラッチ回路８の代わりに、出力設定回路１２を構
成するレベル制御回路１３を設けた点にある。
のは、ラッチ回路８の代わりに、出力設定回路１２を構
成するレベル制御回路１３を設けた点にある。
【００３７】このレベル制御回路１３は、レギュレータ
１の停止時に、出力バッファ４の出力状態をデータ出力
端子ごとに、論理「Ｈ」レベル、論理「Ｌ」レベル、ハ
イインピーダンスのうちのいずれかに任意に設定するこ
とができる。
１の停止時に、出力バッファ４の出力状態をデータ出力
端子ごとに、論理「Ｈ」レベル、論理「Ｌ」レベル、ハ
イインピーダンスのうちのいずれかに任意に設定するこ
とができる。
【００３８】この出力状態は、マイクロコントローラの
マスク設計時にデータ出力端子ごとにあらかじめ設定し
ておくことにより、追加回路の更なる減少が可能とな
る。
マスク設計時にデータ出力端子ごとにあらかじめ設定し
ておくことにより、追加回路の更なる減少が可能とな
る。
【００３９】また、レギュレータ１の停止時の出力状態
をあらかじめ設定せず、マイクロコントローラを使用す
るユーザーが、論理「Ｈ」レベル、論理「Ｌ」レベル、
ハイインピーダンスのうちからデータ出力端子ごとに任
意に選択し設定できるようにすることにより、例えば、
ＬＥＤに接続するデータ出力端子は論理「Ｈ」レベルが
望ましいというように、用途によって異なるデータ出力
端子の接続先の回路に幅広く対応が可能となる。
をあらかじめ設定せず、マイクロコントローラを使用す
るユーザーが、論理「Ｈ」レベル、論理「Ｌ」レベル、
ハイインピーダンスのうちからデータ出力端子ごとに任
意に選択し設定できるようにすることにより、例えば、
ＬＥＤに接続するデータ出力端子は論理「Ｈ」レベルが
望ましいというように、用途によって異なるデータ出力
端子の接続先の回路に幅広く対応が可能となる。
【００４０】以上のように、本実施形態によれば、レギ
ュレータの停止時におけるデータ出力端子の状態を、論
理「Ｈ」レベル、論理「Ｌ」レベル、ハイインピーダン
スのうちからいずれかに任意に設定する機能を付加する
ことにより、レギュレータの動作を停止するスタンバイ
モードに移行する際に、出力バッファが任意の出力レベ
ルを維持し、データ出力端子に接続されている装置の誤
動作を防ぐとともに、データ出力端子における貫通電流
も防ぐことが、わずかな回路追加で可能となる。
ュレータの停止時におけるデータ出力端子の状態を、論
理「Ｈ」レベル、論理「Ｌ」レベル、ハイインピーダン
スのうちからいずれかに任意に設定する機能を付加する
ことにより、レギュレータの動作を停止するスタンバイ
モードに移行する際に、出力バッファが任意の出力レベ
ルを維持し、データ出力端子に接続されている装置の誤
動作を防ぐとともに、データ出力端子における貫通電流
も防ぐことが、わずかな回路追加で可能となる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
スタンバイモード時にデータ出力端子の状態が不定にな
ることを回避することが可能となり、データ出力端子に
接続されている外部装置の誤動作を防ぐことができると
ともに、データ出力端子における貫通電流も防ぐことが
可能となる。
スタンバイモード時にデータ出力端子の状態が不定にな
ることを回避することが可能となり、データ出力端子に
接続されている外部装置の誤動作を防ぐことができると
ともに、データ出力端子における貫通電流も防ぐことが
可能となる。
【００４２】また、外部電源を立ち上げてからレギュレ
ータの出力電源が安定するまでに、一定のタイムラグが
生じるが、この間に出力バッファが不定となることによ
る誤動作を防ぐことも可能となる。
ータの出力電源が安定するまでに、一定のタイムラグが
生じるが、この間に出力バッファが不定となることによ
る誤動作を防ぐことも可能となる。
【００４３】さらに、本発明はわずかな回路追加で実現
できるため、コストパフォーマンスが高い優れた半導体
装置を実現することが可能になる。
できるため、コストパフォーマンスが高い優れた半導体
装置を実現することが可能になる。
【図１】 本発明の第１の実施形態に係る半導体装置の
一構成例を示す機能ブロック図
一構成例を示す機能ブロック図
【図２】 図１の半導体装置における各部信号のタイミ
ングチャート
ングチャート
【図３】 本発明の第２の実施形態に係る半導体装置の
一構成例を示す機能ブロック図
一構成例を示す機能ブロック図
【図４】 従来の半導体装置の一構成例を示す機能ブロ
ック図
ック図
１ レギュレータ（ＲＥＧ．）
２ データレジスタ（ＤＲ）
３ レベルシフタ（ＬＳ）
４ 出力バッファ
５ モード切り替え端子
６ 電源入力端子
７ データ出力端子
８ ラッチ回路
９ ノイズフィルタ（ＮＦ）
１０ リセット端子
１１ ＡＮＤゲート
１２ 出力設定回路
１３ レベル制御回路（ＬＣ）
Claims (3)
- 【請求項１】 外部からのモード信号が動作モードを示
す場合に活性化され、外部からの第１の電源電圧を第２
の電源電圧に変換して内部回路に供給するレギュレータ
と、 データ出力端子から外部へとデータを出力するために、
前記内部回路からのデータを前記第２の電源電圧のレベ
ルから前記第１の電源電圧のレベルに変換するレベルシ
フタと、 前記第１の電源電圧が供給され、前記モード信号が動作
モードからスタンバイモードに遷移し、前記レギュレー
タが非活性化される際に、前記レベルシフタからのデー
タをラッチするラッチ回路とを備えたことを特徴とする
半導体装置。 - 【請求項２】 前記ラッチ回路は、前記モード信号と、
前記内部回路の動作状態を初期化するためのリセット信
号との論理積をとった信号に応じて動作することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 外部からのモード信号が動作モードを示
す場合に活性化され、外部からの第１の電源電圧を第２
の電源電圧に変換して内部回路に供給するレギュレータ
と、 データ出力端子から外部へとデータを出力するために、
前記内部回路からのデータを前記第２の電源電圧のレベ
ルから前記第１の電源電圧のレベルに変換するレベルシ
フタと、 前記第１の電源電圧が供給され、前記モード信号が動作
モードからスタンバイモードに遷移し、前記レギュレー
タが非活性化される際に、前記データ出力端子の状態を
論理「Ｈ」レベル、論理「Ｌ」レベル、およびハイイン
ピーダンスのうちのいずれかに設定する出力設定回路と
を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104420A JP2003295988A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104420A JP2003295988A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003295988A true JP2003295988A (ja) | 2003-10-17 |
Family
ID=29389689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104420A Withdrawn JP2003295988A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003295988A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145813B2 (en) | 2004-01-15 | 2006-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device with circuit for detecting abnormal waveform of signal and preventing the signal from being transmitted |
| KR100672989B1 (ko) | 2004-12-22 | 2007-01-24 | 삼성전자주식회사 | 파워다운 모드에서 레귤레이터에 의한 전력 소모를방지하는 전자장치 및 전력 소모 방지 방법 |
| EP2146433A2 (fr) | 2008-07-17 | 2010-01-20 | EM Microelectronic-Marin SA | Dispositif de sauvegarde de la configuration de terminaux d'un circuit intègre, et procédé de mise en action du dispositif |
| JP2011211512A (ja) * | 2010-03-30 | 2011-10-20 | Citizen Holdings Co Ltd | 電子回路 |
-
2002
- 2002-04-05 JP JP2002104420A patent/JP2003295988A/ja not_active Withdrawn
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| US7516347B2 (en) | 2004-12-22 | 2009-04-07 | Samsung Electronics Co., Ltd | Electronic device having power-down mode and method of reducing power consumption |
| EP2146433A2 (fr) | 2008-07-17 | 2010-01-20 | EM Microelectronic-Marin SA | Dispositif de sauvegarde de la configuration de terminaux d'un circuit intègre, et procédé de mise en action du dispositif |
| EP2146432A1 (fr) | 2008-07-17 | 2010-01-20 | EM Microelectronic-Marin SA | Dispositif de sauvegarde de la configuration de terminaux d'un circuit intégré, et procédé de mise en action du dispositif |
| US7772886B2 (en) | 2008-07-17 | 2010-08-10 | Em Microelectronic-Marin Sa | Configuration backup device for the terminals of an integrated circuit and method of enabling the device |
| EP2146433A3 (fr) * | 2008-07-17 | 2011-01-05 | EM Microelectronic-Marin SA | Dispositif de sauvegarde de la configuration de terminaux d'un circuit intègre, et procédé de mise en action du dispositif |
| JP2011211512A (ja) * | 2010-03-30 | 2011-10-20 | Citizen Holdings Co Ltd | 電子回路 |
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Legal Events
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|---|---|---|---|
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