JPS61131299A - 読取り専用メモリ - Google Patents
読取り専用メモリInfo
- Publication number
- JPS61131299A JPS61131299A JP60200730A JP20073085A JPS61131299A JP S61131299 A JPS61131299 A JP S61131299A JP 60200730 A JP60200730 A JP 60200730A JP 20073085 A JP20073085 A JP 20073085A JP S61131299 A JPS61131299 A JP S61131299A
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- JP
- Japan
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- transistor
- current
- read
- bit line
- memory
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は改良された読取り専用メモＩＪ Ｋ関する。
Ｂ、開示の概要
複数のワード線と複数のビット線の交差部に行列状に配
列され、エミッタ接続の有無で記憶データを表わす１ト
ランジスタ型七ルを用いた読取り専用メモリについて開
示する。エミッタ接続の有無はビット線電流の変化とし
て現われ、感知増巾器によって感知される。ビット線と
感知増巾器とノ間には、共通ベース・トランジスタより
なる分離回路が設けられ、高速読取りを与える。
列され、エミッタ接続の有無で記憶データを表わす１ト
ランジスタ型七ルを用いた読取り専用メモリについて開
示する。エミッタ接続の有無はビット線電流の変化とし
て現われ、感知増巾器によって感知される。ビット線と
感知増巾器とノ間には、共通ベース・トランジスタより
なる分離回路が設けられ、高速読取りを与える。
Ｃ０従来技術
従来、種々の読取り専用メモリが知られており、例えば
、バイポーラ・トランジスタを用いたものとしては、行
列状に配列される各メモリ・セルを１つのトランジスタ
で構成するものがある。メモリ・アレイのトランジスタ
のコレクタは共通であシ、トランジスタのアレイは１つ
の分離領域に形成される。アレイの製造期間に、記憶さ
れるビット・パターンにしたがって、各トランジスタの
エミッタがエミッタ・レールに選択的に接続される。
、バイポーラ・トランジスタを用いたものとしては、行
列状に配列される各メモリ・セルを１つのトランジスタ
で構成するものがある。メモリ・アレイのトランジスタ
のコレクタは共通であシ、トランジスタのアレイは１つ
の分離領域に形成される。アレイの製造期間に、記憶さ
れるビット・パターンにしたがって、各トランジスタの
エミッタがエミッタ・レールに選択的に接続される。
情報の読取りは、選択したベース・レールとエミッタ・
レールの交差部の特定のトランジスタに電流が流れるか
を感知することによって行なわれる。
レールの交差部の特定のトランジスタに電流が流れるか
を感知することによって行なわれる。
Ｄ１発明が解決しようとする問題点
本発明の目的は、高速読取り動作が可能な読取り専用メ
モリを提供することである。
モリを提供することである。
Ｅ１問題点を解決するための手段
本発明による読取り専用メモリは、読取り時に、（共通
ベース・トランジスタの）分離回路および感知増巾回路
に、２レベルのカスコード電流路設定方式で電流を供給
する分離回路は高速な電流感知動作に悪影響を与えるこ
となく、多数のコレクタのドツト結合を可能とする。共
通のサブコレク夕領域およびワード線として働く共通の
ベース・レールを有する単一トランジスタ・セルによれ
ば、高密度、高速なメモリ・アレイをつくることができ
る。電流源は電流ミラー回路によって構成される。低イ
ンピーダンス感知増巾回路は感知電流信号を電圧スイン
グに変換し、電圧信号はエミッタ・フォロア前置駆動器
段を介してオフ・チップ駆動回路に供給される。
ベース・トランジスタの）分離回路および感知増巾回路
に、２レベルのカスコード電流路設定方式で電流を供給
する分離回路は高速な電流感知動作に悪影響を与えるこ
となく、多数のコレクタのドツト結合を可能とする。共
通のサブコレク夕領域およびワード線として働く共通の
ベース・レールを有する単一トランジスタ・セルによれ
ば、高密度、高速なメモリ・アレイをつくることができ
る。電流源は電流ミラー回路によって構成される。低イ
ンピーダンス感知増巾回路は感知電流信号を電圧スイン
グに変換し、電圧信号はエミッタ・フォロア前置駆動器
段を介してオフ・チップ駆動回路に供給される。
Ｆ、実施例
本発明による感知方式は高密度なバイポーラ読取り専用
メモリにおいて高速感知機能を与える。
メモリにおいて高速感知機能を与える。
第１図および第２図はそれぞれ、セル（１，１）におけ
る２進１読取りおよび２進０読取シの状態における本発
明の回路を示している。第１図において、セル（１，１
）は行（ワード）選択回路によりワード線ＷＬ１を高レ
ベルに上げ、他のワード線ＷＬ２−ＷＬＮを低レベルに
保つことによって選択される。同時にビット選択トラン
ジスタＴ６が、列（ビット）選択回路からノードＢＤ１
へ（′４） 印加される。正に向う信号によジオンにされる。
る２進１読取りおよび２進０読取シの状態における本発
明の回路を示している。第１図において、セル（１，１
）は行（ワード）選択回路によりワード線ＷＬ１を高レ
ベルに上げ、他のワード線ＷＬ２−ＷＬＮを低レベルに
保つことによって選択される。同時にビット選択トラン
ジスタＴ６が、列（ビット）選択回路からノードＢＤ１
へ（′４） 印加される。正に向う信号によジオンにされる。
他の列選択トランジスタＴ４・・・・Ｔ５はそれぞれの
ベース端子の低レベルによりオフに保たれる。
ベース端子の低レベルによりオフに保たれる。
トランジスタＴ３がオンになると、電流工。８はトラン
ジスタＴ３、ビット線ＢＬ１およびセル（１，１）を通
るように電流路設定され、この経路に沿って流れる。電
流工、８は、トランジスタＴ１、Ｔ２および抵抗Ｒ１よ
りなる電流ミラー回路でつくられた電流源回路によって
発生される。電流■Ｓ が流れる電流源トランジスタＴ２はカスコード・ツリー
状に接続された回路の最下段をなしている。
ジスタＴ３、ビット線ＢＬ１およびセル（１，１）を通
るように電流路設定され、この経路に沿って流れる。電
流工、８は、トランジスタＴ１、Ｔ２および抵抗Ｒ１よ
りなる電流ミラー回路でつくられた電流源回路によって
発生される。電流■Ｓ が流れる電流源トランジスタＴ２はカスコード・ツリー
状に接続された回路の最下段をなしている。
セル（１，１）は２進１を記憶しているから、すなわち
、ビット線ＢＬ１へのエミッタ接続を有するから、電流
工。８はセル（１，１）を通シ、供給電圧Ｖ。０に接続
された共通のアレイ・サブコレクタ領域へと至る。ワー
ド線のアップ・レベルは勿論、分離用トランジスタＴＩ
Ｄ、Ｔｉ１・・・・ＴＩ２のベース基準電圧よシも高い
。
、ビット線ＢＬ１へのエミッタ接続を有するから、電流
工。８はセル（１，１）を通シ、供給電圧Ｖ。０に接続
された共通のアレイ・サブコレクタ領域へと至る。ワー
ド線のアップ・レベルは勿論、分離用トランジスタＴＩ
Ｄ、Ｔｉ１・・・・ＴＩ２のベース基準電圧よシも高い
。
電流工、８はセル（１，ｉ）を通って流れるから、分離
用トランジスタＴ１０および感知増巾器ｒ は ） トランジスタＴ１４を通って感知電流が流れず、しだが
って感知増巾器のノードＮ２は抵抗Ｒ７により高レベル
に変化する。したがって出力が高レベルになる。
用トランジスタＴ１０および感知増巾器ｒ は ） トランジスタＴ１４を通って感知電流が流れず、しだが
って感知増巾器のノードＮ２は抵抗Ｒ７により高レベル
に変化する。したがって出力が高レベルになる。
次に第２図を参照して、２進０の読取りを説明する。こ
のときも、第１図と同様にセル（１，１）が選択される
。しかしセル（１，１）は２進０を記憶しているから、
す々わち、ビット線ＢＬ１へのエミッタ接続を持たない
から、電流■。Ｓはセル（１，１）を通らずに、分離ト
ランジスタＴ１０を介してノードＮ３へ流れるように電
流路設定される。（ノードＮ３はトランジスタＴ１０・
・・・Ｔ１２のコレクタ・ドツト結合によりかなり大き
々キャパシタンスを持つ。）ノードＮ３の電圧はわずか
に降下してトランジスタＴ１４をオンにし、電流Ｉ。８
をトランジスタＴ１４、抵抗Ｒ７、供給電圧ｖｃｃの経
路で流す。（実際には、電流はＶｏｏからｖＦ、Ｅへ流
れる。）しだがってノードＮ２の電圧が低レベルに降下
し、抵抗Ｒ８１Ｃより出力を低レベルにする。
のときも、第１図と同様にセル（１，１）が選択される
。しかしセル（１，１）は２進０を記憶しているから、
す々わち、ビット線ＢＬ１へのエミッタ接続を持たない
から、電流■。Ｓはセル（１，１）を通らずに、分離ト
ランジスタＴ１０を介してノードＮ３へ流れるように電
流路設定される。（ノードＮ３はトランジスタＴ１０・
・・・Ｔ１２のコレクタ・ドツト結合によりかなり大き
々キャパシタンスを持つ。）ノードＮ３の電圧はわずか
に降下してトランジスタＴ１４をオンにし、電流Ｉ。８
をトランジスタＴ１４、抵抗Ｒ７、供給電圧ｖｃｃの経
路で流す。（実際には、電流はＶｏｏからｖＦ、Ｅへ流
れる。）しだがってノードＮ２の電圧が低レベルに降下
し、抵抗Ｒ８１Ｃより出力を低レベルにする。
２進１．２進Ｏの感知動作は高速に行々われる。
これは、特にトランジスタＴ１０−Ｔ１２がノードＮ３
におけるコレクタ・ドツトの高キャパシタンスを感知ノ
ードＮ２から分離し、そして抵抗Ｒ７によりノードＮ２
を迅速に充電しく２進１の場合）、電流Ｉｃ８により感
知ノードＮ２をトランジスタＴ１４を介して迅速に放電
させる（２進０の場合）ことによる。抵抗Ｒ６およびト
ランジスタＴ１３は低インピーダンス電源として働き、
ノードＮ１を、アース電位よりも１■ＢＦ、（ベース−
エミッタ電圧）だけ高い電圧に保つ。抵抗Ｒ５は常時ト
ランジスタＴ１４を介して電流を流し、トランジスタＴ
１４を線形の導通状態に維持する。
におけるコレクタ・ドツトの高キャパシタンスを感知ノ
ードＮ２から分離し、そして抵抗Ｒ７によりノードＮ２
を迅速に充電しく２進１の場合）、電流Ｉｃ８により感
知ノードＮ２をトランジスタＴ１４を介して迅速に放電
させる（２進０の場合）ことによる。抵抗Ｒ６およびト
ランジスタＴ１３は低インピーダンス電源として働き、
ノードＮ１を、アース電位よりも１■ＢＦ、（ベース−
エミッタ電圧）だけ高い電圧に保つ。抵抗Ｒ５は常時ト
ランジスタＴ１４を介して電流を流し、トランジスタＴ
１４を線形の導通状態に維持する。
これは高速感知動作を与える。ショットキ・ダイオード
ＳＤＩは、２進０感知の際にトランジスタＴ１４の飽和
を防止するだめのものである。
ＳＤＩは、２進０感知の際にトランジスタＴ１４の飽和
を防止するだめのものである。
トランジスタＴ６、Ｔ７・・・・Ｔ８およびＴ９および
抵抗Ｒ２，Ｒ３、Ｒ４は常時各ビット線に小電流を流す
ビット線ブリーダ電流発生回路を構成している。これら
の小さなプリーダ電流は選択さく７） れないビット線の電位かあ一！シ上昇しないように保つ
働きをする。選択されないビット線の電位が上昇すると
、選択時にアクセス時間が長く々る。
抵抗Ｒ２，Ｒ３、Ｒ４は常時各ビット線に小電流を流す
ビット線ブリーダ電流発生回路を構成している。これら
の小さなプリーダ電流は選択さく７） れないビット線の電位かあ一！シ上昇しないように保つ
働きをする。選択されないビット線の電位が上昇すると
、選択時にアクセス時間が長く々る。
プリーダ電流は、選択されたワード線の各セルが２進１
を含むか２進０を含むかに依存して、分離回路基準電圧
または選択されたワード線電圧よりも１■Ｂ０だけ低い
電圧に、各選択されないビットの電圧を維持する。
を含むか２進０を含むかに依存して、分離回路基準電圧
または選択されたワード線電圧よりも１■Ｂ０だけ低い
電圧に、各選択されないビットの電圧を維持する。
メモリ・アレイのレイアウトは、Ｐ十拡散領域で形成し
た複数のベース・レールと平行にワード線として働く複
数の第１の金属線を設けてこれらを複数箇所で周期的に
接続し、また第２の金属線でビット線を形成することに
よりつくられる。記憶ビット・パターンの設定ｕ第ルベ
ルのエミッタ金属と第２レベルの金属ビット線の選択的
接続によって行々われる。各セルのコレクタは１つの大
きなサブコレクタ領域を形成する。このレイアウトによ
れば、コンパクトな１トランジスタ型メモリ・セルの使
用ならびに第１および第２のレベルの金属線の使用によ
シ、集積密度、性能を高めるξとができ、ワード線ある
いはビット線に伴う直列抵抗による遅延々どの問題を回
避できる。
た複数のベース・レールと平行にワード線として働く複
数の第１の金属線を設けてこれらを複数箇所で周期的に
接続し、また第２の金属線でビット線を形成することに
よりつくられる。記憶ビット・パターンの設定ｕ第ルベ
ルのエミッタ金属と第２レベルの金属ビット線の選択的
接続によって行々われる。各セルのコレクタは１つの大
きなサブコレクタ領域を形成する。このレイアウトによ
れば、コンパクトな１トランジスタ型メモリ・セルの使
用ならびに第１および第２のレベルの金属線の使用によ
シ、集積密度、性能を高めるξとができ、ワード線ある
いはビット線に伴う直列抵抗による遅延々どの問題を回
避できる。
Ｇ１発明の効果
本発明によれば、高速読取りを行なうことができる。
第１図は、２進１の読取り動作を示す本発明の読取り専
用メモリの回路図、および第２図は２進０の読取り動作
を示す本発明の読取シ専用メモリの回路図である。 出願人インターナショカル・ビジネス・マシーンズ・コ
ー件し一シタン代理′人 弁理士 山 本
仁 朗（外１名）
用メモリの回路図、および第２図は２進０の読取り動作
を示す本発明の読取シ専用メモリの回路図である。 出願人インターナショカル・ビジネス・マシーンズ・コ
ー件し一シタン代理′人 弁理士 山 本
仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 複数のワード線と複数のビット線の交差部に配列され
、選択時に、記憶値に応じて関連するビット線に電気的
変化を生じる読取り専用メモリ・セルと、 上記ワード線およびビット線に接続されたメモリ・セル
選択回路と、 感知増巾回路と、 各上記ビット線対応に設けられ、エミッタが上記ビット
線に接続され、ベースが基準電位に共通接続され、コレ
クタが上記感知増巾回路に共通に接続されたトランジス
タと、 を有する読取り専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/674,213 US4651302A (en) | 1984-11-23 | 1984-11-23 | Read only memory including an isolation network connected between the array of memory cells and the output sense amplifier whereby reading speed is enhanced |
| US674213 | 1984-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131299A true JPS61131299A (ja) | 1986-06-18 |
| JPH0345478B2 JPH0345478B2 (ja) | 1991-07-11 |
Family
ID=24705762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200730A Granted JPS61131299A (ja) | 1984-11-23 | 1985-09-12 | 読取り専用メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4651302A (ja) |
| EP (1) | EP0182305A3 (ja) |
| JP (1) | JPS61131299A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797857A (en) * | 1986-04-11 | 1989-01-10 | Texas Instruments Incorporated | Array discharge for biased array |
| US4905189B1 (en) * | 1985-12-18 | 1993-06-01 | System for reading and writing information | |
| JPS63279498A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | リ−ド・オンリ・メモリ回路 |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| US5930180A (en) * | 1997-07-01 | 1999-07-27 | Enable Semiconductor, Inc. | ROM bit sensing |
| US6958946B2 (en) * | 2002-10-02 | 2005-10-25 | Hewlett-Packard Development Company, L.P. | Memory storage device which regulates sense voltages |
| US8547756B2 (en) | 2010-10-04 | 2013-10-01 | Zeno Semiconductor, Inc. | Semiconductor memory device having an electrically floating body transistor |
| US8130547B2 (en) | 2007-11-29 | 2012-03-06 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US10340276B2 (en) | 2010-03-02 | 2019-07-02 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US9792979B1 (en) * | 2016-11-30 | 2017-10-17 | Apple Inc. | Process, voltage, and temperature tracking SRAM retention voltage regulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583193A (ja) * | 1981-06-25 | 1983-01-08 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 電気的にプログラム可能な読取り専用メモリ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3617772A (en) * | 1969-07-09 | 1971-11-02 | Ibm | Sense amplifier/bit driver for a memory cell |
| US3735358A (en) * | 1970-12-31 | 1973-05-22 | Ibm | Specialized array logic |
| US3678475A (en) * | 1971-02-01 | 1972-07-18 | Ibm | Read only memory and method of using same |
| US3745539A (en) * | 1972-03-20 | 1973-07-10 | Ibm | Latch type regenerative circuit for reading a dynamic memory cell |
| DE2505245B2 (de) * | 1975-02-07 | 1977-07-07 | Siemens AG, 1000 Berlin und 8000 München | Festwertspeicherbaustein |
| US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
| JPS5240081A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Bi-polar rom |
| US4031524A (en) * | 1975-10-17 | 1977-06-21 | Teletype Corporation | Read-only memories, and readout circuits therefor |
| US4048626A (en) * | 1975-12-29 | 1977-09-13 | Honeywell Information Systems Inc. | Memory device |
| US4122545A (en) * | 1978-01-03 | 1978-10-24 | Sperry Rand Corporation | Memory array of inversion controlled switches |
| US4215282A (en) * | 1978-08-03 | 1980-07-29 | Advanced Micro Devices, Inc. | Temperature compensated sense amplifier for PROMs and the like |
-
1984
- 1984-11-23 US US06/674,213 patent/US4651302A/en not_active Expired - Fee Related
-
1985
- 1985-09-12 JP JP60200730A patent/JPS61131299A/ja active Granted
- 1985-11-15 EP EP85114516A patent/EP0182305A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583193A (ja) * | 1981-06-25 | 1983-01-08 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 電気的にプログラム可能な読取り専用メモリ |
| US4488262A (en) * | 1981-06-25 | 1984-12-11 | International Business Machines Corporation | Electronically programmable read only memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US4651302A (en) | 1987-03-17 |
| EP0182305A3 (en) | 1989-04-05 |
| JPH0345478B2 (ja) | 1991-07-11 |
| EP0182305A2 (en) | 1986-05-28 |
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