JPS6248317B2 - - Google Patents
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- JPS6248317B2 JPS6248317B2 JP57017677A JP1767782A JPS6248317B2 JP S6248317 B2 JPS6248317 B2 JP S6248317B2 JP 57017677 A JP57017677 A JP 57017677A JP 1767782 A JP1767782 A JP 1767782A JP S6248317 B2 JPS6248317 B2 JP S6248317B2
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- JP
- Japan
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- transistor
- current
- bit line
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- potential
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、バイポーラのエミツタ結合型論理の
ランダムアクセスメモリ（バイポーラECL
RAM）において記憶セル情報を高速に読み出す
回路に関するものである。
ランダムアクセスメモリ（バイポーラECL
RAM）において記憶セル情報を高速に読み出す
回路に関するものである。
本発明の発明者は、１組のビツト線の電圧差を
ECL回路で検出する読み出し回路と、ビツト線
に流れる電流をメモリセルとの間で切り替える方
式読み出し／書き込み制御回路を有するバイポー
ラECL RAMの情報読み出し回路を別途提案した
（本願と同日出願）。本発明はこれをさらに改良す
ることを目的とするものである。
ECL回路で検出する読み出し回路と、ビツト線
に流れる電流をメモリセルとの間で切り替える方
式読み出し／書き込み制御回路を有するバイポー
ラECL RAMの情報読み出し回路を別途提案した
（本願と同日出願）。本発明はこれをさらに改良す
ることを目的とするものである。
第１図は、前記提案の発明の高速読み出し回路
の構成例を示すものであつて、１，２はワード
線、３，４はビツト線、５はエミツタ結合型フリ
ツプフロツプから成るメモリセル、６，７は第
１，第２の電流源、８は読み出し／書き込み制御
線、Q1，Q2は読み出し／書き込み制御用トラン
ジスタで、メモリセルのトランジスタと電流切換
え回路を構成し、第１，第２の電流源の電流を切
換える。９は第３の電流源で、２つのトランジス
タQ3，Q4は、２本のビツト線の電位を入力とす
る電流切換え回路を形成し、第３の電流源の電流
を切り替える。トランジスタQ5，Q6、抵抗R3、
第４の電流源１０、これらは出力回路を形成す
る。上記のトランジスタQ3，Q4、第３の電流源
９および上記出力回路はビツト線対３，４の電位
差を検出するセンスアンプを構成している。すな
わち、第３の電流源の電流と抵抗R3によつて
0.8V程度の振幅を得、トランジスタQ6のエミツ
タにECLコンパチブルの波形を出力する。この
読み出し回路は、ゲート数が少なく非常に高速で
あるが、“１”→“１”または“０”→“０”の
読み出し時に第２図に示すようなノイズが発生す
るという問題があつた。この原因は過渡的に２本
のビツト線電位が接近し、トランジスタQ3とQ4
の電流切換回路での比較が正常に行われなくなる
ためである。これを更に詳しく第３図，第４図に
基いて説明する。第３図は２本のビツト線につな
がるセルのうちの２つを示し、特にここでの説明
に必要なものだけを表わした。ここでトランジス
タQ10は選択から非選択に移るセルのトランジス
タ、トランジスタQ11は非選択から選択に移るセ
ルのトランジスタでいずれもONとする。第４図
の２１〜２７はセル切替え前後の各部の波形で、
２１は選択されているセルのON状態のトランジ
スタのベース電位、２２はトランジスタQ1，Q2
のベース電位、２３は選択されているセルの
OFF状態のトランジスタのベース電位、２４は
非選択のセルのON状態のトランジスタのベース
電位、２５は非選択のセルのOFF状態のトラン
ジスタのベース電位、２６，２７は２本のビツト
線の電位である。また、t1〜t3は時刻を表わす。
時刻t1においては第１の電流源６の電流はほとん
どトランジスタQ10を流れるので、ビツト線３の
電位２６はトランジスタQ10のベース電位２１か
ら約0.8V低い値になる。またメモリセルのフリ
ツプフロツプの性質から、もう一方の電流源７の
電流のほとんどはトランジスタQ2を流れるの
で、ビツト線４の電位２７はトランジスタQ2の
ベース電位２２から約0.8V低い値となる。した
がつて、ビツト線３と４はベース電位２１と２２
の電位差に等しい電位差を有し、トランジスタ
Q3とQ4からなる電流切替え回路は正常に動作す
る。ところが、時刻t2の過渡時にはトランジスタ
Q1，Q10，Q11のベース電位が接近し電流源６の
電流は各々に分配される。これによつて、ビツト
線３の電位２６が低下し、ビツト線４の電位２７
と接近するためトランジスタQ3とQ4から成る電
流切替え回路の電流切替え特性が不明瞭となり、
出力にノイズを発生することになる。
の構成例を示すものであつて、１，２はワード
線、３，４はビツト線、５はエミツタ結合型フリ
ツプフロツプから成るメモリセル、６，７は第
１，第２の電流源、８は読み出し／書き込み制御
線、Q1，Q2は読み出し／書き込み制御用トラン
ジスタで、メモリセルのトランジスタと電流切換
え回路を構成し、第１，第２の電流源の電流を切
換える。９は第３の電流源で、２つのトランジス
タQ3，Q4は、２本のビツト線の電位を入力とす
る電流切換え回路を形成し、第３の電流源の電流
を切り替える。トランジスタQ5，Q6、抵抗R3、
第４の電流源１０、これらは出力回路を形成す
る。上記のトランジスタQ3，Q4、第３の電流源
９および上記出力回路はビツト線対３，４の電位
差を検出するセンスアンプを構成している。すな
わち、第３の電流源の電流と抵抗R3によつて
0.8V程度の振幅を得、トランジスタQ6のエミツ
タにECLコンパチブルの波形を出力する。この
読み出し回路は、ゲート数が少なく非常に高速で
あるが、“１”→“１”または“０”→“０”の
読み出し時に第２図に示すようなノイズが発生す
るという問題があつた。この原因は過渡的に２本
のビツト線電位が接近し、トランジスタQ3とQ4
の電流切換回路での比較が正常に行われなくなる
ためである。これを更に詳しく第３図，第４図に
基いて説明する。第３図は２本のビツト線につな
がるセルのうちの２つを示し、特にここでの説明
に必要なものだけを表わした。ここでトランジス
タQ10は選択から非選択に移るセルのトランジス
タ、トランジスタQ11は非選択から選択に移るセ
ルのトランジスタでいずれもONとする。第４図
の２１〜２７はセル切替え前後の各部の波形で、
２１は選択されているセルのON状態のトランジ
スタのベース電位、２２はトランジスタQ1，Q2
のベース電位、２３は選択されているセルの
OFF状態のトランジスタのベース電位、２４は
非選択のセルのON状態のトランジスタのベース
電位、２５は非選択のセルのOFF状態のトラン
ジスタのベース電位、２６，２７は２本のビツト
線の電位である。また、t1〜t3は時刻を表わす。
時刻t1においては第１の電流源６の電流はほとん
どトランジスタQ10を流れるので、ビツト線３の
電位２６はトランジスタQ10のベース電位２１か
ら約0.8V低い値になる。またメモリセルのフリ
ツプフロツプの性質から、もう一方の電流源７の
電流のほとんどはトランジスタQ2を流れるの
で、ビツト線４の電位２７はトランジスタQ2の
ベース電位２２から約0.8V低い値となる。した
がつて、ビツト線３と４はベース電位２１と２２
の電位差に等しい電位差を有し、トランジスタ
Q3とQ4からなる電流切替え回路は正常に動作す
る。ところが、時刻t2の過渡時にはトランジスタ
Q1，Q10，Q11のベース電位が接近し電流源６の
電流は各々に分配される。これによつて、ビツト
線３の電位２６が低下し、ビツト線４の電位２７
と接近するためトランジスタQ3とQ4から成る電
流切替え回路の電流切替え特性が不明瞭となり、
出力にノイズを発生することになる。
本発明はこの問題点を解決するため、読み出
し／書き込み制御用トランジスタQ1，Q2のエミ
ツタとビツト線との間に抵抗を入れることによつ
て、静止時はもちろんのこと、過渡時においても
ビツト線間の電圧差を拡大し、“１”→“１”ま
たは“０”→“０”を読み出す時のノイズの低減
を図つたもので、以下図面について詳細に説明す
る。
し／書き込み制御用トランジスタQ1，Q2のエミ
ツタとビツト線との間に抵抗を入れることによつ
て、静止時はもちろんのこと、過渡時においても
ビツト線間の電圧差を拡大し、“１”→“１”ま
たは“０”→“０”を読み出す時のノイズの低減
を図つたもので、以下図面について詳細に説明す
る。
本発明の実施例を第５図により説明する。トラ
ンジスタQ1とビツト線３，Q2とビツト線４の間
に抵抗R1，R2が入つている点を除いて第１図と
同じである。
ンジスタQ1とビツト線３，Q2とビツト線４の間
に抵抗R1，R2が入つている点を除いて第１図と
同じである。
まず抵抗R1，R2を入れることによつてノイズ
が低減する様子を概念的に示したものが第６図で
ある。２６，２７（破線）は抵抗R1，R2を入れ
ないときのビツト線電位の過渡波形であり、２
６′，２７′（実線）は抵抗R1，R2を入れたとき
のビツト線電位の過渡波形である。波形２７′
は、常に抵抗R2の抵抗値と電流源７の電流値と
の積による電圧だけ波形２７よりも低くなる。一
方波形２６′も過渡時には波形２６よりも低下す
るが、その低下分は波形２７′の低下分よりも小
さい。したがつて結果的に波形２６′と２７′との
電圧差は波形２６と２７よりも大きくなるので、
出力に現われるノイズは低減されることとなる。
が低減する様子を概念的に示したものが第６図で
ある。２６，２７（破線）は抵抗R1，R2を入れ
ないときのビツト線電位の過渡波形であり、２
６′，２７′（実線）は抵抗R1，R2を入れたとき
のビツト線電位の過渡波形である。波形２７′
は、常に抵抗R2の抵抗値と電流源７の電流値と
の積による電圧だけ波形２７よりも低くなる。一
方波形２６′も過渡時には波形２６よりも低下す
るが、その低下分は波形２７′の低下分よりも小
さい。したがつて結果的に波形２６′と２７′との
電圧差は波形２６と２７よりも大きくなるので、
出力に現われるノイズは低減されることとなる。
次に、数式を用いてノイズ低減効果を説明す
る。ノイズが最大となるのは第４図における時刻
t2で、ビツト線電位２６と２７が最も接近すると
きである。そこでこの時刻t2においてトランジス
タQ1，Q10，Q11のベース電位が一致したと仮定
し、このときのノイズを計算する。電流源６，７
に流れる電流をＩR、時刻t2においてトランジス
タQ1，Q10，Q11に流れるエミツタ電流をそれぞ
れI1，I10，I11とすると、 ＩR＝I1＋I10＋I11 ……(1) の関係が成り立つ。また、読み出し書き込み制御
用トランジスタのベース電位をＶR、ビツト線
３，４の電位をそれぞれＶB3，ＶB4とし、抵抗
R1，R2の抵抗値をＲとすると、トランジスタQ1
に電流I1が流れることから、 ＶR−ＶB3＝ｋＴ／ｑlnＩ１／ＩＳ＋I1R ……(2) トランジスタQ10に電流I10にが流れることから、 ＶR−ＶB3＝ｋＴ／ｑlnＩ１０／ＩＳ ……(3) が成り立つ。また、トランジスタQ2には電流ＩR
が流れることから ＶR−ＶB4＝ｋＴ／ｑlnＩＲ／ＩＳ＋ＩRＲ ……(4) となる。（ただし、ｋはボルツマン定数、ｑは電
子電荷、Ｔは絶対温度、ＩSはトランジスタの飽
和電流）ここでトランジスタQ10とQ11の対称性
からI10＝I11となるので、(1)，(2)，(3)式よりI1に関
する超越方程式 ｋＴ／ｑlnＩＲ−Ｉ１／２Ｉ１＝I1R ……(5) が導かれる。一方、(2)，(4)式より２本のビツト線
電位差ΔＶは、 ΔＶ＝ＶB3−ＶB4＝ｋＴ／ｑlnＩＲ／Ｉ１ ＋Ｒ（ＩR−I1） ……(6) となる。ところで電流切替え回路の出力ノイズν
oは２つのトランジスタのベース電位差をΔＶと
すると、 で近似できる。ただしＶLは論理振幅で、ECLの
場合0.8V程度である。したがつて、(5)式の解I1を
求め、(6)式，(7)式に代入することによつてνoが
求められる。
る。ノイズが最大となるのは第４図における時刻
t2で、ビツト線電位２６と２７が最も接近すると
きである。そこでこの時刻t2においてトランジス
タQ1，Q10，Q11のベース電位が一致したと仮定
し、このときのノイズを計算する。電流源６，７
に流れる電流をＩR、時刻t2においてトランジス
タQ1，Q10，Q11に流れるエミツタ電流をそれぞ
れI1，I10，I11とすると、 ＩR＝I1＋I10＋I11 ……(1) の関係が成り立つ。また、読み出し書き込み制御
用トランジスタのベース電位をＶR、ビツト線
３，４の電位をそれぞれＶB3，ＶB4とし、抵抗
R1，R2の抵抗値をＲとすると、トランジスタQ1
に電流I1が流れることから、 ＶR−ＶB3＝ｋＴ／ｑlnＩ１／ＩＳ＋I1R ……(2) トランジスタQ10に電流I10にが流れることから、 ＶR−ＶB3＝ｋＴ／ｑlnＩ１０／ＩＳ ……(3) が成り立つ。また、トランジスタQ2には電流ＩR
が流れることから ＶR−ＶB4＝ｋＴ／ｑlnＩＲ／ＩＳ＋ＩRＲ ……(4) となる。（ただし、ｋはボルツマン定数、ｑは電
子電荷、Ｔは絶対温度、ＩSはトランジスタの飽
和電流）ここでトランジスタQ10とQ11の対称性
からI10＝I11となるので、(1)，(2)，(3)式よりI1に関
する超越方程式 ｋＴ／ｑlnＩＲ−Ｉ１／２Ｉ１＝I1R ……(5) が導かれる。一方、(2)，(4)式より２本のビツト線
電位差ΔＶは、 ΔＶ＝ＶB3−ＶB4＝ｋＴ／ｑlnＩＲ／Ｉ１ ＋Ｒ（ＩR−I1） ……(6) となる。ところで電流切替え回路の出力ノイズν
oは２つのトランジスタのベース電位差をΔＶと
すると、 で近似できる。ただしＶLは論理振幅で、ECLの
場合0.8V程度である。したがつて、(5)式の解I1を
求め、(6)式，(7)式に代入することによつてνoが
求められる。
こうして求めた理論的なνoと回路解析プログ
ラムを用いた計算機シミユレーシヨンにより得ら
れたνoの１例を第７図に示す。ここで両者が一
致していないのは、理論的な計算では、過渡状態
を考慮していないこと、トランジスタのエミツタ
シリーズ抵抗等の効果を無視していることなどに
よる。いずれにせよ、抵抗R1，R2の抵抗値を増
すとともにノイズが減少していくことがわかる。
ラムを用いた計算機シミユレーシヨンにより得ら
れたνoの１例を第７図に示す。ここで両者が一
致していないのは、理論的な計算では、過渡状態
を考慮していないこと、トランジスタのエミツタ
シリーズ抵抗等の効果を無視していることなどに
よる。いずれにせよ、抵抗R1，R2の抵抗値を増
すとともにノイズが減少していくことがわかる。
以上説明したように、本発明では単に読み出し
書き込み制御用トランジスタのエミツタとビツト
線との間に50〜100Ω程度（ＩRの値により異な
る。）の抵抗を入れるだけで、アクセスタイムに
ほとんど影響を与えることなく、高速読み出し回
路のノイズを1/2以下に低減できる。また、本発
明は一般のECL系の回路への応用も可能であ
る。
書き込み制御用トランジスタのエミツタとビツト
線との間に50〜100Ω程度（ＩRの値により異な
る。）の抵抗を入れるだけで、アクセスタイムに
ほとんど影響を与えることなく、高速読み出し回
路のノイズを1/2以下に低減できる。また、本発
明は一般のECL系の回路への応用も可能であ
る。
第１図は本発明で改良しようとするバイポーラ
RAMの情報読み出し回路の構成例を示す図、第
２図は第１図の回路の出力波形図、第３図および
第４図は第２図の波形が生ずる理由を説明するた
めの図、第５図は本発明の実施例の回路図、第６
図はビツト線電位の過渡波形図、第７図は本発明
におけるエミツタ抵抗とノイズとの関係の一例を
示す図である。 １，２…ワード線、３，４…ビツト線、５…メ
モリセル、６，７…ビツト線の電流源、８…読み
出し書き込み制御線、９…ビツト線電位差検出回
路用電流源、１０…出力駆動用トランジスタQ5
のエミツタ電位クランプ用電流源、Q1，Q2…読
み出し書き込み制御用トランジスタ、Q3，Q4…
ビツト線電位差検出回路用トランジスタ、Q5，
Q6…出力回路用トランジスタ、Q10…選択→非選
択へ移るセルのトランジスタ（ON）、Q11…非選
択→選択へ移るセルのトランジスタ（ON）、２１
…選択されたセルのON状態トランジスタのベー
ス電位、２２…読み出し書き込み制御用トランジ
スタQ1，Q2のベース電位、２３…選択されたセ
ルのOFF状態トランジスタのベース電位、２４
…非選択セルのON状態トランジスタのベース電
位、２５…非選択セルのOFF状態トランジスタ
のベース電位、２６，２７…ビツト線電位、
R1，R2…ノイズ低減用抵抗、２６′，２７′…
R1，R2を付加したときのビツト線電位。
RAMの情報読み出し回路の構成例を示す図、第
２図は第１図の回路の出力波形図、第３図および
第４図は第２図の波形が生ずる理由を説明するた
めの図、第５図は本発明の実施例の回路図、第６
図はビツト線電位の過渡波形図、第７図は本発明
におけるエミツタ抵抗とノイズとの関係の一例を
示す図である。 １，２…ワード線、３，４…ビツト線、５…メ
モリセル、６，７…ビツト線の電流源、８…読み
出し書き込み制御線、９…ビツト線電位差検出回
路用電流源、１０…出力駆動用トランジスタQ5
のエミツタ電位クランプ用電流源、Q1，Q2…読
み出し書き込み制御用トランジスタ、Q3，Q4…
ビツト線電位差検出回路用トランジスタ、Q5，
Q6…出力回路用トランジスタ、Q10…選択→非選
択へ移るセルのトランジスタ（ON）、Q11…非選
択→選択へ移るセルのトランジスタ（ON）、２１
…選択されたセルのON状態トランジスタのベー
ス電位、２２…読み出し書き込み制御用トランジ
スタQ1，Q2のベース電位、２３…選択されたセ
ルのOFF状態トランジスタのベース電位、２４
…非選択セルのON状態トランジスタのベース電
位、２５…非選択セルのOFF状態トランジスタ
のベース電位、２６，２７…ビツト線電位、
R1，R2…ノイズ低減用抵抗、２６′，２７′…
R1，R2を付加したときのビツト線電位。
Claims (1)
- １ フリツプフロツプにより情報を記憶するメモ
リセルの前記フリツプフロツプを構成する２つの
トランジスタのそれぞれのエミツタが第１および
第２のビツト線に接続され、前記第１および第２
のビツト線には、第１および第２の読み出し／書
き込み制御用トランジスタのエミツタと、第１お
よび第２の定電流回路とがそれぞれ接続され、前
記第１および第２のビツト線間の電位差をセンス
アンプで検出し前記メモリセルの記憶情報を読み
出すバイポーラRAMの情報読み出し回路におい
て、前記読み出し／書き込み制御用トランジスタ
のエミツタと前記第１および第２のビツト線の間
に第１および第２の抵抗をそれぞれ接続したこと
を特徴とするバイポーラRAMの情報読み出し回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017677A JPS58137186A (ja) | 1982-02-08 | 1982-02-08 | バイポ−ラｒａｍの情報読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017677A JPS58137186A (ja) | 1982-02-08 | 1982-02-08 | バイポ−ラｒａｍの情報読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137186A JPS58137186A (ja) | 1983-08-15 |
| JPS6248317B2 true JPS6248317B2 (ja) | 1987-10-13 |
Family
ID=11950478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017677A Granted JPS58137186A (ja) | 1982-02-08 | 1982-02-08 | バイポ−ラｒａｍの情報読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137186A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4719379B2 (ja) * | 2001-06-22 | 2011-07-06 | ブリヂストンフローテック株式会社 | 管体損傷防止機構付き管継手 |
-
1982
- 1982-02-08 JP JP57017677A patent/JPS58137186A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137186A (ja) | 1983-08-15 |
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