JPH01149291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01149291A JPH01149291A JP62308139A JP30813987A JPH01149291A JP H01149291 A JPH01149291 A JP H01149291A JP 62308139 A JP62308139 A JP 62308139A JP 30813987 A JP30813987 A JP 30813987A JP H01149291 A JPH01149291 A JP H01149291A
- Authority
- JP
- Japan
- Prior art keywords
- current
- sense
- base
- current detection
- sense signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000001514 detection method Methods 0.000 claims abstract description 32
- 230000007704 transition Effects 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に係り、特に高速バイポーラ
ＲＡＭのセンス回路に関する。
ＲＡＭのセンス回路に関する。
従来、この種のセンス回路は、第２図に示すように、２
つの読み出し電流検出用トランジスタ（以下、電流検出
用Ｔｒ、と略記する）Ｑｌ及びＱ２のエミッタ端がセン
ス線、ディジｙ）線り及び百を介して一般的なフリップ
フロ、プ型の記憶セルに接続されている。コレクタ端に
はセンス抵抗Ｒ１及びＲ２が接続されていて、記憶セル
の情報に応じてこれらの抵抗に生じる電位差がセンス信
号として、出力回路に入力されている。また、電流検出
用Ｔｒ、Ｑ＋及びＱ２のベース電位ＶＢは抵抗Ｒ３によ
って与えられる構成をなしている。
つの読み出し電流検出用トランジスタ（以下、電流検出
用Ｔｒ、と略記する）Ｑｌ及びＱ２のエミッタ端がセン
ス線、ディジｙ）線り及び百を介して一般的なフリップ
フロ、プ型の記憶セルに接続されている。コレクタ端に
はセンス抵抗Ｒ１及びＲ２が接続されていて、記憶セル
の情報に応じてこれらの抵抗に生じる電位差がセンス信
号として、出力回路に入力されている。また、電流検出
用Ｔｒ、Ｑ＋及びＱ２のベース電位ＶＢは抵抗Ｒ３によ
って与えられる構成をなしている。
ＩＥＩ、ＩＦ５．Ｉｓは電流源である。
このような構成のセンス回路によって、記憶セルが選択
されると、デイジット線り及び丁に読み出し電流工ゎ及
び工；が流れ、選択された記憶セルにはデイジット線り
側に必要情報が、■側に反転情報が蓄えられているので
、情報の有無に応じて、電流検出用Ｔｒ、Ｑ＋又は、Ｑ
２のいずれか一方に読み出し電流が流れる。この読み出
し電流によりセンス抵抗Ｒ２及びＲ２に生じた電位差が
センス信号として出力回路に入力され、出力が決定され
る。
されると、デイジット線り及び丁に読み出し電流工ゎ及
び工；が流れ、選択された記憶セルにはデイジット線り
側に必要情報が、■側に反転情報が蓄えられているので
、情報の有無に応じて、電流検出用Ｔｒ、Ｑ＋又は、Ｑ
２のいずれか一方に読み出し電流が流れる。この読み出
し電流によりセンス抵抗Ｒ２及びＲ２に生じた電位差が
センス信号として出力回路に入力され、出力が決定され
る。
ここで、同一情報が書き込まれている同一デイジット線
上の２つの記憶セルをアクセスする場合、いわゆる同相
のワードアクセスを考える。第２図において、たとえば
記憶セル（ｉｎ）と（ｍｎ）には同一情報が書き込まれ
ており、いま記憶セル（１ｎ）及び（ｍｎ）にはデイジ
ット線りゎ側に“１”、５−側に“０”が記憶されてい
て、記憶セル（１ｎ）が選択されているとする。この時
、読み出し電流工。は記憶セル（１ｎ）によって保持さ
れ、センス抵抗Ｒ２に生じるセンス信号ｖ８□は高レベ
ルとなり、読み出し電流工；は、センス抵抗Ｒ２及び電
流検出用Ｔｒ、Ｑ＋を通してデイジット線「に供給され
、センス信号ＶＳＩは低レベルとなっている。
上の２つの記憶セルをアクセスする場合、いわゆる同相
のワードアクセスを考える。第２図において、たとえば
記憶セル（ｉｎ）と（ｍｎ）には同一情報が書き込まれ
ており、いま記憶セル（１ｎ）及び（ｍｎ）にはデイジ
ット線りゎ側に“１”、５−側に“０”が記憶されてい
て、記憶セル（１ｎ）が選択されているとする。この時
、読み出し電流工。は記憶セル（１ｎ）によって保持さ
れ、センス抵抗Ｒ２に生じるセンス信号ｖ８□は高レベ
ルとなり、読み出し電流工；は、センス抵抗Ｒ２及び電
流検出用Ｔｒ、Ｑ＋を通してデイジット線「に供給され
、センス信号ＶＳＩは低レベルとなっている。
次に、アドレス入力が変化し、ワード線選択信号ＷＴＩ
が選択状態から非選択状態へ、ワード線選択信号ＷＴ、
が非選択状態から選択状態となりた場合を考える。この
過渡期に記憶セル（１ｎ）及び（ｍｎ）が同時に非選択
になる状態が発生する。そのため、読み出し電流ＩＤ及
び工；は、共に記憶セルから情報が供給されず、読み出
し電流工ゎは、センス抵抗Ｒ１及び電流検出用Ｔ ｒ
、 Ｑｌを通して供給され、読み出し電流工；も、セン
ス抵抗Ｒ２及び電流検出用Ｔ ｒ 、 Ｑｔを通して供
給される。この時、電流検出用Ｔｒ、Ｑ２に急激に電流
が流れようとするため、センス信号ＶＳ２は低下する。
が選択状態から非選択状態へ、ワード線選択信号ＷＴ、
が非選択状態から選択状態となりた場合を考える。この
過渡期に記憶セル（１ｎ）及び（ｍｎ）が同時に非選択
になる状態が発生する。そのため、読み出し電流ＩＤ及
び工；は、共に記憶セルから情報が供給されず、読み出
し電流工ゎは、センス抵抗Ｒ１及び電流検出用Ｔ ｒ
、 Ｑｌを通して供給され、読み出し電流工；も、セン
ス抵抗Ｒ２及び電流検出用Ｔ ｒ 、 Ｑｔを通して供
給される。この時、電流検出用Ｔｒ、Ｑ２に急激に電流
が流れようとするため、センス信号ＶＳ２は低下する。
一方電流検出用Ｔｒ、Ｑ＋及びＱ２へのベース電流は急
激に増加して、抵抗Ｒ８によって与えられていたベース
電位ＶＢが降下する。
激に増加して、抵抗Ｒ８によって与えられていたベース
電位ＶＢが降下する。
ところがセンス線には浮遊容量ＣＳｔが存在するため検
出用Ｔｒ、Ｑ＋のエミッタ電位はベース電位に比べて急
ゴには降下しない。このため、第３図（ａ）にセンス信
号の時間変化として示すたように、検出用Ｔｒ、Ｑ＋の
ベース・エミッタ間の電位差が小さくなることによって
、検出用Ｔｒ、Ｑ＋のコレクタ蛯電流が低下し、センス
信号ＶＢＩが上昇するので、降下してきたセンス信号ｖ
３□と接近し、２つの記憶セルの非選択時間が長くなる
と逆転する現象も起こる。
出用Ｔｒ、Ｑ＋のエミッタ電位はベース電位に比べて急
ゴには降下しない。このため、第３図（ａ）にセンス信
号の時間変化として示すたように、検出用Ｔｒ、Ｑ＋の
ベース・エミッタ間の電位差が小さくなることによって
、検出用Ｔｒ、Ｑ＋のコレクタ蛯電流が低下し、センス
信号ＶＢＩが上昇するので、降下してきたセンス信号ｖ
３□と接近し、２つの記憶セルの非選択時間が長くなる
と逆転する現象も起こる。
このような現象は、今後、集積回路の高速化、高密度化
が進むにつれて、顕著になると考えられている。
が進むにつれて、顕著になると考えられている。
従来のセンス回路においては、読み出し電流検出用トラ
ンジスタのベース電位が、共通の電位発生源によって供
給されていたた、め、同相のワードアクセスの過渡期に
センス信号が反転し、これが出力に伝達されて、アクセ
ス時間を増大化するという欠点があった。
ンジスタのベース電位が、共通の電位発生源によって供
給されていたた、め、同相のワードアクセスの過渡期に
センス信号が反転し、これが出力に伝達されて、アクセ
ス時間を増大化するという欠点があった。
本発明は、同相のワードアクセス時にセンス信号の反転
を防止し、アクセスの遅延を大幅に減少させるセンス回
路を提供するものである。
を防止し、アクセスの遅延を大幅に減少させるセンス回
路を提供するものである。
本発明は、２つの読み出し電流検出用トランジスタと、
これらのトランジスタの各々のコレクタ端に接続された
センス抵抗で構成されるセンス回路において、２つの読
み出し電流検出用トランジスタのベース端子にそれぞれ
個別の電流源によって別々の抵抗に生じる電位を供給す
ることを特徴とする。
これらのトランジスタの各々のコレクタ端に接続された
センス抵抗で構成されるセンス回路において、２つの読
み出し電流検出用トランジスタのベース端子にそれぞれ
個別の電流源によって別々の抵抗に生じる電位を供給す
ることを特徴とする。
本発明は、２つの読み出し電流検出用トランジスタのベ
ース電位を別々の抵抗で供給することによって、一方の
検出用トランジスタのベース電流の変動が他方の検出用
トランジスタのベース電位に影響することを防止するも
のである。
ース電位を別々の抵抗で供給することによって、一方の
検出用トランジスタのベース電流の変動が他方の検出用
トランジスタのベース電位に影響することを防止するも
のである。
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。本発明のセンス回路
は、電流検出用Ｔｒ、Ｑ＋のベース端子に抵抗ＲＢＩ及
び電流源ＩＳＩが、電流検出用Ｔｒ］Ｑ２のベース端子
には抵抗Ｒｓ２及び電流源ＩＳ２が、それぞれ直列に配
置され電流源ＩＳＩ、Ｉｓ２の一端が負電源ｖ１に接続
されていてそれぞれの電流検出用Ｔｒ、Ｑｔ及びＱ２の
ベース端子に定電位を供給するものである。
は、電流検出用Ｔｒ、Ｑ＋のベース端子に抵抗ＲＢＩ及
び電流源ＩＳＩが、電流検出用Ｔｒ］Ｑ２のベース端子
には抵抗Ｒｓ２及び電流源ＩＳ２が、それぞれ直列に配
置され電流源ＩＳＩ、Ｉｓ２の一端が負電源ｖ１に接続
されていてそれぞれの電流検出用Ｔｒ、Ｑｔ及びＱ２の
ベース端子に定電位を供給するものである。
これにより、同相のワードアクセスの過渡期に発生する
記憶セルの同時非選択状態に電流検出用Ｔｒ、（Ｌに読
み出し電流工。が急激に流れることによって、電流検出
用Ｔｒ、Ｑｚのベース電流が増加し、ベース電位が降下
する現象が、電流検出用Ｔｒ、Ｑ＋に影響を及ぼすこと
はなくなる。
記憶セルの同時非選択状態に電流検出用Ｔｒ、（Ｌに読
み出し電流工。が急激に流れることによって、電流検出
用Ｔｒ、Ｑｚのベース電流が増加し、ベース電位が降下
する現象が、電流検出用Ｔｒ、Ｑ＋に影響を及ぼすこと
はなくなる。
そのため第３図（ｂ）に示したように電流検出用Ｔｒ、
Ｑｔ側のセンス信号Ｖｓｌのレベルが上昇することはな
くなり、センス信号の反転を防止することができる。
Ｑｔ側のセンス信号Ｖｓｌのレベルが上昇することはな
くなり、センス信号の反転を防止することができる。
本発明は、センス回路の２つの読み出し電流検出用トラ
ンジスタのベース電位を別々の抵抗及び電流源で供給す
ることによって、同相のワードアクセスの過渡期に発生
するセンス信号の反転を防止し、アクセス遅延を大幅に
減少させることが可能である。
ンジスタのベース電位を別々の抵抗及び電流源で供給す
ることによって、同相のワードアクセスの過渡期に発生
するセンス信号の反転を防止し、アクセス遅延を大幅に
減少させることが可能である。
また、集積回路の高速化、高密度化の進展に対しても十
分に対応が可能である。
分に対応が可能である。
第１図は本発明の一実施例を示すセンス回路、第２図は
、従来のＲＡＭの回路図、第３図（ａ）は、従来のセン
ス回路におけるセンス信号の時間変化、（ｂ）は、本発
明によるセンス回路のセンス信号の時間変化である。 ■ゎ、工；・・・・・・読み出し電流、Ｑ ｒ 、 Ｑ
２・・・・・・読み出し電流検出用トランジスタ、Ｒ
１，Ｒ２・・・・・・センス抵抗、ＷＴ １−ＷＴイ・
・・・・・ワード線選択信号、Ｙ１〜Ｙ、・・・・・・
デイジット線選択信号、Ｄ、Ｄ。 Ｄ＋、Ｄ＋〜Ｄ、、Ｄ、・・・・・・デイジット線対、
ｖ３、。 ■ｓ２・・・・・・センス信号、Ｃｓ＋ｙ Ｃｓ２・旧
・・センス線の浮遊容量、Ｒ３・・・・・・Ｑｌ、Ｑ２
のベース電位供給用抵抗、ＲＢＩ・・・・・・Ｑｌのベ
ース電位供給用専用抵抗、ＲＢ２・・・・・・Ｑ２のベ
ース電位供給用専用抵抗、■・・・・・・記憶保持電流
、ＩＥＩ、ＩＦ５．Ｉｓ。 ＩＳＩ、Ｉｓ２・・・・・・電流源。 代理人 弁理士 内 原 音 ｓ２ 卒１詔
、従来のＲＡＭの回路図、第３図（ａ）は、従来のセン
ス回路におけるセンス信号の時間変化、（ｂ）は、本発
明によるセンス回路のセンス信号の時間変化である。 ■ゎ、工；・・・・・・読み出し電流、Ｑ ｒ 、 Ｑ
２・・・・・・読み出し電流検出用トランジスタ、Ｒ
１，Ｒ２・・・・・・センス抵抗、ＷＴ １−ＷＴイ・
・・・・・ワード線選択信号、Ｙ１〜Ｙ、・・・・・・
デイジット線選択信号、Ｄ、Ｄ。 Ｄ＋、Ｄ＋〜Ｄ、、Ｄ、・・・・・・デイジット線対、
ｖ３、。 ■ｓ２・・・・・・センス信号、Ｃｓ＋ｙ Ｃｓ２・旧
・・センス線の浮遊容量、Ｒ３・・・・・・Ｑｌ、Ｑ２
のベース電位供給用抵抗、ＲＢＩ・・・・・・Ｑｌのベ
ース電位供給用専用抵抗、ＲＢ２・・・・・・Ｑ２のベ
ース電位供給用専用抵抗、■・・・・・・記憶保持電流
、ＩＥＩ、ＩＦ５．Ｉｓ。 ＩＳＩ、Ｉｓ２・・・・・・電流源。 代理人 弁理士 内 原 音 ｓ２ 卒１詔
Claims (1)
- 記憶セルと、該記憶セルから情報を読み出すセンス回
路とを有し、該センス回路は、第１及び第２の読み出し
電流検出用トランジスタと、該第１および第２の読み出
し電流検出用トランジスタのコレクタ端にそれぞれ接続
され、前記記憶セルの情報に応じてセンス信号を発生す
る第１及び第２のセンス抵抗と、前記第１及び第２の読
み出し電流検出用トランジスタのベース電位をそれぞれ
別個に供給する第１及び第２の抵抗とを具備することを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308139A JPH01149291A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308139A JPH01149291A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149291A true JPH01149291A (ja) | 1989-06-12 |
Family
ID=17977359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308139A Pending JPH01149291A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006062113A1 (ja) * | 2004-12-08 | 2006-06-15 | Tdk Corporation | 磁気メモリセルの読出し装置 |
-
1987
- 1987-12-04 JP JP62308139A patent/JPH01149291A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006062113A1 (ja) * | 2004-12-08 | 2006-06-15 | Tdk Corporation | 磁気メモリセルの読出し装置 |
| JP2006164421A (ja) * | 2004-12-08 | 2006-06-22 | Tdk Corp | 磁気メモリデバイス |
| JP4517842B2 (ja) * | 2004-12-08 | 2010-08-04 | Ｔｄｋ株式会社 | 磁気メモリデバイス |
| US7808813B2 (en) | 2004-12-08 | 2010-10-05 | Tdk Corporation | Magnetic memory cell reading apparatus |
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