JP2722561B2 - センス増幅回路 - Google Patents
センス増幅回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセンス増幅回路に関し、特にバイポーラトラ
ンジスタにより構成されメモリ回路に使用されるセンス
増幅回路に関する。
ンジスタにより構成されメモリ回路に使用されるセンス
増幅回路に関する。
半導体メモリ、特にフリップフロップによりメモリセ
ルが構成されたスタティック型メモリに貯えられている
情報を読出し、出力バッファ回路へ信号を伝えるセンス
増幅回路の一例を第４図に示す。
ルが構成されたスタティック型メモリに貯えられている
情報を読出し、出力バッファ回路へ信号を伝えるセンス
増幅回路の一例を第４図に示す。
第４図において、各センス増幅回路1A〜1Mは、バイポ
ーラトランジスタQ1,Q2と、ダイオードD1,D2と、MOSト
ランジスタM1〜M3とから構成され、信号YSAが高レベル
の時その１つが選択される。
ーラトランジスタQ1,Q2と、ダイオードD1,D2と、MOSト
ランジスタM1〜M3とから構成され、信号YSAが高レベル
の時その１つが選択される。
これら各センス増幅回路1A〜1Mには、ディジット線D
G,▲▼がそれぞれMOSトランジスタM4,M5を介して2n
組（ｎは０及び自然数）接続され、その内の１組が低レ
ベルの信号Ａ〜Ｎで選択される。
G,▲▼がそれぞれMOSトランジスタM4,M5を介して2n
組（ｎは０及び自然数）接続され、その内の１組が低レ
ベルの信号Ａ〜Ｎで選択される。
１組のディジット線DG,▲▼と１本のワード線WD
の交差部には、抵抗R1,R2と、MOSトランジスタM6,M7と
から成るフリップフロップと、その出力をディジット線
DG,▲▼へ伝達するMOSトランジスタM8,M9とにより
構成されたメモリセル2A〜2Nが設けられている。
の交差部には、抵抗R1,R2と、MOSトランジスタM6,M7と
から成るフリップフロップと、その出力をディジット線
DG,▲▼へ伝達するMOSトランジスタM8,M9とにより
構成されたメモリセル2A〜2Nが設けられている。
ディジット線DG,▲▼の電位差はMOSトランジスタ
M4,M5及びダイオードD1,D2を介してデータバスDB,▲
▼によりセンス増幅回路1A〜1Mのバイポーラトランジ
スタQ1,Q2のベースに印加され、これらバイポーラトラ
ンジスタQ1,Q2によりリードバスRB,▲▼いずれかの
電流を引き込む。この電流差が電流電圧変換回路により
電圧差に変換され出力バッファ回路へ伝達される。（信
号S,） メモリ回路のビット数が大きくなると、リードバスR
B,▲▼に接続されるセンス増幅回路（1A〜1M）の数
も増加し、また、リードバスRB,▲▼の配線長も増
加してくるので、このリードバスRB,▲▼の負荷容
量C1,C2は10pF程度になる。このためリードバスRB,▲
▼の振幅が40〜50mV程度でも、センス増幅回路1A〜1M
からの電流電圧変換回路４への信号伝達時間が大きくな
ってくる。以下この点につき定量的に説明する。
M4,M5及びダイオードD1,D2を介してデータバスDB,▲
▼によりセンス増幅回路1A〜1Mのバイポーラトランジ
スタQ1,Q2のベースに印加され、これらバイポーラトラ
ンジスタQ1,Q2によりリードバスRB,▲▼いずれかの
電流を引き込む。この電流差が電流電圧変換回路により
電圧差に変換され出力バッファ回路へ伝達される。（信
号S,） メモリ回路のビット数が大きくなると、リードバスR
B,▲▼に接続されるセンス増幅回路（1A〜1M）の数
も増加し、また、リードバスRB,▲▼の配線長も増
加してくるので、このリードバスRB,▲▼の負荷容
量C1,C2は10pF程度になる。このためリードバスRB,▲
▼の振幅が40〜50mV程度でも、センス増幅回路1A〜1M
からの電流電圧変換回路４への信号伝達時間が大きくな
ってくる。以下この点につき定量的に説明する。
第４図において、アドレスの変化により選択されたメ
モリセル（例えば2A）の内容が変わり、それに対応した
ディジット線DGにMOSトランジスタM8を介して接続され
るフリップフロップの内容が変わる場合を考える。
モリセル（例えば2A）の内容が変わり、それに対応した
ディジット線DGにMOSトランジスタM8を介して接続され
るフリップフロップの内容が変わる場合を考える。
MOSトランジスタM6がオフの時ディジット線DGには電
源電圧VCC、オンの時には負荷回路3AのMOSトランジスタ
M10とメモリセル2AのMOSトランジスタM8,M6のオン抵抗
の比で定まる電位まで電源電圧Vccより低下する。この
場合は約100mV低下するものとする。
源電圧VCC、オンの時には負荷回路3AのMOSトランジスタ
M10とメモリセル2AのMOSトランジスタM8,M6のオン抵抗
の比で定まる電位まで電源電圧Vccより低下する。この
場合は約100mV低下するものとする。
ディジット線DGと対をなすディジット線▲▼は同
様に（VCC−100mV）からVCCに上昇する。
様に（VCC−100mV）からVCCに上昇する。
このディジット線DG,▲▼の電位変動はMOSトラン
ジスタM4,M5とダイオードD1,D2を通してデータバスDB,
▲▼に伝わる。ダイオードの順方向電圧をVFとする
と、データバスDBは（VCC−VF）から（VCC−VF−100m
V）に、データバス▲▼はその逆の変動となる。
ジスタM4,M5とダイオードD1,D2を通してデータバスDB,
▲▼に伝わる。ダイオードの順方向電圧をVFとする
と、データバスDBは（VCC−VF）から（VCC−VF−100m
V）に、データバス▲▼はその逆の変動となる。
センス増幅回路1Aを構成しているバイポーラトランジ
スタQ1,Q2の共通エミッタはMOSトランジスタM1による1m
Aの定電流源に接続されており、データバスDBが（VCC−
VF−100mV）に低下し、データバス▲▼がその逆に
上昇すると1mAの定電流はバイポーラトランジスタQ1か
らバイポーラトランジスタQ2へと流れる通路が変化す
る。
スタQ1,Q2の共通エミッタはMOSトランジスタM1による1m
Aの定電流源に接続されており、データバスDBが（VCC−
VF−100mV）に低下し、データバス▲▼がその逆に
上昇すると1mAの定電流はバイポーラトランジスタQ1か
らバイポーラトランジスタQ2へと流れる通路が変化す
る。
一方、バイポーラトランジスタQ1,Q2のコレクタがそ
れぞれ接続されているリードバス▲▼,RBについて
検討すると、このレベルは電流電圧変換回路４により決
められる。
れぞれ接続されているリードバス▲▼,RBについて
検討すると、このレベルは電流電圧変換回路４により決
められる。
電流電圧変換回路４において、抵抗R3を600Ω、抵抗R
4を600Ω、抵抗R5を400Ωとし、各定電流源I1〜I3の電
流をそれぞれ0.5mA,0.5mA,0.2mAとする。
4を600Ω、抵抗R5を400Ωとし、各定電流源I1〜I3の電
流をそれぞれ0.5mA,0.5mA,0.2mAとする。
リードバス▲▼を通して増幅回路1Aにセンス増幅
回路1Aによりの定電流1mAを引込まなければ、電流電圧
変換回路４の出力には、抵抗R3〜R5の抵抗値を記号と
同じR3〜R5とし、定電流源I1〜I3の電流を同様にI1〜I3
とすると、 VCC−R3×I1＝VCC−600（Ω）×0.5（mA） ＝VCC−300（mA） の電圧が、また、引込む時には VCC−R3×〔１（mA）＋I1〕＝VCC−900（mV） の電圧が発生する。出力Ｓは出力と逆相の電位関係と
なる。
回路1Aによりの定電流1mAを引込まなければ、電流電圧
変換回路４の出力には、抵抗R3〜R5の抵抗値を記号と
同じR3〜R5とし、定電流源I1〜I3の電流を同様にI1〜I3
とすると、 VCC−R3×I1＝VCC−600（Ω）×0.5（mA） ＝VCC−300（mA） の電圧が、また、引込む時には VCC−R3×〔１（mA）＋I1〕＝VCC−900（mV） の電圧が発生する。出力Ｓは出力と逆相の電位関係と
なる。
この電流電圧変換回路４の出力S,の電位差600mVがE
CL型の出力バッファ回路へ伝えられる。
CL型の出力バッファ回路へ伝えられる。
リードバス▲▼の電位変動は電流電圧変換回路４
のバイポーラトランジスタQ5のベースのエミッタ間の電
圧変動となって現われる。すなわち、センス増幅回路1A
のバイポーラトランジスタQ1がオフであり定電流の1mA
を引込まなければ、電流電圧変換回路４のバイポーラト
ランジスタQ1のエミッタには定電流源I1の電流0.5mAの
みが流れ、バイポーラトランジスタQ5のベース，エミッ
タ間電圧はおよそ0.8Vとなる。
のバイポーラトランジスタQ5のベースのエミッタ間の電
圧変動となって現われる。すなわち、センス増幅回路1A
のバイポーラトランジスタQ1がオフであり定電流の1mA
を引込まなければ、電流電圧変換回路４のバイポーラト
ランジスタQ1のエミッタには定電流源I1の電流0.5mAの
みが流れ、バイポーラトランジスタQ5のベース，エミッ
タ間電圧はおよそ0.8Vとなる。
一方抵抗R5には定電流源I3の電流0.2mAが流れている
から、バイポーラトランジスタQ5,Q6のベースは VCC−R5×I3＝VCC−400（Ω）×0.2（mA） ＝VCC−0.8（Ｖ） となる。ゆえにリードバス▲▼の電位は VCC−0.8（Ｖ）−0.8（Ｖ）＝VCC−1.6（Ｖ）とな
る。
から、バイポーラトランジスタQ5,Q6のベースは VCC−R5×I3＝VCC−400（Ω）×0.2（mA） ＝VCC−0.8（Ｖ） となる。ゆえにリードバス▲▼の電位は VCC−0.8（Ｖ）−0.8（Ｖ）＝VCC−1.6（Ｖ）とな
る。
次に、センス増幅回路1AのバイポーラトランジスタQ1
がオンし定電流1mAを引込むと、電流電圧変換回路４の
バイポーラトランジスタQ5のエミッタには I1＋１（mA）＝0.5（mA）＋１（mA）＝1.5（mA） が流れる。前述の場合に比べ1.5mA/0.5mA＝３倍の電流
密度となる。
がオンし定電流1mAを引込むと、電流電圧変換回路４の
バイポーラトランジスタQ5のエミッタには I1＋１（mA）＝0.5（mA）＋１（mA）＝1.5（mA） が流れる。前述の場合に比べ1.5mA/0.5mA＝３倍の電流
密度となる。
これに対してバイポーラトランジスタQ5のベース，エ
ミッタ間の電圧は約40mV程度増加し、リードバス▲
▼の電位は前述の場合より40mV低下してVCC−1.64
（Ｖ）となる。すなわちリードバス▲▼,RBの振幅
は約40mVとなる。
ミッタ間の電圧は約40mV程度増加し、リードバス▲
▼の電位は前述の場合より40mV低下してVCC−1.64
（Ｖ）となる。すなわちリードバス▲▼,RBの振幅
は約40mVとなる。
次に、ワード線WDが256本、ディジット線DG,▲▼
が1024の256kビットのメモリ回路を考える。
が1024の256kビットのメモリ回路を考える。
ディジット線DG,▲▼2n本毎に１つのセンス増幅
回路（1A〜1M）が接続され、そのセンス増幅回路（1A〜
1M）は合計2m個あるとする。
回路（1A〜1M）が接続され、そのセンス増幅回路（1A〜
1M）は合計2m個あるとする。
（1024＝2n+m）のディジット線DG,▲▼に対し、
例えばｎ＝3,m＝７とすると、128個のセンス増幅回路の
それぞれに８本のディジット線DG,▲▼が接続され
る。リードバス▲▼,RBにはそれぞれバイポーラト
ランジスタ（Q1,Q2）が128個接続され、リードバス▲
▼,RD自身の配線容量も考慮すると、リードバス▲
▼・RBの負荷容量C1,C2は10pF程度となる。
例えばｎ＝3,m＝７とすると、128個のセンス増幅回路の
それぞれに８本のディジット線DG,▲▼が接続され
る。リードバス▲▼,RBにはそれぞれバイポーラト
ランジスタ（Q1,Q2）が128個接続され、リードバス▲
▼,RD自身の配線容量も考慮すると、リードバス▲
▼・RBの負荷容量C1,C2は10pF程度となる。
リードバス▲▼,RBの振幅は40mVであってもこの
負荷容量C1,C2の充電は電流電圧変換回路４のバイポー
ラトランジスタQ5,Q6、放電はセンス増幅回路1A〜1Mの
バイポーラトランジスタQ1,Q2により行われるため時間
がかかり、データバスDB,▲▼の変化からリードバ
ス▲▼,RBが変化するまでの遅延時間が大きかっ
た。この様子を時間軸を横軸に、電圧を縦軸にして示し
たのが第５図である。
負荷容量C1,C2の充電は電流電圧変換回路４のバイポー
ラトランジスタQ5,Q6、放電はセンス増幅回路1A〜1Mの
バイポーラトランジスタQ1,Q2により行われるため時間
がかかり、データバスDB,▲▼の変化からリードバ
ス▲▼,RBが変化するまでの遅延時間が大きかっ
た。この様子を時間軸を横軸に、電圧を縦軸にして示し
たのが第５図である。
時刻t1でデータバスDB,▲▼が変化し約1.5ns後の
時刻t2にリードバス▲▼,RBが変化する。この時間
はリードバス▲▼,RBの負荷容量C1,C2の充放電に要
している。
時刻t2にリードバス▲▼,RBが変化する。この時間
はリードバス▲▼,RBの負荷容量C1,C2の充放電に要
している。
時刻t2からさらに約1ns後の時刻t3に出力DOUTが変化
する。この場合出力DOUTはECL型の出力バッファ回路の
出力であり、出力DOUTが高レベルの−0.9Vから低レベル
の−1.7Vへ変化している。
する。この場合出力DOUTはECL型の出力バッファ回路の
出力であり、出力DOUTが高レベルの−0.9Vから低レベル
の−1.7Vへ変化している。
時刻t4,t5,t6は前述の逆動作であるがセンス増幅回路
1A〜1Mの応答が遅いのは同様である。なおこの第５図で
は電源電圧VCCのレベルを0Vとして表わしている。
1A〜1Mの応答が遅いのは同様である。なおこの第５図で
は電源電圧VCCのレベルを0Vとして表わしている。
上述した従来のセンス増幅回路1A〜1Mは、コレクタを
リードバス▲▼,RBと接続するバイポーラトランジ
スタQ1,Q2をそれぞれ備え、これらバイポーラトランジ
スタQ1,Q2をディジット線DG,▲▼の電位によりオン
・オフすることにリードバス▲▼,RBの電位を変化
させる構成となっているので、リードバス▲▼,RB
の負荷容量C1,C2が大きくなり、読出し応答が遅くなる
という欠点がある。
リードバス▲▼,RBと接続するバイポーラトランジ
スタQ1,Q2をそれぞれ備え、これらバイポーラトランジ
スタQ1,Q2をディジット線DG,▲▼の電位によりオン
・オフすることにリードバス▲▼,RBの電位を変化
させる構成となっているので、リードバス▲▼,RB
の負荷容量C1,C2が大きくなり、読出し応答が遅くなる
という欠点がある。
本発明の目的は、読出し応答を速くすることができる
センス増幅回路を提供することにある。
センス増幅回路を提供することにある。
本発明のセンス増幅回路は、ベースを選択されたメモ
リセルと対応する第１のディジット線と接続しコレクタ
を第１のリードバスと接続する第１のバイポーラトラン
ジスタと、ベースを前記選択されたメモリセルと対応す
る第２のディジット線と接続しコレクタを第２のリード
バスと接続しエミッタを前記第１のバイポーラトランジ
スタのエミッタと共通接続する第２のバイポーラトラン
ジスタと、前記第１及び第２のバイポーラトランジスタ
のエミッタに接続された定電流源とを有するセンス増幅
回路において、ベースを前記第１のバイポーラトランジ
スタのベースと接続しエミッタを前記第２のバイポーラ
トランジスタのコレクタと接続する第３のバイポーラト
ランジスタと、ベースを前記第２のバイポーラトランジ
スタのベースと接続しエミッタを前記第１のバイポーラ
トランジスタのコレクタと接続する第４のトランジスタ
とを設けた構成を有している。
リセルと対応する第１のディジット線と接続しコレクタ
を第１のリードバスと接続する第１のバイポーラトラン
ジスタと、ベースを前記選択されたメモリセルと対応す
る第２のディジット線と接続しコレクタを第２のリード
バスと接続しエミッタを前記第１のバイポーラトランジ
スタのエミッタと共通接続する第２のバイポーラトラン
ジスタと、前記第１及び第２のバイポーラトランジスタ
のエミッタに接続された定電流源とを有するセンス増幅
回路において、ベースを前記第１のバイポーラトランジ
スタのベースと接続しエミッタを前記第２のバイポーラ
トランジスタのコレクタと接続する第３のバイポーラト
ランジスタと、ベースを前記第２のバイポーラトランジ
スタのベースと接続しエミッタを前記第１のバイポーラ
トランジスタのコレクタと接続する第４のトランジスタ
とを設けた構成を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の周辺回路を含む回路
図である。
図である。
この実施例は、MOSトランジスタM4を介して一端を選
択されたメモリセル（2A）と対応する第１のディジット
線DGと接続するダイオードD1と、MOSトランジスタM4及
びダイオードD1を介してベースを第１のディジット線DG
と接続し、コレクタを第１のリードバス▲▼と接続
する第１のバイポーラトランジスタQ1と、MOSトランジ
スタM5を介して一端を選択されたメモリセル（2A）と対
応する第２のディジット線▲▼と接続するダイオー
ドD2と、MOSトランジスタM5及びダイオードD2を介して
ベースを第２のディジット線▲▼と接続し、コレク
タの第２のリードバスRBと接続し、エミッタをバイポー
ラトランジスタQ1のエミッタの共通接続する第２のバイ
ポーラトランジスタQ2と、バイポーラトランジスタQ1,Q
2のエミッタと電源（VEE）との間に接続された定電流源
のMOSトランジスタM1と、バイポーラトランジスタQ1,Q2
の各ベースと電源（VEE）との間にそれぞれ接続された
バイアス用MOSトランジスタM2,M3と、ベースをバイポー
ラトランジスタQ1のベースと接続しエミッタをバイポー
ラトランジスタQ2のコレクタと接続しコレクタの電源
（VCC）と接続する第３のバイポーラトランジスタQ
3と、ベースをバイポーラトランジスタQ2のベースと接
続しエミッタをバイポーラトランジスタQ1のコレクタと
接続しコレクタを電源（VCC）と接続する第４のバイポ
ーラトランジスタQ4とを有する構成となっている。
択されたメモリセル（2A）と対応する第１のディジット
線DGと接続するダイオードD1と、MOSトランジスタM4及
びダイオードD1を介してベースを第１のディジット線DG
と接続し、コレクタを第１のリードバス▲▼と接続
する第１のバイポーラトランジスタQ1と、MOSトランジ
スタM5を介して一端を選択されたメモリセル（2A）と対
応する第２のディジット線▲▼と接続するダイオー
ドD2と、MOSトランジスタM5及びダイオードD2を介して
ベースを第２のディジット線▲▼と接続し、コレク
タの第２のリードバスRBと接続し、エミッタをバイポー
ラトランジスタQ1のエミッタの共通接続する第２のバイ
ポーラトランジスタQ2と、バイポーラトランジスタQ1,Q
2のエミッタと電源（VEE）との間に接続された定電流源
のMOSトランジスタM1と、バイポーラトランジスタQ1,Q2
の各ベースと電源（VEE）との間にそれぞれ接続された
バイアス用MOSトランジスタM2,M3と、ベースをバイポー
ラトランジスタQ1のベースと接続しエミッタをバイポー
ラトランジスタQ2のコレクタと接続しコレクタの電源
（VCC）と接続する第３のバイポーラトランジスタQ
3と、ベースをバイポーラトランジスタQ2のベースと接
続しエミッタをバイポーラトランジスタQ1のコレクタと
接続しコレクタを電源（VCC）と接続する第４のバイポ
ーラトランジスタQ4とを有する構成となっている。
この実施例においては、ディジット線DG,▲▼に
よりデータバスDB,▲▼の電位が上昇または下降す
る過渡時には、リードバスRBの負荷容量C2は、抵抗R4及
びバイポーラトランジスタQ6だけでなくバイポーラトラ
ンジスタQ3によっても充電され、またリードバスRBの負
荷容量C1は、抵抗R3及びバイポーラトランジスタQ5だけ
でなくバイポーラトランジスタQ4によっても充電される
ので、データバスDB,▲▼の電位が変化してからリ
ードバス▲▼,RBが変化するまでの時間が短縮され
る。
よりデータバスDB,▲▼の電位が上昇または下降す
る過渡時には、リードバスRBの負荷容量C2は、抵抗R4及
びバイポーラトランジスタQ6だけでなくバイポーラトラ
ンジスタQ3によっても充電され、またリードバスRBの負
荷容量C1は、抵抗R3及びバイポーラトランジスタQ5だけ
でなくバイポーラトランジスタQ4によっても充電される
ので、データバスDB,▲▼の電位が変化してからリ
ードバス▲▼,RBが変化するまでの時間が短縮され
る。
第２図は本発明の第２の実施例の周辺回路を含む回路
図である。
図である。
この第２の実施例は、第１の実施例における第３のバ
イポーラトランジスタQ3のコレクタを第１のバイポーラ
トランジスタQ1のコレクタと接続しかつこれら第１及び
第３のバイポーラトランジスタQ1,Q3を統合してマルチ
エミッタ型のバイポーラトランジスタQ7とし、第１の実
施例における第４のバイポーラトランジスタQ4のコレク
タを第２のバイポーラトランジスタQ2のコレクタと接続
し、かつこれら第２及び第４のバイポーラトランジスタ
Q2,Q4を統合してマルチエミッタ型のバイポーラトラン
ジスタQ8として形成したものである。
イポーラトランジスタQ3のコレクタを第１のバイポーラ
トランジスタQ1のコレクタと接続しかつこれら第１及び
第３のバイポーラトランジスタQ1,Q3を統合してマルチ
エミッタ型のバイポーラトランジスタQ7とし、第１の実
施例における第４のバイポーラトランジスタQ4のコレク
タを第２のバイポーラトランジスタQ2のコレクタと接続
し、かつこれら第２及び第４のバイポーラトランジスタ
Q2,Q4を統合してマルチエミッタ型のバイポーラトラン
ジスタQ8として形成したものである。
次に、この実施例の動作について説明する。
この実施例においては、第１の実施例におけるバイポ
ーラトランジスタQ3,Q4に相等する部分のコレクタがリ
ードバスRB,▲▼に接続されているので、データバ
スDB,▲▼の電位が上昇または下降する過渡時、例
えば、データバスDBが下降した場合、バイポーラトラン
ジスタQ1はオンからオフになり、リードバス▲▼は
負荷容量G1を充電しながら上昇しようとする。これと同
時に、データバス▲▼も上昇することによりバイポ
ーラトランジスタQ8もオンし、このバイポーラトランジ
スタQ8のコレクタが接続されているリードバスRBの負荷
容量C2の放電電流がバイポーラトランジスタQ8のエミッ
タからバイポーラトランジスタQ7のコレクタ、すなわち
リードバス▲▼の負荷容量C1へ供給され、抵抗R3及
びバイポーラトランジスタQ5からの充電電流と共にリー
ドバス▲▼の立上りを速める。
ーラトランジスタQ3,Q4に相等する部分のコレクタがリ
ードバスRB,▲▼に接続されているので、データバ
スDB,▲▼の電位が上昇または下降する過渡時、例
えば、データバスDBが下降した場合、バイポーラトラン
ジスタQ1はオンからオフになり、リードバス▲▼は
負荷容量G1を充電しながら上昇しようとする。これと同
時に、データバス▲▼も上昇することによりバイポ
ーラトランジスタQ8もオンし、このバイポーラトランジ
スタQ8のコレクタが接続されているリードバスRBの負荷
容量C2の放電電流がバイポーラトランジスタQ8のエミッ
タからバイポーラトランジスタQ7のコレクタ、すなわち
リードバス▲▼の負荷容量C1へ供給され、抵抗R3及
びバイポーラトランジスタQ5からの充電電流と共にリー
ドバス▲▼の立上りを速める。
また、リードバスRBの負荷容量C2の放電は、従来MOS
トランジスタM1のみで行なわれていたものが、これに加
え負荷容量C1へも流れるので、リードバスRBの下降も速
くなる。
トランジスタM1のみで行なわれていたものが、これに加
え負荷容量C1へも流れるので、リードバスRBの下降も速
くなる。
この様子を示したものが第３図である。
時刻t1からt2、及び時刻t4からt5までの時間が従来と
比較し、それぞれ約0.5ns速くなり、全体で約1nsの高速
化を計かることができる。
比較し、それぞれ約0.5ns速くなり、全体で約1nsの高速
化を計かることができる。
以上説明したように本発明は、ベースを第１のバイポ
ーラトランジスタのベースと接続しエミッタを第２のバ
イポーラトランジスタのコレクタと接続する第３のトラ
ンジスタと、ベースを第２のバイポーラトランジスタの
ベースと接続しエミッタを第１のバイポーラトランジス
タのコレクタと接続する第４のトランジスタとを、別素
子として設けるか第１及び第２のバイポーラトランジス
タをマルチエミッタ型としてこの中に組込む構成とする
ことにより、リードバスの負荷容量の充放電時間を短縮
することができ、読出し応答を高速化することができる
効果がある。
ーラトランジスタのベースと接続しエミッタを第２のバ
イポーラトランジスタのコレクタと接続する第３のトラ
ンジスタと、ベースを第２のバイポーラトランジスタの
ベースと接続しエミッタを第１のバイポーラトランジス
タのコレクタと接続する第４のトランジスタとを、別素
子として設けるか第１及び第２のバイポーラトランジス
タをマルチエミッタ型としてこの中に組込む構成とする
ことにより、リードバスの負荷容量の充放電時間を短縮
することができ、読出し応答を高速化することができる
効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の周辺回路を含む回路図、第３図は第２図に示され
た実施例の動作を説明するための各部信号の波形図、第
４図は従来のセンス増幅回路の一例の周辺回路を含む回
路図、第５図は第４図に示されたセンス増幅回路の動作
を説明するための各部信号の波形図である。 1A〜1M,1a〜1m,1A〜1M……センス増幅回路、2A〜2N……
メモリセル、3A〜3N……負荷回路、４……電流電圧変換
回路、C1,C2……負荷容量、D1,D2……ダイオード、DB,
▲▼……データバス、DG,▲▼……ディジット
線、I1〜I3……定電流源、M1〜M11……MOSトランジス
タ、Q1〜Q8……バイポーラトランジスタ、R1〜R5……抵
抗、RB,▲▼……リードバス、WD……ワード線。
施例の周辺回路を含む回路図、第３図は第２図に示され
た実施例の動作を説明するための各部信号の波形図、第
４図は従来のセンス増幅回路の一例の周辺回路を含む回
路図、第５図は第４図に示されたセンス増幅回路の動作
を説明するための各部信号の波形図である。 1A〜1M,1a〜1m,1A〜1M……センス増幅回路、2A〜2N……
メモリセル、3A〜3N……負荷回路、４……電流電圧変換
回路、C1,C2……負荷容量、D1,D2……ダイオード、DB,
▲▼……データバス、DG,▲▼……ディジット
線、I1〜I3……定電流源、M1〜M11……MOSトランジス
タ、Q1〜Q8……バイポーラトランジスタ、R1〜R5……抵
抗、RB,▲▼……リードバス、WD……ワード線。
Claims (1)
- 【請求項１】ベースを選択されたメモリセルと対応する
第１のディジット線と接続しコレクタを第１のリードバ
スと接続する第１のバイポーラトランジスタと、ベース
を前記選択されたメモリセルと対応する第２のディジッ
ト線と接続しコレクタを第２のリードバスと接続しエミ
ッタを前記第１のバイポーラトランジスタのエミッタと
共通接続する第２のバイポーラトランジスタと、前記第
１及び第２のバイポーラトランジスタのエミッタに接続
された定電流源とを有するセンス増幅回路において、ベ
ースを前記第１のバイポーラトランジスタのベースと接
続しエミッタを前記第２のバイポーラトランジスタのコ
レクタと接続する第３のバイポーラトランジスタと、ベ
ースを前記第２のバイポーラトランジスタのベースと接
続しエミッタを前記第１のバイポーラトランジスタのコ
レクタと接続する第４のトランジスタとを設けたことを
特徴とするセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291609A JP2722561B2 (ja) | 1988-11-18 | 1988-11-18 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291609A JP2722561B2 (ja) | 1988-11-18 | 1988-11-18 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223094A JPH02223094A (ja) | 1990-09-05 |
| JP2722561B2 true JP2722561B2 (ja) | 1998-03-04 |
Family
ID=17771162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291609A Expired - Lifetime JP2722561B2 (ja) | 1988-11-18 | 1988-11-18 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722561B2 (ja) |
-
1988
- 1988-11-18 JP JP63291609A patent/JP2722561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02223094A (ja) | 1990-09-05 |
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