WO2006062113A1 - 磁気メモリセルの読出し装置 - Google Patents

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WO2006062113A1
WO2006062113A1 PCT/JP2005/022425 JP2005022425W WO2006062113A1 WO 2006062113 A1 WO2006062113 A1 WO 2006062113A1 JP 2005022425 W JP2005022425 W JP 2005022425W WO 2006062113 A1 WO2006062113 A1 WO 2006062113A1
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WO
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current
circuit
magnetoresistive
memory device
voltage
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PCT/JP2005/022425
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English (en)
French (fr)
Inventor
Joichiro Ezaki
Yuji Kakinuma
Original Assignee
Tdk Corporation
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Publication date
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Definitions

  • the present invention relates to a magnetic memory device including a memory cell including a magnetoresistive body and capable of recording and reading information.
  • This magnetic memory device is a magnetic random access memory (hereinafter also referred to as “MRAM: Magnetic Random Access Memory”!), And includes a plurality of recording cells each including a pair of magnetoresistive elements and a pair of backflow prevention diodes. Are two-dimensionally arranged. In this case, each storage cell stores binary-coded information by increasing the resistance value of one of the pair of magnetoresistive effect elements compared to the other.
  • MRAM Magnetic Random Access Memory
  • a pair of transistors (column selection) is connected via a Y-direction address decoder shown in FIG.
  • the transistor By operating the transistor, the current is supplied to the pair of sense bit lines (current supply lines) via the current-voltage conversion resistors. Make it possible.
  • one constant current circuit via the X direction address decoder, it is connected to this constant current circuit and connected to one sense word line (current drawing line)! Makes it possible to draw a constant current.
  • one memory cell disposed at the intersection of this pair of current supply lines and this one current drawing line and connected to both lines is selected, and one current-voltage conversion is performed from the power source.
  • a current corresponding to the resistance value of each magnetoresistive effect element flows through the second path to the ground via the node and the constant current circuit.
  • a voltage proportional to the current value of each current flowing through each path is generated at both ends of each current-voltage conversion resistor disposed in each path.
  • each voltage (or voltage difference between each voltage) generated in each current-voltage conversion resistor the magnitude of the resistance value of each magnetoresistive effect element included in the selected memory cell can be determined. It is possible to detect and read the information stored in this recording cell.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-178623
  • the inventors have found the following points to be improved. That is, in this magnetic memory device, when information stored in each recording cell is read out, the power source is connected to the ground via a current-voltage conversion resistor, a column selection transistor, a magnetoresistance effect element, and a constant current circuit. Current is supplied to each path leading to. However, in order to allow a sufficient current to flow through this path, the magnetoresistive effect element and one of the backflow prevention diodes constituting the memory cell are arranged in series in each path. Requires a high power supply voltage. Therefore, since this magnetic memory device requires a high power supply voltage, there is a problem that power consumption increases and battery driving is difficult.
  • the present invention has been made to solve the problem, and has as its main object to provide a magnetic memory device that reads and obtains information even at a lower power supply voltage.
  • a magnetic memory device includes a magnetic memory device including a plurality of memory cells arranged in a two-dimensional manner in (1 + 1) rows 0 + 1) columns (1,;
  • a memory device wherein each memory cell is provided with one or more magnetoresistive effectors and supplies a first current for sensing a resistance value of the magnetoresistive effecter.
  • a first current supply circuit, a second current supply circuit that supplies a second current to the magnetoresistive body, and a total value of the first current and the second current is controlled to be constant Current control circuit to It has.
  • each of the memory cells is provided with two magnetoresistive bodies, and each of the magnetoresistive bodies is connected with one current control circuit
  • the first current supply circuit includes two sensing resistors that convert the first current into a sensing voltage
  • the second current supply circuit sends the second current to each magnetoresistive body.
  • Each of the current control circuits controls the total value of the first current flowing through the sensing resistors and the second current flowing through the magnetoresistive body to be constant. To do.
  • a differential amplifier circuit that operates based on a voltage difference between the sensing voltages converted by the sensing resistors and reads information stored in the memory cells is provided. ing.
  • each of the memory cells is provided with one magnetoresistive body, and the current control circuit is connected to the magnetoresistive body, so that the first current supply is provided.
  • the circuit includes a sensing resistor that converts the first current into a sensing voltage, and the second current supply circuit supplies the second current to the magnetoresistive body.
  • the differential amplification that operates based on the voltage difference between the sensing voltage converted by the sensing resistor and the reference voltage and stores the information stored in each memory cell. It has a circuit.
  • the resistance value of the sensing resistor is defined as a resistance value that is at least twice as large as the resistance value of the magnetoresistive body.
  • the first current supply circuit that supplies the first current for sensing the resistance value of the magnetoresistive effect-expressing body, and the second to the magnetoresistive effect-expressing body.
  • a second current supply circuit for supplying a constant current and a current control circuit for controlling the sum of the first current and the second current to be constant.
  • a current supply circuit and a memory cell can be connected in parallel. For this reason, the first current supply circuit, the memory cell, and the current control circuit are arranged in the memory cell portion as compared with the conventional configuration in which the first voltage supply circuit, the memory cell, and the current control circuit are connected in series between the DC voltage and the ground.
  • the voltage required in the series circuit of the first current supply circuit and the current control circuit can be lowered by the amount of voltage drop that occurs. Therefore, even if the DC voltage is lowered to a lower voltage, the first current having a sufficient current value can be supplied, so that low power consumption can be achieved while maintaining a stable reading operation. it can.
  • each memory cell is provided with two magnetoresistive effect bodies, and each magnetoresistive effect body is provided with a current control circuit.
  • the first current supply circuit has two sensing resistors that convert the first current into a sensing voltage, and the second current supply circuit sends the second current to each magnetoresistive effector.
  • Each current control circuit controls each current control circuit by controlling the total value of the first current flowing through each sensing resistor and the second current flowing through each magnetoresistive effect body constant.
  • the first current supply circuit and the memory cell (magnetoresistive body) can be connected in parallel.
  • the first current supply circuit, the storage cell, and the current control circuit are compared with the conventional configuration in which the DC voltage and the ground are connected in series, and the voltage drop generated in the storage cell portion is the first.
  • the voltage required for the series circuit of the current supply circuit 1 and the current control circuit can be lowered. Therefore, even if the DC voltage is lowered to a lower voltage, the first current having a sufficient current value can be supplied, so that low power consumption can be achieved while maintaining a stable reading operation. It is possible to plan.
  • the differential amplifier circuit operates based on the voltage difference between the sensing voltages respectively converted by the sensing resistors, and is stored in each memory cell.
  • the resistance value of each sensing resistor is set to a resistance value that is larger than the resistance value of each magnetoresistive effect body, thereby increasing the sensitivity when reading information from the recording cell. It can be raised enough.
  • each memory cell is provided with one magnetoresistive effect body, and the magnetoresistive effect body is connected with a current control circuit.
  • the current supply circuit of 1 includes a sensing resistor that converts the first current into a sensing voltage, and the second current supply circuit supplies the second current to the magnetoresistive effector, thereby providing a current control circuit.
  • the first current supply circuit and the memory cell are in parallel. It can be configured to be connected to.
  • the voltage drop generated in the memory cell portion is The voltage required in the series circuit of the first current supply circuit and the current control circuit can be lowered. Therefore, even if the DC voltage is lowered to a lower voltage, the first current having a sufficient current value can be supplied, so that low power consumption can be achieved while maintaining a stable reading operation. This comes out.
  • the magnetic memory device operates based on the voltage difference between the sensing voltage converted by the sensing resistor and the reference voltage, and is stored in each memory cell.
  • the resistance value of the sensing resistor is set to a resistance value that is greater than the resistance value of the magnetoresistive effector, and sensitivity when reading information from the recording cell Can be increased sufficiently.
  • the resistance value of the sensing resistor is defined as a resistance value that is at least twice as large as the resistance value of the magnetoresistive body, information from the recording cell is obtained.
  • the sensitivity when reading out can be further increased.
  • FIG. 1 is a block diagram showing an overall configuration of a magnetic memory device M (Ml).
  • FIG. 2 Each read circuit included in memory cell 1 and read circuit group 23 of magnetic memory device M (read circuit 23 ⁇ as an example), and each constant current circuit included in constant current circuit group 25 ( It is a circuit diagram which shows the structure of the constant current circuit 25 (eta) as an example.
  • FIG. 3 Memory cell 101 of magnetic memory device Ml, each read circuit included in read circuit group 23 ⁇ (read circuit 23An as an example), and each constant current circuit included in constant current circuit group 25A ( It is a circuit diagram which shows the structure of the constant current circuit 25An) as an example.
  • the magnetic memory device M includes an address buffer 11, a data buffer 12, a control logic unit 13, a memory cell group 14, a Y-direction drive control circuit unit 21, and an X-direction drive control circuit unit 31.
  • the Y-direction drive control circuit unit 21 has a Y-direction address decoder circuit 22, a readout circuit group 23, a Y-direction current drive circuit group 24, and a constant current circuit group 25.
  • the X-direction drive control circuit unit 31 has an X-direction address decoder circuit 32 and an X-direction current drive circuit group 33.
  • This magnetic memory device M has data (data buffer 12 via) for memory cell group 14, read circuit group 23, Y direction current drive circuit group 24, constant current circuit group 25, and X direction current drive circuit group 33. Data) to be stored in the predetermined address specified by the address input via the address buffer 11, as many as the number of bits (in this example, 8 as an example) Each bit information (“1” or “0”) constituting the predetermined data is configured to be stored in one memory cell 1 of the predetermined address in the memory cell group 14 corresponding to each bit. ing. Each component included in the magnetic memory device M is operated by a DC voltage Vcc supplied from a DC voltage source between the power supply terminal PW and the ground terminal GND.
  • the address buffer 11 includes external address input terminals A0 to A20, and an address signal (for example, an upper address signal among the address signals) taken from the external address input terminals A0 to A20 is transmitted to the Y-direction address bus 15. To the Y-direction address decoder circuit 22 and output an address signal (for example, a lower address signal of the address signals) to the X-direction address decoder circuit 32 via the X-direction address bus 16.
  • an address signal for example, an upper address signal among the address signals taken from the external address input terminals A0 to A20 is transmitted to the Y-direction address bus 15.
  • an address signal for example, a lower address signal of the address signals
  • the data buffer 12 includes external data terminals D0 to D7, an input buffer 12a, and an output buffer 12b.
  • the data buffer 12 is connected to the control logic unit 13 via the control signal line 13a.
  • the input buffer 12a is connected to each X-direction current drive circuit group 33 via the X-direction write data bus 17, and each Y-direction current drive circuit via the Y-direction write data bus 18.
  • the memory cell group corresponding to the information of each bit in the eight memory cell groups 14 is included in the data input via the external data terminals D0 to D7 connected to the group 24. 14 to store each X direction current drive circuit group 33 corresponding to each bit and each Y direction current drive. Output to each circuit group 24.
  • the output canister 12b is connected to the read circuit group 23 via the Y-direction read data bus 19.
  • the output buffer 12b inputs the data read by the read circuit group 23 via the Y-direction read data bus 19, and outputs the input data to the external data terminals D0 to D7.
  • the input buffer 12a and the output buffer 12b operate according to the control signal input from the control logic unit 13 via the control signal line 13a.
  • the control logic unit 13 includes an input terminal CS and an input terminal OE, and controls operations of the data buffer 12, the read circuit group 23, the Y-direction current drive circuit group 24, and the X-direction current drive circuit group 33. Specifically, the control logic unit 13 selects either the input buffer 12a or the output buffer 12b based on the chip select signal input via the input terminal CS and the output enable signal input via the input terminal OE. In addition to determining whether or not to activate, a control signal for operating the input buffer 12a and the output buffer 12b is generated in accordance with this determination and output to the data buffer 12 via the control signal line 13a.
  • Each memory cell group 14 is composed of a pair of lines arranged in parallel with each other and a plurality ((j + 1) pieces arranged in parallel along the X direction in FIG. 1. j is 1 or more. (Integer) write bit lines (not shown) and multiple ((i + 1) lines arranged in parallel along the Y direction in the figure so as to intersect (orthogonal) each line of the write bit lines.
  • I is an integer of 1 or more) write word lines (not shown), and arranged at each intersection of the write bit line and the write word line, so that it is arranged two-dimensionally (as an example ( i + 1) row (j + 1) columns arranged in matrix) (((i + 1) X (j + 1))) memory cells (magnetic memory cells) 1 and juxtaposed
  • a plurality of ((j + 1)) read bit lines 5 each composed of a pair of lines 5a and 5b and arranged in parallel with each write bit line, and each write word line Reading multiple ((i + 1)) juxtaposed
  • an output word line in this example, word decode lines XO to Xi are also used).
  • each storage cell 1 includes a pair of storage elements la and lb.
  • Each of the memory elements la and lb includes a magnetoresistive effect body 2a, 2b configured using GMR (Giant Magneto-Reistive) or TMR (Tunneling Magneto-Resistive), and each magnetoresistive effect body 2a, 2 unidirectional each connected in series to 2b Of the magnetoresistive effect body 2a in accordance with the direction of the combined magnetic field generated due to the current supplied to the write bit line and the write word line.
  • the state shifts to one of a state where the resistance value is smaller than the resistance value of the magnetoresistive effect body 2b and a state where the resistance value of the magnetoresistance effect body 2a is larger than the resistance value of the magnetoresistance effect body 2b.
  • the anodes of the diodes Da and Db are both connected to the word decode line Xm (m is 0 to i).
  • the diode Da has its force sword terminal connected to one line 5a of the read bit line 5 through one magnetoresistive body 2a, and the diode Db has its force sword terminal connected to the other magnetoresistive body.
  • the read bit line 5 is connected to the other line 5b via 2b.
  • Each diode Da, Db only needs to be able to regulate the direction of current (Iwl, Iw2 to be described later) flowing through each magnetoresistive body 2a, 2b from the word decode line Xm to the line 5a, 5b. Therefore, the positions of the magnetoresistive effect body 2a and the diode Da are switched, and the positions of the magnetoresistive effect body 2b and the diode Db are switched so that the magnetoresistive effect bodies 2a and 2b are connected to the word decode line Xm side. It is also possible to adopt a configuration connected to the.
  • the Y-direction address decoder circuit 22 of the Y-direction drive control circuit unit 21 includes (j + 1) read signals included in the read circuit group 23 based on the address signal input via the Y-direction address bus 15. Circuit, and Y-direction current drive circuit group 24, and (j + 1) bit decode lines YO, ..., connected to (j + 1) Y-direction current drive circuits, respectively. Select one of Yn, ⁇ , Yj (bit decode line ⁇ , ⁇ is an integer between 0 and j), and apply a predetermined voltage to the selected bit decode line Yn. In this case, the read circuit 23 ⁇ (see FIG.
  • the Y-direction current drive circuit connected to the selected bit decode line ⁇ ⁇ among the (j + 1) Y-direction current drive circuits included in the Y-direction current drive circuit group 24 is: It operates when the predetermined voltage is applied via the bit decode line Yn, and supplies a write current to the connected write bit line.
  • the X-direction address decoder circuit 32 of the X-direction drive control circuit unit 31 is included in the X-direction current drive circuit group 33 based on an address signal input via the X-direction address bus 16.
  • (i + 1) X-direction current drive circuits respectively !, (i + 1)
  • One of the word decode lines X0,--, Xm, ..., Xi word decode line Xm. m is an integer between 0 and i, and a predetermined voltage is applied to the selected word decode line Xm.
  • the X-direction current drive circuit connected to the selected word decode line Xm among the (i + 1) X-direction current drive circuits included in the X-direction current drive circuit group 33 is It operates when the above-mentioned predetermined voltage is applied via the line Xm, and supplies the write current to the connected write word line.
  • (i + 1) word decode lines XO to Xi are included in the 0th to ith rows of each memory cell group 14, respectively, and (j + 1) memory cells 1 are read word lines.
  • the (j + 1) memory cells 1 included in the m-th row connected to the selected word decode line Xm are connected to the X-direction address decoder circuit 32 that functions as a DC voltage source.
  • a predetermined voltage is applied.
  • currents (second currents in the present invention) Iwl and Iw2 corresponding to the resistance values are supplied from the X-direction address decoder circuit 32 to the storage elements la and 1b, respectively.
  • Each readout circuit (explained by taking readout circuit 23 ⁇ as an example) is, as shown in FIG. 2, a pre-stage circuit (first current supply circuit in the present invention) 41 and a post-stage circuit (in the present invention).
  • the current (first current in the present invention) Ibl and Ib2 is supplied to the lines 5a and 5b, and information is read from the memory cell 1 by detecting the difference between the currents Ibl and Ib2. .
  • the pre-stage circuit 41 has two current-voltage conversion resistors Rl, R2 and corresponding resistors Rl, R2 that are connected at one end to the power supply terminal PW.
  • Two switch elements for example, NPN type transistors
  • Ql and Q2 each having a collector terminal connected to the other end of each and an emitter terminal connected to the corresponding one of the lines 5a and 5b, are connected to each other.
  • the current Ibl and Ib2 are supplied to the lines 5a and 5b during operation.
  • the resistance values of the resistors Rl and R2 are the same, and the high resistance described later is used.
  • the resistance value is set to a sufficiently large resistance value (a resistance value of about 2 times or more.
  • the post-stage circuit 42 is configured as a differential amplifier circuit, and the difference value between the currents Ibl and Ib2, specifically, both ends of the resistors Rl and R2 due to the currents Ibl and Ib2. Detects and amplifies the potential difference of the voltage (sensing voltage) generated at the output.
  • the pre-stage circuit 41 and the post-stage circuit 42 of the read circuit 23 n are each activated when a predetermined voltage is supplied to the bit decode line Yn selected by the Y-direction address decoder circuit 22 to operate the read circuit 23 ⁇ . Transition to the state.
  • a constant current circuit (which is a current control circuit according to the present invention and will be described by taking constant current circuit 25 ⁇ as an example) is connected to each circuit connected to readout circuit 23 ⁇ as shown in FIG.
  • the collector terminals are connected to 5a and 5b, and the base current with the same current value (constant value) is always supplied, so that the constant currents Isl and Is2 with the same current value are always drawn.
  • a pair of transistors Q3 and Q4 are provided. In this case, the current Isl flowing through the transistor Q3 is read out via the switch element Q1 of the preceding circuit 41 in the read circuit group 23 connected to the selected bit decode line Yn as shown in FIG.
  • One line 5a of the read bit line 5 through the current Ibl supplied to one line 5a of the read line 5 and the diode Da and the storage element la of the memory cell 1 connected to the selected word decode line Xm The total current with the current Iwl supplied to.
  • the current Is2 flowing through the transistor Q3 is equal to the current Ib2 supplied to the other line 5b of the read bit line 5 via the switch element Q2 of the pre-stage circuit 41, the diode Db of the storage cell 1, and the storage element lb.
  • the constant current circuit 25 ⁇ controls the total current value (total value) of the current Ibl and current Iwl to a constant value, and controls the total current value (total value) of the current Ib2 and current Iw2 to a constant value. . Therefore, in each memory cell group 14, the pre-stage circuit 41 of the read circuit 23 ⁇ that supplies the currents Ibl and Ib2 to the lines 5a and 5b of the read bit line 5, and the currents Iwl and Iw2 to the read bit line 5 The memory cell 1 supplied to the lines 5a and 5b is connected in parallel to the constant current circuit 25 ⁇ .
  • the memory device M stores information in advance by operating the Y-direction current drive circuit group 24 and the X-direction current drive circuit group 33, respectively.
  • the address buffer 11 inputs the address signal input via the external address input terminals ⁇ 0 to ⁇ 20 via the X-direction address bus 16 and the ⁇ -direction address bus 15 to the X-direction address decoder circuit 32 and ⁇ Output to the direction address decoder circuit 22.
  • the ⁇ direction address decoder circuit 22 selects one of the bit decode lines YO to Yj (for example, the bit decode line ⁇ ) based on the input address signal.
  • the X direction address decoder circuit 32 selects one of the word decode lines ⁇ to Xi (for example, the word decode line Xm) based on the input address signal.
  • the output buffer 12b shifts to the operating state and the input buffer 12a shifts to the non-operating state.
  • each read circuit 23 ⁇ of each memory cell group 14 selected by the bit decode line Yn a predetermined voltage is applied via the bit decode line ⁇ , whereby the pre-stage circuit 41 and the post-stage circuit Circuit 42 goes into operation.
  • the pre-stage circuit 41 is connected to each line of the read bit line 5 connected to the (i + 1) memory cells 1 included in the ⁇ column of the memory cell group 14. Start supplying currents lb 1 and Ib2 to 5a and 5b.
  • the (j + 1) memory cells 1 included in the m-th row connected to the selected word decode line Xm in each memory cell group 14 have the word decode line Xm force having a predetermined voltage. Is added.
  • each magnetoresistive effect body 2a, 2b included in each memory element la, lb constituting memory cell 1 located in m rows and n columns of each memory cell group 14 is stored in memory cell 1.
  • One of them is in a high resistance state and the other is in a low resistance state according to the information of the bit being set.
  • the current values of the currents Iwl and Iw2 flowing through the storage elements la and lb are inversely proportional to the resistance values of the magnetoresistive effect manifesting bodies 2a and 2b.
  • the current Iwl The current value is smaller than the current value of current Iw2.
  • the current value is obtained by subtracting Iwl and Iw2.
  • the post-stage circuit 42 of each readout circuit 23 ⁇ has a voltage difference between the voltages generated at both ends of the resistors Rl and R2 based on the currents Ibl and Ib2 (a difference between current values of the currents Ibl and Ib2, that is, By detecting the current value difference between the currents I wl and Iw 2), the information (binary information) stored in the memory cell 1 is acquired and output to the Y-direction read data bus 19.
  • the resistance value of each of the resistors Rl and R2 is set to a value more than twice the resistance value of each of the magnetoresistive bodies 2a and 2b when in the high resistance state.
  • the difference in the current values of the currents Iwl and Iw2 due to the magnitude of the resistance values of the magnetoresistive effect manifesting bodies 2a and 2b is the voltage difference between the voltages generated at both ends of the resistors Rl and R2. Amplified by 41 and output to the post-stage circuit 42.
  • the output buffer 12b outputs the data input via the Y-direction read data bus 19 to the external data terminals D0 to D7. Thus, reading of data stored in the memory cell 1 is completed.
  • the two magnetoresistive bodies 2a and 2b are arranged in each memory cell 1, and each of the read circuits included in the read circuit group 23 is provided.
  • the pre-stage circuit 41 supplies currents Ibl and Ib2 for sensing the resistance values of the magnetoresistive effect bodies 2a and 2b included in the memory cell 1, and the X-direction address decoder circuit 32
  • the currents Iwl and Iw2 are supplied to the gas resistance effect developing body 2a and 2b, and the constant current circuit of the constant current circuit group 25 is the sum of the current Ibl and the current Iwl (current value of the current Isl) and the current Ib2 and the current Iw2.
  • the pre-stage circuit 41 and the memory cell 1 are connected in parallel to each constant current circuit included in the constant current circuit group 25. Can be configured. For this reason, compared with the conventional configuration in which the readout circuit, memory cell, and constant current circuit are connected in series between the DC voltage Vcc and the ground, the preceding stage circuit is equivalent to the voltage drop that occurs in the memory cell 1 part. The voltage required for the series circuit of 41 and the constant current circuit can be lowered.
  • the currents Ibl and Ib2 having sufficient current values can be supplied to the lines 5a and 5b of the read bit line 5, so that a stable read operation can be performed. Low while maintaining Power consumption can be reduced.
  • the post-stage circuit 42 operates based on the voltage difference between the sensing voltages converted by the resistors Rl and R2, respectively, and reads out the information stored in each memory cell 1.
  • the resistance values of the resistors Rl and R2 are larger than the resistance values of the magnetoresistive bodies 2a and 2b, the sensitivity when reading information from the recording cell 1 can be sufficiently increased.
  • the resistance values of the resistors Rl and R2 are at least twice as large as the resistance values of the magnetoresistive elements 2a and 2b, the sensitivity when reading information from the recording cell 1 is further increased. be able to.
  • the present invention is not limited to the above-described configuration.
  • the force recording cell described in the example in which the recording cell 1 is configured by a pair of storage elements la and lb can be configured by one storage element.
  • This magnetic memory device can be realized by using one circuit of the same configuration in a circuit in which two systems of the same configuration are arranged based on the configuration of the magnetic memory device M described above.
  • a magnetic memory device Ml in which a recording cell is constituted by one storage element will be described. Note that the same configuration as that of the magnetic memory device M is denoted by the same reference numeral, and redundant description is omitted.
  • the magnetic memory device Ml includes an address buffer 11, a data buffer 12, a control logic unit 13, a memory cell group 14A, a Y-direction drive control circuit unit 21A, and an X-direction drive control circuit unit 31. It has.
  • the Y-direction drive control circuit unit 21A has a Y-direction address decoder circuit 22, a read circuit group 23A, a Y-direction current drive circuit group 24A, and a constant current circuit group 25A.
  • the X direction drive control circuit unit 31 includes an X direction address decoder circuit 32 and an X direction current drive circuit group 33.
  • this magnetic memory device Ml has the same number of bits as the memory cell group 14A, the read circuit group 23A, the Y-direction current drive circuit group 24A, the constant current circuit group 25A, and An X-direction current drive circuit group 33 is provided.
  • the read bit line 5 is composed of one line 5a.
  • Each storage cell 101 is configured to include one storage element la as shown in FIG.
  • the memory element la is composed of one magnetoresistive element 2a and one unidirectional element (for example, a diode Da), and the resistance value of the magnetoresistive element 2a. By shifting to either the high resistance state or the low resistance state, the information of each bit constituting the data is stored.
  • a predetermined voltage (reference voltage) VI is supplied to the base terminal of the transistor connected to the collector terminal of the switch element Q 2 of the pre-stage circuit 41.
  • Each constant current circuit included in the constant current circuit group 25A (which will be described below using the constant current circuit 25An connected to the memory cell 101 in the nth column as an example) is a line of the read bit line 5. Since 5b does not exist, as shown in the figure, the resistor connected to the transistor Q4 and its emitter terminal is omitted, and only the circuit including the transistor Q3 is configured.
  • the post-stage circuit 42 has a voltage between the sensing voltage converted by the resistor R1 and the voltage VI.
  • the resistance value of the resistor R1 is regulated to be larger than the resistance value of the magnetoresistive effect-producing body 2a. Sensitivity when reading information from 101 can be sufficiently increased.
  • information is read from the recording cell 101 by defining the resistance value of the resistor R1 to be a resistance value that is twice or more larger than the resistance value of the magnetoresistive body 2a. Sensitivity can be further increased.
  • each readout circuit and each constant current circuit described above are configured using transistors, they can be configured using FETs (field effect transistors) instead of transistors.
  • the first current supply circuit that supplies the first current for sensing the resistance value of the magnetoresistive body and the magnetoresistive effect
  • the current control circuit includes a second current supply circuit that supplies a second current to the developing body and a current control circuit that controls the total value of the first current and the second current to be constant.
  • the first current supply circuit and the memory cell can be connected in parallel. For this reason, the first current supply circuit, the memory cell, and the current control circuit are compared with the conventional configuration in which the first voltage supply circuit, the memory cell, and the current control circuit are connected in series between the DC voltage and the ground.
  • the voltage required in the series circuit of the current supply circuit 1 and the current control circuit can be lowered. Therefore, even if the direct current voltage is lowered to a lower voltage, the first current having a sufficient current value can be supplied. As a result, a magnetic memory device capable of reducing power consumption while maintaining a stable reading operation is realized.

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Abstract

　より低い電源電圧であっても情報の読み出しを行い得る磁気メモリデバイスを提供する。 　（ｉ＋１）行（ｊ＋１）列（ｉ，ｊは１以上の整数）で二次元状に配列された複数の記憶セル１を備えた磁気メモリデバイスであって、各記憶セル１には、２つの磁気抵抗効果発現体２ａ，２ｂがそれぞれ配設され、磁気抵抗効果発現体２ａ，２ｂの抵抗値を感知するための電流Ｉｂ１，Ｉｂ２を供給する前段回路４１と、磁気抵抗効果発現体２ａ，２ｂに電流Ｉｗ１，Ｉｗ２を供給するＸ方向アドレスデコーダ回路３２と、電流Ｉｂ１と電流Ｉｗ１との合計値、および電流Ｉｗ２と電流Ｉｂ２との合計値をそれぞれ一定に制御する電流制御回路（定電流回路２５ｎ）とを備えている。

Description

明 細 書
磁気メモリセルの読出し装置 技術分野
[0001] この発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読 出が可能に構成された磁気メモリデバイスに関するものである。
背景技術
[0002] この種の磁気メモリデバイスとして、本願出願人が既に提案した特開 2004— 1786 23号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイス は、磁気ランダムアクセスメモリ（以下、「MRAM : Magnetic Random Access Memory 」とも!、う）であって、一対の磁気抵抗効果素子および一対の逆流防止用ダイオード を備えた複数の記録セルが二次元配列されて構成されている。この場合、各記憶セ ルには、一対の磁気抵抗効果素子の 、ずれか一方の抵抗値を他方に比べて大きく することにより、 2値ィ匕された情報が記憶される。
[0003] この磁気メモリデバイスにおいて、複数の記憶セルのうちの一つに記憶されている 情報を読み出すときには、同公報中の図 9に示す Y方向アドレスデコーダを介して一 対のトランジスタ (列選択用トランジスタ）を作動させることにより、この一対の列選択用 トランジスタのェミッタ端子にそれぞれ接続されて 、る一対のセンスビット線 (電流供 給ライン）に電流電圧変換用抵抗器を介して電流を供給可能な状態とする。また、 X 方向アドレスデコーダを介して 1つの定電流回路を作動させることにより、この定電流 回路に接続されて 、る 1つのセンスワード線 (電流引込ライン）に接続されて!、る記憶 セル力 定電流を引き込み可能な状態とする。これにより、この一対の電流供給ライ ンとこの 1つの電流引込ラインとの交差部分に配設されて両ラインに接続されている 1 つの記憶セルが選択されて、電源から一方の電流電圧変換用抵抗器、一方の列選 択用トランジスタ、選択された記憶セルに含まれている一方の磁気抵抗効果素子、一 方の逆流防止用ダイオードおよび定電流回路を経由してグランドに至る第 1の経路と 、電源から他方の電流電圧変換用抵抗器、他方の列選択用トランジスタ、選択され た記憶セルに含まれて!/、る他方の磁気抵抗効果素子、他方の逆流防止用ダイォー ドおよび定電流回路を経由してグランドに至る第 2の経路とに、各磁気抵抗効果素子 の抵抗値に応じた電流がそれぞれ流れる。また、各経路に配設された各電流電圧変 換用抵抗器の両端には、各経路を流れる各電流の電流値に比例した電圧がそれぞ れ発生する。したがって、各電流電圧変換用抵抗器に発生する各電圧 (または各電 圧の電圧差)を検出することにより、選択された記憶セルに含まれている各磁気抵抗 効果素子の抵抗値の大小を検出して、この記録セルに記憶されている情報を読み出 すことができる。
特許文献 1 :特開 2004— 178623号公報
発明の開示
発明が解決しょうとする課題
[0004] 発明者らは、上記した従来の磁気メモリデバイスをさらに検討した結果、以下のよう な改善すべき点を発見した。すなわち、この磁気メモリデバイスでは、各記録セルに 記憶されている情報を読み出す際に、電源から、電流電圧変換用抵抗器、列選択用 トランジスタ、磁気抵抗効果素子および定電流回路を経由してグランドに至る各経路 に電流を供給している。し力しながら、記憶セルを構成する磁気抵抗効果素子と一方 の逆流防止用ダイオードとが各経路中に直列に配設されて 、る構成のため、この経 路に十分な電流を流すためには高い電源電圧が必要となる。したがって、この磁気メ モリデバイスには、高い電源電圧が必要になるため、消費電力が増加し、かつ電池 駆動も行 、難 、と 、う課題が存在する。
[0005] 本発明は、カゝかる課題を解決すべくなされたものであり、より低い電源電圧であって も情報の読み出しを行 、得る磁気メモリデバイスを提供することを主目的とする。 課題を解決するための手段
[0006] 本発明に係る磁気メモリデバイスは、（1+ 1)行0 + 1)列(1, ;|は1以上の整数)でニ 次元状に配列された複数の記憶セルを備えた磁気メモリデバイスであって、前記各 記憶セルには、 1または 2以上の磁気抵抗効果発現体がそれぞれ配設され、前記磁 気抵抗効果発現体の抵抗値を感知するための第 1の電流を供給する第 1の電流供 給回路と、前記磁気抵抗効果発現体に第 2の電流を供給する第 2の電流供給回路と 、前記第 1の電流および前記第 2の電流の合計値を一定に制御する電流制御回路と を備えている。
[0007] この場合、前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ 2つ配設さ れ、前記各磁気抵抗効果発現体には、前記電流制御回路がそれぞれ 1つ接続され 、前記第 1電流供給回路は、前記第 1の電流を感知用電圧に変換する感知用抵抗を 2つ備え、前記第 2の電流供給回路は、前記第 2の電流を前記各磁気抵抗効果発現 体にそれぞれ供給し、前記各電流制御回路は、前記各感知用抵抗を流れる前記第 1の電流、および前記各磁気抵抗効果発現体を流れる前記第 2の電流の合計値をそ れぞれ一定に制御する。
[0008] また、前記各感知用抵抗によってそれぞれ変換された前記各感知用電圧の電圧 差に基づ 、て作動して前記各記憶セルに記憶されて 、る情報を読み出す差動増幅 回路を備えている。
[0009] また、前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ 1っ配設され、 当該磁気抵抗効果発現体には、前記電流制御回路が接続され、前記第 1の電流供 給回路は、前記第 1の電流を感知用電圧に変換する感知用抵抗を備え、前記第 2の 電流供給回路は、前記第 2の電流を前記磁気抵抗効果発現体に供給する。
[0010] この場合、前記感知用抵抗によって変換された前記感知用電圧と基準電圧との電 圧差に基づ 、て作動して前記各記憶セルに記憶されて 、る情報を読み出す差動増 幅回路を備えている。
[0011] また、前記感知用抵抗は、その抵抗値が前記磁気抵抗効果発現体の前記抵抗値 よりも 2倍以上大きな抵抗値に規定されている。
発明の効果
[0012] 本発明に係る磁気メモリデバイスによれば、磁気抵抗効果発現体の抵抗値を感知 するための第 1の電流を供給する第 1の電流供給回路と、磁気抵抗効果発現体に第 2の電流を供給する第 2の電流供給回路と、第 1の電流および第 2の電流の合計値を 一定に制御する電流制御回路とを備えたことにより、電流制御回路に対して第 1の電 流供給回路と記憶セル (磁気抵抗効果発現体)とが並列に接続される構成にすること ができる。このため、第 1の電流供給回路、記憶セルおよび電流制御回路が直流電 圧とグランドとの間に直列に接続される従来の構成と比較して、記憶セル部分におい て生じる電圧降下分だけ、第 1の電流供給回路と電流制御回路との直列回路で必要 とされる電圧を低い電圧にすることができる。したがって、直流電圧をより低い電圧ま で低下させたとしても、十分な電流値の第 1の電流を供給することができるため、安定 した読取動作を維持しつつ、低消費電力化を図ることができる。
[0013] また、本発明に係る磁気メモリデバイスによれば、各記憶セルには磁気抵抗効果発 現体がそれぞれ 2っ配設され、各磁気抵抗効果発現体には電流制御回路がそれぞ れ 1つ接続され、第 1電流供給回路は第 1の電流を感知用電圧に変換する感知用抵 抗を 2つ備え、第 2の電流供給回路は第 2の電流を各磁気抵抗効果発現体にそれぞ れ供給し、各電流制御回路は各感知用抵抗を流れる第 1の電流および各磁気抵抗 効果発現体を流れる第 2の電流の合計値をそれぞれ一定に制御することにより、各 電流制御回路に対して第 1の電流供給回路と記憶セル (磁気抵抗効果発現体)とが 並列に接続される構成にすることができる。このため、第 1の電流供給回路、記憶セ ルおよび電流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成 と比較して、記憶セル部分において生じる電圧降下分だけ、第 1の電流供給回路と 電流制御回路との直列回路で必要とされる電圧を低い電圧にすることができる。した がって、直流電圧をより低い電圧まで低下させたとしても、十分な電流値の第 1の電 流を供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図 ることがでさる。
[0014] さらに、本発明に係る磁気メモリデバイスによれば、各感知用抵抗によってそれぞ れ変換された各感知用電圧の電圧差に基づいて差動増幅回路が作動して各記憶セ ルに記憶されている情報を読み出すことにより、各感知用抵抗の抵抗値を各磁気抵 抗効果発現体の抵抗値よりも大き ヽ抵抗値に規定することで、記録セルから情報を 読み出す際の感度を十分に高めることができる。
[0015] また、本発明に係る磁気メモリデバイスによれば、各記憶セルには磁気抵抗効果発 現体がそれぞれ 1っ配設され、磁気抵抗効果発現体には電流制御回路が接続され 、第 1の電流供給回路は第 1の電流を感知用電圧に変換する感知用抵抗を備え、第 2の電流供給回路は第 2の電流を磁気抵抗効果発現体に供給することにより、電流 制御回路に対して第 1の電流供給回路と記憶セル (磁気抵抗効果発現体)とが並列 に接続される構成にすることができる。このため、第 1の電流供給回路、記憶セルお よび電流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成と比 較して、記憶セル部分において生じる電圧降下分だけ、第 1の電流供給回路と電流 制御回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがつ て、直流電圧をより低い電圧まで低下させたとしても、十分な電流値の第 1の電流を 供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図るこ とがでさる。
[0016] さらに、本発明に係る磁気メモリデバイスによれば、感知用抵抗によって変換された 感知用電圧と基準電圧との電圧差に基づ 、て作動して各記憶セルに記憶されて 、 る情報を読み出す差動増幅回路を備えたことにより、感知用抵抗の抵抗値を磁気抵 抗効果発現体の抵抗値よりも大き ヽ抵抗値に規定することで、記録セルから情報を 読み出す際の感度を十分に高めることができる。
[0017] また、本発明に係る磁気メモリデバイスによれば、感知用抵抗の抵抗値を磁気抵抗 効果発現体の抵抗値よりも 2倍以上大きな抵抗値に規定したことにより、記録セルか ら情報を読み出す際の感度を一層高めることができる。
図面の簡単な説明
[0018] [図 1]磁気メモリデバイス M (Ml)の全体構成を示すブロック図である。
[図 2]磁気メモリデバイス Mの記憶セル 1、読出回路群 23に含まれて 、る各読出回路 (一例として読出回路 23η)、および定電流回路群 25に含まれている各定電流回路（ 一例として定電流回路 25η)の構成を示す回路図である。
[図 3]磁気メモリデバイス Mlの記憶セル 101、読出回路群 23Αに含まれている各読 出回路（一例として読出回路 23An)、および定電流回路群 25Aに含まれている各定 電流回路 (一例として定電流回路 25An)の構成を示す回路図である。
発明を実施するための最良の形態
[0019] 以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態につい て説明する。
[0020] まず、図 1, 2を参照して、本発明に係る磁気メモリデバイス Mの構成について説明 する。 [0021] 図 1に示すように、磁気メモリデバイス Mは、アドレスバッファ 11、データバッファ 12 、制御ロジック部 13、記憶セル群 14、 Y方向駆動制御回路部 21および X方向駆動 制御回路部 31を備えている。この場合、 Y方向駆動制御回路部 21は、 Y方向アドレ スデコーダ回路 22、読出回路群 23、 Y方向カレントドライブ回路群 24および定電流 回路群 25を有している。他方、 X方向駆動制御回路部 31は、 X方向アドレスデコー ダ回路 32、および X方向カレントドライブ回路群 33を有している。この磁気メモリデバ イス Mは、記憶セル群 14、読出回路群 23、 Y方向カレントドライブ回路群 24、定電 流回路群 25、および X方向カレントドライブ回路群 33については、データ（データバ ッファ 12を介して入力するデータ）のビット数 (本例では一例として 8つ）と同じ数だけ 備え、アドレスバッファ 11を介して入力したアドレスによって特定される所定のァドレ スに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「1 」か「0」）を、各ビットに対応する記憶セル群 14におけるこの所定のアドレスの 1つの 記憶セル 1にそれぞれ記憶させるように構成されている。また、磁気メモリデバイス M に含まれている各構成要素は、電源端子 PWとグランド端子 GNDとの間に直流電圧 源から供給される直流電圧 Vccによって作動する。
[0022] アドレスバッファ 11は、外部アドレス入力端子 A0〜A20を備え、この外部アドレス 入力端子 A0〜A20から取り込んだアドレス信号 (例えばアドレス信号のうちの上位 のアドレス信号）を Y方向アドレスバス 15を介して Y方向アドレスデコーダ回路 22に 出力すると共に、アドレス信号 (例えばアドレス信号のうちの下位のアドレス信号)を X 方向アドレスバス 16を介して X方向アドレスデコーダ回路 32に出力する。
[0023] データバッファ 12は、外部データ端子 D0〜D7、入力バッファ 12aおよび出力バッ ファ 12bを備えている。また、データバッファ 12は、制御信号線 13aを介して制御ロジ ック部 13に接続されている。この場合、入力バッファ 12aは、 X方向書込用データバ ス 17を介して各 X方向カレントドライブ回路群 33に接続されると共に、 Y方向書込用 データバス 18を介して各 Y方向カレントドライブ回路群 24に接続されて、外部データ 端子 D0〜D7を介して入力したデータに含まれて 、る各ビットの情報を、 8つの記憶 セル群 14のうちの各ビットの情報に対応する記憶セル群 14に記憶させるために、各 ビットに対応する各 X方向カレントドライブ回路群 33および各 Y方向カレントドライブ 回路群 24にそれぞれ出力する。一方、出カノ ッファ 12bは、 Y方向読出用データバ ス 19を介して読出回路群 23に接続されている。また、出力バッファ 12bは、読出回 路群 23によって読み取られたデータを Y方向読出用データバス 19を介して入力する と共に、入力したデータを外部データ端子 D0〜D7に出力する。また、入力バッファ 12aおよび出力バッファ 12bは、制御ロジック部 13から制御信号線 13aを介して入力 した制御信号に従って作動する。
[0024] 制御ロジック部 13は、入力端子 CSおよび入力端子 OEを備え、データバッファ 12、 読出回路群 23、 Y方向カレントドライブ回路群 24および X方向カレントドライブ回路 群 33の動作を制御する。具体的には、この制御ロジック部 13は、入力端子 CSを介し て入力したチップセレクト信号、および入力端子 OEを介して入力した出力許可信号 に基づいて、入力バッファ 12aおよび出力バッファ 12bのいずれをアクティブにする か否かを決定すると共に、この決定に従って入力バッファ 12aおよび出力バッファ 12 bを作動させるための制御信号を生成して制御信号線 13aを介してデータバッファ 12 に出力する。
[0025] 各記憶セル群 14は、互いに並設された一対の線路で構成されると共に図 1中の X 方向に沿って並設された複数（ (j + 1)本。 jは 1以上の整数)の書込ビット線（図示せ ず)と、書込ビット線の各線路とそれぞれ交差 (直交)するように同図中の Y方向に沿 つて並設された複数（(i+ 1)本。 iは 1以上の整数)の書込ワード線（図示せず)と、書 込ビット線および書込ワード線の各交差部分に配設されることによって二次元状に配 列 (一例として (i+ 1)行 (j + 1)列のマトリクス状で配列)された複数（（ (i+ 1) X (j + 1 ) )個）の記憶セル (磁気記憶セル） 1と、互いに並設された一対の線路 5a, 5bで構成 されると共に各書込ビット線にそれぞれ並設された複数（ (j + 1)本)の読出ビット線 5 ( 図 2参照）と、各書込ワード線にそれぞれ並設された複数（ (i+ 1)本)の読出ワード線 (本例ではワードデコード線 XO〜Xiが兼用する）とを備えて構成されて 、る。
[0026] 各記憶セル 1は、図 2に示すように、一対の記憶素子 la, lbを備えて構成されてい る。各記憶素子 la, lbは、 GMR (Giant Magneto— Resistive)または TMR (Tu nneling Magneto—Resistive)を利用して構成された磁気抵抗効果発現体 2a, 2 bと、各磁気抵抗効果発現体 2a, 2bにそれぞれ直列に接続されている 2つの一方向 性素子（一例としてダイオード Da, Db)とを備え、書込ビット線および書込ワード線に 供給される電流に起因して発生する合成磁界の向きに応じて、磁気抵抗効果発現 体 2aの抵抗値が磁気抵抗効果発現体 2bの抵抗値よりも小さくなる状態と、磁気抵抗 効果発現体 2aの抵抗値が磁気抵抗効果発現体 2bの抵抗値よりも大きくなる状態の いずれかの状態に移行することにより、データを構成する各ビットの情報を記憶する。 この場合、各ダイオード Da, Dbは、各々のアノード端子が共にワードデコード線 Xm (mは 0〜iの各々）に接続されている。また、ダイオード Daはその力ソード端子が一方 の磁気抵抗効果発現体 2aを介して読出ビット線 5の一方の線路 5aに接続され、ダイ オード Dbはその力ソード端子が他方の磁気抵抗効果発現体 2bを介して読出ビット 線 5の他方の線路 5bに接続されている。なお、各ダイオード Da, Dbは、各磁気抵抗 効果発現体 2a, 2bに流れる電流（後述する Iwl, Iw2)の向きをワードデコード線 Xm から各線路 5a, 5bに向力う方向に規制できればよいため、磁気抵抗効果発現体 2a およびダイオード Daの各位置を入れ替えると共に、磁気抵抗効果発現体 2bおよび ダイオード Dbの各位置を入れ替えて、各磁気抵抗効果発現体 2a, 2bがワードデコ ード線 Xm側に接続される構成を採用することもできる。
Y方向駆動制御回路部 21の Y方向アドレスデコーダ回路 22は、 Y方向アドレスバ ス 15を介して入力したアドレス信号に基づいて、読出回路群 23に含まれている (j + 1)個の読出回路、および Y方向カレントドライブ回路群 24に含まれて 、る (j + 1)個 の Y方向カレントドライブ回路にそれぞれ接続されて 、る (j + 1)本のビットデコード線 YO, · · , Yn, · · , Yjのうちの 1つ（ビットデコード線 Υη。 ηは 0以上 j以下の整数）を選 択すると共に、選択したビットデコード線 Ynに所定の電圧を印加する。この場合、読 出回路群 23に含まれている (j + 1)個の読出回路のうちの選択されたビットデコード 線 Ynに接続されている読出回路 23η (図 2参照）は、ビットデコード線 Ynを介して上 記の所定の電圧が印加されているときに作動する。また、 Y方向カレントドライブ回路 群 24に含まれている (j + 1)個の Y方向カレントドライブ回路のうちの選択されたビット デコード線 γηに接続されて 、る Y方向カレントドライブ回路は、ビットデコード線 Ynを 介して上記の所定の電圧が印加されているときに作動して、接続されている書込ビッ ト線に書込電流を供給する。 [0028] 一方、 X方向駆動制御回路部 31の X方向アドレスデコーダ回路 32は、 X方向アド レスバス 16を介して入力したアドレス信号に基づいて、 X方向カレントドライブ回路群 33に含まれて 、る (i+ 1)個の X方向カレントドライブ回路にそれぞれ接続されて!、る (i+ 1)本のワードデコード線 X0, - - , Xm, · · , Xiのうちの 1つ（ワードデコード線 Xm 。 mは 0以上 i以下の整数)を選択すると共に、選択したワードデコード線 Xmに所定 の電圧を印加する。この場合、 X方向カレントドライブ回路群 33に含まれている（i+ 1 )個の X方向カレントドライブ回路のうちの選択されたワードデコード線 Xmに接続され ている X方向カレントドライブ回路は、ワードデコード線 Xm介して上記の所定の電圧 が印加されているときに作動して、接続されている書込ワード線に書込電流を供給す る。また、（i+ 1)本のワードデコード線 XO〜Xiは、各記憶セル群 14の 0行目〜i行目 にそれぞれ含まれて ヽる (j + 1)個の記憶セル 1に読出ワード線として接続されて 、る 。これにより、選択されたワードデコード線 Xmに接続されている m行目に含まれてい る (j + 1)個の記憶セル 1には、直流電圧源として機能する X方向アドレスデコーダ回 路 32から所定の電圧が印加される。この結果、図 2に示すように、各記憶素子 la, 1 bには、その抵抗値に応じた電流 (本発明における第 2の電流) Iwl, Iw2が X方向ァ ドレスデコーダ回路 32から供給される。
[0029] 各読出回路 (一例として読出回路 23ηを例に挙げて説明する）は、図 2に示すように 、前段回路 (本発明における第 1の電流供給回路) 41と後段回路 (本発明における 差動増幅回路) 42とを備えて構成されて、記憶セル群 14の η列目に含まれている（i + 1)個の記憶セル 1に接続されて!、る読出ビット線 5の各線路 5a, 5bに電流 (本発 明における第 1の電流) Ibl, Ib2を供給すると共に、各電流 Ibl, Ib2の差分を検出 することにより、記憶セル 1から情報を読み出し可能に構成されている。具体的には、 前段回路 41は、一端側が電源端子 PWにそれぞれ接続されて ヽる 2本の電流電圧 変換用の抵抗 (本発明における感知用抵抗) Rl, R2と、対応する抵抗 Rl, R2の各 他端側にコレクタ端子がそれぞれ接続されると共に、線路 5a, 5bのうちの対応する 一方にェミッタ端子がそれぞれ接続されている 2つのスィッチ素子（一例として NPN 型トランジスタ) Ql, Q2とを備えて構成されて、作動時に各線路 5a, 5bに電流 Ibl, I b2を供給する。この場合、各抵抗 Rl, R2の抵抗値は、同一であって、後述する高抵 抗状態における磁気抵抗効果発現体 2a, 2bの抵抗値と比較して十分に大きな抵抗 値 (約 2倍以上の抵抗値。本形態では一例として約 10倍の抵抗値）に設定されてい る。後段回路 42は、図 2に示すように、差動増幅回路として構成されて、各電流 Ibl, Ib2の差分値、具体的には各電流 Ibl, Ib2に起因して各抵抗 Rl, R2の両端に発生 する電圧 (感知用電圧)の電位差を検出すると共に増幅して出力する。読出回路 23 nの前段回路 41および後段回路 42は、 Y方向アドレスデコーダ回路 22によって選択 されているビットデコード線 Yn力 所定の電圧が供給されているときにそれぞれ作動 して、読出回路 23ηを作動状態に移行させる。
[0030] 定電流回路 (本発明における電流制御回路であって、一例として定電流回路 25η を例に挙げて説明する）は、図 2に示すように、読出回路 23ηに接続されている各線 路 5a, 5bにコレクタ端子がそれぞれ接続されると共に、同じ電流値 (一定値)のべ一 ス電流が常時供給されることにより、電流値の同じ定電流 Isl, Is2をそれぞれ常時引 き込むように構成された一対のトランジスタ Q3, Q4を備えている。この場合、トランジ スタ Q3に流れる電流 Islは、図 2に示すように、選択されたビットデコード線 Ynに接 続されている読出回路群 23における前段回路 41のスィッチ素子 Q1を介して読出ビ ット線 5の一方の線路 5aに供給される電流 Iblと、選択されたワードデコード線 Xmに 接続されている記憶セル 1のダイオード Daおよび記憶素子 laを介して読出ビット線 5 の一方の線路 5aに供給される電流 Iwlとの合計電流となる。同様にして、トランジス タ Q3に流れる電流 Is2は、前段回路 41のスィッチ素子 Q2を介して読出ビット線 5の 他方の線路 5bに供給される電流 Ib2と、記憶セル 1のダイオード Dbおよび記憶素子 lbを介して読出ビット線 5の一方の線路 5bに供給される電流 Iw2との合計電流となる 。この構成により、定電流回路 25ηは、電流 Iblおよび電流 Iwlの合計電流値 (合計 値)を一定値に制御すると共に、電流 Ib2および電流 Iw2の合計電流値 (合計値)を 一定値に制御する。したがって、各記憶セル群 14では、各電流 Ibl, Ib2を読出ビッ ト線 5の各線路 5a, 5bに供給する読出回路 23ηの前段回路 41と、各電流 Iwl, Iw2 を読出ビット線 5の各線路 5a, 5bに供給する記憶セル 1とが、定電流回路 25ηに対し て並列に接続される構成となっている。
[0031] 次に、磁気メモリデバイス Μにおける情報の読出動作について説明する。なお、磁 気メモリデバイス Mには、 Y方向カレントドライブ回路群 24および X方向カレントドライ ブ回路群 33がそれぞれ作動することにより、予め情報が記憶されているものとする。
[0032] まず、アドレスバッファ 11が、外部アドレス入力端子 Α0〜Α20を介して入力したァ ドレス信号を、 X方向アドレスバス 16および Υ方向アドレスバス 15を介して X方向アド レスデコーダ回路 32および Υ方向アドレスデコーダ回路 22に出力する。この際に、 Υ 方向アドレスデコーダ回路 22は、入力したアドレス信号に基づいて、ビットデコード線 YO〜Yjのうちの一つ（一例としてビットデコード線 Υη)を選択する。同様にして、 X方 向アドレスデコーダ回路 32は、入力したアドレス信号に基づいてワードデコード線 ΧΟ 〜Xiのうちの一つ（一例としてワードデコード線 Xm)を選択する。一方、データバッフ ァ 12では、制御信号線 13aから出力される制御信号に従い、出力バッファ 12bが作 動状態に移行すると共に入力バッファ 12aが非作動状態に移行する。
[0033] この場合、ビットデコード線 Ynによって選択された各記憶セル群 14の各読出回路 2 3ηでは、ビットデコード線 Υηを介して所定の電圧が印加されることにより、前段回路 4 1および後段回路 42が作動状態に移行する。この際に、前段回路 41は、図 2に示す ように、記憶セル群 14の η列目に含まれている（i+ 1)個の記憶セル 1に接続されて いる読出ビット線 5の各線路 5a, 5bへの電流 lb 1, Ib2の供給を開始する。他方、各 記憶セル群 14における選択されたワードデコード線 Xmに接続されている m行目に 含まれて 、る (j + 1)個の記憶セル 1には、ワードデコード線 Xm力も所定の電圧が印 加される。これにより、同図に示すように、ワードデコード線 Xmから各記憶素子 la, 1 bへの各電流 Iwl, Iw2の供給が開始される。この場合、各記憶セル群 14の m行 n列 に位置する記憶セル 1を構成する各記憶素子 la, lbに含まれている各磁気抵抗効 果発現体 2a, 2bは、記憶セル 1に記憶されているビットの情報に応じて、いずれか一 方が高抵抗状態にあり、他方が低抵抗状態にある。このため、各記憶素子 la, lbに 流れる各電流 Iwl, Iw2の電流値は、各磁気抵抗効果発現体 2a, 2bの抵抗値に反 比例する。一例として、記憶素子 laに含まれている磁気抵抗効果発現体 2aが高抵 抗状態にあり、記憶素子 lbに含まれている磁気抵抗効果発現体 2bが低抵抗状態に あるときには、電流 Iwlの電流値が電流 Iw2の電流値よりも小さくなる。この場合、電 流 lb 1および電流 Iwlの合計電流である電流 Is 1と、電流 Ib2および電流 Iw2の合計 電流である電流 Is2と力 定電流回路 25ηによって一定に制御されているため、各電 流 Ibl, Ib2の電流値は、それぞれ、一定かつ同一の電流値である各電流 Isl, Is2か ら各電流 Iwl, Iw2を差し引いた電流値となる。
[0034] 各読出回路 23ηの後段回路 42は、各電流 Ibl, Ib2に基づいて各抵抗 Rl, R2の 両端に発生する各電圧の電圧差 (各電流 Ibl, Ib2の電流値の差分、つまり各電流 I wl, Iw2の電流値の差分でもある）を検出することにより、記憶セル 1に記憶されてい る情報（2値情報)を取得して Y方向読出用データバス 19に出力する。この場合、各 抵抗 Rl, R2の抵抗値は高抵抗状態にあるときの各磁気抵抗効果発現体 2a, 2bの 抵抗値の 2倍以上の値に設定されている。このため、磁気抵抗効果発現体 2a, 2bの 抵抗値の大小に起因した各電流 Iwl, Iw2の電流値の差分は、各抵抗 Rl, R2の両 端に発生する各電圧の電圧差として前段回路 41によって増幅されて後段回路 42に 出力される。次いで、出力バッファ 12bが、 Y方向読出用データバス 19を介して入力 したデータを外部データ端子 D0〜D7に出力する。以上により、記憶セル 1に記憶さ れているデータの読み取りが完了する。
[0035] このように、この磁気メモリデバイス Mによれば、 2つの磁気抵抗効果発現体 2a, 2b を各記憶セル 1にそれぞれ配設し、読出回路群 23に含まれている各読出回路の前 段回路 41が、記憶セル 1に含まれている各磁気抵抗効果発現体 2a, 2bの抵抗値を 感知するための各電流 Ibl, Ib2を供給し、 X方向アドレスデコーダ回路 32が、各磁 気抵抗効果発現体 2a, 2bに各電流 Iwl, Iw2を供給し、定電流回路群 25の定電流 回路が、電流 Iblと電流 Iwlの合計値（電流 Islの電流値）および電流 Ib2と電流 Iw2 の合計値 (電流 Is2の電流値)を同一かつ一定に制御することにより、定電流回路群 25に含まれている各定電流回路に対して前段回路 41と記憶セル 1とが並列に接続 される構成にすることができる。このため、読出回路、記憶セル、および定電流回路 が直流電圧 Vccとグランドとの間に直列に接続される従来の構成と比較して、記憶セ ル 1部分において生じる電圧降下分だけ、前段回路 41と定電流回路との直列回路 で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧 Vccをより 低い電圧まで低下させたとしても、十分な電流値の各電流 Ibl, Ib2を読出ビット線 5 の各線路 5a, 5bに供給することができるため、安定した読取動作を維持しつつ、低 消費電力化を図ることができる。
[0036] また、後段回路 42が、抵抗 Rl, R2によってそれぞれ変換された各感知用電圧の 電圧差に基づ 、て作動して各記憶セル 1に記憶されて 、る情報を読み出すことによ り、抵抗 Rl, R2の抵抗値を磁気抵抗効果発現体 2a, 2bの抵抗値よりも大きい抵抗 値に規定することで、記録セル 1から情報を読み出す際の感度を十分に高めることが できる。この場合、抵抗 Rl, R2の抵抗値を磁気抵抗効果発現体 2a, 2bの抵抗値よ りも 2倍以上大きな抵抗値に規定することにより、記録セル 1から情報を読み出す際 の感度を一層高めることができる。
[0037] なお、本発明は、上記した構成に限定されない。例えば、記録セル 1を一対の記憶 素子 la, lbで構成した例について説明した力 記録セルを 1つの記憶素子で構成 することもできる。この磁気メモリデバイスは、上記の磁気メモリデバイス Mの構成をべ ースとして、同一構成の回路が 2系統配設されている回路において、同一構成の回 路を 1系統にすることによって実現できる。以下、 1つの記憶素子で記録セルを構成 した磁気メモリデバイス Mlについて説明する。なお、磁気メモリデバイス Mと同一の 構成については、同一の符号を付して重複する説明を省略する。
[0038] 図 1に示すように、磁気メモリデバイス Mlは、アドレスバッファ 11、データバッファ 1 2、制御ロジック部 13、記憶セル群 14A、 Y方向駆動制御回路部 21Aおよび X方向 駆動制御回路部 31を備えている。この場合、 Y方向駆動制御回路部 21Aは、 Y方向 アドレスデコーダ回路 22、読出回路群 23A、 Y方向カレントドライブ回路群 24Aおよ び定電流回路群 25Aを有している。他方、 X方向駆動制御回路部 31は、 X方向アド レスデコーダ回路 32、および X方向カレントドライブ回路群 33を有している。この磁 気メモリデバイス Mlは、磁気メモリデバイス Mと同様にして、ビット数と同じ数だけ、 記憶セル群 14A、読出回路群 23A、 Y方向カレントドライブ回路群 24A、定電流回 路群 25A、および X方向カレントドライブ回路群 33を有している。
[0039] 記憶セル群 14Aでは、図 3に示すように、読出ビット線 5が 1本の線路 5aで構成され ている。各記憶セル 101は、同図に示すように、 1つの記憶素子 laを備えて構成され ている。この場合、記憶素子 laは、 1つの磁気抵抗効果発現体 2aと、 1つの一方向 性素子 (一例としてダイオード Da)で構成されて、磁気抵抗効果発現体 2aの抵抗値 が高抵抗状態と低抵抗状態のいずれかの状態に移行することにより、データを構成 する各ビットの情報を記憶する。
[0040] Y方向カレントドライブ回路群 24Aに含まれている各 Y方向カレントドライブ回路は 、 1本の書込ビット線に電流を供給するように構成されている。読出回路群 23Aに含 まれて 、る各読出回路（以下では、 n列目の記憶セル 101に接続されて 、る読出回 路 23Anを例に挙げて説明する）では、記憶素子 lb、および読出ビット線 5の線路 5b が存在しないため、前段回路 41Aは、図 3に示すように、抵抗 R1およびスィッチ素子 Q1で構成されている。また、後段回路 42は、基本的な回路構成には変更はないが 、 1系統の入力 (抵抗 R1に発生する感知用電圧)だけで差動増幅動作を可能とする ため、磁気メモリデバイス Mにお ヽて前段回路 41のスィッチ素子 Q 2のコレクタ端子 に接続されていたトランジスタのベース端子に所定の電圧 (基準電圧) VIが供給され ている。定電流回路群 25Aに含まれている各定電流回路（以下では、 n列目の記憶 セル 101に接続されている定電流回路 25Anを例に挙げて説明する）は、読出ビット 線 5の線路 5bが存在しないため、同図に示すように、トランジスタ Q4およびそのエミッ タ端子に接続される抵抗が省かれて、トランジスタ Q3を含む回路のみで構成されて いる。
[0041] この磁気メモリデバイス Mlでは、磁気メモリデバイス Mにおける一方の記憶素子 la に対する情報の書込動作および読出動作と同様にして、記憶素子 laに対する情報 の書き込み、および情報の読み出しが行われる。したがって、磁気メモリデバイス Mと 同様にして、定電流回路群 25Aに含まれて 、る各定電流回路に対して前段回路 41 Aと記憶セル 101とが並列に接続される構成にすることができる。このため、読出回 路、記憶セル、および定電流回路が直流電圧 Vccとグランドとの間に直列に接続さ れる従来の構成と比較して、記憶セル 101部分において生じる電圧降下分だけ、前 段回路 41Aと定電流回路との直列回路で必要とされる電圧を低い電圧にすることが できる。したがって、直流電圧 Vccをより低い電圧まで低下させたとしても、十分な電 流値の電流 Iblを読出ビット線 5の線路 5aに供給することができるため、安定した読 取動作を維持しつつ、低消費電力化を図ることができる。
[0042] また、後段回路 42が、抵抗 R1によって変換された感知用電圧と電圧 VIとの電圧 差に基づいて作動して各記憶セル 101に記憶されている情報を読み出すことにより、 抵抗 R1の抵抗値を磁気抵抗効果発現体 2aの抵抗値よりも大きい抵抗値に規定する ことで、記録セル 101から情報を読み出す際の感度を十分に高めることができる。さ らに、磁気メモリデバイス Mと同様にして、抵抗 R1の抵抗値を磁気抵抗効果発現体 2 aの抵抗値よりも 2倍以上大きな抵抗値に規定することにより、記録セル 101から情報 を読み出す際の感度を一層高めることができる。
[0043] また、上記した各読出回路および各定電流回路では、トランジスタを用いて構成し たが、トランジスタに代えて FET (電界効果型トランジスタ）を用いて構成することがで きる。
産業上の利用可能性
[0044] 以上のように、この発明に係る磁気メモリデバイスによれば、磁気抵抗効果発現体 の抵抗値を感知するための第 1の電流を供給する第 1の電流供給回路と、磁気抵抗 効果発現体に第 2の電流を供給する第 2の電流供給回路と、第 1の電流および第 2 の電流の合計値を一定に制御する電流制御回路とを備えたことにより、電流制御回 路に対して第 1の電流供給回路と記憶セル (磁気抵抗効果発現体)とが並列に接続 される構成にすることができる。このため、第 1の電流供給回路、記憶セルおよび電 流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成と比較して、 記憶セル部分において生じる電圧降下分だけ、第 1の電流供給回路と電流制御回 路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直 流電圧をより低い電圧まで低下させたとしても、十分な電流値の第 1の電流を供給す ることができる。これにより、安定した読取動作を維持しつつ、低消費電力化を図り得 る磁気メモリデバイスが実現される。
符号の説明
[0045] 1, 101 記憶セル
2a, 2b 磁気抵抗効果発現体
Ibl, Ib2, Iwl, Iw2 電流
25, 25A 定電流回路群
32 X方向アドレスデコーダ回路 , 41A 前段回路
, Ml 磁気メモリデバイス

Claims

請求の範囲
(i+ 1)行 (j + 1)列 (i, jは 1以上の整数)で二次元状に配列された複数の記憶セル を備えた磁気メモリデバイスであって、
前記各記憶セルには、 1または 2以上の磁気抵抗効果発現体がそれぞれ配設され 前記磁気抵抗効果発現体の抵抗値を感知するための第 1の電流を供給する第 1の 電流供給回路と、
前記磁気抵抗効果発現体に第 2の電流を供給する第 2の電流供給回路と、 前記第 1の電流および前記第 2の電流の合計値を一定に制御する電流制御回路と を備えて ヽる磁気メモリデバイス。
前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ 2っ配設され、 前記各磁気抵抗効果発現体には、前記電流制御回路がそれぞれ 1つ接続され、 前記第 1電流供給回路は、前記第 1の電流を感知用電圧に変換する感知用抵抗を
2つ備え、
前記第 2の電流供給回路は、前記第 2の電流を前記各磁気抵抗効果発現体にそ れぞれ供給し、
前記各電流制御回路は、前記各感知用抵抗を流れる前記第 1の電流、および前記 各磁気抵抗効果発現体を流れる前記第 2の電流の合計値をそれぞれ一定に制御す る請求項 1記載の磁気メモリデバイス。
前記各感知用抵抗によってそれぞれ変換された前記各感知用電圧の電圧差に基 づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を 備えて 、る請求項 2記載の磁気メモリデバイス。
前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ 1っ配設され、 当該磁気抵抗効果発現体には、前記電流制御回路が接続され、
前記第 1の電流供給回路は、前記第 1の電流を感知用電圧に変換する感知用抵 抗を備え、
前記第 2の電流供給回路は、前記第 2の電流を前記磁気抵抗効果発現体に供給 する請求項 1記載の磁気メモリデバイス。 [5] 前記感知用抵抗によって変換された前記感知用電圧と基準電圧との電圧差に基 づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を 備えて 、る請求項 4記載の磁気メモリデバイス。
[6] 前記感知用抵抗は、その抵抗値が前記磁気抵抗効果発現体の前記抵抗値よりも 2 倍以上大きな抵抗値に規定されて 、る請求項 2から 5の 、ずれかに記載の磁気メモリ デバイス。
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