以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。
最初に、図1〜図6を参照して、本発明に係る磁気メモリデバイスMの構成について説明する。
図1に示すように、磁気メモリデバイスMは、アドレスバッファ11、データバッファ12、制御ロジック部13、記憶セル群14、X方向アドレスデコーダ回路15、Y方向アドレスデコーダ回路16、読出回路群17および書込回路群18を備えている。本例では、この磁気メモリデバイスMは、記憶セル群14、書込回路群18および読出回路群17については、データ(データバッファ12を介して入力するデータ)のビット数(一例として8つ)と同じ数だけ備えている。また、磁気メモリデバイスMは、アドレスバッファ11を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報(「1」か「0」)を、各ビットに対応する記憶セル群14におけるこの所定のアドレスの1つの記憶セル1にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスMに含まれている各構成要素は、電源端子PWとグランド端子GNDとの間に直流電圧源から供給される直流電圧Vccによって作動する。
アドレスバッファ11は、外部アドレス入力端子A0〜A20を備え、この外部アドレス入力端子A0〜A20から取り込んだアドレス信号(例えばアドレス信号のうちの上位のアドレス信号)をY方向アドレスバス19を介してY方向アドレスデコーダ回路16に出力すると共に、アドレス信号(例えばアドレス信号のうちの下位のアドレス信号)をX方向アドレスバス20を介してX方向アドレスデコーダ回路15に出力する。
データバッファ12は、外部データ端子D0〜D7、入力バッファ12aおよび出力バッファ12bを備えている。また、データバッファ12は、制御信号線13aを介して制御ロジック部13に接続されている。この場合、入力バッファ12aは、書込用データバス21を介して各書込回路群18に接続されている。また、入力バッファ12aは、外部データ端子D0〜D7を介して入力したデータに含まれている各ビットの情報を8つの記憶セル群14のうちの各ビットに対応する記憶セル群14に記憶させるために、各ビットに対応する各書込回路群18に各ビットの情報をそれぞれ出力する。
具体的には、入力バッファ12aは、外部データ端子Dk(kは0〜7の整数)を介して入力した情報(本例ではこの情報をkビット目の情報という)を、図1に示すように書込用データバス21を構成するデータ線Dw0〜Dw7のうちのデータ線Dwk(図2参照)を介してkビット目の情報が記憶される記憶セル群14kに接続されている書込回路群18(具体的には後述する書込データ方向制御回路63)に出力する。一方、出力バッファ12bは、読出用データバス22を介して各記憶セル群14kの読出回路群17に接続されている。また、出力バッファ12bは、各記憶セル群14kの読出回路群17によって読み出された各ビットの情報を読出用データバス22を介して入力すると共に、入力したデータを外部データ端子D0〜D7に出力する。また、入力バッファ12aおよび出力バッファ12bは、制御信号線13aを介して制御ロジック部13から入力した制御信号に従って作動する。
制御ロジック部13は、図1に示すように、入力端子CSおよび入力端子OEを備え、データバッファ12、読出回路群17および書込回路群18の動作を制御する。具体的には、制御ロジック部13は、入力端子CSを介してチップセレクト信号を入力し、かつ入力端子OEを介して出力許可信号を入力しているときには、制御信号線13aを介してデータバッファ12に出力バッファ12bを作動させるための制御信号を出力すると共に、制御信号線13bを介して読出回路群17を作動させるための制御信号を出力する。また、制御ロジック部13は、入力端子CSを介してチップセレクト信号を入力し、かつ出力許可信号が入力されていないときには、制御信号線13aを介してデータバッファ12に入力バッファ12aを作動させるための制御信号を出力すると共に、制御信号線13bを介して書込回路群18を作動させるための制御信号を出力する。また、制御ロジック部13は、入力端子CSを介してチップセレクト信号を入力していないときには、非作動状態とするための制御信号を制御信号線13a,13bを介してデータバッファ12、読出回路群17および書込回路群18にそれぞれ出力する。
各記憶セル群14(一例として14k)は、図2に示すように、図1中のX方向の向きで並設された複数(j本。jは2以上の整数)のビット線2(図2では2n)と、各ビット線2とそれぞれ交差すると共に図1中のY方向の向きで並設された複数(i本。iは2以上の整数)のワードデコード線X(図2ではXm。本発明におけるワード線)と、ビット線2およびワードデコード線Xの各交差部分に配設されることによって二次元状に配列(一例としてi行j列のマトリクス状で配列)された複数((i×j)個)の記憶セル(磁気記憶セル)1とを備えて構成されている。この場合、各ビット線2は、互いに並設された一対のビット線2a,2bで構成されている。なお、図2では、説明の理解を容易にするため、一例としてm行n列の位置に配設された1つの記憶セル1およびこの記憶セル1に関連する構成要素のみを示している。ここで、mは1以上i以下の整数であり、nは1以上j以下の整数である。以下、記憶セル1およびこの記憶セル1に関連する構成の説明においては、m行n列の位置に配設された1つの記憶セル1およびこの記憶セル1に関連する構成要素を例に挙げて説明する。
記憶セル1は、図2に示すように、一対の記憶素子3a,3bおよび1つのトランジスタ4を備えて構成されている。この場合、各記憶素子3a,3bは、GMR(Giant Magneto−Resistive)またはTMR(Tunneling Magneto−Resistive)を利用して構成された磁気抵抗効果発現体をそれぞれ含む積層体として構成されている。本例では、一例として、記憶素子3a,3bは、図5に示すように、第1の強磁性層31、非磁性層32、第2の強磁性層33、トンネルバリア層34および第3の強磁性層35がこの順に積層されて、第2の強磁性層33、トンネルバリア層34および第3の強磁性層35で構成されるTMRを利用した磁気抵抗効果発現体5aを含んでいる。また、記憶素子3a,3bは、第1の強磁性層31、非磁性層32および第2の強磁性層33で構成されるスピン注入磁化反転層5bも含んでいる。これにより、記憶素子3a,3bは、スピン注入磁化反転型記憶素子としてそれぞれ構成されている。
トランジスタ4は、本発明におけるスイッチ回路を構成し、図2に示すように、記憶素子3a,3bの各他端側(同図中の上端側)とワードデコード線Xとの間に配設されている。また、トランジスタ4は、図3に示すように、シリコン基板(サブストレート)41上に積層されたn型半導体42(以下、「コレクタ領域」ともいう)、p型半導体43(以下、「ベース領域」ともいう)およびn型半導体44(以下、「エミッタ領域」ともいう)により、NPN型トランジスタとして構成されている。また、トランジスタ4では、順方向(コレクタ領域からエミッタ領域に向かう方向)の電流増幅率に、逆方向(エミッタ領域からコレクタ領域に向かう方向)の電流増幅率を近づけるべく、コレクタ領域42およびエミッタ領域44は、不純物濃度が互いに同等に規定されて構成されると共に、図3に示すように、一般的なNPN型トランジスタと比較して、エミッタ領域44の面積が広く確保されて、ベース領域43に対するエミッタ領域44の接触面積がベース領域43に対するコレクタ領域42の接触面積に可能な限り近づくように(好ましくは、ベース領域43に対するコレクタ領域42およびエミッタ領域44の各接触面積が互いに同等となるように)設定されている。さらに、トランジスタ4は、不純物濃度が上記のように規定され、かつエミッタ領域44の面積が上記のように設定されているため、図4に示すように、ベース領域43からエミッタ領域44に向かって順方向に電流が流れたときのPN障壁電圧Vbe(ベース領域43とエミッタ領域44との間の順方向電圧)と、ベース領域43からコレクタ領域42に向かって順方向に電流が流れたときのPN障壁電圧Vbc(ベース領域43とコレクタ領域42との間の順方向電圧)とがほぼ同一となるように構成されている。
このように構成されたトランジスタ4は、図3に示すように、ベース領域43がビア(導電部)45(ベース端子としての導電部)を介してワードデコード線Xmに接続されている。また、トランジスタ4は、エミッタ領域44がビア(導電部)46(エミッタ端子としての導電部)を介して記憶素子3aの他端側(同図中の下端側)に接続され、コレクタ領域42がビア(導電部)47(コレクタ端子としての導電部)を介して記憶素子3bの他端側(同図中の下端側)に接続されている。また、記憶素子3aの一端側(同図中の上端側)は、ビア(導電部)48を介してビット線2aに接続され、記憶素子3bの一端側(同図中の上端側)は、ビア(導電部)49を介してビット線2bに接続されている。
このため、トランジスタ4は、ワードデコード線Xを介して規定電圧以上の電圧がベース領域43に印加されている状態(以下、「作動状態」ともいう)において、双方向に十分な電流値の電流をコレクタ領域42とエミッタ領域44との間に流すことが可能に構成されて、一対のビット線2a,2bを互いに接続する。具体的には、トランジスタ4は、コレクタ領域42がエミッタ領域44よりも高電位(ビット線2bがビット線2aよりも高電位)のときにはフォワード方向に電流を流し(ビット線2bからビット線2aへの電流の流入を許容し)、逆に、コレクタ領域42がエミッタ領域44よりも低電位(ビット線2bがビット線2aよりも低電位)のときにはリバース方向に電流を流すように(ビット線2aからビット線2bへの電流の流入を許容するように)構成されている。つまり、トランジスタ4は、いわゆる双方向性トランジスタとして構成されている。また、トランジスタ4は、ワードデコード線Xを介して規定電圧以上の電圧がベース領域43に印加されている状態において、ベース領域43に対してエミッタ領域44およびコレクタ領域42が低電位のときには、ワードデコード線Xから各ビット線2a,2bへの電流の流入を許容する。また、このトランジスタ4は、一例として図3に示すようにバーチカル型構造で構成したが、ラテラル型構造で構成することもできる。
Y方向アドレスデコーダ回路16は、Y方向アドレスバス19を介して入力したアドレス信号に基づいて、読出回路群17に含まれているj個の読出回路51および書込回路群18に含まれているj個の書込回路61にそれぞれ接続されているj本のビットデコード線Y1,・・,Yn,・・,Yjのうちの1つ(ビットデコード線Yn)を選択すると共に、選択したビットデコード線Ynに規定電圧を供給(印加)する。この場合、読出回路群17に含まれているj個の読出回路51のうちのビットデコード線Ynに接続されている読出回路51n(図2参照)と、書込回路群18に含まれているj個の書込回路61のうちのビットデコード線Ynに接続されている書込回路61n(図2参照)との一方が作動可能な状態になる。
各読出回路51(一例として読出回路51nを例に挙げて説明する)は、図2に示すように、前段回路(電流供給回路)52、後段回路(差動増幅回路)53、定電流回路54およびスイッチ回路55を備えて構成されて、記憶セル群14のn列目に含まれているi個の記憶セル1のうちの選択された1つの記憶セル1中の各記憶素子3a,3bに流れている電流Ia1,Ia2の差分を差動方式で検出することにより、この記憶セル1から情報を読み出し可能に構成されている。具体的には、前段回路52は、電流電圧変換用の抵抗R1,R2(この場合、両抵抗R1,R2の抵抗値は等しく規定されている)と、2つのトランジスタQ1,Q2と、このトランジスタQ1,Q2に直列に接続された2つのトランジスタQ3,Q4とを備えて構成されている。なお、本例では、各トランジスタQ1からQ4は、一例としてNPN型バイポーラトランジスタで構成されている。
スイッチ回路55は、制御信号線13bからの制御信号によって切り換えられる3つのスイッチSW1,SW2,SW3を備えて構成されている。この場合、各スイッチSW1,SW2,SW3はトランジスタなどの半導体素子で構成されている。これらスイッチのうちのスイッチSW1は、各トランジスタQ1,Q2のベース端子に接続されている。このスイッチSW1は、制御信号線13bからの制御信号により、図6に示すように、読出動作時には各トランジスタQ1,Q2のベース端子にHighレベルを印加し、非読出動作時には各トランジスタQ1,Q2のベース端子にLowレベルを印加する。各トランジスタQ1,Q2は、スイッチSW1からHighレベルが印加されたときに作動して、各エミッタ端子に接続されている各ビット線2a,2bに電流(情報を読み出すための読出電流)Ib1,Ib2を供給する。一方、スイッチSW2,SW3は、各トランジスタQ3,Q4のエミッタ端子に接続されている。これらスイッチSW2,SW3は、制御信号線13bからの制御信号により、図6に示すように、読出動作時にはOFF状態にそれぞれ移行して、各トランジスタQ3,Q4のエミッタ端子への直流電圧Vccの印加を停止し、非読出動作時にはON状態に移行して、各トランジスタQ3,Q4のエミッタ端子に直流電圧Vccを印加する。各トランジスタQ3,Q4は、スイッチSW2,SW3から各々のエミッタ端子に直流電圧Vccが印加されたときには、常に(たとえ、ビットデコード線Ynを介して規定電圧がベース端子に供給されている状態のときでも)OFF状態に移行して、定電流回路54を各ビット線2a,2bから切り離す。他方、各トランジスタQ3,Q4は、スイッチSW2,SW3を介してそれぞれのエミッタ端子に直流電圧Vccが印加されていないときには、ビットデコード線Ynへの規定電圧の印加時にON状態に移行して、定電流回路54を各ビット線2a,2bに接続する。
後段回路53は、図2に示すように、差動増幅回路として構成されて、作動時に各電流Ib1,Ib2の差分値、具体的には各電流Ib1,Ib2に起因して各抵抗R1,R2の両端にそれぞれ発生する各電圧の電位差を検出して増幅する。後段回路53は、Y方向アドレスデコーダ回路16によって選択されているビットデコード線Ynから規定電圧が供給されているときに作動する。また、前段回路52は、ビットデコード線Ynから規定電圧が供給され、かつ上記したようにスイッチSW2,SW3を介してエミッタ端子に直流電圧Vccが印加されていないときに作動する。
定電流回路54は、図2に示すように、抵抗(同一の抵抗値)を介してエミッタ端子がそれぞれ接地された一対のトランジスタQ5,Q6を備え、常時、電流値の同じ定電流Ic1,Ic2を引き込むように構成されている。この場合、各トランジスタQ3,Q4がON状態に移行して、定電流回路54が各ビット線2a,2bに接続されているときには、トランジスタQ5に流れる電流Ic1は、図2に示すように、前段回路52のトランジスタQ1を介してビット線2aに供給される電流Ib1、および選択されたワードデコード線Xmから記憶セル1を介してビット線2aに供給される電流Ia1の合計電流となる。同様にして、トランジスタQ6に流れる電流Ic2は、図2に示すように、前段回路52のトランジスタQ2を介してビット線2bに供給される電流Ib2、および選択されたワードデコード線Xmから記憶セル1を介してビット線2bに供給される電流Ia2の合計電流となる。すなわち、電流Ib1および電流Ia1の合計電流値(合計値)と、電流Ib2および電流Ia2の合計電流値(合計値)は、定電流回路54により、一定となるように制御される。
各書込回路61(一例として書込回路61nを例に挙げて説明する)は、図2に示すように、カレントドライブ回路62、書込データ方向制御回路63、定電流回路64およびスイッチ回路65を備えて構成されて、記憶セル群14のn列目に含まれているi個の記憶セル1のうちの選択された1つの記憶セル1中の各記憶素子3a,3bに書込電流Idを供給することにより、この記憶セル1に情報を書き込み可能に構成されている。
カレントドライブ回路62は、図2に示すように接続された6個のトランジスタQ7〜Q12および抵抗R3,R4を備えて構成されている。具体的には、トランジスタQ7,Q8および抵抗R3,R4が直流電圧Vccにそれぞれ接続され、さらにトランジスタQ7にはトランジスタQ9が、また抵抗R3にはトランジスタQ11が、また抵抗R4にはトランジスタQ12が、またトランジスタQ8にはトランジスタQ10がそれぞれ直列に接続されている。また、トランジスタQ7のベース端子がトランジスタQ12のコレクタ端子に、トランジスタQ8のベース端子がトランジスタQ11のコレクタ端子にそれぞれ接続されている。また、トランジスタQ7のエミッタ端子にはビット線2aが、トランジスタQ8のエミッタ端子にはビット線2bがそれぞれ接続されている。なお、本例では、各トランジスタQ7からQ12は、一例としてNPN型バイポーラトランジスタで構成されている。
定電流回路64は、図2に示すように、抵抗を介してエミッタ端子がそれぞれ接地されると共にベース端子に定電圧が印加された4個のトランジスタQ13〜Q16を備えている。この場合、トランジスタQ13〜Q16の各コレクタ端子は、カレントドライブ回路62のトランジスタQ9,Q10,Q11,Q12の各エミッタ端子にそれぞれ接続されている。また、トランジスタQ13,Q14の各エミッタ端子に接続されている各抵抗は同一抵抗値に設定され、トランジスタQ15,Q16の各エミッタ端子に接続されている各抵抗は同一抵抗値に設定されている。上記の構成により、トランジスタQ13〜Q16は定電流源として常時動作し、特にトランジスタQ13,Q14については書込電流Idとほぼ同じ電流値の電流を引き込むように構成されている。なお、本例では、各トランジスタQ13からQ16は、一例としてNPN型バイポーラトランジスタで構成されている。
書込データ方向制御回路63は、1本のデータ線Dwkを介してkビット目の情報を入力すると共に制御信号線13bを介して制御信号を入力し、書込回路61nを作動させる制御信号を入力しているときには、データ線Dwkを介して入力した情報の内容に基づいてスイッチ回路65に対する制御信号S1を生成して出力する。スイッチ回路65は、制御信号S1によって切り換えられる4つのスイッチSW4〜SW7を備えて構成されている。この場合、各スイッチSW4,SW5,SW6,SW7は、トランジスタなどの半導体素子で構成されて、カレントドライブ回路62内のトランジスタQ11,Q12,Q10,Q9の各エミッタ端子にそれぞれ接続されている。スイッチSW4〜SW7は、制御信号S1によってON状態に移行したときには、各トランジスタQ11,Q12,Q10,Q9のエミッタ端子に直流電圧Vccを印加し、OFF状態に移行したときには各トランジスタQ11,Q12,Q10,Q9のエミッタ端子への直流電圧Vccの印加を停止する。各トランジスタQ11,Q12,Q10,Q9は、それぞれのエミッタ端子に直流電圧Vccが印加されている状態のときには、それぞれのエミッタ端子の電位がそれぞれのベース端子の電位よりも高電位になるため、常にOFF状態に移行する。したがって、カレントドライブ回路62は、それぞれのエミッタ端子に直流電圧Vccが印加されている状態のときには、定電流回路64から切り離された状態となる。
具体的には、スイッチ回路65のスイッチSW4〜SW7は、図6に示すように、情報読出時のような非書込動作時には、制御信号S1により、スイッチSW4,SW5がOFF状態に、スイッチSW6,SW7がON状態に移行する。他方、スイッチSW4〜SW7は、書込動作時において、記憶セル1に例えば情報「0」を書き込むときには、スイッチSW4,SW6がON状態に、スイッチSW5,SW7がOFF状態に移行し、情報「1」を書き込むときには、スイッチSW4,SW6がOFF状態に、スイッチSW5,SW7がON状態に移行する。
次に、磁気メモリデバイスMにおける情報の書込動作について説明する。
まず、書込動作時には、入力端子CSにはチップセレクト信号が入力されるが、入力端子OEには出力許可信号は入力されない。このため、制御ロジック部13は、制御信号線13aを介してデータバッファ12に入力バッファ12aを作動させるための制御信号を出力すると共に、制御信号線13bを介して書込回路群18を作動させるための制御信号を出力する。また、アドレスバッファ11は、外部アドレス入力端子A0〜A20を介して入力したアドレス信号を、Y方向アドレスバス19を介してY方向アドレスデコーダ回路16に出力すると共に、X方向アドレスバス20を介してX方向アドレスデコーダ回路15に出力する。次いで、Y方向アドレスデコーダ回路16は、入力したアドレス信号に基づいて、ビットデコード線Y1〜Yjのうちの一つ(一例としてビットデコード線Yn)を選択する。これにより、ビットデコード線Ynに接続されている各記憶セル群14の読出回路51nおよび書込回路61nに規定電圧が供給される。また、X方向アドレスデコーダ回路15は、入力したアドレス信号に基づいてワードデコード線X1〜Xiのうちの一つ(一例としてワードデコード線Xm)を選択する。これにより、ワードデコード線Xmに接続されている各記憶セル群14の各記憶セル1に規定電圧が供給される。
入力バッファ12aは、制御ロジック部13の制御信号線13aから出力される制御信号によって作動状態に移行して、外部データ端子D0〜D7を介して入力したデータに含まれている各ビットの情報を、各ビットに対応する記憶セル群14の各書込回路群18に書込用データバス21を介してそれぞれ出力する。なお、出力バッファ12bは、非作動状態に維持されている。
次いで、ビットデコード線Ynから規定電圧が供給されている読出回路51nでは、制御信号線13bを介して制御ロジック部13から書込回路61nを作動させるための制御信号を入力するため、スイッチ回路55のスイッチSW1は、各トランジスタQ1,Q2のベース端子にLowレベルを印加する。これにより、各トランジスタQ1,Q2はOFF状態に移行する。また、スイッチ回路55のスイッチSW2,SW3はON状態に移行して(図6参照)、各トランジスタQ3,Q4のエミッタ端子に直流電圧Vccを印加する。これにより、各トランジスタQ3,Q4は、ビットデコード線Ynを介して規定電圧がベース端子に供給されている状態であっても、OFF状態にそれぞれ移行する。以上のようにして、トランジスタQ1,Q2,Q3,Q4がすべてOFF状態に移行するため、読出回路51は、各ビット線2a,2bに対してフローティング状態で接続される(つまり、ビット線2a,2bから切り離される)。
また、ビットデコード線Ynから規定電圧が供給されている書込回路61nでは、書込データ方向制御回路63が、制御信号線13bを介して制御ロジック部13から書込回路群18を作動させるための制御信号を入力すると共に、データ線Dwkを介して記憶すべき情報を入力して、スイッチ回路65に対する制御信号S1を生成して出力する。この場合、例えば、記憶すべき情報が「0」のときには、図6に示すように、書込データ方向制御回路63は、スイッチSW4,SW6をON状態に、スイッチSW5,SW7をOFF状態にそれぞれ移行させる制御信号S1を出力する。これにより、カレントドライブ回路62のトランジスタQ10,Q11のエミッタ端子には直流電圧Vccが印加されて各トランジスタQ10,Q11がOFF状態に移行する。一方、トランジスタQ9,Q12は、ビットデコード線Ynから規定電圧がベース端子に供給され、かつエミッタ端子に直流電圧Vccが印加されない状態となり、ON状態に移行する。この場合、トランジスタQ12は、定電流回路64で規定される定電流を定電流回路64に流出する。これにより、抵抗R4に定電流回路64で規定されている定電流が流れて、抵抗R4での電圧降下が増大する。このため、トランジスタQ7のベース端子に印加される電圧が低下してトランジスタQ7がOFF状態に移行する。他方、トランジスタQ11がOFF状態となることにより、カレントドライブ回路62のトランジスタQ8のベース端子には抵抗R3を介して直流電圧Vccが印加されて、トランジスタQ8はON状態に移行する。
以上のように、トランジスタQ8,Q9がON状態に移行し、かつトランジスタQ7,Q10がOFF状態に移行するため、カレントドライブ回路62は、トランジスタQ8を介してビット線2bとの接続ポイントP2に直流電圧Vccを印加し、トランジスタQ9を介してビット線2aとの接続ポイントP1を定電流回路64に接続する。記憶セル1では、トランジスタ4が、ワードデコード線Xmからベース領域に規定電圧が印加されてON状態になり、フォワード方向に電流を流す結果、記憶セル1には、図2において実線で示す向きで書込電流Idが流れる。この際に、スピン注入磁化反転型記憶素子としてそれぞれ構成されている記憶セル1の各記憶素子3a,3bにはトランジスタ4を介して逆向きで書込電流Idが流れる。具体的には、記憶素子3bには、第3の強磁性層35から第1の強磁性層31に向けて書込電流Idが流れ、逆に、記憶素子3aには、第1の強磁性層31から第3の強磁性層35に向けて書込電流Idが流れる。このため、記憶セル群14kのm行n列に配設されている記憶セル1の各記憶素子3a,3bの一方が高抵抗値に、他方が低抵抗値となる結果、データ線Dwkを介して入力された情報がこの記憶セル1に記憶される。同様にして、他の記憶セル群14においても、m行n列に配設されている記憶セル1にデータ線Dw(データ線Dwkを除く他のデータ線)から入力された情報がそれぞれ記憶されるため、外部データ端子D0〜D7を介して入力したデータに含まれている各ビットの情報が各記憶セル群14に記憶される。
また、記憶すべき情報が「1」のときには、図6に示すように、書込データ方向制御回路63は、各スイッチSW4〜SW7を、情報「0」を記憶させるときとは逆の状態に移行させる制御信号S1を出力する。これにより、カレントドライブ回路62の各トランジスタQ7〜Q12も、情報「0」を記憶させるときとは逆のON/OFF状態に移行する。この結果、カレントドライブ回路62は、トランジスタQ7を介してビット線2aとの接続ポイントP1に直流電圧Vccを印加し、トランジスタQ10を介してビット線2bとの接続ポイントP2を定電流回路64に接続する。また、記憶セル1では、トランジスタ4が、ワードデコード線Xmからベース領域に規定電圧が印加されてON状態になり、リバース方向にも十分な電流を供給し得る状態になっている。このため、記憶セル1には、図2において破線で示す向き(情報「0」を記憶させるときとは逆向き)で書込電流Idが流れる。したがって、記憶セル群14kのm行n列に配設されている記憶セル1の各記憶素子3a,3bには、トランジスタ4を介して互いに逆向きで十分な書込電流Idが流れる。この結果、各記憶素子3a,3bの他方が高抵抗値に、一方が低抵抗値となり、データ線Dwkを介して入力された情報がこの記憶セル1に記憶される。同様にして、他の記憶セル群14においても、m行n列に配設されている記憶セル1にデータ線Dwから入力された情報がそれぞれ記憶されるため、外部データ端子D0〜D7を介して入力したデータに含まれている各ビットの情報が各記憶セル群14に記憶される。
続いて、磁気メモリデバイスMにおける情報の読出動作について説明する。
まず、読出動作時には、入力端子CSにチップセレクト信号が入力され、かつ入力端子OEに出力許可信号が入力される。このため、制御ロジック部13は、制御信号線13aを介してデータバッファ12に出力バッファ12bを作動させるための制御信号を出力すると共に、制御信号線13bを介して読出回路群17を作動させるための制御信号を出力する。また、アドレスバッファ11は、外部アドレス入力端子A0〜A20を介して入力したアドレス信号を、Y方向アドレスバス19を介してY方向アドレスデコーダ回路16に出力すると共に、X方向アドレスバス20を介してX方向アドレスデコーダ回路15に出力する。次いで、Y方向アドレスデコーダ回路16は、入力したアドレス信号に基づいて、ビットデコード線Y1〜Yjのうちの一つ(一例としてビットデコード線Yn)を選択する。これにより、ビットデコード線Ynに接続されている各記憶セル群14の読出回路51nおよび書込回路61nに規定電圧が供給される。また、X方向アドレスデコーダ回路15は、入力したアドレス信号に基づいてワードデコード線X1〜Xiのうちの一つ(一例としてワードデコード線Xm)を選択する。これにより、ワードデコード線Xmに接続されている各記憶セル群14の各記憶セル1に規定電圧が供給される。
出力バッファ12bは、制御ロジック部13の制御信号線13aから出力される制御信号によって作動状態に移行して、読出用データバス22を介して入力する各記憶セル群14からの情報を外部データ端子D0〜D7に出力し得る状態になる。なお、入力バッファ12aは、非作動状態に維持されている。
次いで、ビットデコード線Ynから規定電圧が供給されている書込回路61nでは、書込データ方向制御回路63が、制御信号線13bを介して制御ロジック部13から読出回路群17を作動させるための制御信号を入力して、スイッチ回路65に対する制御信号S1を生成して出力する。この場合(読出動作時には)、図6に示すように、書込データ方向制御回路63は、スイッチSW4,SW5をOFF状態に、スイッチSW6,SW7をON状態にそれぞれ移行させる制御信号S1を出力する。これにより、カレントドライブ回路62のトランジスタQ9,Q10のエミッタ端子には直流電圧Vccが印加されて各トランジスタQ9,Q10がOFF状態に移行する。一方、トランジスタQ11,Q12は、エミッタ端子に直流電圧Vccが印加されず、かつビットデコード線Ynから規定電圧がベース端子に供給されている状態となってON状態に移行して、定電流回路64で規定される定電流を定電流回路64に流出する。これにより、抵抗R3,R4に定電流回路64で規定されている定電流がそれぞれ流れて、抵抗R3,R4での電圧降下が増大する。このため、トランジスタQ7,Q8の各ベース端子に印加される電圧がそれぞれ低下してトランジスタQ7,Q8がOFF状態に移行する。以上のようにして、トランジスタQ7,Q8,Q9,Q10がOFF状態に移行するため、書込回路61nは、各ビット線2a,2bに対してフローティング状態で接続される(つまり、ビット線2a,2bから切り離される)。
また、ビットデコード線Ynから規定電圧が供給されている読出回路51nでは、制御信号線13bを介して制御ロジック部13から読出回路51nを作動させるための制御信号を入力する。この際には、スイッチ回路55のスイッチSW1が、図6に示すように、各トランジスタQ1,Q2のベース端子にHighレベルを印加する。これにより、各トランジスタQ1,Q2はON状態に移行する。また、スイッチ回路55のスイッチSW2,SW3はOFF状態に移行して、各トランジスタQ3,Q4のエミッタ端子への直流電圧Vccの印加が停止される。これにより、ビットデコード線Ynからベース端子に規定電圧が供給されている各トランジスタQ3,Q4は、ON状態に移行して、定電流回路54で規定される定電流Ic1,Ic2を定電流回路54に流出する。
また、ワードデコード線Xmによって選択された各トランジスタ4(各記憶セル群14のm行目に位置する記憶セル1内のトランジスタ4)のベース端子には、規定電圧が供給(印加)されることにより、各トランジスタ4は、エミッタ領域およびコレクタ領域よりもベース領域が高電位な状態に移行する。これにより、図2に示すように、ワードデコード線Xmからは、各トランジスタ4のベース領域、各トランジスタ4のエミッタ領域、およびこのエミッタ領域に接続されている記憶素子3aを介する経路でビット線2aに向けて電流Ia1が流れると共に、各トランジスタ4のベース領域、各トランジスタ4のコレクタ領域、およびこのコレクタ領域に接続されている記憶素子3bを介する経路でビット線2bに向けて電流Ia2が流れる。この場合、各記憶セル群14のm行n列に位置する記憶セル1に含まれている各記憶素子3a,3bは、記憶セル1に記憶されているビットの情報に応じて、いずれか一方が高抵抗状態にあり、他方が低抵抗状態にある。また、ビット線2aが接続されているトランジスタQ1のエミッタ端子は、そのベース端子にスイッチ回路55のスイッチSW1を介して供給されている電圧からダイオードの順方向電圧分だけ低下した電位となる。同様にして、ビット線2bが接続されているトランジスタQ2のエミッタ端子は、そのベース端子にスイッチ回路55のスイッチSW1を介して供給されている電圧からダイオードの順方向電圧分だけ低下した電位であって、トランジスタQ1のエミッタ端子の電位と同電位となる。このため、各記憶素子3a,3bに流れる各電流Ia1,Ia2の電流値は、記憶セル1に記憶されているビットの情報に応じて、つまり各記憶素子3a,3bの抵抗値に応じて、一方(低抵抗側)が大きく、他方(高抵抗側)が小さい値になる。また、電流Ib1および電流Ia1の合計電流である電流Ic1と、電流Ib2および電流Ia2の合計電流である電流Ic2とが、定電流回路54nによって一定に制御されている。このため、それぞれ、一定かつ同一の電流値である各電流Ic1,Ic2から各電流Ia1,Ia2を差し引いた各電流Ib1,Ib2の電流値は、各電流Ia1,Ia2が増加したときには減少し、減少したときには増加する。
各読出回路51nの後段回路53は、各電流Ib1,Ib2に基づいて各抵抗R1,R2の両端に発生する各電圧の電圧差(各電流Ib1,Ib2の電流値の差分、つまり各電流Ia1,Ia2の電流値の差分でもある)を検出することにより、記憶セル1に記憶されている情報(2値情報)を取得して読出用データバス22に出力する。次いで、出力バッファ12bが、読出用データバス22を介して入力したデータを外部データ端子D0〜D7に出力する。以上により、記憶セル1に記憶されているデータの読み取りが完了する。
このように、この磁気メモリデバイスMでは、それぞれスピン注入磁化反転型記憶素子として構成された一対の記憶素子3a,3bを使用して記憶セル1を構成している。このため、この磁気メモリデバイスMによれば、定電流回路54を備えた差動方式型の読出回路51nを用いて、一方の記憶素子3aに流れる電流Ia1と他方の記憶素子3bに流れる電流Ia2との差分、具体的には、前段回路52に流れる電流Ib1(読出電流)と前段回路52に流れる電流Ib1(読出電流)との差分に基づいて、記憶セル1から情報を読み出すことができる。このため、記憶素子3a,3bの個々の抵抗値が若干ばらついたとしても、各記憶素子3a,3bの抵抗値のばらつきに起因して各電流電流Ia1,Ia2および各電流Ib1,Ib2に発生するオフセット成分や、各ビット線2a,2bに発生する雑音を除去することができる。したがって、各記憶セル1に記憶されている情報をより確実に読み出すことができる。また、記憶セル1への情報の書き込み時には、一対の記憶素子3a,3bを介して一対のビット線2a,2bを互いに接続することによって一対のビット線2a,2bのうちの高電位のビット線から低電位のビット線への電流の流入を許容し、記憶セル1からの情報の読み出し時には、一対の記憶素子3a,3bを介してワードデコード線Xと一対のビット線2a,2bとを接続することによってワードデコード線Xから各ビット線2a,2bへの電流の流入を許容するスイッチ回路(上記例ではトランジスタ4)を用いたことにより、一対の記憶素子3a,3bで1つの記憶セル1を構成しつつワードデコード線Xの共有化を図ることができるため、一対の記憶素子3a,3bで1つの記憶セル1を構成する磁気メモリデバイスMにおいても十分に小型化を図ることができる。
また、ベース領域43がワードデコード線Xに接続され、かつコレクタ領域42が一対の記憶素子3a,3bの各他端側のうちの一方に接続され、かつエミッタ領域44が一対の記憶素子3a,3bの各他端側のうちの他方に接続されている1つのトランジスタ4でスイッチ回路を構成したことにより、スイッチ回路の構造、ひいては各記憶セル1の構造を簡略化できるため、磁気メモリデバイスMを一層小型化できると共に、安価に製造することができる。
さらに、この磁気メモリデバイスMでは、トランジスタ4におけるエミッタ領域44およびコレクタ領域42の各不純物濃度を同等に設定し、さらにはエミッタ領域44の面積を広くして、ベース領域43に対するエミッタ領域44の接触面積がベース領域43に対するコレクタ領域42の接触面積に可能な限り近づくように設定されている。したがって、この磁気メモリデバイスMによれば、上記したように各記憶セル1に含まれているスイッチ回路としてのトランジスタ4が順方向と同様にして逆方向にも十分な電流(書込電流)Idを供給できるため、一対の記憶素子3a,3bに情報(「1」および「0」)を確実に記憶させることができる。また、トランジスタ4のベース領域43からエミッタ領域44に向かって順方向に電流が流れたときのPN障壁電圧Vbe(ベース領域43とエミッタ領域44との間の順方向電圧)と、ベース領域43からコレクタ領域42に向かって順方向に電流が流れたときのPN障壁電圧Vbc(ベース領域43とコレクタ領域42との間の順方向電圧)とをほぼ同一にすることができるため、情報の読み出し時においてトランジスタ4を介して一対の記憶素子3a,3bにそれぞれ印加する電圧をほぼ同一にすることができる。このため、この印加する電圧のばらつきに起因して一対の記憶素子3a,3bに流れる電流Ia1,Ia2がばらつく事態を確実に回避できるため、高い精度で情報を読み出すことができる。
なお、本発明は、上記した構成に限定されない。例えば、上記した記憶セル1では、コレクタ領域42およびエミッタ領域44の各不純物濃度を互いに同等に規定する構成(第1の構成)、およびベース領域43に対するエミッタ領域44の接触面積をベース領域43に対するコレクタ領域42の接触面積に可能な限り近づける構成(第2の構成)の双方を採用してトランジスタ4を構成したが、第1の構成および第2の構成のいずれか一方を採用するだけでも、順方向の電流増幅率に逆方向の電流増幅率を近づけることができ、かつPN障壁電圧VbeとPN障壁電圧Vbcとをほぼ同一にできる限り、この一方の構成のみを採用してトランジスタ4を構成することもできる。
また、上記した記憶セル1に代えて、図7に示すように、スイッチ回路71を3つの半導体スイッチ素子(同図では一例として電界効果トランジスタ)71a,71b,71cで構成した記憶セル1Aを採用することもできる。この場合、電界効果トランジスタ71aが一対の記憶素子3a,3bの各他端間に接続されている。また、電界効果トランジスタ71bは記憶素子3aの他端と直流電圧Vccとの間に接続され、電界効果トランジスタ71cは記憶素子3bの他端と直流電圧Vccとの間に接続されている。また、この記憶セル1Aを採用する場合、前述したX方向アドレスデコーダ回路15に代えて、X方向アドレスデコーダ回路15Aを使用し、書込ワードデコード線Xw(同図ではm行目の書込ワードデコード線Xwmを示している)で電界効果トランジスタ71aのゲート端子とX方向アドレスデコーダ回路15Aとを接続すると共に、読出ワードデコード線Xr(同図ではm行目の書込ワードデコード線Xwrを示している)で電界効果トランジスタ71b,71cの各ゲート端子とX方向アドレスデコーダ回路15Aとを接続する。このX方向アドレスデコーダ回路15Aは、X方向アドレスデコーダ回路15と同様にしてX方向アドレスバス20を介してアドレスバッファ11に接続されると共に、さらに制御ロジック部13と制御信号線13bで接続される。また、X方向アドレスデコーダ回路15Aは、X方向アドレスバス20を介して入力するアドレス信号と、制御信号線13bを介して入力する制御信号とに基づいて、読出動作時には、読出ワードデコード線Xrに規定電圧を供給し、書込動作時には、書込ワードデコード線Xwに規定電圧を供給する。この構成においても、記憶素子3a,3bの個々の抵抗値が若干ばらついたとしても、記憶セル1と同様の回路構成で情報を読み出すことにより、各記憶素子3a,3bの抵抗値のばらつきに起因して各電流電流Ia1,Ia2および各電流Ib1,Ib2に発生するオフセット成分や、各ビット線2a,2bに発生する雑音を除去することができるため、記憶セル1Aに記憶されている情報を確実に読み出すことができる。
また、各記憶素子3a,3bとして、図5に示す構成の記憶素子以外にも、さらに多くの磁性層や非磁性層を積層して構成した公知の記憶素子(例えば、特開2004−179483号公報に開示されている記憶素子)を使用できるのは勿論である。また、読出回路51や書込回路61については、一例としてバイポーラトランジスタで構成した例を挙げて説明したが、電界効果トランジスタで構成してもよいのは勿論である。