JP2006294155A - 磁気メモリデバイス - Google Patents

Abstract

【課題】さらなる小型化を図り得る磁気メモリデバイスを提供する。
【解決手段】一対の磁気抵抗効果発現体２ａ，２ｂを有すると共に書込ビット線３の一対の線路３ａ，３ｂに沿って並設された複数の記憶セル１と、記憶セル１毎に配設されると共に一対の線路３ａ，３ｂに接続されて、一対の線路３ａ，３ｂに流れる書込電流を各磁気抵抗効果発現体２ａ，２ｂの近傍に誘導する複数の副書込線５と、各副書込線５に介装されると共に作動状態において各副書込線５に双方向に書込電流を流す１つのトランジスタ６とを備えている。
【選択図】図２

Description

本発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読出しが可能に構成された磁気メモリデバイスに関するものである。

この種の磁気メモリデバイスとして、本願出願人が既に提案した特開２００４−１７８６２３号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイスは、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ：Magnetic Random Access Memory 」ともいう）であって、一対の磁気抵抗効果発現体（磁気抵抗効果素子）および一対の逆流防止用ダイオードを備えた複数の記憶セルが二次元配列されて構成されている。

この磁気メモリデバイスでは、Ｘ方向カレントドライブ回路群に含まれている１つの書込回路としてのＸ方向カレントドライブ回路、およびＹ方向カレントドライブ回路群に含まれている１つの書込回路としてのＹ方向カレントドライブ回路を選択することにより、選択されたＸ方向カレントドライブ回路およびＹ方向カレントドライブ回路がそれぞれに接続された書込用ワード線および書込用ビット線に書込電流が供給される。この場合、書込用ワード線および書込用ビット線は、Ｘ方向カレントドライブ回路およびＹ方向カレントドライブ回路に対して遠端側で互いに接続された一対の線路でそれぞれ構成されることにより、各カレントドライブ回路から供給された書込電流を遠端側で折り返して各カレントドライブ回路に戻すように構成されている。この結果、記憶セル群に含まれている複数の記憶セルのうちの書込電流が流れている書込用ワード線および書込用ビット線の交差部分に配設されている記憶セルに各書込電流の合成磁界が印加されることにより、記憶セル内の一対の磁気抵抗効果発現体のうちの一方が高抵抗値となると共に他方が低抵抗値となって１ビットの情報が記憶される。この場合、Ｘ方向カレントドライブ回路およびＹ方向カレントドライブ回路は、同公報中の図５に示すように構成されている。

一方、この磁気メモリデバイスにおいて、複数の記憶セルのうちの一つに記憶されている情報を読み出すときには、同公報中の図９に示すＹ方向アドレスデコーダを介して一対のトランジスタ（列選択用トランジスタ）を作動させることにより、この一対の列選択用トランジスタのエミッタ端子にそれぞれ接続されている一対のセンスビット線（電流供給ライン）に電流電圧変換用抵抗器を介して電流を供給可能な状態とする。また、Ｘ方向アドレスデコーダを介して１つの定電流回路を作動させることにより、この定電流回路に接続されている１つのセンスワード線（電流引込ライン）に接続されている記憶セルから定電流を引き込み可能な状態とする。これにより、この一対の電流供給ラインとこの１つの電流引込ラインとの交差部分に配設されて両ラインに接続されている１つの記憶セルが選択されて、電源から一方の電流電圧変換用抵抗器、一方の列選択用トランジスタ、選択された記憶セルに含まれている一方の磁気抵抗効果発現体、一方の逆流防止用ダイオードおよび定電流回路を経由してグランドに至る第１の経路と、電源から他方の電流電圧変換用抵抗器、他方の列選択用トランジスタ、選択された記憶セルに含まれている他方の磁気抵抗効果発現体、他方の逆流防止用ダイオードおよび定電流回路を経由してグランドに至る第２の経路とに、各磁気抵抗効果発現体の抵抗値に応じた電流がそれぞれ流れる。また、各経路に配設された各電流電圧変換用抵抗器の両端には、各経路を流れる各電流の電流値に比例した電圧がそれぞれ発生する。したがって、各電流電圧変換用抵抗器に発生する各電圧（または各電圧の電圧差）を検出することにより、選択された記憶セルに含まれている各磁気抵抗効果発現体の抵抗値の大小を検出して、この記録セルに記憶されている情報を読み出すことができる。
特開２００４−１７８６２３号公報

ところで、発明者らは、上記した従来の磁気メモリデバイスを基にして、図５に示す構成の記憶セルを備えた磁気メモリデバイスも開発している。この磁気メモリデバイス１０１は、書込線としては書込用ワード線は備えずに一対の線路１０２ａ，１０２ｂで構成された書込用ビット線１０２のみを備えている。また、この磁気メモリデバイス１０１では、記憶セル１０３は、一対の磁気抵抗効果発現体２ａ，２ｂ、一対の逆流防止用ダイオードＤａ，Ｄｂ、一対のトランジスタ（一例としてＮＰＮ型バイポーラトランジスタ）ＴＲａ，ＴＲｂ、および副書込線１０４を備えて構成されている。この場合、副書込線１０４は、その各端部が線路１０２ａ，１０２ｂにそれぞれ接続されて、書込用ビット線１０２に流れる書込電流を各磁気抵抗効果発現体２ａ，２ｂの近傍に誘導するように配設されている。また、各トランジスタＴＲａ，ＴＲｂは、一方のコレクタ端子が他方のエミッタ端子に接続された並列状態で副書込線１０４に介装されている。また、各トランジスタＴＲａ，ＴＲｂのベース端子には、データ線Ｄｙとデータ線Ｒｙとが接続されている。この場合、データ線Ｄｙには記憶セル１０３に記憶させる情報と同じ論理情報が出力され、またデータ線Ｒｙには記憶セル１０３に記憶させる情報とは逆の論理情報が出力される。

この磁気メモリデバイス１０１では、記憶セル１０３に情報を書き込むときには、記憶セル１０３に記憶させる情報の内容に応じて、データ線Ｄｙ，Ｒｙの各レベルが相反する状態（例えば、一方が「Ｈｉｇｈ」のときに他方は「Ｌｏｗ」となる状態）で変化する。また、このデータ線Ｄｙ，Ｒｙの各レベルに対応して、書込用ビット線１０２を構成する線路１０２ａ，１０２ｂの各電位が相反する状態で変化する。具体的には、例えば、情報「１」を書き込むときには、データ線ＤｙがＨｉｇｈで、データ線ＲｙがＬｏｗとなる。したがって、線路１０２ａが高電位で線路１０２ｂが低電位となる。逆に、情報「０」を書き込むときには、データ線ＤｙがＬｏｗで、データ線ＲｙがＨｉｇｈとなる。したがって、線路１０２ａが低電位で線路１０２ｂが高電位となる。このため、記憶セル１０３に記憶させる情報の内容に応じて、副書込線１０４に流れる書込電流の向きが切り替わり、磁気抵抗効果発現体２ａ，２ｂに印加される書込電流による磁界の向きも切り替わる。この結果、この磁界の向きに応じて、磁気抵抗効果発現体２ａ，２ｂの一方が高抵抗値で他方が低抵抗値になり、記憶セル１０３に所望の情報が記憶される。一方、記憶セル１０３に記憶されている情報を読み出すときには、読出用ワード線Ｘに所定の電圧を印加する。これにより、読出用ワード線Ｘから各逆流防止用ダイオードＤａ，Ｄｂを介して各磁気抵抗効果発現体２ａ，２ｂに読出電流が供給される。この場合、各磁気抵抗効果発現体２ａ，２ｂには、各磁気抵抗効果発現体２ａ，２ｂの抵抗値に応じた読出電流がそれぞれ流れ、この読出電流は読出ビット線１０５を構成する一対の線路１０５ａ，１０５ｂを経由して図外の定電流回路に流入する。したがって、線路１０５ａ，１０５ｂに流れる各読出電流を図外の読出回路で検出することにより、記憶セル１０３に記憶されている情報を読み出すことができる。

この磁気メモリデバイス１０１によれば、情報の書込みに際して、情報を書き込もうとする記憶セル１０３が配置された副書込線１０４で、書込用ビット線１０２を構成する線路１０２ａ，１０２ｂに流れる書込電流を折り返すことができる。したがって、書込用ワード線を不要にすることができ、これに伴って、書込用ワード線に電流を供給するＸ方向カレントドライブ回路も不要にすることができる。このため、磁気メモリデバイス１０１の構成を簡略化でき、磁気メモリデバイス１０１のさらなる小型化も可能となる。

ところが、磁気メモリデバイス１０１の記憶セル１０３について、発明者らがさらに検討した結果、以下のような改善すべき点を発見した。すなわち、この磁気メモリデバイス１０１では、記憶セル１０３内に、情報の書き込みのための２つのトランジスタＴＲａ，ＴＲｂと情報の読み出しのための２つの磁気抵抗効果発現体２ａ，２ｂとが配設されている。したがって、記憶セル１０３自体の構成が複雑になる結果、記憶セル、ひいては磁気メモリデバイスのさらなる小型化を行い難いという解決すべき課題を発見した。

本発明は、かかる課題を解決すべくなされたものであり、さらなる小型化を図り得る磁気メモリデバイスを提供することを主目的とする。

上記目的を達成すべく本発明に係る磁気メモリデバイスは、少なくとも１つの磁気抵抗効果発現体を有すると共に一対の書込線に沿って並設された複数の記憶セルと、前記記憶セル毎に配設されると共に前記一対の書込線に接続されて、当該一対の書込線に流れる書込電流を前記磁気抵抗効果発現体の近傍に誘導する複数の副書込線と、前記各副書込線に介装されると共に作動状態において当該各副書込線に双方向に前記書込電流を流す１つのトランジスタとを備えている。

この場合、前記記憶セルは、前記磁気抵抗効果発現体を一つ有して構成され、前記トランジスタは、２つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで構成されると共にコレクタ端子および第１のエミッタ端子が前記副書込線にそれぞれ接続されることによって当該副書込線に介装され、かつ第２のエミッタ端子が前記磁気抵抗効果発現体に接続されている。

また、前記記憶セルは、前記磁気抵抗効果発現体を一対有すると共に当該一対の磁気抵抗効果発現体のうちの一方の抵抗値が他方の抵抗値よりも大きいか否かに基づいて１ビットの情報を記憶するように構成され、前記トランジスタは、３つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで構成されると共にコレクタ端子および第１のエミッタ端子が前記副書込線にそれぞれ接続されることによって当該副書込線に介装され、かつ第２のエミッタ端子が前記一対の磁気抵抗効果発現体のうちの一方に接続されると共に第３のエミッタ端子が前記一対の磁気抵抗効果発現体のうちの他方に接続されている。

さらに、前記トランジスタは、Ｐ型半導体基板上にＮＰＮ構造で構成されると共に、当該ＮＰＮ構造における前記Ｐ型半導体基板側に位置するコレクタ層としてＮ型半導体層と当該Ｐ型半導体基板との間が高絶縁状態に形成されている。

本発明に係る磁気メモリデバイスによれば、記憶セル毎に配設されると共に一対の書込線に接続されて、一対の書込線に流れる書込電流を磁気抵抗効果発現体の近傍に誘導する複数の副書込線と、各副書込線に介装されると共に作動状態において各副書込線に双方向に書込電流を流す１つのトランジスタとを備えたことにより、本発明者が既に開発している２つのトランジスタを備える上記の構成と比較して、各記憶セルをより小型化することができ、これにより、磁気メモリデバイス全体もより小型化することができる。

また、本発明に係る磁気メモリデバイスによれば、各記憶セルに１つの磁気抵抗効果発現体を有する磁気メモリデバイスにおいて、２つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで上記のトランジスタを構成すると共に、コレクタ端子および第１のエミッタ端子を副書込線にそれぞれ接続することによってこのトランジスタを副書込線に介装し、このトランジスタの第２のエミッタ端子に磁気抵抗効果発現体を接続してベース端子から流入した読出電流を磁気抵抗効果発現体に供給するように構成したことにより、トランジスタと共に磁気抵抗効果発現体に読出電流を供給するための逆流防止用ダイオードを備える構成と比較して、各記憶セルの構造を簡略化することができるため、磁気メモリデバイスをより安価に製造することができる。

また、本発明に係る磁気メモリデバイスによれば、各記憶セルに一対の磁気抵抗効果発現体を有する磁気メモリデバイスにおいて、３つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで上記のトランジスタを構成すると共に、コレクタ端子および第１のエミッタ端子を副書込線にそれぞれ接続することによってこのトランジスタを副書込線に介装し、このトランジスタの第２のエミッタ端子に一対の磁気抵抗効果発現体のうちの一方を接続すると共に第３のエミッタ端子に一対の磁気抵抗効果発現体のうちの他方を接続して、ベース端子から流入した読出電流を各磁気抵抗効果発現体に供給するように構成したことにより、２つのトランジスタと共に一対の磁気抵抗効果発現体に読出電流を供給するための２つの逆流防止用ダイオードを備える構成と比較して、各記憶セルの構造を簡略化することができるため、磁気メモリデバイスをより安価に製造することができる。

さらに、本発明に係る磁気メモリデバイスによれば、Ｐ型半導体基板上にＮＰＮ構造で上記のトランジスタを構成すると共に、ＮＰＮ構造におけるＰ型半導体基板側に位置するコレクタ層としてＮ型半導体層とＰ型半導体基板との間を高絶縁状態に形成したことにより、ラッチアップの発生を抑制することができる。

以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。

まず、図１，２を参照して、本発明に係る磁気メモリデバイスＭの構成について説明する。

図１に示すように、磁気メモリデバイスＭは、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４、Ｙ方向駆動制御回路部２１およびＸ方向駆動制御回路部３１を備えている。この場合、Ｙ方向駆動制御回路部２１は、読出用Ｙ方向アドレスデコーダ回路２２、書込用Ｙ方向アドレスデコーダ回路２３、読出回路群２４、Ｙ方向カレントドライブ回路群２５、読出用定電流回路群２６および書込用定電流回路群２７を有している。他方、Ｘ方向駆動制御回路部３１は、Ｘ方向アドレスデコーダ回路３２を有している。また、この磁気メモリデバイスＭは、記憶セル群１４、読出回路群２４、Ｙ方向カレントドライブ回路群２５、読出用定電流回路群２６および書込用定電流回路群２７については、データ（データバッファ１２を介して入力するデータ）のビット数（本例では一例として８つ）と同じ数だけ備えている。また、磁気メモリデバイスＭは、アドレスバッファ１１を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「１」か「０」）を、各ビットに対応する記憶セル群１４におけるこの所定のアドレスの１つの記憶セル１にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスＭに含まれている各構成要素は、電源端子ＰＷとグランド端子ＧＮＤとの間に直流電圧源から供給される直流電圧Ｖｃｃによって作動する。

アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号（例えばアドレス信号のうちの上位のアドレス信号）をＹ方向アドレスバス１５を介して読出用Ｙ方向アドレスデコーダ回路２２に出力すると共に、アドレス信号（例えばアドレス信号のうちの下位のアドレス信号）をＸ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。

データバッファ１２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ１２ａおよび出力バッファ１２ｂを備えている。また、データバッファ１２は、制御信号線１３ａを介して制御ロジック部１３に接続されている。この場合、入力バッファ１２ａは、Ｙ方向書込用データバス１８を介して各Ｙ方向カレントドライブ回路群２５に接続されている。また、入力バッファ１２ａは、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を８つの記憶セル群１４のうちの各ビットに対応する記憶セル群１４に記憶させるために、各ビットの情報と同じ論理情報および各ビットの情報とは逆の論理情報を、各ビットに対応する各Ｙ方向カレントドライブ回路群２５にそれぞれ出力する。

具体的には、入力バッファ１２ａは、図２に示すように、外部データ端子Ｄｋ（ｋは０〜７の整数）を介して入力した情報（本例ではこの情報をｋビット目の情報という）と同じ論理情報をＹ方向書込用データバス１８のデータ線Ｄｙｋを介して、またｋビット目の情報とは逆の論理情報をＹ方向書込用データバス１８のデータ線Ｒｙｋを介して、ｋビット目の情報が記憶される記憶セル群１４ｋに接続されているＹ方向カレントドライブ回路群２５に出力する。一方、出力バッファ１２ｂは、Ｙ方向読出用データバス１９を介して各記憶セル群１４ｋの読出回路群２４に接続されている。また、出力バッファ１２ｂは、各記憶セル群１４ｋの読出回路群２４によって読み出された各ビットの情報をＹ方向読出用データバス１９を介して入力すると共に、入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。また、入力バッファ１２ａおよび出力バッファ１２ｂは、制御信号線１３ａを介して制御ロジック部１３から入力した制御信号に従って作動する。

制御ロジック部１３は、入力端子ＣＳおよび入力端子ＯＥを備え、データバッファ１２、読出用Ｙ方向アドレスデコーダ回路２２、書込用Ｙ方向アドレスデコーダ回路２３および読出回路群２４の動作を制御する。具体的には、制御ロジック部１３は、入力端子ＣＳを介して入力したチップセレクト信号、および入力端子ＯＥを介して入力した出力許可信号に基づいて、入力バッファ１２ａおよび出力バッファ１２ｂのいずれをアクティブにするか否かを決定すると共に、この決定に従って入力バッファ１２ａおよび出力バッファ１２ｂを作動させるための制御信号を生成して制御信号線１３ａを介してデータバッファ１２に出力する。また、制御ロジック部１３は、チップセレクト信号および出力許可信号に基づいて、読出用Ｙ方向アドレスデコーダ回路２２および書込用Ｙ方向アドレスデコーダ回路２３のいずれをアクティブにするか否かを決定すると共に、この決定に従って各Ｙ方向アドレスデコーダ回路２２，２３を作動させるための制御信号を生成して制御信号線１３ｂを介して各Ｙ方向アドレスデコーダ回路２２，２３に出力する。

各記憶セル群１４は、図２に示すように、互いに並設された一対の線路３ａ，３ｂ（本発明における書込線に相当する。図２参照）で構成されると共に図１中のＸ方向の向きで並設された複数（ｊ本。ｊは２以上の整数）の書込ビット線３と、互いに並設された一対の線路４ａ，４ｂで構成されると共に各書込ビット線３にそれぞれ並設された複数（ｊ本）の読出ビット線４と、各書込ビット線３および各読出ビット線４とそれぞれ交差すると共に図１中のＹ方向の向きで並設された複数（ｉ本。ｉは２以上の整数）のワードデコード線Ｘ（図２ではＸｍ）と、書込ビット線３およびワードデコード線Ｘの各交差部分に配設されることによって二次元状に配列（一例としてｉ行ｊ列のマトリクス状で配列）された複数（（ｉ×ｊ）個）の記憶セル（磁気記憶セル）１と、各記憶セル１毎に配設された複数の副書込線５とを備えて構成されている。この場合、各副書込線５は、その各端部が書込ビット線３の一対の線路３ａ，３ｂにそれぞれ接続されると共に、書込ビット線３に流れる書込電流を各記憶セル１内に配設された後述の一対の磁気抵抗効果発現体の近傍に誘導し得るように配設されている。なお、図２では、説明の理解を容易にするため、一例としてｍ行ｎ列の位置に配設された１つの記憶セル１およびこの記憶セル１に関連する構成要素のみを示している。ここで、ｍは１以上ｉ以下の整数であり、ｎは１以上ｊ以下の整数である。以下、記憶セル１およびこの記憶セル１に関連する構成の説明においては、ｍ行ｎ列の位置に配設された１つの記憶セル１およびこの記憶セル１に関連する構成要素を例に挙げて説明する。

記憶セル１は、図２に示すように、一対の記憶素子１ａ，１ｂおよびトランジスタ６を備えて構成されている。この場合、各記憶素子１ａ，１ｂは、ＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用して構成された磁気抵抗効果発現体２ａ，２ｂをそれぞれ含んで構成されている。トランジスタ６は、一例として３つのエミッタ端子を備えたマルチエミッタ型のバイポーラトランジスタ（ＮＰＮ型）で構成されている。磁気抵抗効果発現体２ａは、トランジスタ６の第２のエミッタ端子とｎ列目の読出ビット線４の一方の線路４ａとの間に接続され、磁気抵抗効果発現体２ｂは、トランジスタ６の第３のエミッタ端子とｎ列目の読出ビット線４の他方の線路４ｂとの間に接続されている。また、トランジスタ６のベース端子は、ｍ行目のワードデコード線Ｘｍに接続されている。また、トランジスタ６は、そのコレクタ端子および第１のエミッタ端子が副書込線５にそれぞれ直接接続された状態で、副書込線５に介装されている。記憶セル１は、トランジスタ６の作動状態において、書込ビット線３から副書込線５に流入する書込電流に起因して発生する磁界の向きに応じて、記憶素子１ａ中の磁気抵抗効果発現体２ａの抵抗値が記憶素子１ｂ中の磁気抵抗効果発現体２ｂの抵抗値よりも小さくなる状態と、記憶素子１ａ中の磁気抵抗効果発現体２ａの抵抗値が記憶素子１ｂ中の磁気抵抗効果発現体２ｂの抵抗値よりも大きくなる状態のいずれかの状態に移行することにより、データを構成するビットの情報を記憶する。

また、本例で使用されるトランジスタ６には、フォワード方向（コレクタ端子からエミッタ端子に向かう方向）の電流増幅率（いわゆるフォワードβ）およびリバース方向（エミッタ端子からコレクタ端子に向かう方向）の電流増幅率（いわゆるリバースβ）が共に所定の値以上になるトランジスタが使用されている。このため、トランジスタ６は、作動状態において、双方向に十分な電流値の書込電流をコレクタ端子とエミッタ端子との間に流すことが可能に構成されている。具体的には、トランジスタ６は、コレクタ端子がエミッタ端子よりも高電位のときにはフォワード方向に書込電流を流し、逆に、エミッタ端子がコレクタ端子よりも高電位のときにはリバース方向に書込電流を流すように構成されている。また、このトランジスタ６は、一例として図３に示すように、Ｐ型半導体基板６ａ上に、コレクタ端子として機能するＮ型半導体層（本発明におけるコレクタ層）６ｂ、ベース端子として機能するＰ型半導体層６ｃ、およびＮ型半導体層（第１，２，３のエミッタ端子としてそれぞれ機能するＮ型半導体層６ｄ，６ｅ，６ｆで構成されている）がこの順に積層されたＮＰＮ構造で構成されている。また、トランジスタ６は、Ｎ型半導体層６ｂとＰ型半導体基板６ａとの間に絶縁層６ｇが形成されることにより、Ｎ型半導体層６ｂとＰ型半導体基板６ａとの間が高絶縁状態となるように形成されて、ラッチアップの発生が抑制されている。なお、図３に示すように、トランジスタ６は、第１のエミッタ端子として機能するＮ型半導体層６ｄのＰ型半導体層６ｃに接する面積を他のＮ型半導体層６ｅ，６ｆのＰ型半導体層６ｃに接する面積よりも広くすることにより、十分な電流量の書込電流を供給し得るように構成されている。また、同図では、一例としてトランジスタ６をバーチカル型構造で構成したが、ラテラル型構造で構成することもできる。

Ｙ方向駆動制御回路部２１の読出用Ｙ方向アドレスデコーダ回路２２は、制御信号線１３ｂを介して制御信号を入力しているときに、Ｙ方向アドレスバス１５を介して入力したアドレス信号に基づいて、読出回路群２４に含まれているｊ個の読出回路、および読出用定電流回路群２６に含まれているｊ個の読出用定電流回路にそれぞれ接続されているｊ本の読出ビットデコード線ＹＲ１，・・，ＹＲｎ，・・，ＹＲｊのうちの１つ（読出ビットデコード線ＹＲｎ）を選択すると共に、選択した読出ビットデコード線ＹＲｎに所定の電圧を供給（印加）する。この場合、読出回路群２４に含まれているｊ個の読出回路のうちの読出ビットデコード線ＹＲｎに接続されている読出回路２４ｎ（図２参照）と、読出用定電流回路群２６に含まれているｊ個の読出用定電流回路のうちの読出ビットデコード線ＹＲｎに接続されている読出用定電流回路２６ｎとが、読出ビットデコード線ＹＲｎを介して所定の電圧が供給されているときに作動する。

各読出回路（一例として読出回路２４ｎを例に挙げて説明する）は、図２に示すように、前段回路（電流供給回路）４１と後段回路（差動増幅回路）４２とを備えて構成されて、記憶セル群１４のｎ列目に含まれているｉ個の記憶セル１に接続されている読出ビット線４の各線路４ａ，４ｂに電流Ｉｂ１，Ｉｂ２を供給すると共に、各電流Ｉｂ１，Ｉｂ２の差分を検出することにより、記憶セル１から情報を読み出し可能に構成されている。具体的には、前段回路４１は、電流電圧変換用の抵抗Ｒ１，Ｒ２と、２つのトランジスタ（一例としてＮＰＮ型トランジスタ）Ｑ１，Ｑ２とを備えて構成されて、作動時に各線路４ａ，４ｂに電流Ｉｂ１，Ｉｂ２を供給する。後段回路４２は、図２に示すように、差動増幅回路として構成されて、作動時に各電流Ｉｂ１，Ｉｂ２の差分値、具体的には各電流Ｉｂ１，Ｉｂ２に起因して各抵抗Ｒ１，Ｒ２の両端に発生する電圧の電位差を検出して増幅する。前段回路４１および後段回路４２は、読出用Ｙ方向アドレスデコーダ回路２２によって選択されている読出ビットデコード線ＹＲｎから所定の電圧が供給されているときにそれぞれ作動して、読出回路２４ｎを作動状態に移行させる。

読出用定電流回路（一例として読出用定電流回路２６ｎを例に挙げて説明する）は、図２に示すように、抵抗（同一の抵抗値）を介してエミッタ端子がそれぞれ接地された一対のトランジスタＱ３，Ｑ４を備え、読出ビットデコード線ＹＲｎを介して所定の電圧がトランジスタＱ３，Ｑ４の各ベース端子に供給されたときに、電流値の同じ定電流Ｉｓ１，Ｉｓ２を引き込むように構成されている。この場合、トランジスタＱ３に流れる電流Ｉｓ１は、図２に示すように、前段回路４１のトランジスタＱ１を介して読出ビット線４の一方の線路４ａに供給される電流Ｉｂ１と、選択されたワードデコード線Ｘｍから記憶セル１内のトランジスタ６（そのベース端子およびその第２のエミッタ端子）および磁気抵抗効果発現体２ａを介して読出ビット線４の一方の線路４ａに供給される電流Ｉｗ１との合計電流となる。同様にして、トランジスタＱ３に流れる電流Ｉｓ２は、前段回路４１のトランジスタＱ２を介して読出ビット線４の他方の線路４ｂに供給される電流Ｉｂ２と、選択されたワードデコード線Ｘｍから記憶セル１内のトランジスタ６（そのベース端子およびその第３のエミッタ端子）および磁気抵抗効果発現体２ｂを介して読出ビット線４の他方の線路４ｂに供給される電流Ｉｗ２との合計電流となる。この構成により、電流Ｉｂ１および電流Ｉｗ１の合計電流値（合計値）と、電流Ｉｂ２および電流Ｉｗ２の合計電流値（合計値）は、読出用定電流回路２６ｎにより、一定に制御される。

また、Ｙ方向駆動制御回路部２１の書込用Ｙ方向アドレスデコーダ回路２３は、Ｙ方向アドレスバス１５を介して入力したアドレス信号に基づいて、書込用定電流回路群２７に含まれているｊ個の書込用定電流回路にそれぞれ接続されているｊ本の書込ビットデコード線ＹＷ１，・・，ＹＷｎ，・・，ＹＷｊのうちの１つ（書込ビットデコード線ＹＷｎ）を選択すると共に、制御信号線１３ｂを介して制御信号を入力しているときに、選択した書込ビットデコード線ＹＷｎに所定の電圧を印加する。この場合、書込用定電流回路群２７に含まれているｊ個の書込用定電流回路のうちの書込ビットデコード線ＹＷｎに接続されている書込用定電流回路２７ｎ（図２参照）が、書込ビットデコード線ＹＷｎを介して印加される所定の電圧によって作動して、Ｙ方向カレントドライブ回路群２５に含まれているｊ個のＹ方向カレントドライブ回路のうちのこの書込用定電流回路２７ｎに接続されているＹ方向カレントドライブ回路２５ｎが作動可能な状態になる。

Ｙ方向カレントドライブ回路２５ｎは、図２に示すように、トランジスタＱ５〜Ｑ１０および抵抗Ｒ３，Ｒ４を備えて構成されている。また、書込用定電流回路２７ｎは、同図に示すように、エミッタ端子が抵抗を介してそれぞれ接地された一対のトランジスタＱ１１，Ｑ１２を備え、書込ビットデコード線ＹＷｎを介して所定の電圧が印加されたときに、Ｙ方向カレントドライブ回路２５ｎ側から一定の電流を引き込むように構成されている。Ｙ方向カレントドライブ回路２５ｎは、書込用定電流回路２７ｎが作動状態にあるときに、トランジスタＱ７，Ｑ８の各ベース端子に接続されたデータ線Ｄｙｋ，Ｒｙｋに出力される情報の内容に応じて、トランジスタＱ５およびトランジスタＱ８を同一のオン・オフ状態にほぼ同時に移行させると共に、トランジスタＱ６およびトランジスタＱ７をトランジスタＱ５，Ｑ８とは異なるオン・オフ状態にほぼ同時に移行させる。これにより、Ｙ方向カレントドライブ回路２５ｎは、ｎ列目の書込ビット線３を構成する各線路３ａ，３ｂが接続されている接続ポイントＰ１，Ｐ２の各電位を、データ線Ｄｙｋ，Ｒｙｋに出力される情報の内容に応じて、一方を高電位に、他方を低電位に移行させる。

各Ｘ方向駆動制御回路部３１のＸ方向アドレスデコーダ回路３２は、Ｘ方向アドレスバス１６を介して入力したアドレス信号に基づいて、ｉ本のワードデコード線Ｘ１，・・，Ｘｍ，・・，Ｘｉのうちの１つ（ワードデコード線Ｘｍ）を選択すると共に、選択したワードデコード線Ｘｍに所定の電圧を供給（印加）する。

次に、磁気メモリデバイスＭにおける情報の書込動作について説明する。

まず、アドレスバッファ１１が、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｙ方向アドレスバス１５を介して読出用Ｙ方向アドレスデコーダ回路２２および書込用Ｙ方向アドレスデコーダ回路２３に出力すると共に、Ｘ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。この際に、制御ロジック部１３の制御信号線１３ｂから出力される制御信号に従い、書込用Ｙ方向アドレスデコーダ回路２３は、作動状態に移行すると共に、入力したアドレス信号に基づいて、書込ビットデコード線ＹＷ１〜ＹＷｊのうちの一つ（一例として書込ビットデコード線ＹＷｎ）を選択する。一方、読出用Ｙ方向アドレスデコーダ回路２２は非作動状態に維持される。Ｘ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘ１〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。入力バッファ１２ａは、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を、各ビットに対応する記憶セル群１４の各Ｙ方向カレントドライブ回路群２５にＹ方向書込用データバス１８を介してそれぞれ出力する。一方、出力バッファ１２ｂは、制御ロジック部１３の制御信号線１３ａから出力される制御信号によって非作動状態に維持される。

次いで、書込ビットデコード線ＹＷｎによって選択された各記憶セル群１４の各書込用定電流回路２７ｎが作動することにより、各Ｙ方向カレントドライブ回路２５ｎが作動状態に移行する。この場合、各Ｙ方向カレントドライブ回路２５ｎは、各記憶セル群１４のｎ列目の書込ビット線３を構成する各線路３ａ，３ｂとの接続ポイントＰ１，Ｐ２の各電位を、データ線Ｄｙｋ，Ｒｙｋに出力される情報の内容に応じて、一方を高電位に他方を低電位に移行させる。一方、ワードデコード線Ｘｍによって選択された各記憶セル群１４のｍ行目の記憶セル１内の各トランジスタ６のベース端子に所定の電圧が供給されることにより、これらのトランジスタ６がオン状態に移行する。これにより、各トランジスタ６は、コレクタ端子と第１のエミッタ端子との間が双方向で導通可能な状態になるため、各記憶セル群１４のｍ行目に配設された各記憶セル１の近傍に配設された各副書込線５によって書込ビット線３の各線路３ａ，３ｂが短絡される。このため、ｍ行目の各記憶セル１の近傍に配設された各副書込線５に、データ線Ｄｙｋ，Ｒｙｋに出力される情報の内容に応じた向きの書込電流が各記憶セル群１４のｎ列目の書込ビット線３から流れる。したがって、この書込電流が流れる各副書込線５の近傍に位置する各記憶セル１、つまり各記憶セル群１４のｍ行ｎ列に配設されている各記憶セル１の磁気抵抗効果発現体２ａ，２ｂの各抵抗値が、各副書込線５に流れる書込電流に起因して発生する磁界の向きに応じて変化させられて、入力したデータに含まれている各ビットの情報が各記憶セル群１４のｍ行ｎ列に配設されている各記憶セル１に記憶される。

続いて、磁気メモリデバイスＭにおける情報の読出動作について説明する。

まず、アドレスバッファ１１が、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｙ方向アドレスバス１５を介して読出用Ｙ方向アドレスデコーダ回路２２および書込用Ｙ方向アドレスデコーダ回路２３に出力すると共に、Ｘ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。この際に、制御ロジック部１３の制御信号線１３ｂから出力される制御信号に従い、読出用Ｙ方向アドレスデコーダ回路２２は、作動状態に移行すると共に、入力したアドレス信号に基づいて、読出ビットデコード線ＹＲ１〜ＹＲｊのうちの一つ（一例として読出ビットデコード線ＹＲｎ）を選択する。一方、書込用Ｙ方向アドレスデコーダ回路２３は非作動状態に維持される。Ｘ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘ１〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。データバッファ１２では、制御信号線１３ａから出力される制御信号に従い、出力バッファ１２ｂが作動状態に移行すると共に入力バッファ１２ａが非作動状態に移行する。

この場合、読出ビットデコード線ＹＲｎによって選択された各記憶セル群１４の各読出回路２４ｎでは、読出ビットデコード線ＹＲｎを介して所定の電圧が供給（印加）されることにより、前段回路４１および後段回路４２が作動状態に移行する。また、読出ビットデコード線ＹＲｎによって選択された各記憶セル群１４の各読出用定電流回路２６ｎも作動状態に移行する。一方、ワードデコード線Ｘｍによって選択された各トランジスタ６（各記憶セル群１４のｍ行目に位置する記憶セル１内のトランジスタ６）のベース端子に所定の電圧が供給（印加）されることにより、各トランジスタ６は、第１〜第３のエミッタ端子よりもベース端子が高電位な状態（オン状態）に移行する。これにより、図２に示すように、ワードデコード線Ｘｍから各トランジスタ６のベース端子および第２および第３のエミッタ端子を介して、各記憶素子１ａ，１ｂへの各電流Ｉｗ１，Ｉｗ２の供給が開始される。この場合、各記憶セル群１４のｍ行ｎ列に位置する記憶セル１に含まれている各磁気抵抗効果発現体２ａ，２ｂは、記憶セル１に記憶されているビットの情報に応じて、いずれか一方が高抵抗状態にあり、他方が低抵抗状態にある。このため、各記憶素子１ａ，１ｂに流れる各電流Ｉｗ１，Ｉｗ２の電流値は、記憶セル１に記憶されているビットの情報に応じた値になる。また、電流Ｉｂ１および電流Ｉｗ１の合計電流である電流Ｉｓ１と、電流Ｉｂ２および電流Ｉｗ２の合計電流である電流Ｉｓ２とが、定電流回路２５ｎによって一定に制御されている。また、上記したように、読出動作時においてトランジスタ６はオン状態に移行するが、各書込用定電流回路２７ｎおよび各Ｙ方向カレントドライブ回路２５ｎが非作動状態に維持されているため、各記憶セル群１４のｎ列目に配設されている各書込ビット線３の各線路３ａ，３ｂの各接続ポイントＰ１，Ｐ２がほぼ同電位に維持されている。したがって、トランジスタ６の第１のエミッタ端子とコレクタ端子との間、および副書込線５には書込電流は流れない。このため、各電流Ｉｂ１，Ｉｂ２の電流値は、それぞれ、一定かつ同一の電流値である各電流Ｉｓ１，Ｉｓ２から各電流Ｉｗ１，Ｉｗ２を差し引いた電流値となる。

各読出回路２４ｎの後段回路４２は、各電流Ｉｂ１，Ｉｂ２に基づいて各抵抗Ｒ１，Ｒ２の両端に発生する各電圧の電圧差（各電流Ｉｂ１，Ｉｂ２の電流値の差分、つまり各電流Ｉｗ１，Ｉｗ２の電流値の差分でもある）を検出することにより、記憶セル１に記憶されている情報（２値情報）を取得してＹ方向読出用データバス１９に出力する。次いで、出力バッファ１２ｂが、Ｙ方向読出用データバス１９を介して入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。以上により、記憶セル１に記憶されているデータの読み取りが完了する。

このように、この磁気メモリデバイスＭによれば、各記憶セル１毎に配設されると共に書込ビット線３を構成する一対の線路３ａ，３ｂに接続されて、一対の線路３ａ，３ｂに流れる書込電流を各磁気抵抗効果発現体２ａ，２ｂの近傍に誘導する複数の副書込線５と、各副書込線５に介装されると共に作動状態において各副書込線５に双方向に書込電流を流す１つのトランジスタ６とを備えたことにより、本発明者が既に開発している２つのトランジスタを備える構成と比較して、各記憶セル１をより小型化することができ、これにより、磁気メモリデバイスＭ全体もより小型化することができる。

また、第１〜第３のエミッタ端子を有するマルチエミッタ型トランジスタでトランジスタ６を構成すると共に、コレクタ端子および第１のエミッタ端子を副書込線５にそれぞれ接続することによってトランジスタ６を副書込線５に介装し、かつ第２のエミッタ端子を磁気抵抗効果発現体２ａに接続すると共に第３のエミッタ端子を磁気抵抗効果発現体２ｂに接続してベース端子から流入した読出電流を各磁気抵抗効果発現体２ａ，２ｂに供給する構成を採用したことにより、本発明者が既に開発している２つのトランジスタと共に各磁気抵抗効果発現体２ａ，２ｂに読出電流を供給するための２つの逆流防止用ダイオードを備える構成と比較して、各記憶セル１の構造を簡略化することができるため、磁気メモリデバイスＭをより安価に製造することができる。

さらに、トランジスタ６をＰ型半導体基板６ａ上にＮＰＮ構造で構成すると共に、Ｐ型半導体基板６ａ側に位置するコレクタ端子としてのＮ型半導体層６ｂとＰ型半導体基板６ａとの間に絶縁層６ｇを形成して、Ｎ型半導体層６ｂとＰ型半導体基板６ａとの間を高絶縁状態に形成したことにより、ラッチアップの発生を抑制することができる。

なお、本発明は、上記した構成に限定されない。例えば、図４に示すように、１つの磁気抵抗効果発現体２ａを有する記憶素子１ａを備えた記憶セル５１に対しても本発明を適用することができる。この記憶セル５１では、２つのエミッタ端子を有するトランジスタ６１を用いて、コレクタ端子および第１のエミッタ端子を副書込線５にそれぞれ接続することによってトランジスタ６１を副書込線５に介装し、かつ第２のエミッタ端子を磁気抵抗効果発現体２ａに接続する。この記憶セル５１を用いる磁気メモリデバイスＭ１は、その構成の殆どは上記の磁気メモリデバイスＭと同一であるが、以下の点でのみ相違する。まず、読出ビット線４は、磁気抵抗効果発現体２ａが接続される１本の線路４ａで構成される。また、この読出ビット線４の構成により、読出回路群２４Ａを構成する各読出回路の前段回路は、上記した前段回路４１におけるトランジスタＱ１側の回路のみで構成される。なお、他の構成は、上記した磁気メモリデバイスＭと同一のため、同一の構成については同一の符号を付して、重複する説明を省略する。この構成においても、トランジスタと共に磁気抵抗効果発現体に読出電流を供給するための逆流防止用ダイオードを備える構成と比較して、各記憶セル５１の構造を簡略化することができるため、磁気メモリデバイスＭ１をより安価に製造することができる。

また、副書込線５を内部に有するようにして各記憶セル１，５１を構成することもできる。また、上記した構成では、磁気抵抗効果発現体（２ａ、または２ａ，２ｂ）の数に１を加えた数にトランジスタ６，６１のエミッタ端子の数を一致させて、磁気抵抗効果発現体および副書込線５に一つずつエミッタ端子を接続しているが、エミッタ端子をさらに多く備えたトランジスタをトランジスタ６，６１として使用することもできる。この場合、磁気抵抗効果発現体および副書込線５に複数のエミッタ端子を接続する構成を採用してもよいし、残余のエミッタ端子をオープン状態に維持する構成を採用してもよい。

磁気メモリデバイスＭ（Ｍ１）の全体構成を示すブロック図である。 記憶セル１、Ｙ方向カレントドライブ回路２５ｎ、書込用定電流回路２７ｎ、読出回路２４ｎ、読出用定電流回路２６ｎ、書込ビット線３、および読出ビット線４の構成を示す回路図である。 トランジスタ６の断面図である。 記憶セル５１の構成を示す回路図である。 磁気メモリデバイス１０１の構成を示す回路図である。

符号の説明

１，５１ 記憶セル
２ａ，２ｂ 磁気抵抗効果発現体
３ 書込ビット線
３ａ，３ｂ 書込ビット線の各線路
５ 副書込線
６ トランジスタ
Ｉｗ１，Ｉｗ２ 書込電流
Ｍ，Ｍ１ 磁気メモリデバイス

Claims (4)

1. 少なくとも１つの磁気抵抗効果発現体を有すると共に一対の書込線に沿って並設された複数の記憶セルと、
   前記記憶セル毎に配設されると共に前記一対の書込線に接続されて、当該一対の書込線に流れる書込電流を前記磁気抵抗効果発現体の近傍に誘導する複数の副書込線と、
   前記各副書込線に介装されると共に作動状態において当該各副書込線に双方向に前記書込電流を流す１つのトランジスタとを備えている磁気メモリデバイス。
2. 前記記憶セルは、前記磁気抵抗効果発現体を一つ有して構成され、
   前記トランジスタは、２つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで構成されると共にコレクタ端子および第１のエミッタ端子が前記副書込線にそれぞれ接続されることによって当該副書込線に介装され、かつ第２のエミッタ端子が前記磁気抵抗効果発現体に接続されている請求項１記載の磁気メモリデバイス。
3. 前記記憶セルは、前記磁気抵抗効果発現体を一対有すると共に当該一対の磁気抵抗効果発現体のうちの一方の抵抗値が他方の抵抗値よりも大きいか否かに基づいて１ビットの情報を記憶するように構成され、
   前記トランジスタは、３つのエミッタ端子を有するマルチエミッタ型バイポーラトランジスタで構成されると共にコレクタ端子および第１のエミッタ端子が前記副書込線にそれぞれ接続されることによって当該副書込線に介装され、かつ第２のエミッタ端子が前記一対の磁気抵抗効果発現体のうちの一方に接続されると共に第３のエミッタ端子が前記一対の磁気抵抗効果発現体のうちの他方に接続されている請求項１記載の磁気メモリデバイス。
4. 前記トランジスタは、Ｐ型半導体基板上にＮＰＮ構造で構成されると共に、当該ＮＰＮ構造における前記Ｐ型半導体基板側に位置するコレクタ層としてＮ型半導体層と当該Ｐ型半導体基板との間が高絶縁状態に形成されている請求項１から３のいずれかに記載の磁気メモリデバイス。

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