JPH071484B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH071484B2 JPH071484B2 JP62176364A JP17636487A JPH071484B2 JP H071484 B2 JPH071484 B2 JP H071484B2 JP 62176364 A JP62176364 A JP 62176364A JP 17636487 A JP17636487 A JP 17636487A JP H071484 B2 JPH071484 B2 JP H071484B2
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- JP
- Japan
- Prior art keywords
- cache memory
- address
- cache
- memory
- data
- Prior art date
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は第1,第２のキャッシュメモリを有し、メモリア
クセス要求に対し第１のキャッシュメモリを索引し未登
録のデータである場合に第２のキャッシュメモリを索引
する情報処理装置に関し、特に第１のキャッシュメモリ
は仮想アドレスでアクセスし、第２のキャッシュアドレ
スは実アドレスでアクセスする構成に適用するキャッシ
ュ一致処理に関する。
クセス要求に対し第１のキャッシュメモリを索引し未登
録のデータである場合に第２のキャッシュメモリを索引
する情報処理装置に関し、特に第１のキャッシュメモリ
は仮想アドレスでアクセスし、第２のキャッシュアドレ
スは実アドレスでアクセスする構成に適用するキャッシ
ュ一致処理に関する。
従来、キャッシュメモリに対するアドレス登録は実メモ
リアドレスが一般的である。これはキャッシュメモリは
主記憶装置の写しでであり主記憶装置へのアドレスが実
メモリアドレスであることより、主記憶装置を共有する
他の処理装置からのメモリ書き換えに対しキャッシュメ
モリを一致させる（以下、キャッシュ一致処理という）
ために、キャッシュブロックの登録を削除する（以下、
フラッシュという）必要があり、この際共通のアドレス
である実メモリアドレスを送出してもらい、このアドレ
スによりキャッシュメモリを索引するために実メモリア
ドレスを登録しておく方が簡単であるからである。すな
わちキャッシュメモリに対するフラッシュ要求の処理の
ためアドレス登録は実メモリアドレスになっている。
リアドレスが一般的である。これはキャッシュメモリは
主記憶装置の写しでであり主記憶装置へのアドレスが実
メモリアドレスであることより、主記憶装置を共有する
他の処理装置からのメモリ書き換えに対しキャッシュメ
モリを一致させる（以下、キャッシュ一致処理という）
ために、キャッシュブロックの登録を削除する（以下、
フラッシュという）必要があり、この際共通のアドレス
である実メモリアドレスを送出してもらい、このアドレ
スによりキャッシュメモリを索引するために実メモリア
ドレスを登録しておく方が簡単であるからである。すな
わちキャッシュメモリに対するフラッシュ要求の処理の
ためアドレス登録は実メモリアドレスになっている。
しかしながら、仮想アドレスから実メモリアドレスを得
るためには変換テーブルであるTLBを索引しなければな
らない。そのため、仮想アドレスが与えられからキャッ
シュメモリより要求されたデータを得るためにはアドレ
ス変換後にキャッシュメモリを索引するか、仮想アドレ
スのうちアドレス変換で変化しないアドレスを使用して
アドレス変換と同時に一部キャッシュメモリ索引を始め
て、アドレス変換後にキャッシュメモリ索引を完結させ
る２種類の方法があるが、いずれの方法もアドレス変換
をしないで仮想アドレスでキャッシュメモリを索引する
方法に対しては遅くなる。
るためには変換テーブルであるTLBを索引しなければな
らない。そのため、仮想アドレスが与えられからキャッ
シュメモリより要求されたデータを得るためにはアドレ
ス変換後にキャッシュメモリを索引するか、仮想アドレ
スのうちアドレス変換で変化しないアドレスを使用して
アドレス変換と同時に一部キャッシュメモリ索引を始め
て、アドレス変換後にキャッシュメモリ索引を完結させ
る２種類の方法があるが、いずれの方法もアドレス変換
をしないで仮想アドレスでキャッシュメモリを索引する
方法に対しては遅くなる。
上述の従来の方法では、キャッシュメモリのアクセスを
高速化するために仮想アドレスを用いてキャッシュメモ
リを索引する必要があるが、この場合には実メモリアド
レスを使用するキャッシュ一致処理の際に、実アドレス
から仮想アドレスへの変換などの処理が複雑となる問題
があった。
高速化するために仮想アドレスを用いてキャッシュメモ
リを索引する必要があるが、この場合には実メモリアド
レスを使用するキャッシュ一致処理の際に、実アドレス
から仮想アドレスへの変換などの処理が複雑となる問題
があった。
［問題点を解決するための手段］ 本願発明では、キャッシュブロックを単位として管理さ
れる第１のキャッシュメモリと第２のキャッシュメモリ
を有し、メモリアクセス要求を受け取った際に前記第１
のキャッシュメモリを索引した結果未登録のデータであ
ると判断した場合に前記第２のキャッシュメモリを索引
する情報処理装置において、 前記第１のキャッシュメモリは仮想アドレスにより索引
され、 前記第２のキャッシュメモリは、各キャッシュブロック
が前記第１のキャッシュメモリに登録されているか否か
を示す登録表示手段と、キャッシュメモリ内の特定のブ
ロックを消去する要求であるフラッシュ要求を受け付け
るフラッシュ要求受付手段とを有し、前記第１のキャッ
シュメモリに登録されているブロックを全て含むように
制御され、前記フラッシュ要求受付手段が受け付けたフ
ラッシュ要求に係るキャッシュブロックが前記第１のキ
ャッシュメモリに登録されていることを前記登録表示手
段が示していれば前記第１のキャッシュメモリにおける
該キャッシュブロックの登録を削除する。
れる第１のキャッシュメモリと第２のキャッシュメモリ
を有し、メモリアクセス要求を受け取った際に前記第１
のキャッシュメモリを索引した結果未登録のデータであ
ると判断した場合に前記第２のキャッシュメモリを索引
する情報処理装置において、 前記第１のキャッシュメモリは仮想アドレスにより索引
され、 前記第２のキャッシュメモリは、各キャッシュブロック
が前記第１のキャッシュメモリに登録されているか否か
を示す登録表示手段と、キャッシュメモリ内の特定のブ
ロックを消去する要求であるフラッシュ要求を受け付け
るフラッシュ要求受付手段とを有し、前記第１のキャッ
シュメモリに登録されているブロックを全て含むように
制御され、前記フラッシュ要求受付手段が受け付けたフ
ラッシュ要求に係るキャッシュブロックが前記第１のキ
ャッシュメモリに登録されていることを前記登録表示手
段が示していれば前記第１のキャッシュメモリにおける
該キャッシュブロックの登録を削除する。
第１のキャッシュメモリへのアドレス登録を仮想アドレ
スとすることにより、第１のキャッシュメモリからデー
タを得る時間が短かくなる。
スとすることにより、第１のキャッシュメモリからデー
タを得る時間が短かくなる。
また、実アドレスの第２のキャッシュメモリを付加して
キャッシュ容量を増加することにより、キャッシュヒッ
ト率を向上させ、情報処理装置の性能を向上させること
ができる。さらに、実アドレスを使用するキャッシュ一
致処理の一部を、第２のキャッシュメモリを索引するこ
とにより行なうため、キャッシュ一致処理に必要なハー
ドウェア量を削減するという効果がある。
キャッシュ容量を増加することにより、キャッシュヒッ
ト率を向上させ、情報処理装置の性能を向上させること
ができる。さらに、実アドレスを使用するキャッシュ一
致処理の一部を、第２のキャッシュメモリを索引するこ
とにより行なうため、キャッシュ一致処理に必要なハー
ドウェア量を削減するという効果がある。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例の要部のブロ
ック図である。
ック図である。
第１のアドレスアレイ１と第１のデータアレイ２はアド
レスレジスタ13によって索引される２レベル構成の第１
のキャッシュメモリであり、第２のアドレスアレイ６と
第２のデータアレイ７はアドレスレジスタ14またはアド
レスレジスタ25によって索引される４レベルの構成の第
２のキャッシュメモリである。
レスレジスタ13によって索引される２レベル構成の第１
のキャッシュメモリであり、第２のアドレスアレイ６と
第２のデータアレイ７はアドレスレジスタ14またはアド
レスレジスタ25によって索引される４レベルの構成の第
２のキャッシュメモリである。
メモリアクセス要求はリクエストアドレス30およびリク
エストコマンド52をアドレスレジスタ13およびコマンド
レジスタ51で受け付け第１のキャッシュメモリ索引を行
なう。アドレスレジスタ13の下位アドレスで第１のアド
レスアレイ１をアクセスし、アドレスレジスタ13の上位
アドレスは比較器３により第１のアドレスアレイ１の２
レベル分の値と比較され、一致がとれれば第１のデータ
アレイ２のデータからセレクタ４により一致したレベル
のデータを選択し、リードデータレジスタ５へ格納す
る。このリードデータレジスタ５の出力をセレクタ11を
通し要求元へリードデータ34として返す。もし、比較器
３において２レベル共一致がとれず、すなわち第１のキ
ャッシュメモリにデータが登録されていない場合は、第
２のキャッシュメモリが無ければ直ちに主記憶装置から
データを読むためにブロックロードを起動するが第２の
キャッシュメモリが有ることよりアドレスレジスタ14に
移されたアドレスによりセレクタ17を通し第２のキャッ
シュメモリの索引を行なう。セレクタ17の下位アドレス
により第２のアドレスアレイ６と第２のデータアレイ７
をアクセスし、セレクタ17の上位アドレスは比較器８に
より第２のアドレスアレイ６の４レベル分の値と独立に
比較され、一致がとれれば第２のデータアレイ７のデー
タからセレクタ９により一致したレベルのデータを選択
したリードデータレジスタ10へ格納する。このリードデ
ータジスタ10の出力をセレクタ11を通しリードデータレ
ジスタ５の代わりに要求元へリードデータ34として返
す。比較器８による比較で第２のアドレスアレイ６の４
レベル共一致しない場合には制御部50は主記憶装置に対
しブロックロードを起動し、主記憶装置からのブロック
ロードデータの転送タイミングによりブロックロードデ
ータのキャッシュメモリへの格納を制御する。すなわ
ち、制御部50の制御によりブロックロードデータ31はセ
レクタ19を経由してライトデータレジスタ20,21に格納
されてから第１のデータアレイ２および第２のデータア
レイ７へロードされる。
エストコマンド52をアドレスレジスタ13およびコマンド
レジスタ51で受け付け第１のキャッシュメモリ索引を行
なう。アドレスレジスタ13の下位アドレスで第１のアド
レスアレイ１をアクセスし、アドレスレジスタ13の上位
アドレスは比較器３により第１のアドレスアレイ１の２
レベル分の値と比較され、一致がとれれば第１のデータ
アレイ２のデータからセレクタ４により一致したレベル
のデータを選択し、リードデータレジスタ５へ格納す
る。このリードデータレジスタ５の出力をセレクタ11を
通し要求元へリードデータ34として返す。もし、比較器
３において２レベル共一致がとれず、すなわち第１のキ
ャッシュメモリにデータが登録されていない場合は、第
２のキャッシュメモリが無ければ直ちに主記憶装置から
データを読むためにブロックロードを起動するが第２の
キャッシュメモリが有ることよりアドレスレジスタ14に
移されたアドレスによりセレクタ17を通し第２のキャッ
シュメモリの索引を行なう。セレクタ17の下位アドレス
により第２のアドレスアレイ６と第２のデータアレイ７
をアクセスし、セレクタ17の上位アドレスは比較器８に
より第２のアドレスアレイ６の４レベル分の値と独立に
比較され、一致がとれれば第２のデータアレイ７のデー
タからセレクタ９により一致したレベルのデータを選択
したリードデータレジスタ10へ格納する。このリードデ
ータジスタ10の出力をセレクタ11を通しリードデータレ
ジスタ５の代わりに要求元へリードデータ34として返
す。比較器８による比較で第２のアドレスアレイ６の４
レベル共一致しない場合には制御部50は主記憶装置に対
しブロックロードを起動し、主記憶装置からのブロック
ロードデータの転送タイミングによりブロックロードデ
ータのキャッシュメモリへの格納を制御する。すなわ
ち、制御部50の制御によりブロックロードデータ31はセ
レクタ19を経由してライトデータレジスタ20,21に格納
されてから第１のデータアレイ２および第２のデータア
レイ７へロードされる。
第１のキャッシュメモリと第２のキャッシュメモリの２
段階にする第１の理由はキャッシュメモリとして必要な
容量を確保するためにはハードウェアが大きくなり実装
上の制限が有ること、およびキャッシュメモリのアクセ
ス時間が大きくなってしまうため小容量で高速アクセス
可能な第１のキャッシュメモリと必要な容量を確保する
大容量で比較的低速アクセスな第２のキャッシュメモリ
に分けている。第２の理由は仮想アドレスから実アドレ
スへの変換もキャッシュメモリアクセスと同時に行なう
ためにはアドレス変換によっても変化しない下位アドレ
スのみがキャッシュメモリのメモリアドレスとなるが、
この下位アドレスのビット数はアーキテクチャより固定
される。したがって、キャッシュメモリの容量を増加さ
せるためにはキャッシュメモリのレベル数を増加させな
ければならず、ハードウェアが増えてしまうためアドレ
ス変換と同時にアクセスするキャッシュメモリ容量、す
なわち本実施例における第１のキャッシュメモリ容量は
制限される。
段階にする第１の理由はキャッシュメモリとして必要な
容量を確保するためにはハードウェアが大きくなり実装
上の制限が有ること、およびキャッシュメモリのアクセ
ス時間が大きくなってしまうため小容量で高速アクセス
可能な第１のキャッシュメモリと必要な容量を確保する
大容量で比較的低速アクセスな第２のキャッシュメモリ
に分けている。第２の理由は仮想アドレスから実アドレ
スへの変換もキャッシュメモリアクセスと同時に行なう
ためにはアドレス変換によっても変化しない下位アドレ
スのみがキャッシュメモリのメモリアドレスとなるが、
この下位アドレスのビット数はアーキテクチャより固定
される。したがって、キャッシュメモリの容量を増加さ
せるためにはキャッシュメモリのレベル数を増加させな
ければならず、ハードウェアが増えてしまうためアドレ
ス変換と同時にアクセスするキャッシュメモリ容量、す
なわち本実施例における第１のキャッシュメモリ容量は
制限される。
本実施例は、このキャッシュメモリ構成を利用して第１
のキャッシュメモリの第１のアドレスアレイ１へのアド
レス登録を仮想アドレスで行ない、TLB53におけるアド
レス変換と第１のキャッシュメモリ索引を独立に行なっ
ているため、仮想アドレスがアドレスレジスタ13へ与え
られてからキャッシュメモリよりデータを得てリードレ
ジスタ５へ格納する時間を短くしている。もし第１のア
ドレスアレイ１へのアドレス登録が実アドレスであれば
TLB53によるアドレス変換後のアドレスをセレクタ23で
選択し比較器３へ送出する必要があり本実施例よりも時
間が長くなることは明らかである。
のキャッシュメモリの第１のアドレスアレイ１へのアド
レス登録を仮想アドレスで行ない、TLB53におけるアド
レス変換と第１のキャッシュメモリ索引を独立に行なっ
ているため、仮想アドレスがアドレスレジスタ13へ与え
られてからキャッシュメモリよりデータを得てリードレ
ジスタ５へ格納する時間を短くしている。もし第１のア
ドレスアレイ１へのアドレス登録が実アドレスであれば
TLB53によるアドレス変換後のアドレスをセレクタ23で
選択し比較器３へ送出する必要があり本実施例よりも時
間が長くなることは明らかである。
次に、キャッシュメモリのアドレス登録を仮想アドレス
にした時の問題点である実アドレスのフラッシュ要求の
処理方法を述べる。
にした時の問題点である実アドレスのフラッシュ要求の
処理方法を述べる。
フラッシュ要求はフラッシュアドレス32をアドレスレジ
スタ25に格納したセレクタ17で選択し第２のアドレスア
レイ６を索引し、比較器８で一致すれば該当ブロックを
第２のアドレスアレイ６から登録を削除する。この時に
第１のキャッシュメモリに登録されていることを示すビ
ットが第２のアドレスアレイ６に記憶されているので本
ビットが立っていればフラッシュアドレスをアドレスレ
ジスタ15へ、登録されているレベルをレベルレジスタ12
へ格納する。そしてメモリアクセス要求を一時停止させ
セレクタ16によりアドレスレジスタ15に格納されている
フラッシュアドレスをアドレスレジスタ13へ移動させ、
レベルレジスタ12を使用して第１のアドレスアレイ１よ
り該当ブロックの登録を削除する。
スタ25に格納したセレクタ17で選択し第２のアドレスア
レイ６を索引し、比較器８で一致すれば該当ブロックを
第２のアドレスアレイ６から登録を削除する。この時に
第１のキャッシュメモリに登録されていることを示すビ
ットが第２のアドレスアレイ６に記憶されているので本
ビットが立っていればフラッシュアドレスをアドレスレ
ジスタ15へ、登録されているレベルをレベルレジスタ12
へ格納する。そしてメモリアクセス要求を一時停止させ
セレクタ16によりアドレスレジスタ15に格納されている
フラッシュアドレスをアドレスレジスタ13へ移動させ、
レベルレジスタ12を使用して第１のアドレスアレイ１よ
り該当ブロックの登録を削除する。
同様にストアコマンド時にストアアドレスとストアデー
タ33の受け取りタイミングの違いを吸収するストアバッ
ファ26もアドレスレジスタ25を使用して第２のキャッシ
ュメモリを使用して第２のキャッシュメモリへストアす
るのと同時に第１のキャッシュメモリに登録されている
かを判断し登録されていればアドレスレジスタ15および
レベルレジスタ12を使用して第１のキャッシュメモリへ
ストアを行なう。
タ33の受け取りタイミングの違いを吸収するストアバッ
ファ26もアドレスレジスタ25を使用して第２のキャッシ
ュメモリを使用して第２のキャッシュメモリへストアす
るのと同時に第１のキャッシュメモリに登録されている
かを判断し登録されていればアドレスレジスタ15および
レベルレジスタ12を使用して第１のキャッシュメモリへ
ストアを行なう。
本実施例では第１のキャッシュメモリと第２のキャッシ
ュメモリは同一の装置で密に結合されている構成である
が、第１のキャッシュメモリのブロックロードデータを
第２のキャッシュメモリから求める方式で異なる装置間
に位置する構成にも適用される。
ュメモリは同一の装置で密に結合されている構成である
が、第１のキャッシュメモリのブロックロードデータを
第２のキャッシュメモリから求める方式で異なる装置間
に位置する構成にも適用される。
以上説明したように本発明は、第１と第２のキャッシュ
メモリを持つキャッシュメモリ構成で実メモリアドレス
でアドレス登録されて第１のキャッシュメモリに登録さ
れているかどうかを示すビットを含む第２のキャッシュ
メモリに対し、フラッシュ要求を最初に受け付けて第１
及び第２のキャッシュメモリに対してキャッシュ一致処
理を実行可能とし、第１のキャッシュメモリへのアドレ
ス登録を仮想アドレスすることができ、キャッシュメモ
リからデータを得る時間が短くなるという効果がある。
メモリを持つキャッシュメモリ構成で実メモリアドレス
でアドレス登録されて第１のキャッシュメモリに登録さ
れているかどうかを示すビットを含む第２のキャッシュ
メモリに対し、フラッシュ要求を最初に受け付けて第１
及び第２のキャッシュメモリに対してキャッシュ一致処
理を実行可能とし、第１のキャッシュメモリへのアドレ
ス登録を仮想アドレスすることができ、キャッシュメモ
リからデータを得る時間が短くなるという効果がある。
第１図は本発明の情報処理装置一実施例の要部のブロッ
ク図である。 １……第１のアドレスアレイ、 ２……第１のデータアレイ、 ６……第２のアドレスアレイ、 ７……第２のデータアレイ、 13,14,15,25……アドレスレジスタ、 5,10……リードデータレジスタ、 20,21……ライトデータレジスタ、 3,8……比較器、 26……ストアバッファ。
ク図である。 １……第１のアドレスアレイ、 ２……第１のデータアレイ、 ６……第２のアドレスアレイ、 ７……第２のデータアレイ、 13,14,15,25……アドレスレジスタ、 5,10……リードデータレジスタ、 20,21……ライトデータレジスタ、 3,8……比較器、 26……ストアバッファ。
Claims (1)
- 【請求項１】キャッシュブロックを単位として管理され
る第１のキャッシュメモリと第２のキャッシュメモリを
有し、メモリアクセス要求を受け取った際に前記第１の
キャッシュメモリを索引した結果未登録のデータである
と判断した場合に前記第２のキャッシュメモリを索引す
る情報処理装置において、 前記第１のキャッシュメモリは仮想アドレスにより索引
され、 前記第２のキャッシュメモリは、各キャッシュブロック
が前記第１のキャッシュメモリに登録されているか否か
を示す登録表示手段と、キャッシュメモリ内の特定のブ
ロックを消去する要求であるフラッシュ要求を受け付け
るフラッシュ要求受付手段とを有し、前記第１のキャッ
シュメモリに登録されているブロックを全て含むように
制御され、前記フラッシュ要求受付手段が受け付けたフ
ラッシュ要求に係るキャッシュブロックが前記第１のキ
ャッシュメモリに登録されていることを前記登録表示手
段が示していれば前記第１のキャッシュメモリにおける
該キャッシュブロックの登録を削除することを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176364A JPH071484B2 (ja) | 1987-07-14 | 1987-07-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176364A JPH071484B2 (ja) | 1987-07-14 | 1987-07-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418859A JPS6418859A (en) | 1989-01-23 |
| JPH071484B2 true JPH071484B2 (ja) | 1995-01-11 |
Family
ID=16012324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62176364A Expired - Fee Related JPH071484B2 (ja) | 1987-07-14 | 1987-07-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071484B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117290B2 (en) * | 2003-09-03 | 2006-10-03 | Advanced Micro Devices, Inc. | MicroTLB and micro tag for reducing power in a processor |
| JP4821887B2 (ja) * | 2009-06-08 | 2011-11-24 | 日本電気株式会社 | コヒーレンシ制御システム、コヒーレンシ制御装置及びコヒーレンシ制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311537A (en) * | 1976-07-20 | 1978-02-02 | Fujitsu Ltd | Data processing system adopting virtual storing method |
| JPS57208685A (en) * | 1981-06-18 | 1982-12-21 | Nec Corp | Information processor |
-
1987
- 1987-07-14 JP JP62176364A patent/JPH071484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6418859A (en) | 1989-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |