JPS59157887A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59157887A JPS59157887A JP58032573A JP3257383A JPS59157887A JP S59157887 A JPS59157887 A JP S59157887A JP 58032573 A JP58032573 A JP 58032573A JP 3257383 A JP3257383 A JP 3257383A JP S59157887 A JPS59157887 A JP S59157887A
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- JP
- Japan
- Prior art keywords
- address
- control circuit
- line
- memory
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアドレス変換機構を有する仮想記憶方式の情報
処理装置に関するものであり、特に記憶制御回路に集積
回路等の高密度実装技術を採用する情報処理装置に関す
るものである。
処理装置に関するものであり、特に記憶制御回路に集積
回路等の高密度実装技術を採用する情報処理装置に関す
るものである。
仮想記憶方式を用いた情報処理装置では、仮想アドレス
を実アドレスに変換するためにアドレス変換機構を有し
ている。このアドレス変換機構では、アドレス変換情報
としてアドレス変換テーブルを用いる。このアドレス変
換テーブルは、一般に主記憶装置上におかれ、アドレス
変換の都度参照されるため、アドレス変換のためのオー
バヘッドが大きくなり、情報処理能力の低下を招く。し
たがって、過去に変換した仮想アドレスと実アドレスの
変換対を主記憶装置とは別に高速な記憶装置に入れてお
き、オーバヘッドを少なくする方法がとられている。こ
の変換対を記憶しておく高速記憶装置を、アドレス変換
バッファ（以下ＴＬＢと略す）と称する。
を実アドレスに変換するためにアドレス変換機構を有し
ている。このアドレス変換機構では、アドレス変換情報
としてアドレス変換テーブルを用いる。このアドレス変
換テーブルは、一般に主記憶装置上におかれ、アドレス
変換の都度参照されるため、アドレス変換のためのオー
バヘッドが大きくなり、情報処理能力の低下を招く。し
たがって、過去に変換した仮想アドレスと実アドレスの
変換対を主記憶装置とは別に高速な記憶装置に入れてお
き、オーバヘッドを少なくする方法がとられている。こ
の変換対を記憶しておく高速記憶装置を、アドレス変換
バッファ（以下ＴＬＢと略す）と称する。
記憶制御回路では、中央処理装置から主記憶装置をアク
セスするだめに仮想アドレス情報を受は取ると、まずＴ
ＬＢを参照して、該仮想アドレスに対応する実アドレス
が既に登録されていれば、該ＴＬＢより目的の実アドレ
スを入手し、該実アドレスにより主記憶装置をアクセス
する。一方、ＴＬＢ＝ｉ参照した結果、実アドレスが登
録されていなめ場合は、アドレス変換テーブルを用いて
実アドレスを求め、主記憶装置をアクセスすると共に該
実アドレスをＴＬＢに登録する。
セスするだめに仮想アドレス情報を受は取ると、まずＴ
ＬＢを参照して、該仮想アドレスに対応する実アドレス
が既に登録されていれば、該ＴＬＢより目的の実アドレ
スを入手し、該実アドレスにより主記憶装置をアクセス
する。一方、ＴＬＢ＝ｉ参照した結果、実アドレスが登
録されていなめ場合は、アドレス変換テーブルを用いて
実アドレスを求め、主記憶装置をアクセスすると共に該
実アドレスをＴＬＢに登録する。
以上のように、記憶制御回路は、中央処理装置との間で
は仮想アドレスと読み書きデータ、主記憶装置との間で
は実アドレスと読み書きデータ、さらにＴＬＢとの間で
は仮想アドレスと実アドレスの送受等、多数のインタフ
ェース信号を取り扱わざるを得なく、かつ、これらのイ
ンタフェース信号を制御するために繁雑な制御回路を必
要としている。
は仮想アドレスと読み書きデータ、主記憶装置との間で
は実アドレスと読み書きデータ、さらにＴＬＢとの間で
は仮想アドレスと実アドレスの送受等、多数のインタフ
ェース信号を取り扱わざるを得なく、かつ、これらのイ
ンタフェース信号を制御するために繁雑な制御回路を必
要としている。
ところで最近では、情報処理装置の小形化、高速化、高
信頼性化のために、大規模集積回路が多数用いられる傾
向にある。該集積回路では実装の都合上、インターフェ
ース信号線数が制限されており、上述のごとくきわめて
多数のインターフェース信号を必要とする記憶制御回路
では、大規模集積回路化が困難で企り、インタフェース
信号線数の削減が急務でめった。
信頼性化のために、大規模集積回路が多数用いられる傾
向にある。該集積回路では実装の都合上、インターフェ
ース信号線数が制限されており、上述のごとくきわめて
多数のインターフェース信号を必要とする記憶制御回路
では、大規模集積回路化が困難で企り、インタフェース
信号線数の削減が急務でめった。
本発明の目的は、上述のごとく従来技術の欠点をなくシ
、主記憶装置のスループットを低下させることなく、記
憶制御回路のインタフェース信号線数を減少せしめ、集
積回路化を可能とすることにある。
、主記憶装置のスループットを低下させることなく、記
憶制御回路のインタフェース信号線数を減少せしめ、集
積回路化を可能とすることにある。
仮想記憶方式の情報処理装置においては、仮想アドレス
に対応する実アドレスをアドレス変換機構で入手した後
、該実アドレスにより主記憶装置をアクセスするという
順序をふむ。そこで、本発明は記憶制御回路とアドレス
変換機構間のインタフェース信号線と、記憶制御回路と
主記憶装置間のインタフェース信号線とを共用化して、
記憶制御回路に対するアドレス変換機構と主記憶装置と
のデ〜り授受を時分割的に行い、主記憶装置のスループ
ットを低下させることなく記Ｔ、橡制御回路の入出力線
数の削減を図るようにしたものである。
に対応する実アドレスをアドレス変換機構で入手した後
、該実アドレスにより主記憶装置をアクセスするという
順序をふむ。そこで、本発明は記憶制御回路とアドレス
変換機構間のインタフェース信号線と、記憶制御回路と
主記憶装置間のインタフェース信号線とを共用化して、
記憶制御回路に対するアドレス変換機構と主記憶装置と
のデ〜り授受を時分割的に行い、主記憶装置のスループ
ットを低下させることなく記Ｔ、橡制御回路の入出力線
数の削減を図るようにしたものである。
第１図は本発明の一実施例のブロック図を示す。
第１図において、信号線（以下、ＳＢと略す）１は図示
しない中央処理装置（以下、ＣＰＵと略す）と記憶制御
回路（以下、ＳＣＵと略す）２を接続するものであり、
該８Ｂ１を介してＣＰＵと８００間で仮想アドレス、誉
込みデータ、読出しデータ等の授受を行う。５ＣＵ２は
、仮想アドレスレジスタ（以下、ＬＡＲと略す）２１Ｘ
書込みデータレジスタ（以下、ＷＤＲと略す）２２、読
出しデータレジスタ（以下、ＲＤ几と略す）２８、実ア
ドレスレジスタ（以下、ＰＡＲと略す）２４、バス制御
回路２５及びゲート回路１００．１０１等を含む。
しない中央処理装置（以下、ＣＰＵと略す）と記憶制御
回路（以下、ＳＣＵと略す）２を接続するものであり、
該８Ｂ１を介してＣＰＵと８００間で仮想アドレス、誉
込みデータ、読出しデータ等の授受を行う。５ＣＵ２は
、仮想アドレスレジスタ（以下、ＬＡＲと略す）２１Ｘ
書込みデータレジスタ（以下、ＷＤＲと略す）２２、読
出しデータレジスタ（以下、ＲＤ几と略す）２８、実ア
ドレスレジスタ（以下、ＰＡＲと略す）２４、バス制御
回路２５及びゲート回路１００．１０１等を含む。
５Ｂｌｉｊ：、８ＣＵ２内（ＤＬＡ几２１．ＷＤＲ２Ｚ
の入力側に接続されると共にゲート回路１００を介し、
ＲＤＲ２Ｂの出力側とも接続されている。
の入力側に接続されると共にゲート回路１００を介し、
ＲＤＲ２Ｂの出力側とも接続されている。
ＬＡＲ２１の出力の一部はＴｆ、１３３の参照アドレス
として使用され、他の部分はＰＡＲ２４の入力となる。
として使用され、他の部分はＰＡＲ２４の入力となる。
第２図はＬＡＲ２１とＴＬ８ＢとＰＡＲ２４の具体例で
ある。第２図では、仮想アドレスと実アドレスとは共に
２４ピツトからなり、ＴＬＢ８は８にワードからなると
している。ＴＬＢ８の各ワードには、１３ピツトの実ア
ドレス（ＰＡ）と１ビツトの有効性ピッ） （Ｖ）が格
納され、該Ｖビットが′１″の時、対応するＰＡが有効
であることを示す。ＬＡＲＺ １の上位１８ビツトで’
ｒ Ｌ Ｂ ８を参照し、該当ワードの内容を読み出す
。この読み出された内容のＶピットが１”の時、セレク
タ３１を通して、対応するＰＡがＰ Ａ ＥＬ ２４の
上位１８ビツトに格納さｎる。ｐＡａｇ＋の下位１１ビ
ツトには、ＬＡＲ２１の下位１１ビツトがそのま＼格納
される。Ｖビットが０″の場合は、図示しないアドレス
変換テーブルでＰＡが生成され、ＰＡ几ｚ４に格納され
る。
ある。第２図では、仮想アドレスと実アドレスとは共に
２４ピツトからなり、ＴＬＢ８は８にワードからなると
している。ＴＬＢ８の各ワードには、１３ピツトの実ア
ドレス（ＰＡ）と１ビツトの有効性ピッ） （Ｖ）が格
納され、該Ｖビットが′１″の時、対応するＰＡが有効
であることを示す。ＬＡＲＺ １の上位１８ビツトで’
ｒ Ｌ Ｂ ８を参照し、該当ワードの内容を読み出す
。この読み出された内容のＶピットが１”の時、セレク
タ３１を通して、対応するＰＡがＰ Ａ ＥＬ ２４の
上位１８ビツトに格納さｎる。ｐＡａｇ＋の下位１１ビ
ツトには、ＬＡＲ２１の下位１１ビツトがそのま＼格納
される。Ｖビットが０″の場合は、図示しないアドレス
変換テーブルでＰＡが生成され、ＰＡ几ｚ４に格納され
る。
第１図に戻り、信号線（以下、ＭＢと略す）５は５ＣＵ
２とＴＬＢ３と主記憶装置（以下、ＭＳと略す）４の間
のアドレス／データ授受用の共通信号線であり、ゲート
回路１０２ 、１０８を介し５ＣＵＢ内ではＰＡＲ２４
とｆ（、ＤＲ２Ｂの入力側、およびゲート回路１０１を
介してＷＤＲ２２の出力側とそれぞれ接続されて込る。
２とＴＬＢ３と主記憶装置（以下、ＭＳと略す）４の間
のアドレス／データ授受用の共通信号線であり、ゲート
回路１０２ 、１０８を介し５ＣＵＢ内ではＰＡＲ２４
とｆ（、ＤＲ２Ｂの入力側、およびゲート回路１０１を
介してＷＤＲ２２の出力側とそれぞれ接続されて込る。
バス制御回路ｚ５は、ゲート回路１００〜１０８の動作
を制御して、８ＢｌまたはＭｇ５にアドレス／゛データ
を乗せるべきか否かの制御を行うものである。
を制御して、８ＢｌまたはＭｇ５にアドレス／゛データ
を乗せるべきか否かの制御を行うものである。
次に、ＣＰＵからＭＢ２に対し、データ書込み要求、デ
ータ読出し要求が連続して発せられた場合を例に第１図
の動作を説明する。第３図はこの場合のタイムチャート
を示す。
ータ読出し要求が連続して発せられた場合を例に第１図
の動作を説明する。第３図はこの場合のタイムチャート
を示す。
ＭＢ２への書込み動作において、サイクル１では、Ｓ８
１にて与えられる仮想アドレス（書込みアドレス； Ｗ
ＴＡＤ凡）がｆ、Ａ几２１に記憶され、このＬＡＢＥＬ
に記憶された仮想アドレスによりＴＬ８Ｂが参照される
。ＴＬＢ８の出力（ＰＡ）はＭ Ｂ ５ ｆ、経由して
ＰＡ几２４に転送され、該ＰＡｆ１４に実アドレスが記
憶される。サイクル２では、ＳＢｌ＆Ｃで与えられる畳
込みデータ（ＷＴＤＡＴＡ）がＷＤＲ２２に記憶され、
このＷｌ）几２２に記憶された書込みデータは、Ｍｇ５
を経由し、ＰＡＲ９４でアドレスされるＭＢ２に書込ま
れる。
１にて与えられる仮想アドレス（書込みアドレス； Ｗ
ＴＡＤ凡）がｆ、Ａ几２１に記憶され、このＬＡＢＥＬ
に記憶された仮想アドレスによりＴＬ８Ｂが参照される
。ＴＬＢ８の出力（ＰＡ）はＭ Ｂ ５ ｆ、経由して
ＰＡ几２４に転送され、該ＰＡｆ１４に実アドレスが記
憶される。サイクル２では、ＳＢｌ＆Ｃで与えられる畳
込みデータ（ＷＴＤＡＴＡ）がＷＤＲ２２に記憶され、
このＷｌ）几２２に記憶された書込みデータは、Ｍｇ５
を経由し、ＰＡＲ９４でアドレスされるＭＢ２に書込ま
れる。
これでＭＢ２に対する書込み動作を終了する。
次のＭＢ２からの読出し動作においては、サイクル８で
８８１にて与えられる仮想アドレス＜Ｍ。
８８１にて与えられる仮想アドレス＜Ｍ。
出しアドレス；凡ＡＡＤ几）がＬＡＲ２１に記憶され、
このアドレスによってＴ Ｌ Ｂ ｉ３が参照され、該
ＴＬＢ８から読み出された実アドレス（ＰＡ）はＭｇ５
を経由してＰＡ几２４に記憶される。
このアドレスによってＴ Ｌ Ｂ ｉ３が参照され、該
ＴＬＢ８から読み出された実アドレス（ＰＡ）はＭｇ５
を経由してＰＡ几２４に記憶される。
サイクル４では、ＰＡｆ１４でアドレスされるＭＢ２の
内容（読出しデータ； ＲＤＤＡＴＡ ）がＭｇ５を経
由してＲＤ凡２８に記憶され、この几ＤＲ２Ｂの内容が
ＳＢｌに出力される。これでＭＢ２からの読出し動作を
終了する。
内容（読出しデータ； ＲＤＤＡＴＡ ）がＭｇ５を経
由してＲＤ凡２８に記憶され、この几ＤＲ２Ｂの内容が
ＳＢｌに出力される。これでＭＢ２からの読出し動作を
終了する。
以上の様に、Ｍｇ２に出力すべきデータは、サイクル１
および８ではＴＬＢ８の出力が、サイクル２ではＭＢ２
への書込みデータが、サイクル４ではＭＢ２からの読出
しデータが、それぞれ時分割で出力される様に制御され
るため、ＭＢ２のスルーグツトを低下させることなく、
ＴＬＢ８とＭＳ４’ｅ同一の信号線により、記憶制御回
路２に接続することができる。
および８ではＴＬＢ８の出力が、サイクル２ではＭＢ２
への書込みデータが、サイクル４ではＭＢ２からの読出
しデータが、それぞれ時分割で出力される様に制御され
るため、ＭＢ２のスルーグツトを低下させることなく、
ＴＬＢ８とＭＳ４’ｅ同一の信号線により、記憶制御回
路２に接続することができる。
なお、ＴＬｆ３Ｂに目的の実アドレスが存在しない場合
は、ＭＢ２に用意されたアドレス変換テーブルを用いて
実アドレスを生成し、この実アドレスをＭｇ２を経由し
てＰＡＲ２４に記憶すると同時に、ＬＡ几２１の論理ア
ドレス（上位１８ビツト）で示されるＴＬＢＢ内の該当
アドレスに登録する。か＼るアドレス変換処理は周知で
あるので、第１図ではこれに必要な構成は省略しである
。
は、ＭＢ２に用意されたアドレス変換テーブルを用いて
実アドレスを生成し、この実アドレスをＭｇ２を経由し
てＰＡＲ２４に記憶すると同時に、ＬＡ几２１の論理ア
ドレス（上位１８ビツト）で示されるＴＬＢＢ内の該当
アドレスに登録する。か＼るアドレス変換処理は周知で
あるので、第１図ではこれに必要な構成は省略しである
。
以上説明したごとく本発明によれば、主記憶装置および
アドレス変換バッファと、記憶制御回路を同一の信号線
で接続し、主記憶装置をアクセスする間隙にアドレス変
換バッンアを参照する方式としたことにより、主記憶装
置のスループットを低下させることなく、記憶制御回路
のインタフェース信号を減少せしめ、ａピ憶制御回路の
集積回路化を容易とする効果がある。
アドレス変換バッファと、記憶制御回路を同一の信号線
で接続し、主記憶装置をアクセスする間隙にアドレス変
換バッンアを参照する方式としたことにより、主記憶装
置のスループットを低下させることなく、記憶制御回路
のインタフェース信号を減少せしめ、ａピ憶制御回路の
集積回路化を容易とする効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における仮想アドレスレジスタとアドレス変換バ
ッファと実アドレスレジスタの関係を示す詳細図、第８
図は第１図の動作を説明するためのタイミング図である
。 １．５・・・信号線、２・・・記憶制御回路、２１・・
・仮７ｔｌＪ７ドレスレジスタ、２２・・・書込みデー
タレジスタ、２８・・・読出しデータレジスタ、２４・
・・実アドレスレジスタ、２５・・・バス制御回路、８
・・・アドレス変換バッファ、４・・・主記憶装置。
第１図における仮想アドレスレジスタとアドレス変換バ
ッファと実アドレスレジスタの関係を示す詳細図、第８
図は第１図の動作を説明するためのタイミング図である
。 １．５・・・信号線、２・・・記憶制御回路、２１・・
・仮７ｔｌＪ７ドレスレジスタ、２２・・・書込みデー
タレジスタ、２８・・・読出しデータレジスタ、２４・
・・実アドレスレジスタ、２５・・・バス制御回路、８
・・・アドレス変換バッファ、４・・・主記憶装置。
Claims (1)
- （１）主記憶装置と、該主記憶装置に対する読み書きを
制御する記憶制御回路と、過去に変換した仮想アドレス
と実アドレスの変換対を登録しておくアドレス変換バッ
ファを有する情報処理装置において、前記記憶制御回路
と前記主記憶装置間及び前記記憶制御回路と＠記アドレ
ス変換バッファ間のインタフェース線を共通化し、前記
記憶制御回路と前記主記憶装置及び前記記憶制御回路と
前記アドレス変換バッファの間で時分割にアドレスある
いはデー・ｌ−の授受を行うことを特徴とする１Ｈ報処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032573A JPS59157887A (ja) | 1983-02-28 | 1983-02-28 | 情報処理装置 |
| US06/577,497 US4695947A (en) | 1983-02-28 | 1984-02-06 | Virtual address system having fixed common bus cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032573A JPS59157887A (ja) | 1983-02-28 | 1983-02-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59157887A true JPS59157887A (ja) | 1984-09-07 |
Family
ID=12362633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032573A Pending JPS59157887A (ja) | 1983-02-28 | 1983-02-28 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695947A (ja) |
| JP (1) | JPS59157887A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473845B1 (en) | 2000-09-28 | 2002-10-29 | Hewlett-Packard Company | System and method for dynamically updating memory address mappings |
| US6807602B1 (en) | 2000-10-30 | 2004-10-19 | Hewlett-Packard Development Company, L.P. | System and method for mapping bus addresses to memory locations utilizing access keys and checksums |
| US6490668B2 (en) * | 2000-12-15 | 2002-12-03 | Hewlett-Packard Company | System and method for dynamically moving checksums to different memory locations |
| US6317857B1 (en) | 2001-01-12 | 2001-11-13 | Hewlett-Packard Company | System and method for utilizing checksums to recover data |
| US6665830B2 (en) | 2001-01-31 | 2003-12-16 | Hewlett-Packard Development Company, L.P. | System and method for building a checksum |
| US6948112B2 (en) | 2001-05-10 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | System and method for performing backward error recovery in a computer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3693165A (en) * | 1971-06-29 | 1972-09-19 | Ibm | Parallel addressing of a storage hierarchy in a data processing system using virtual addressing |
| US3761881A (en) * | 1971-06-30 | 1973-09-25 | Ibm | Translation storage scheme for virtual memory system |
| US3764996A (en) * | 1971-12-23 | 1973-10-09 | Ibm | Storage control and address translation |
| GB1601955A (en) * | 1977-10-21 | 1981-11-04 | Marconi Co Ltd | Data processing systems |
| US4373179A (en) * | 1978-06-26 | 1983-02-08 | Fujitsu Limited | Dynamic address translation system |
| US4520441A (en) * | 1980-12-15 | 1985-05-28 | Hitachi, Ltd. | Data processing system |
| JPS57138079A (en) * | 1981-02-20 | 1982-08-26 | Toshiba Corp | Information processor |
-
1983
- 1983-02-28 JP JP58032573A patent/JPS59157887A/ja active Pending
-
1984
- 1984-02-06 US US06/577,497 patent/US4695947A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4695947A (en) | 1987-09-22 |
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