JP4169484B2 - 磁気抵抗メモリアレイの自己試験システム - Google Patents
磁気抵抗メモリアレイの自己試験システム Download PDFInfo
- Publication number
- JP4169484B2 JP4169484B2 JP2001028595A JP2001028595A JP4169484B2 JP 4169484 B2 JP4169484 B2 JP 4169484B2 JP 2001028595 A JP2001028595 A JP 2001028595A JP 2001028595 A JP2001028595 A JP 2001028595A JP 4169484 B2 JP4169484 B2 JP 4169484B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- memory
- array
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路の試験に関し、特に、磁気抵抗メモリ（magneto-resistive memoryあるいはＭＲＡＭ）アレイのための組み込み自己試験回路に関する。
【０００２】
【従来の技術】
大規模かつ複雑な集積回路の製造において重要な考慮すべき問題の１つとして、回路のテスト容易性がある。集積回路に影響を及ぼしうる製造時の傷や不精密性のため、製造した回路を使用のために出荷する前に試験可能であることが重要であり、これにより欠陥のあるＩＣを破棄し、場合によっては修正することができる。このような試験は外部回路によって行うことが多いが、テスト回路がＩＣに含まれる場合には試験の効率を増大できる。これは、組み込み自己試験回路と呼ばれる。
【０００３】
以下に参照する文献は、大規模集積回路における組み込み自己試験用のいくつかの技法を記載している。
１．M. AbramoviciらのDigital Systems Testing and Testable Design、Chapter９：「Design for testability」（Rockville, MD, Computer Science Press, １９９０年）
２．E. B. Eichelberger & T. W. Williamsの「A Logic Design Structure for LSI Testability」（Journal of Design Automation and Fault Tolerant Computing, Vol. 2, pp165 - 178, １９７８年５月）
３．5. Dasquptaらの「A variation of LSSD and its Implementation in Design and Test Pattern Generation in VLSI」（Proc. IEEE ITC, 1982, pp63 - 66）
【０００４】
メモリ回路の組み込み自己試験は、大規模メモリアレイの試験には多数の試験ベクトルを必要とする場合があり、これを外部回路で行うにはかなりの試験時間が伴うので特に有利なことがある。ＤＲＡＭおよびＳＲＡＭ等のメモリアレイに有用な試験手順の１つはパターン試験と呼ばれるものであり、所定パターン（例えば、チェッカーボードパターン）のデータをアレイに書き込んでからアレイを読み出して、読み出したデータと書き込んだパターンとが一致するか否かを決定する。
【０００５】
【発明の解決しようとする課題】
開発されている新しい形態のメモリアレイは、磁気ランダムアクセスメモリ（ＭＲＡＭ）と呼ばれ、多数のギガビットの記憶容量を有するアレイ内に製造される潜在的可能性を有する。ＭＲＡＭの素子およびアレイの構造やアレイおよびそのデータＩ／Ｏ構造のサイズのため、ＳＲＡＭおよびＤＲＡＭに対して開発した組み込み自己試験回路は、ＭＲＡＭには適用不可能であるか不十分である。
【０００６】
【課題を解決するための手段】
本発明の原理によれば、メモリアレイのビット線に連結し、メモリアレイ内の各メモリセルの抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路を含んでいる組み込み自己試験システムを提供する。
【０００７】
好ましくは、抵抗仕様試験回路は、各メモリセルのそれぞれから生成する信号と、メモリセル抵抗仕様の所定の上限および下限を表す第１および第２の所定のタイミング信号とを比較する。
【０００８】
本発明の好ましい形態において、抵抗仕様試験回路は、集積回路のセンスアンプ回路の一部をなすものである。抵抗仕様試験回路は、試験下のメモリセルを通る検出電流に従って電荷を集積するように配置した電荷集積回路を含みうる。集積素子から二値出力を提供するために閾値回路を連結し、第１および第２の所定のタイミング信号に従ってセンスアンプの走査レジスタに二値出力を提供するためにスイッチング回路を連結することができる。そして、メモリセルが抵抗仕様試験に合格または不合格であるかを示すために、走査レジスタのコンテンツを使用する。
【０００９】
第２の試験回路は、メモリアレイにおけるメモリセルの行に連結し、アレイの各行において短絡したメモリセルおよび開いた（opened）行アドレス指定線を検出するために配置することができる。好ましくは、第２の試験回路は、入力を提供するためにメモリアレイの行に連結し、出力を提供するために任意の短絡セルまたは開いた行アドレス指定線がメモリアレイにおいて検出するか否かを記録する行エラーレジスタに連結するワイヤードＯＲ回路を含む。
【００１０】
メモリアレイの走査レジスタに第３の試験回路を連結し、所定のデータパターンをメモリアレイに書き込み、メモリアレイからデータを読み出し、読み出したデータと書き込んだデータとを比較するように配置する。
【００１１】
本発明の好ましい形態において、第３の試験回路は、ワイヤードＯＲ回路を介して第１の試験回路に連結し、その出力をエラーフラグ列レジスタに組み合わせる。エラーフラグ列レジスタは、メモリアレイにおける各行について、第１および第３の試験回路によって検出されたエラーの数を記録し、各行毎のエラーの数が所定の許容される数よりも大きいか否かを決定する。
【００１２】
本発明によれば、メモリセルのアレイを有し、メモリセルはアレイの各行線と列線の間にそれぞれ連結し、メモリセルに格納したデータを検出するためセンスアンプがアレイの列線に連結し、走査レジスタがセンスアンプから出力を受け取り、アレイ内のメモリセルに対して入力を提供するように連結する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験システムも提供する。組み込み自己試験システムは、メモリアレイ内の各メモリセルの抵抗を試験してその抵抗が所定の上限および下限内にあるか否かを決定するため、各センスアンプに連結した抵抗仕様試験回路を含む第１の試験回路を含んでいる。この場合の組み込み自己試験システムは、短絡したメモリセルおよびアレイの各行における開いた行アドレス指定線を検出するため、メモリアレイの行線に連結した第２の試験回路も含む。この形態の組み込み自己試験システムは、メモリアレイの走査レジスタに連結し、所定のデータパターンをメモリアレイに書き込み、データをメモリアレイから読み出し、読み出したデータと書き込んだデータとを比較するように配置した第３の試験回路をさらに含んでいる。
【００１３】
組み込み自己試験システムの好ましい形態は、第１と第２と第３の試験回路を制御し、メモリアレイに対する第１と第２と第３の試験を実行するため連結した試験状態マシン回路をさらに含んでいる。
【００１４】
好ましくは、第１および第２の所定のタイミング信号を、前記試験状態マシン回路によって生成する。
【００１５】
本発明の別の形態によれば、メモリセルに格納したデータを検出するセンスアンプを少なくとも１つ含むメモリセルのアレイを備える磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験性能を与える方法を提供する。本方法は、センスアンプを使用し、アレイ内のメモリセルを通る検出電流を表す電流信号を生成するステップと、電流信号を時間集積し、それに閾値を適用して二値出力を提供するステップと、第１および第２の時間で二値出力をサンプリングするステップと、第１および第２のサンプリングした二値出力に基づいて所定の抵抗仕様外のメモリセルを登録するステップとを含んでなる。
【００１６】
本発明の好ましい実施形態は、従来技術に優るいくつかの利点を提供する。例えば、従来のメモリ試験は、各チップの試験にかなりの時間を要し、その結果としてＭＲＡＭ試験のコストが比較的高くなる。試験時間を低減するために、ＳＲＡＭおよびＤＲＡＭチップに見られる組み込み自己試験を用いることができるが、これはパターン試験に限られ、ＭＲＡＭアレイの特別な試験条件を考慮していない。本発明のこの実施形態は、ＭＲＡＭデータのブロック編成を利用する広範な組み込み自己試験の特徴を引き出す、ＭＲＡＭアレイに見られるデータ書き込みおよびデータ読み出しのセンス回路を利用する。エラーの数がＥＣＣ修正可能であるか、またはデータの行全体を不良とマークする必要があるかを決定するために使用可能な単一ビットエラーデータを格納するために、走査データＩ／Ｏレジスタを使用する。本発明における回路は、単純な組み込み「試験」状態マシンを用いて動作する場合、完全な範囲のテストおよび有効なＭＲＡＭアレイ試験に関するエラー報告を提供する。組み込み自己試験は、製造業者による試験において行っても、および／またはユーザが再フォーマット化の手順中に繰り返してもよい。
【００１７】
本発明は、添付図面を参照しつつ、好ましい実施形態の説明を通して、例としてのみ本明細書により詳細に説明する。
【００１８】
【発明の実施の形態】
本明細書は、メモリ回路を試験するための方法および装置を記載する。以下の説明において、説明目的のために、特定の用語および特定の実施形態の詳細を、本発明の完全な理解を提供するために記載する。しかし、当業者には、これら特定の詳細が本発明の実施に必要ないことが明白であろう。
【００１９】
ＭＲＡＭシステム１００は、図１においてブロック図形態で示され、ＭＲＡＭアレイ１０２と、本発明の実施形態による組み込み自己試験回路とを含んでいる。行のワイヤードＯＲ試験回路１０６は、アレイ１０２内のメモリ素子の各行の出力線に連結し、既知の様式で行アドレスデコーダ１０４が出力線をアドレス指定する。アレイ１０２に連結する列試験回路は、１０８に示され、ハイ／ロー抵抗仕様テスタと、パターン試験回路と、列ワイヤードＯＲ出力とを含んでいる。列試験回路１０８は、列エラーカウンタ１１０に出力を提供するように連結する。行試験回路１０６と列試験回路１０８と列エラーカウンタ１１０とをすべて、試験機能状態マシン１１２に連結し、試験機能状態マシン１１２をまた、行アドレスデコーダ１０４のイネーブル制御に連結する。本発明の好ましい実施は、広範囲にわたるＭＲＡＭメモリアレイ用の組み込み自己試験システムの形成に利用することが可能ないくつかの態様を組み込む。好ましい実施形態の様々な態様については、以下に詳細に説明し、これから、図１の回路の機能のより深い理解が確認できる。
【００２０】
開いた行および短絡したＭＲＡＭ素子について試験するための簡略化した回路２００を図２に示す。回路２００は、それぞれ各列制御線２０４と行制御線２０６の間に連結する磁気抵抗メモリ素子２１０の格子を含むＭＲＡＭアレイ２０２の一部を示す。それぞれ電圧出力Ｖn-1と、Ｖnと、Ｖn+1とを有し、行「ｎ−１」と、「ｎ」と、「ｎ＋１」と呼ばれる３つの行を図２のアレイ部分２０２に示す。行制御線２０６は、各電流制限スイッチ２１２を介して制御可能に接地可能な入力を有する。一度に１つのスイッチ２１２を選択的に短絡するように動作可能な行アドレス入力２１４に従ってスイッチ２１２を制御する。列制御線２０４には、電圧源ＶＨＣを供給する。
【００２１】
各ワイヤードＯＲ回路トランジスタ２１６の制御ゲートを、各行制御線２０６からの行電圧出力（Ｖn-1、Ｖn、Ｖn+1）を受け取るように連結する。本例でのワイヤードＯＲトランジスタは、それぞれ電圧源ＶＨ＿ｔｓｔに連結したドレインを有するｐＭＯＳトランジスタを含んでいる。ワイヤードＯＲトランジスタ２１６のソース端子を、一般に、Short Test Clk信号が制御するゲートを有する長チャネルトランジスタのような負荷トランジスタ２１８のソースにおいて出力２０８に連結する。ワイヤードＯＲ出力２０８もまた、選択スイッチングトランジスタ２２０を介して行エラーフラグレジスタ２２２に連結する。選択スイッチングトランジスタ２２０もまた、Short Test Clk信号が制御する。
【００２２】
２１１に示すもの等、短絡したメモリセルを検出するための回路２００の動作について次に説明する。アレイ２０２の各行を、次に、行アドレス入力を使用して、対応する電流制限スイッチ２１２を切り替え、行制御線２０６を接地することで選択する。行選択は、ワイヤードＯＲ試験回路の出力を制御するShort Test Clk入力信号を用いて調節する。行を選択すると、良好な行が行電圧出力（例えば、Ｖn+1）をプルダウンし、ロジック「１」電圧をワイヤードＯＲ出力２０８において提示し、行エラーフラグレジスタ２２２に渡す。これは、良好な行における各メモリセルは、ＶＨＣ列電圧が行制御線に現れない十分な抵抗を有するためである。行を非常に抵抗の低いＭＲＡＭセル（例えば、２１１で示す短絡したＭＲＡＭセル）に接続する場合、行電圧（Ｖn）を、対応するワイヤードＯＲトランジスタ２１６が「オフ」のままであるように、エラー試験レベルより下にはプルダウンしない。この場合、ロジック「０」の電圧を行エラーフラグレジスタ２２２に渡す。選択していない行は、ワイヤードＯＲ出力回路を行アドレスデコーダが選択した行に対してのみ作用するように、高電圧（〜ＶＨＣ）のままである。行エラーフラグレジスタ２２２は、試験した各行毎にワイヤードＯＲ試験回路出力の記録を格納し、例えば、Short Test Clk信号が各行毎にシフトするシフトレジスタとして構築することが可能である。このように、行エラーフラグレジスタは、短絡したメモリセルを有する行を示すエラーフラグ出力２２４を提供できる。上記機能説明から明白なように、回路２００はまた、開いた（例えば、断続した）行線を検出する。例えば、図２において２０９に示すように、開いた欠陥行線を検出するために、短絡したメモリセル２１１を検出するような上記と同じ技法を使用できる。
【００２３】
図３に示す回路３００は、ハイ／ローＭＲＡＭ素子抵抗試験回路３０２と共に、トリプルサンプルセンスアンプ回路３０４を示す。図４は、ハイ／ローＭＲＡＭ素子抵抗試験回路４０２と共に、シングルサンプルセンスアンプを有する回路４００を示す。試験回路３０２および４０２は、メモリ素子データ検索プロセスの設計仕様外である、例えば、センスアンプ回路が扱うことのできるメモリ素子抵抗値の範囲外であるＭＲＡＭ素子抵抗値を検出するように設計する。ＭＲＡＭ素子の抵抗に依存する時間信号を生成することにより回路を動作する。試験支援回路（例えば、図１に示す試験有限状態マシン回路１１２）が供給する参照時間信号とＭＲＡＭ素子の時間信号とを比較する。ＭＲＡＭ素子の抵抗値が低すぎる場合、「ロー」試験参照時間信号と「ロー」抵抗素子が生成する時間信号とを比較することで検知される早い遷移を有する。反対に、ＭＲＡＭ素子の抵抗値が高すぎる場合、「ハイ」試験参照時間信号と「ハイ」抵抗が生成する時間信号とを比較することで検出される遅い遷移を有する。「ハイ」および「ロー」試験の結果を、ＭＲＡＭセンスアンプの一部である走査レジスタに格納する。試験のマージンは、ＭＲＡＭセンスアンプが故障する抵抗値を有するＭＲＡＭ素子を選別するように設定できる。回路３００および４００の動作については、以下により詳細に説明する。
【００２４】
図３を参照して、図示の回路３００は、ＭＲＡＭセル３１０からのデータを検出するためのセンスアンプ回路３０４を含む。ＭＲＡＭセル３１０を、コンデンサ３１２と並列なＭＲＡＭ抵抗Ｒ＿ＭＲＡＭ３１１が表している。ＭＲＡＭセル３１０は、センスアンプ回路の観点からは単一のセルを表すが、抵抗３１１と特にコンデンサ３１２との実際の値は、セルの大きなアレイの部分であるセルによって影響を受ける。ＭＲＡＭについての典型的な記憶技術の応用において、抵抗Ｒ＿ＭＲＡＭ３１１は約１ＭΩの公称値を有し、コンデンサ３１２は０．５ｐＦのオーダーを有しうる。ＭＲＡＭセル３１０の一端を、Ｖcolとラベルするノードにおいてセンスアンプ回路に連結し、セル３１０の他端には、センス電圧Ｖsenseを供給する。Ｖcolノードは、電流ミラートランジスタ（current mirror transistor）３１４および３１６と、演算増幅器３１８とを含む比較したトランジスタ電流ミラー回路の入力側にある。特に、トランジスタ３１４のドレインを、ノードＶcolに連結し、ソースを接地する。トランジスタ３１４のゲートを、トランジスタ３１６のゲートに連結し、トランジスタ３１６のドレインおよびソースを、Ｖ1とラベルするノードと接地にそれぞれ連結する。演算増幅器３１８を、負の入力ノードがＶcolに連結し、出力を電流ミラートランジスタ３１４、３１６のゲートに連結した状態で、Ｒ＿ｒｅｆ信号を正の入力ノードへの入力として使用して、電流ミラー回路にドレイン電圧制御を提供する。実際には、ＭＲＡＭセルを精密に検出するため、入力電圧Ｖsenseは非常に小さく、例えば０．５ボルトのオーダーであり、セルの反対側のＶcolノードにおける電圧を、Ｒ＿ｒｅｆ入力を使用して、接地電位に近いレベルに保持する。電流ミラー回路の機能はノードＶ1からのトランジスタ３１６を通る電流を保持することであり、この電流はノードＶcolからトランジスタ３１４を通る電流と同じ（またはその既知の係数（factor)）である。このように、トランジスタ３１６を通る電流を、ＭＲＡＭセルの抵抗３１１の測定として使用できる。
【００２５】
ｐ型トランジスタ３２０を、ノードＶ1と供給電圧ＶＤＤの間に連結し、リセット信号が制御する。図において回路部分３２２と３３２と３４２と、抵抗試験回路３０２とに示している４つの回路の分岐もまた、ノードＶ1に連結する。回路部分３２２と３２４と３２６とは、トリプルサンプルセンスアンプ回路３０４の一部を形成し、回路３０２は、上述した組み込み自己試験の目的で含まれるＭＲＡＭ素子ハイ／ロー抵抗試験回路を含む。明確にするため、トリプルサンプルセンスアンプ回路の動作について説明して、試験回路３０２の動作をより良く理解する。
【００２６】
回路部分３２２と、３３２と、３４２とは、サンプル信号回路（３２２）と、サンプル「１」回路（３３２）と、サンプル「０」回路（３４２）とも呼ぶことができる。サンプル信号回路３２２は、ノードＶ1と信号集積ノードの間にパストランジスタ３２４を連結する。パストランジスタ３２４を、サンプル信号入力が制御する。サンプル信号回路３２２はまた、信号集積ノードと接地の間に信号保持コンデンサ３２６を連結し、トランジスタ３２４およびコンデンサ３２６は共に、電圧集積およびサンプル／保持回路として動作できる。その他の回路部分３３２および３４２を同様に構築する。特に、サンプル「１」回路３３２は、ノードＶ1を選択的に「１」保持集積および保持コンデンサ３３６に接続するか、あるいはそれらからノードＶ1を絶縁することができるパストランジスタ３３４を有する。サンプル「０」回路３４２もまた、パストランジスタ３４４と集積および保持コンデンサ３４６とを有する。トランジスタ３３４および３４４を、サンプル「１」入力およびサンプル「０」入力がそれぞれ制御する。
【００２７】
サンプル信号回路３２２の集積ノードを、シフトトランジスタ３２８を介して演算増幅器３５０の正の入力に連結する。同様に、回路部分３３２および３４２の集積ノードを、各シフトトランジスタ３３８および３４８を介して演算増幅器３５０の負の入力に双方とも連結する。シフトトランジスタ３２８と３３８と３４８とは、共通に、比較器シフト信号が制御する。演算増幅器を、その出力をシフトレジスタ３５４に別のシフトトランジスタ３５２を介して連結する。演算増幅器３５０の出力を、コンパレータクロック入力信号が制御し、シフトトランジスタ３５２は、レジスタ出力シフト信号が制御する。シフトレジスタ３５４は、既知の様式で接続した、弱フィードバック（weak feedback）連結したインバータ３５６および３５８を含み、演算増幅器３５０からの出力を格納するように設けられる。基本的に、演算増幅器３５０は、正および負の入力によって存在する信号レベル間のコンパレータとして動作し、それに従って、レジスタ３５４を検出したＭＲＡＭセルの状態を示す「１」または「０」の状態にする出力を提供する。これについては、さらに詳細に後述する。
【００２８】
トリプルサンプルセンスアンプ回路３０４は、検出手順中にＭＲＡＭセルに格納したデータを破壊するデータ破壊回路である。したがって、データを検出した後、データをＭＲＡＭアレイに保持すべき場合には、データを検出したセルに書き戻すべきである。
【００２９】
センスアンプ動作の初期リセットフェーズ中に、トランジスタ３２０をオンにするために、リセット信号を加え、これが効果的にノードＶ1を供給電圧ＶＤＤに引き上げる。このとき、サンプル信号入力がトランジスタ３２４のオンを表明（assert）する。これにより、集積および保持コンデンサ３２６をＶＤＤに充電できる。リセットトランジスタ３２０は、集積コンデンサを充電可能とするために、ある時間期間オンに保たれ、また、これは、ＭＲＡＭアレイをアドレス指定して、選択したＭＲＡＭセル３１０を通る電流が定常状態（数マイクロ秒まで）に達することが可能になる間に達成できる。次に、リセットトランジスタ３２０を、センスアンプ動作の第１の、信号サンプリングフェーズのためにオフにする。リセットトランジスタ３２０は、サンプリング動作全体にわたってオフのままである。
【００３０】
センスアンプのサンプリング動作の第１のフェーズ中、サンプル信号入力を、所定のサンプリング期間オンに保持する。このとき、トランジスタ３１６を通る電流は、検出しているＭＲＡＭセルを通る電流を反映する定常状態に達している。ＭＲＡＭセル３１０を通る電流は、勿論、その抵抗に依存し、この抵抗をセルに格納しているデータの状態が支配する。例えば、データ「０」をＭＲＡＭセルに格納している場合、抵抗値Ｒ＿ＭＲＡＭは抵抗値のメジアンよりも比例的に高い（例えば、５％から２０％の量）。トランジスタ３１６を通る電流はＲ＿ＭＲＡＭ抵抗に依存しており、したがって、ＭＲＡＭセルが「０」を格納している場合よりも「１」を格納している場合により大きくなる。リセットトランジスタ３２０をオフにし、サンプル信号トランジスタ３２４をオンにした状態で、コンデンサ３２６からトランジスタ３１６を通る電流を引き出す。このように、コンデンサ３２６は、パストランジスタ３２４をオフにするまでのサンプリング期間中に、トランジスタ３１６を介して引き出した電流を集積する。トランジスタ３２４がオフの状態で、集積した電圧レベルは、コンデンサ３２６が保持し、ＭＲＡＭセル３１０に格納しているデータを表す。
【００３１】
コンデンサ３２６における電圧レベルがデータ「１」またはデータ「０」のいずれを表すかを決定するために、トリプルサンプルセンスアンプが比較電圧を生成する。「１」をＭＲＡＭセル３１０に書き込み（それによって、先に格納していたデータを破壊する）、Ｒ＿ＭＲＡＭ抵抗値をサンプリングしてから、セルに「０」を書き込んで再びサンプリングすることで比較電圧を生成する。既知の「１」および「０」のセル状態から得られるサンプルを、「平均」値に組み合わせ、これを使用して、信号サンプルとの比較を行う。その手順については、以下にさらに詳細に説明する。
【００３２】
センスアンプのサンプリング動作の第２のフェーズ中に、データ「１」をＭＲＡＭセル３１０に書き込む。次に、サンプル "1"信号を表明して、集積コンデンサ３３６をＶＤＤに充電するためトランジスタ３２０がオンであるリセット期間中、トランジスタ３３４をオンにし、そして、続くサンプリング期間でもオンのままにする。サンプリング期間中、コンデンサ３３６は、ミラートランジスタ３１６を介して引き出した電流を集積するため、コンデンサ３３６の結果得られる電圧レベルは、既知の「１」状態のＲ＿ＭＲＡＭ抵抗を表す。トランジスタ３３４を第２のフェーズサンプリング期間の終わりにオフにすると、「１」電圧をコンデンサ３３６が保持する。
【００３３】
同様に、センスアンプサンプリング動作の第３のフェーズ中に、データ「０」をＭＲＡＭセル３１０に書き込む。次に、サンプル「０」信号を表明して、集積コンデンサ３４６をＶＤＤに充電するためトランジスタ３２０がオンであるリセット期間中、トランジスタ３４４をオンにし、そして、続くサンプリング期間でもオンのままにする。サンプリング期間中、コンデンサ３４６はミラートランジスタ３１６から引き出された電流を集積するため、結果としてコンデンサ３４６上の電圧レベルは既知の「０」状態のＲ＿ＭＲＡＭ抵抗を表す。トランジスタ３４４を第３のフェーズサンプリング期間の終わりにオフにすると、「０」電圧をコンデンサ３４６が保持する。
【００３４】
３つのサンプリングフェーズ後、集積および保持コンデンサ３２６と３３６と３４６とは、ＭＲＡＭセル３１０の検出した元の格納しているデータと、既知の検出したデータ「１」と、既知の検出したデータ「０」とを表す電圧レベルをそれぞれ保持する。そして、パストランジスタ３２８と３３８と３４８とを、比較器シフト信号を表明することでオンにする。回路部分３３２および３４２の出力を、演算増幅器３５０の負の入力ノードに共に連結するため、比較器シフト入力の表明した後に結果的に得られる電圧レベルは、既知の「１」および既知の「０」の電圧レベルの「平均」である。この「平均」電圧レベルは、ＶＲ／２と呼ばれ、信号集積および保持コンデンサ３２６が格納する電圧はＶsigと呼ばれる。
【００３５】
比較器クロック入力を演算増幅器３５０にすると、演算増幅器３５０は、入力ＶsigおよびＶＲ／２の比較を表す出力を提供する。例えば、信号電圧レベルＶsigが「平均」電圧レベルＶＲ／２よりも大きい場合、演算増幅器３５０の出力は比較的高電圧である。反対に、ＶsigがＶＲ／２よりも小さい場合、演算増幅器の出力は比較的低い。次に、レジスタ出力シフト信号を表明し、トランジスタ３５２をオンにすることで、演算増幅器３５０の出力がレジスタセル３５４をドライブ可能にする。したがって、演算増幅器３５０の出力が比較的低い場合、レジスタセルは、データ「１」を格納する（レジスタセル出力Reg_outはインバータ３５６の出力にある）。演算増幅器３５０の出力が比較的高い場合、レジスタセル３５４に格納した出力はデータ「０」である。レジスタセル３５４の構造は、格納した値が、弱フィードバックインバータ３５８によってインバータ３５８に打ち勝つレジスタへの入力を提供するまで残るようにするものである。
【００３６】
ハイ／ローＭＲＡＭセル抵抗試験回路３０２もまた、ノードＶ1に連結し、トランジスタ３１６を通る電流を反映したものを入力として使用する。試験回路３０２は、図１において参照する試験ＦＳＭ回路１１２から供給する２つの入力を使用して動作する。第１の入力は、パストランジスタ３６０を制御する列テスト可能信号である。パストランジスタ３６０は、試験回路３０２をノードＶ1に連結し、また、選択的に試験集積および保持コンデンサ３６２をノードＶ1に接続または接続解除するように列テスト可能信号によって制御可能である。トランジスタ３６０とコンデンサ３６２との集積および保持動作は、概して回路部分３２２、３３２、３４２の同等機能の動作と同様である。しかし、試験回路３０２は、回路部分３２２、３３２、３４２とは別個に動作するため、トランジスタ３６０を、センスアンプサンプリング機能が試験回路３０２の動作を妨害しないように、サンプリングパストランジスタ３２４、３３４、３４４（および逆の場合も同様）の排他的にオンにする。
【００３７】
試験回路３０２は、一方はセルの抵抗Ｒ＿ＭＲＡＭが高すぎるか否かを決定し、他方はそれが低すぎるか否かを決定するためのものである２つの別個のフェーズにおいて動作する。試験回路３０２の動作の本質は、トランジスタ３１６を通る電流による充電集積が所定の電圧レベルに達するのに要する時間と、所定の制限時間との比較である。インバータ３６４を、コンデンサ３６２の集積ノードに連結し、所定の電圧レベルを設定する閾値デバイスの形態で動作する。インバータ３６４の出力を、パストランジスタ３６６を介して、比較結果を格納するために使用するシフトレジスタセル３５４に連結する。パストランジスタ３６６への入力信号列テストリファレンスを、上記所定の時間制限を適用するために使用する。リセットトランジスタ３６８は、レジスタセル３５４への入力ノードと接地との間に連結され、例えばレジスタセル３５４を試験開始時の既知の状態に初期化するためにトランジスタ３２０に使用される逆リセット信号によって制御できる。
【００３８】
試験回路３０２の第１の試験フェーズ中に、リセットおよび列テスト可能信号をまず表明し、それによってコンデンサ３６２を供給電圧ＶＤＤに近いレベルに充電できる。次に、リセットトランジスタ３２０をオフにして、コンデンサ３６２にわたる電圧が、トランジスタ３１６を通る電流（測定している抵抗Ｍ＿ＭＲＡＭに反比例する）に従って電荷を集積可能になる。一般に、抵抗Ｒ＿ＭＲＡＭが比較的低い場合、インバータ３６４の入力における電圧は、電荷集積中に、Ｒ＿ＭＲＡＭが比較的高い場合よりもはやくインバータ切り替え閾値に達する。第１の試験フェーズは、インバータの出力により、遷移がはやくなりすぎる（Ｒ＿ＭＲＡＭ値が低すぎることを示す）か否かを決定することである。第２の試験フェーズは、インバータの出力により、遅くなりすぎる前に遷移する（Ｒ＿ＭＲＡＭ値が高くなりすぎないことを示す）か否かを決定する。第２の試験フェーズを、ＭＲＡＭセルが最初のフェーズの試験をパスした場合にのみ実行する。試験手順のより良い理解を得るには、試験回路３０２からの関連信号レベルの相対的なタイミングを示すタイミング図である図５を参照することが有用である。
【００３９】
図５は、相対的なタイミングを示すいくつかの電圧信号表現を示している。入力リセット信号を５０２に示し、ＭＲＡＭアレイアドレス指定入力を５０４に示し、列テスト可能入力を５０６に示している。仕様制限内にあるインバータ３６４の出力Comp_outの遷移についての時間範囲を５０８に示している。時間範囲の終端は時間ｔLであり、試験中に所与のＭＲＡＭセルについてのComp_outの遷移がｔL前に発生すると、そのセルは低すぎる抵抗Ｒ＿ＭＲＡＭ値を有するものと考慮される。時間範囲の始端は時間ｔHであり、試験中に、所与のＭＲＡＭセルについてComp_outの遷移がｔH後に発生すると、そのセルは高すぎる抵抗＿ＭＲＡＭ値を有するものと考慮される。
【００４０】
Ｒ＿ＭＲＡＭが低すぎるか否かを試験するために、５１０で示すように、トランジスタ３６６が時間ｔLにおいてオフになるように、列テストリファレンス信号を制御する。この場合、トランジスタ３６６を、図に示すように時間ｔLの前の期間オン状態に保持する。列テストリファレンスを表明する時間の長さは、インバータ３６４の出力Comp_outがレジスタセル３５４をドライブするのに十分なだけ必要である。
【００４１】
試験のこのフェーズに従って、抵抗Ｒ＿ＭＲＡＭが特定の範囲内にある場合、以下の作用が発生する。
ｉ）トランジスタ３１４および３１６を通る電流は許容範囲内にある。
ｉｉ）コンデンサ３６２の集積ノードにおける電圧は、許容するレートでＶＤＤから減少する。
ｉｉｉ）インバータ出力Comp_outを、時間ｔL前にローからハイにドライブせず、そのため、
ｉｖ）時間ｔLに続くレジスタセル３５４に格納する値は、トランジスタ３６８を使用して予め設定した値と同じままであり（すなわち、時間＞ｔLの場合、Reg_out＝「１」）、
ｖ）トランジスタ３６６を時間ｔLにおいてオフにするため、ｔL後にComp_outに発生するいずれの遷移もレジスタ出力Reg_outに影響を与えない。
したがって、特定の下限よりも高い抵抗値Ｒ＿ＭＲＡＭを有するＭＲＡＭセル３１０の場合、列テストリファレンス信号をローにドライブした後（すなわち、ｔL後）は、レジスタセル出力Reg_outは「１」である。ＭＲＡＭセルが下限仕様に見合う抵抗を有する場合のComp_outおよびReg_outを表す信号表現例を、５１２および５１４にそれぞれ示している。
【００４２】
最初の試験フェーズにおいて、ＭＲＡＭセル抵抗が高すぎる場合に許容可能なセルとしての同じ試験出力を得る。したがって、ＭＲＡＭセルが最初のフェーズに おける試験にパスした場合、Ｒ＿ＭＲＡＭが高すぎるか否かを決定するために、第２のフェーズ試験を実行する必要がある。ＭＲＡＭセルが最初のフェーズ試験 に失敗した場合には、セルはすでに失敗しており、かついかなる場合であっても高すぎる抵抗および低すぎる抵抗のどちらも持ちえないため試験を続ける必要はない。しかし、手順の一貫性のために、第２のフェーズ試験をとりあえず実行し、その結果を無視してもよい。
【００４３】
一方、抵抗Ｒ＿ＭＲＡＭが特定の範囲よりも低い場合、以下の作用が発生する。
ｉ）トランジスタ３１４および３１６を通る電流は、許容できるものよりも高い。
ｉｉ）コンデンサ３６２の集積ノードにおける電圧は、許容するレートよりも速くＶＤＤから減少する。
ｉｉｉ）その結果、インバータ出力Comp_outを、下限時間ｔL前にローからハイにドライブし、そのため、
ｉｖ）パストランジスタを時間ｔLにおいて閉じる前に、レジスタセル３５４への入力を、開いたパストランジスタ３６６を介してハイにドライブし、
ｖ）トランジスタ３６６を時間ｔLにおいてオフにした後、レジスタ出力Reg_outは、予め設定した「１」の値とは異なる「０」である。
したがって、特定の下限よりも低い抵抗値Ｒ＿ＭＲＡＭを有するＭＲＡＭセル３１０の場合、列テストリファレンス信号をローにドライブした後（すなわち、ｔL後）は、レジスタセル出力Reg_outは「０」である。ＭＲＡＭセルが下限仕様に見合わない抵抗を有する場合のComp_outおよびReg_outを表す信号表現例を、５１６および５１８にそれぞれ示している。
【００４４】
Ｒ＿ＭＲＡＭが高すぎるか否かを試験するために、列テストリファレンス信号を、５２０で示すように、トランジスタ３６６が時間ｔHにおいてオフになるように制御する。この場合、トランジスタ３６６を、図に示すように時間ｔHの前の期間オン状態に保持する。列テストリファレンスを表明する時間の長さは、インバータ３６４の出力Comp_outがレジスタセル３５４をドライブするのに十分なだけ必要である。
【００４５】
第２のフェーズ抵抗仕様試験について、ＭＲＡＭセルの抵抗が仕様上限よりも低い場合、Comp_out信号の遷移は、５２２に示すように、ｔLからｔHの時間期間内で発生する。次に、列テストリファレンス信号５２０を表明している間、インバータ出力は５２４に示すように、最初はハイであるレジスタセル３５４のReg_out出力をロー（「０」）レベルにドライブする。抵抗が高すぎるＭＲＡＭセルの場合、Comp_outの遷移は、パストランジスタ３６６がオフになる前には発生しないため、その場合Reg_outはハイ（「１」）レベルのままである（図５の５２６および５２８参照）。その結果、高すぎる抵抗を有するＭＲＡＭセルは、第２のフェーズ試験後にReg_out＝「１」を戻す。一方、特定した下限よりも低い抵抗を有するＭＲＡＭセルは、Reg_out＝「０」という第２のフェーズ試験結果を戻す。
【００４６】
第１および第２のフェーズ試験を組み合わせて、第１の試験結果がReg_out(1)＝「１」を戻し、かつ第２の試験結果がReg_out(2)＝「０」を戻す場合にのみ、ＭＲＡＭセルを許容可能な抵抗を有するものと判定できる。他の組み合わせの第１および第２のフェーズ試験結果はすべて、試験下のＭＲＡＭセルの抵抗値が、許容可能な抵抗仕様外であるために受け入れられないことを示している。試験結果は、試験ＦＳＭ１１２（図１）によって、または単純なロジック回路（図示せず）を使用し、所定の許容可能な結果と比較できる。ＭＲＡＭアレイの所与の列におけるセルについての試験結果もまた、図１に示す列エラーカウンタ１１０がカウントすることができる。
【００４７】
図４は、ハイおよびロー抵抗仕様試験のための対策（provision）を含むシングルサンプルＭＲＡＭセンスアンプ回路４００を示している。シングルサンプルセンスアンプ回路の基本的な動作は、検出しているＭＲＡＭセルと比較するために使用する予め設定した許容範囲を有するリファレンス回路に依存する。回路４００の詳細な動作について、以下に説明する。
【００４８】
シングルサンプルセンスアンプ回路４００は、リファレンス回路４５０および信号回路４０２という２つの主要な回路部分を含んでいる。図４からわかるように、リファレンス回路４５０および信号回路４０２は、概して構造が同様であり、プリアンプ段およびコンパレータ段をそれぞれ含んでいる。シングルサンプルセンス回路４００は、上述したトリプルサンプルセンス回路において電流ミラー段を採用するのとは異なり、バッファリングしたダイレクトインジェクション（direct injection）プリアンプ段を利用する。信号回路４０２に関して、検出すべきＭＲＡＭセル（４１０）を、演算増幅器４１４の負の入力においてセンス回路に連結する。上述したように、ＭＲＡＭセルは、コンデンサ素子４１２と並列な抵抗素子Ｒ＿ＭＲＡＭ（アレイ）４１１として考慮することができる。演算増幅器４１４は、R_ref制御信号を受け取るように正の入力に連結しており、R_ref制御信号は、上述したセンス回路でのように、ダイレクトインジェクショントランジスタ４１６のバイアスを制御するために使用可能である。トランジスタ４１６は、信号回路４０２のコンパレータ段のＳＩＧ１とラベルする入力ノードにプリアンプ段を連結する。
【００４９】
リファレンス回路４５０のプリアンプ段は、信号回路４０２のものと同じ構造を有する。ＭＲＡＭセル４６０を、ダイレクトインジェクショントランジスタ４６６のバイアスを制御する演算増幅器４６４に連結する。しかし、リファレンス回路では、ＭＲＡＭセル４６０は、ＭＲＡＭアレイ記憶セルではなく、リファレンス比較のために特に設けるＭＲＡＭセルである。ＭＲＡＭセル４６０は、抵抗素子Ｒ＿ＭＲＡＭ（リファレンス）４６１を有し、これは、公称ＭＲＡＭ抵抗値を有する。リファレンスＭＲＡＭセルは、検出しているアレイにおけるＭＲＡＭセルと同じ方法で製造することが好ましく、これによって静電容量値４１２および４６２のマッチングを促進する。ダイレクトインジェクショントランジスタ４６６は、リファレンスＭＲＡＭセルをＲＥＦ１とラベルするリファレンス回路コンパレータ段の入力ノードに連結する。
【００５０】
再び信号回路４０２を参照して、コンパレータ段への入力は、入力ノードＳＩＧ１と接地の間に連結する集積コンデンサ４２０を有する。入力ノードＳＩＧ１をまた、ＳＩＧ１と電圧源ＶＤＤとの間に連結し、リセット信号が制御するｐ型トランジスタ４１８の形態をなして、それに連結したリセット回路も有する。ノードＳＩＧ１をさらに、第１のインバータ４２２の入力に連結する。第１のインバータ４２２の出力を、第２のインバータ４２４の入力に連結する。第２のインバータの出力は、ＳＩＧ２とラベルするコンパレータ段の出力ノードを提供する。信号回路の出力ノードＳＩＧ２を、ロジックゲートパストランジスタ４３０を介してレジスタセル４４０の入力に連結する。レジスタセル４４０は、上述した回路３００のレジスタセル３５４に略等しい。ロジックゲートパストランジスタ４３０を、後述するように、リファレンス回路４５０の出力が制御する。
【００５１】
リファレンス回路４５０のコンパレータ段は、信号回路のコンパレータ段と略同じ構造である。特に、リファレンス回路のコンパレータ段ＲＥＦ１の入力ノードを、集積コンデンサ４７０と、リセットトランジスタ４６８と、第１のインバータ４７２との入力に連結する。第１のインバータ４７２の出力は、第２のインバータ４７４へ入力を提供する。第２のインバータ４７４の出力は、Run制御信号が制御するパストランジスタ４７６を介して、ノードＲＥＦ２においてリファレンス回路４５０の出力を提供する。出力ノードＲＥＦ２は、上記ロジックゲートパストランジスタ４３０を制御する。
【００５２】
上述したように、レジスタセル４４０は、格納インバータ４４２および弱フィードバックインバータ４４４を備え、上述したレジスタセル３５４と略同じ構造をしている。この場合、レジスタセル４４０は、リセット信号が制御するリセットプルアップトランジスタ４４６を介して所定の状態にすることができる。
【００５３】
シングルサンプルセンス回路４００は、少々、信号回路４０２とリファレンス回路４５０との間の信号レースのように動作する。リファレンス回路４５０はパストランジスタ４３０を制御し、信号回路４０２がレースに「勝つ」と、ＳＩＧ２における出力が、パストランジスタ４３０がオフになる前にレジスタセル４４０の状態を変えることができる。逆に、リファレンス回路４５０が「勝つ」と、レジスタセルが変わる前にトランジスタ４３０をオフにする。
【００５４】
検出手順の開始時において、コンデンサ４２０および４７０の集積ノードＳＩＧ１およびＲＥＦ１は、制御信号リセットをパルス生成することで略電圧ＶＤＤに共に上げられる。これはまた、レジスタセル４４０の入力をハイにプル（pull）することにより、レジスタセル出力の初期状態をReg_out＝「０」にして、レジスタセル４４０をリセットする作用も有する。パストランジスタ４７６は、センス回路が動作中である間、Run信号の表明により開いたままである。Run信号を、さらに後述する組み込み自己試験のためにオフにする。ＲＥＦ１およびＳＩＧ１ノードをＶＤＤに充電した状態では、出力ノードＲＥＦ２およびＳＩＧ２もまたハイであり、これは、ロジックゲートパストランジスタ４３０が開いており、かつレジスタ出力Reg_outがロー（ロジック「０」）のままであることを意味する。Reset信号をオフにすると、プリチャージしたコンデンサ４２０および４７０が、各Ｒ＿ＭＲＡＭ抵抗素子４１１および４６１を通る電流を放電することで集積を開始する。集積ノードＳＩＧ１における電圧が第１のインバータ４２２の閾値電圧に達すると、そのインバータの出力が変わり、出力ノードＳＩＧ２が初期ロジック「１」状態からロジック「０」状態に変化する。遷移が起こる時間は、集積コンデンサ４２０の静電容量や、アレイの抵抗Ｒ＿ＭＲＡＭ４１１の値によって影響を受ける集積レートに依存する。Ｒ＿ＭＲＡＭ４１１の値は、格納した状態に従って変化するため、アレイＭＲＡＭセル４１０の状態は、ＳＩＧ２遷移のタイミングに影響を与える。
【００５５】
リファレンス回路４５０は、信号回路４０２と同様な構造であるため、出力ノードＲＥＦ２の初期状態もまたロジック「１」である。ＲＥＦ２のロジック「１」からロジック「０」への遷移のタイミングは、コンデンサ４７０およびリファレンスＭＲＡＭセル４６０の抵抗Ｒ＿ＭＲＡＭ４６１による影響を受ける。リファレンスセル４６０は、アレイのＭＲＡＭセルのようにプログラムすることができず、したがって、抵抗４６１の値は固定している。コンデンサ４７０の静電容量値もまた、コンデンサ４２０の値のように固定している。したがって、所与の値のコンデンサ４２０および４７０について、出力ノードＳＩＧ２およびＲＥＦ２の遷移の相対的なタイミングを、Ｒ＿ＭＲＡＭ（アレイ）４１１にプログラムする抵抗が支配する。したがって、ＭＲＡＭセル４１０が第１の状態である場合、ＳＩＧ２の遷移がＲＥＦ２前に発生し、かつセル４１０が第２の状態である場合、ＳＩＧ２の遷移はＲＥＦ２後に発生するように、コンデンサ４２０および４７０の相対的な値を選択できる。これは、セル４１０の第１の状態では、ＳＩＧ２の遷移により、レジスタ出力Reg_outが「０」から「１」に遷移し、セル４１０の第２の状態では、Reg_outはロジック「０」のままであることを意味する。このため、センスＭＲＡＭセルの状態を、レジスタセル出力Reg_outが示している。この検出方式は、トリプルサンプル検出手順の場合のようにデータ破壊的ではないことに留意する。
【００５６】
シングルサンプルセンス回路４００の場合、単一のパストランジスタ４８０を使用して、ハイ／ロー抵抗仕様試験を追加できる。試験パストランジスタ４８０は、ノードＲＥＦ２においてロジックゲートトランジスタ４３０のゲートに制御入力列テストリファレンスを連結する。試験トランジスタ４８０を、別の制御信号列テスト可能がオン／オフする。制御信号列テストリファレンスおよび列テスト可能は、図１において試験ＦＳＭ１１２と呼ばれるような制御回路によって共に提供できる。列テスト可能信号およびRun信号を、一度のトランジスタ４７６および４８０の一方のみがオンになるように制御する。これは、トランジスタ４８０がオンであるとき、ノードＲＥＦ２は、リファレンス回路４５０からの妨害なく、列テストリファレンス信号によって制御可能であることを意味する。Ｒ＿ＭＲＡＭ（アレイ）抵抗４１１が特定した限度内にあるか否かを決定するために、以下に説明するように列テストリファレンス信号を制御する。
【００５７】
試験トランジスタ４８０の使用可能（enable）に伴って、抵抗Ｒ＿ＭＲＡＭ４１１が仕様内にあるか否かを決定するために、列テストリファレンス信号を制御する試験手順は、上述した回路３０２におけるトランジスタ３６６の制御と同様である。信号回路４０２の検出サイクル中に、第１の試験パルスを加え、セルの抵抗が低すぎるか否かを決定する。第１のパルスの終わりは、許容下限にあるＳＩＧ２の遷移のタイミングに対応するため、セル抵抗の特定した下限に対応する。第１の試験パルスの後に、出力Reg_outが「０」のままである場合、素子４１１の抵抗を、特定した下限よりも大きいと判定する。次に、第２の試験パルスを、回路４０２の別の検出サイクル中に列テストリファレンス信号に加える。第２の試験パルスの終わりは、許容上限にあるＳＩＧ２の遷移のタイミングと一致しているため、セル抵抗の特定した上限に対応する。第２の試験パルスの後に、出力Reg_outが「１」に変化した場合、素子４１１の抵抗を、特定した上限よりも低いと判定する。したがって、第１の試験サイクルの結果がReg_out＝「０」であり、かつ第２の試験サイクルの結果がReg_out＝「１」である場合、ＭＲＡＭセル４１０は、特定された許容可能な限度内にある公称抵抗値を有すると決定される。相対的なタイミングは、上述した図５のタイミング図を参照して、容易に確認できる。
【００５８】
図３および図４に示した上述した回路は、本発明の特定の実施形態によるハイ／ロー抵抗試験を行うように構成したアナログセンスアンプの特定の例であり、ハイおよびロー抵抗を検出するこの方法は、他のタイプのセンスアンプとも機能する。特に、ハイおよびロー抵抗限度を検出する上記技法は、アナログおよびデジタル双方のセンスアンプを含む任意の集積センスアンプに適用可能であるものと予期される。
【００５９】
組み込み自己試験の第３のセットは、従来のパターン試験である。すべて「１」と、すべて「０」と、「０」−「１」が交互になったものと、「１」−「０」が交互になったもののパターンとを、ＭＲＡＭアレイに書き込み、そして読み出しする。パターンを、アレイ全体に書き込んでから、行毎に読み出しする。行読み出しプロセス中に、パターン値を排他的ＯＲ回路への入力として表明し、センスアンプが検出した値と比較し、その結果をセンスアンプデータＩ／Ｏ走査レジスタに格納する。
【００６０】
ハイ／ロー抵抗試験またはパターン試験によって検出したエラーを、センスアンプデータＩ／Ｏ走査レジスタに格納する。１つまたは複数のエラーを検出した場合、エラーフラグを行全体について報告する。図６に示す回路６００は、すべてのセンスアンプデータＩ／Ｏ走査レジスタを監視し、データをワイヤードＯＲ回路と組み合わせるために使用できる。センスアンプデータＩ／Ｏ走査レジスタをワイヤードＯＲ回路に接続するため、１つはインバータを介し、１つは上述した抵抗仕様試験のエラー報告の形態を明らかにするため直接に接続する２つのパスを示している。
【００６１】
図示の回路６００は、シフトクロック信号ＳＣＬＫおよびＳＣＬＫＢが同期するシフトレジスタの様式をなして配置する２つのセンスアンプ走査レジスタセル６０２および６０４を有する。第１の走査レジスタ６０２は、図４および図３に関連して上述したタイプのシングルまたはトリプルサンプルセンスアンプのようなＭＲＡＭセンスアンプ回路からの入力をそれぞれ受け取る。
【００６２】
また、第１の走査レジスタの入力には、パターン試験回路６１０も連結する。パターン試験回路６１０は、テストパターン入力「１」または「０」を表すため、入力ノードＴ1をそれぞれプルアップまたはプルダウンするために配置するトランジスタ６１２および６１４を含む試験パターン表明部分を有する。プルアップおよびプルダウンの各トランジスタを、入力書き込み信号Ｗ１およびＷ０が制御する。ノードＴ1を、試験パターン読み出し回路および試験パターン書き込み回路の双方に連結する。試験パターン読み出し回路は、パストランジスタ６１８に直列接続した排他的ＯＲゲート６１６を含む。排他的ＯＲゲートの入力を、センスアンプおよびノードＴ1から与える。パストランジスタ６１８からの試験パターン読み出し回路の出力を、次に、走査レジスタの入力に接続する。ＣＬＫＢが制御するクロックトランジスタは、試験パターン回路６１０の入力と出力を分ける。試験パターン書き込み回路は、ノードＴ1から走査レジスタの入力まで試験パターン読み出し回路に並列接続する別のパストランジスタ６２０を含む。
【００６３】
データを走査レジスタがＭＲＡＭアレイに対して入出力する方法を鑑みて、試験パターン書き込み回路および読み出し回路は並列に接続できる。要するに、走査レジスタを、データの入力および出力の双方に使用する。パストランジスタ６１８および６２０への制御信号は、相互に排他的であるため、試験パターン書き込み動作および読み出し動作の一方のみを一度に使用可能にすることができる。書き込み動作中、パストランジスタ６２０を使用可能にし、選択した二値状態を、プルアップトランジスタ６１２およびプルダウントランジスタ６１４の一方を使用して表明する。これにより、選択したパターンを、標準的な様式で走査レジスタＩ／Ｏを介して、関連するＭＲＡＭセルに書き込める。次に、ＭＲＡＭセルを上述したようにセンスアンプ回路を介して読み出し、検出した二値レベルが回路６１０の入力時に現れる。排他的ＯＲゲート６１６は、書き込んだデータと、読み出したデータとのあらゆる相違を検出し、パストランジスタ６１８が使用可能であるときに、パターン試験の結果を走査レジスタに格納する。
【００６４】
回路６００内の走査レジスタセル６０４のノードＴ2における出力は、連鎖回路のようにアレイの次の列の走査レジスタ回路の入力に連結してもよい。このようにして連鎖した走査レジスタは、例えば、列エラーカウンタ１１０（図１）によって利用可能なパターン試験エラーベクトルを格納できる。
【００６５】
上記説明からわかるように、回路６００内の走査レジスタの出力におけるノードＴ2は、上記抵抗仕様試験およびパターン試験の双方の組み込み自己試験結果を、個々の試験を実行する際に受け取る。すべての試験結果を登録可能にするため、回路６００内の走査レジスタ出力から提供する試験結果を、図２に関連して説明した行ワイヤードＯＲ回路と同様の構造である列ワイヤードＯＲ試験回路６３０に接続する。列ワイヤードＯＲ回路６３０を、Test_Col入力信号が制御し、Test_Col入力信号は、例えばテストＦＳＭ１１２（図１）が考慮している行を選択したとき、ワイヤードＯＲ回路の出力をエラーフラグ列レジスタ６４０にのみ使用可能にする。
【００６６】
ノードＴ2と列ワイヤードＯＲ回路６３０との間には、自己試験回路からの一貫性すなわちエラー報告を確実にするために使用する選択回路６２２がある。選択回路６２２は、パストランジスタ６２４を含む第１の回路アームを有する。ＭＲＡＭセルが試験をパスした場合、実行している特定の自己試験が論理「１」を戻すときに、パストランジスタ６２４を使用可能にする。選択回路６２２の第２の回路アームは、パストランジスタ６２８と直列接続したインバータ６２６を有する。実行している特定の試験がロジック「０」という予期されるパス結果を有する場合に、選択回路６２２の第２の回路アームを使用可能にする。選択回路６２２は、試験回路が検出したＭＲＡＭセルエラーをテストＦＳＭ（図１）へと組み込み可能なエラーフラグ列レジスタ６４０に一貫して記録できるようにする。
【００６７】
列試験回路が報告したエラーは、ＥＣＣ（エラー修正回路）で修正可能な単一ビットエラーであっても、またはその行を「不良」な行としてマークするよう保証するマルチビットエラーであってもよい。行を「不良」とマークするのに十分な数のエラーがあるか否かを決定するために、カウンタを使用する。列エラーフラグが、エラー状態が存在することを示す場合、センスアンプデータＩ／Ｏ走査レジスタ内のデータを、列エラーカウンタ（図１における１１０）にシフトする。行エラーカウンタが外部ＥＣＣで修正不可能であると決定する値を超えると、該行を「不良」とマークすることができる。組み込み自己試験回路が生成したエラーデータは、さらなる処理またはテスタへの報告のために外部回路で収集してもよい。組み込み自己試験データを保持するための外部回路の１つは、ＭＲＡＭを使用して既知の良好な記録領域にデータを書き込むように指示するシステムが使用する「状態レジスタ」である。
【００６８】
本発明の好ましい実施は、広範囲にわたる試験セットを行って、ＭＲＡＭメモリアレイ内の欠陥を見つけるために使用できるいくつかの組み込み試験集積回路に関連する。行ワイヤードＯＲ試験回路を使用して、短絡した素子および開いた行を検出できる。動的ハイ／ローメモリセル抵抗試験を、特別に構築したセンスアンプ回路の使用を介して実行する。パターン試験は、センスアンプに集積した排他的ＯＲ回路および走査データＩ／Ｏレジスタを使用して行うことができる。ハイ／ロー試験およびパターン試験からの出力は、個々のＭＲＡＭメモリ素子のパフォーマンスを検査する。ワイヤードＯＲ回路は、ハイ／ロー試験結果とパターン試験結果を組み合わせて、単一の列エラーフラグにするために使用される。列エラーフラグを設定している場合、不良とマークした行におけるセルの数をカウントするようにエラー試験カウンタを含んでいる。列エラーカウントは、その行のデータがＥＣＣ修正可能であるか否かを決定するために使用しうる。
【００６９】
いくつかの回路が利用する信号制御の要件を含む、本発明およびその好ましい実施形態の機能の詳細な説明に基づき、当業者の能力内で、図１におけるブロック形態で示すテストＦＳＭ回路１１２等の制御回路を構築すること可能である。制御回路は、上記において詳細に考察かつ説明した制御信号を提供するために任意の所望の形態で構築することができ、集積回路の組み込み試験の分野の当業者は、例えば、回路に必要なシリコン領域を保持する望ましさを容易に認識するであろう。
【００７０】
本発明の上記詳細な説明は、例としてのみ提示したものであり、当業者は、本発明の範囲から逸脱せずに、本発明の特定の要素および配置に対して変更および変形を行いうる。例えば、本発明の原理を理解するために、いくつかの特定の回路を図示かつ説明しているが、本発明はこれらの構造に制限されない。
【図面の簡単な説明】
【図１】本発明の実施形態による組み込み自己試験回路を含むＭＲＡＭアレイのシステムブロック図である。
【図２】開いた行およびＭＲＡＭ素子試験回路の短絡を示す簡略化した回路図である。
【図３】トリプルサンプルセンスアンプの一部としてのハイ／ローＭＲＡＭ素子抵抗試験回路の回路図である。
【図４】シングルサンプルセンスアンプの一部としてのハイ／ローＭＲＡＭ素子抵抗試験回路の回路図である。
【図５】ハイ／ローＭＲＡＭ素子抵抗試験のタイミングシーケンスを示すタイミング図である。
【図６】列のハイ／ロー抵抗試験およびパターン試験ワイヤードＯＲ回路の簡略化した回路図である。
【符号の説明】
１０２、２０２ メモリアレイ
１０６、２００ 第２の試験回路
１０８、３００、４００ 第１の抵抗仕様試験回路
１０８、６１０ 第３の試験回路
２１６、２１８、６３０ ワイヤードＯＲ回路
２０４ 列線
２０６ 行線
２０８ 出力
２０９ 開いた行アドレス指定線
２１１ 短絡したメモリセル
３００、４００ センスアンプ回路
２１０、３１０、４１０ 各メモリセル
２２２ 行エラーフラグレジスタ
３５４、４４０、６０２、６０４ 走査レジスタ
３６０、３６２、３６４、３６６、４８０ 抵抗仕様試験回路
３６２、４２０、６０２、６０４ 電荷集積回路
３６４、４２２、４２４ 閾値回路
３６６、４８０、４３０ スイッチング回路
５１０、５２０ 第１および第２の所定のタイミング信号
５１８、５２８ 第１および第２の所定のタイミング信号限度
６４０ エラーフラグ列レジスタ
【発明の属する技術分野】
本発明は、メモリ回路の試験に関し、特に、磁気抵抗メモリ（magneto-resistive memoryあるいはＭＲＡＭ）アレイのための組み込み自己試験回路に関する。
【０００２】
【従来の技術】
大規模かつ複雑な集積回路の製造において重要な考慮すべき問題の１つとして、回路のテスト容易性がある。集積回路に影響を及ぼしうる製造時の傷や不精密性のため、製造した回路を使用のために出荷する前に試験可能であることが重要であり、これにより欠陥のあるＩＣを破棄し、場合によっては修正することができる。このような試験は外部回路によって行うことが多いが、テスト回路がＩＣに含まれる場合には試験の効率を増大できる。これは、組み込み自己試験回路と呼ばれる。
【０００３】
以下に参照する文献は、大規模集積回路における組み込み自己試験用のいくつかの技法を記載している。
１．M. AbramoviciらのDigital Systems Testing and Testable Design、Chapter９：「Design for testability」（Rockville, MD, Computer Science Press, １９９０年）
２．E. B. Eichelberger & T. W. Williamsの「A Logic Design Structure for LSI Testability」（Journal of Design Automation and Fault Tolerant Computing, Vol. 2, pp165 - 178, １９７８年５月）
３．5. Dasquptaらの「A variation of LSSD and its Implementation in Design and Test Pattern Generation in VLSI」（Proc. IEEE ITC, 1982, pp63 - 66）
【０００４】
メモリ回路の組み込み自己試験は、大規模メモリアレイの試験には多数の試験ベクトルを必要とする場合があり、これを外部回路で行うにはかなりの試験時間が伴うので特に有利なことがある。ＤＲＡＭおよびＳＲＡＭ等のメモリアレイに有用な試験手順の１つはパターン試験と呼ばれるものであり、所定パターン（例えば、チェッカーボードパターン）のデータをアレイに書き込んでからアレイを読み出して、読み出したデータと書き込んだパターンとが一致するか否かを決定する。
【０００５】
【発明の解決しようとする課題】
開発されている新しい形態のメモリアレイは、磁気ランダムアクセスメモリ（ＭＲＡＭ）と呼ばれ、多数のギガビットの記憶容量を有するアレイ内に製造される潜在的可能性を有する。ＭＲＡＭの素子およびアレイの構造やアレイおよびそのデータＩ／Ｏ構造のサイズのため、ＳＲＡＭおよびＤＲＡＭに対して開発した組み込み自己試験回路は、ＭＲＡＭには適用不可能であるか不十分である。
【０００６】
【課題を解決するための手段】
本発明の原理によれば、メモリアレイのビット線に連結し、メモリアレイ内の各メモリセルの抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路を含んでいる組み込み自己試験システムを提供する。
【０００７】
好ましくは、抵抗仕様試験回路は、各メモリセルのそれぞれから生成する信号と、メモリセル抵抗仕様の所定の上限および下限を表す第１および第２の所定のタイミング信号とを比較する。
【０００８】
本発明の好ましい形態において、抵抗仕様試験回路は、集積回路のセンスアンプ回路の一部をなすものである。抵抗仕様試験回路は、試験下のメモリセルを通る検出電流に従って電荷を集積するように配置した電荷集積回路を含みうる。集積素子から二値出力を提供するために閾値回路を連結し、第１および第２の所定のタイミング信号に従ってセンスアンプの走査レジスタに二値出力を提供するためにスイッチング回路を連結することができる。そして、メモリセルが抵抗仕様試験に合格または不合格であるかを示すために、走査レジスタのコンテンツを使用する。
【０００９】
第２の試験回路は、メモリアレイにおけるメモリセルの行に連結し、アレイの各行において短絡したメモリセルおよび開いた（opened）行アドレス指定線を検出するために配置することができる。好ましくは、第２の試験回路は、入力を提供するためにメモリアレイの行に連結し、出力を提供するために任意の短絡セルまたは開いた行アドレス指定線がメモリアレイにおいて検出するか否かを記録する行エラーレジスタに連結するワイヤードＯＲ回路を含む。
【００１０】
メモリアレイの走査レジスタに第３の試験回路を連結し、所定のデータパターンをメモリアレイに書き込み、メモリアレイからデータを読み出し、読み出したデータと書き込んだデータとを比較するように配置する。
【００１１】
本発明の好ましい形態において、第３の試験回路は、ワイヤードＯＲ回路を介して第１の試験回路に連結し、その出力をエラーフラグ列レジスタに組み合わせる。エラーフラグ列レジスタは、メモリアレイにおける各行について、第１および第３の試験回路によって検出されたエラーの数を記録し、各行毎のエラーの数が所定の許容される数よりも大きいか否かを決定する。
【００１２】
本発明によれば、メモリセルのアレイを有し、メモリセルはアレイの各行線と列線の間にそれぞれ連結し、メモリセルに格納したデータを検出するためセンスアンプがアレイの列線に連結し、走査レジスタがセンスアンプから出力を受け取り、アレイ内のメモリセルに対して入力を提供するように連結する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験システムも提供する。組み込み自己試験システムは、メモリアレイ内の各メモリセルの抵抗を試験してその抵抗が所定の上限および下限内にあるか否かを決定するため、各センスアンプに連結した抵抗仕様試験回路を含む第１の試験回路を含んでいる。この場合の組み込み自己試験システムは、短絡したメモリセルおよびアレイの各行における開いた行アドレス指定線を検出するため、メモリアレイの行線に連結した第２の試験回路も含む。この形態の組み込み自己試験システムは、メモリアレイの走査レジスタに連結し、所定のデータパターンをメモリアレイに書き込み、データをメモリアレイから読み出し、読み出したデータと書き込んだデータとを比較するように配置した第３の試験回路をさらに含んでいる。
【００１３】
組み込み自己試験システムの好ましい形態は、第１と第２と第３の試験回路を制御し、メモリアレイに対する第１と第２と第３の試験を実行するため連結した試験状態マシン回路をさらに含んでいる。
【００１４】
好ましくは、第１および第２の所定のタイミング信号を、前記試験状態マシン回路によって生成する。
【００１５】
本発明の別の形態によれば、メモリセルに格納したデータを検出するセンスアンプを少なくとも１つ含むメモリセルのアレイを備える磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験性能を与える方法を提供する。本方法は、センスアンプを使用し、アレイ内のメモリセルを通る検出電流を表す電流信号を生成するステップと、電流信号を時間集積し、それに閾値を適用して二値出力を提供するステップと、第１および第２の時間で二値出力をサンプリングするステップと、第１および第２のサンプリングした二値出力に基づいて所定の抵抗仕様外のメモリセルを登録するステップとを含んでなる。
【００１６】
本発明の好ましい実施形態は、従来技術に優るいくつかの利点を提供する。例えば、従来のメモリ試験は、各チップの試験にかなりの時間を要し、その結果としてＭＲＡＭ試験のコストが比較的高くなる。試験時間を低減するために、ＳＲＡＭおよびＤＲＡＭチップに見られる組み込み自己試験を用いることができるが、これはパターン試験に限られ、ＭＲＡＭアレイの特別な試験条件を考慮していない。本発明のこの実施形態は、ＭＲＡＭデータのブロック編成を利用する広範な組み込み自己試験の特徴を引き出す、ＭＲＡＭアレイに見られるデータ書き込みおよびデータ読み出しのセンス回路を利用する。エラーの数がＥＣＣ修正可能であるか、またはデータの行全体を不良とマークする必要があるかを決定するために使用可能な単一ビットエラーデータを格納するために、走査データＩ／Ｏレジスタを使用する。本発明における回路は、単純な組み込み「試験」状態マシンを用いて動作する場合、完全な範囲のテストおよび有効なＭＲＡＭアレイ試験に関するエラー報告を提供する。組み込み自己試験は、製造業者による試験において行っても、および／またはユーザが再フォーマット化の手順中に繰り返してもよい。
【００１７】
本発明は、添付図面を参照しつつ、好ましい実施形態の説明を通して、例としてのみ本明細書により詳細に説明する。
【００１８】
【発明の実施の形態】
本明細書は、メモリ回路を試験するための方法および装置を記載する。以下の説明において、説明目的のために、特定の用語および特定の実施形態の詳細を、本発明の完全な理解を提供するために記載する。しかし、当業者には、これら特定の詳細が本発明の実施に必要ないことが明白であろう。
【００１９】
ＭＲＡＭシステム１００は、図１においてブロック図形態で示され、ＭＲＡＭアレイ１０２と、本発明の実施形態による組み込み自己試験回路とを含んでいる。行のワイヤードＯＲ試験回路１０６は、アレイ１０２内のメモリ素子の各行の出力線に連結し、既知の様式で行アドレスデコーダ１０４が出力線をアドレス指定する。アレイ１０２に連結する列試験回路は、１０８に示され、ハイ／ロー抵抗仕様テスタと、パターン試験回路と、列ワイヤードＯＲ出力とを含んでいる。列試験回路１０８は、列エラーカウンタ１１０に出力を提供するように連結する。行試験回路１０６と列試験回路１０８と列エラーカウンタ１１０とをすべて、試験機能状態マシン１１２に連結し、試験機能状態マシン１１２をまた、行アドレスデコーダ１０４のイネーブル制御に連結する。本発明の好ましい実施は、広範囲にわたるＭＲＡＭメモリアレイ用の組み込み自己試験システムの形成に利用することが可能ないくつかの態様を組み込む。好ましい実施形態の様々な態様については、以下に詳細に説明し、これから、図１の回路の機能のより深い理解が確認できる。
【００２０】
開いた行および短絡したＭＲＡＭ素子について試験するための簡略化した回路２００を図２に示す。回路２００は、それぞれ各列制御線２０４と行制御線２０６の間に連結する磁気抵抗メモリ素子２１０の格子を含むＭＲＡＭアレイ２０２の一部を示す。それぞれ電圧出力Ｖn-1と、Ｖnと、Ｖn+1とを有し、行「ｎ−１」と、「ｎ」と、「ｎ＋１」と呼ばれる３つの行を図２のアレイ部分２０２に示す。行制御線２０６は、各電流制限スイッチ２１２を介して制御可能に接地可能な入力を有する。一度に１つのスイッチ２１２を選択的に短絡するように動作可能な行アドレス入力２１４に従ってスイッチ２１２を制御する。列制御線２０４には、電圧源ＶＨＣを供給する。
【００２１】
各ワイヤードＯＲ回路トランジスタ２１６の制御ゲートを、各行制御線２０６からの行電圧出力（Ｖn-1、Ｖn、Ｖn+1）を受け取るように連結する。本例でのワイヤードＯＲトランジスタは、それぞれ電圧源ＶＨ＿ｔｓｔに連結したドレインを有するｐＭＯＳトランジスタを含んでいる。ワイヤードＯＲトランジスタ２１６のソース端子を、一般に、Short Test Clk信号が制御するゲートを有する長チャネルトランジスタのような負荷トランジスタ２１８のソースにおいて出力２０８に連結する。ワイヤードＯＲ出力２０８もまた、選択スイッチングトランジスタ２２０を介して行エラーフラグレジスタ２２２に連結する。選択スイッチングトランジスタ２２０もまた、Short Test Clk信号が制御する。
【００２２】
２１１に示すもの等、短絡したメモリセルを検出するための回路２００の動作について次に説明する。アレイ２０２の各行を、次に、行アドレス入力を使用して、対応する電流制限スイッチ２１２を切り替え、行制御線２０６を接地することで選択する。行選択は、ワイヤードＯＲ試験回路の出力を制御するShort Test Clk入力信号を用いて調節する。行を選択すると、良好な行が行電圧出力（例えば、Ｖn+1）をプルダウンし、ロジック「１」電圧をワイヤードＯＲ出力２０８において提示し、行エラーフラグレジスタ２２２に渡す。これは、良好な行における各メモリセルは、ＶＨＣ列電圧が行制御線に現れない十分な抵抗を有するためである。行を非常に抵抗の低いＭＲＡＭセル（例えば、２１１で示す短絡したＭＲＡＭセル）に接続する場合、行電圧（Ｖn）を、対応するワイヤードＯＲトランジスタ２１６が「オフ」のままであるように、エラー試験レベルより下にはプルダウンしない。この場合、ロジック「０」の電圧を行エラーフラグレジスタ２２２に渡す。選択していない行は、ワイヤードＯＲ出力回路を行アドレスデコーダが選択した行に対してのみ作用するように、高電圧（〜ＶＨＣ）のままである。行エラーフラグレジスタ２２２は、試験した各行毎にワイヤードＯＲ試験回路出力の記録を格納し、例えば、Short Test Clk信号が各行毎にシフトするシフトレジスタとして構築することが可能である。このように、行エラーフラグレジスタは、短絡したメモリセルを有する行を示すエラーフラグ出力２２４を提供できる。上記機能説明から明白なように、回路２００はまた、開いた（例えば、断続した）行線を検出する。例えば、図２において２０９に示すように、開いた欠陥行線を検出するために、短絡したメモリセル２１１を検出するような上記と同じ技法を使用できる。
【００２３】
図３に示す回路３００は、ハイ／ローＭＲＡＭ素子抵抗試験回路３０２と共に、トリプルサンプルセンスアンプ回路３０４を示す。図４は、ハイ／ローＭＲＡＭ素子抵抗試験回路４０２と共に、シングルサンプルセンスアンプを有する回路４００を示す。試験回路３０２および４０２は、メモリ素子データ検索プロセスの設計仕様外である、例えば、センスアンプ回路が扱うことのできるメモリ素子抵抗値の範囲外であるＭＲＡＭ素子抵抗値を検出するように設計する。ＭＲＡＭ素子の抵抗に依存する時間信号を生成することにより回路を動作する。試験支援回路（例えば、図１に示す試験有限状態マシン回路１１２）が供給する参照時間信号とＭＲＡＭ素子の時間信号とを比較する。ＭＲＡＭ素子の抵抗値が低すぎる場合、「ロー」試験参照時間信号と「ロー」抵抗素子が生成する時間信号とを比較することで検知される早い遷移を有する。反対に、ＭＲＡＭ素子の抵抗値が高すぎる場合、「ハイ」試験参照時間信号と「ハイ」抵抗が生成する時間信号とを比較することで検出される遅い遷移を有する。「ハイ」および「ロー」試験の結果を、ＭＲＡＭセンスアンプの一部である走査レジスタに格納する。試験のマージンは、ＭＲＡＭセンスアンプが故障する抵抗値を有するＭＲＡＭ素子を選別するように設定できる。回路３００および４００の動作については、以下により詳細に説明する。
【００２４】
図３を参照して、図示の回路３００は、ＭＲＡＭセル３１０からのデータを検出するためのセンスアンプ回路３０４を含む。ＭＲＡＭセル３１０を、コンデンサ３１２と並列なＭＲＡＭ抵抗Ｒ＿ＭＲＡＭ３１１が表している。ＭＲＡＭセル３１０は、センスアンプ回路の観点からは単一のセルを表すが、抵抗３１１と特にコンデンサ３１２との実際の値は、セルの大きなアレイの部分であるセルによって影響を受ける。ＭＲＡＭについての典型的な記憶技術の応用において、抵抗Ｒ＿ＭＲＡＭ３１１は約１ＭΩの公称値を有し、コンデンサ３１２は０．５ｐＦのオーダーを有しうる。ＭＲＡＭセル３１０の一端を、Ｖcolとラベルするノードにおいてセンスアンプ回路に連結し、セル３１０の他端には、センス電圧Ｖsenseを供給する。Ｖcolノードは、電流ミラートランジスタ（current mirror transistor）３１４および３１６と、演算増幅器３１８とを含む比較したトランジスタ電流ミラー回路の入力側にある。特に、トランジスタ３１４のドレインを、ノードＶcolに連結し、ソースを接地する。トランジスタ３１４のゲートを、トランジスタ３１６のゲートに連結し、トランジスタ３１６のドレインおよびソースを、Ｖ1とラベルするノードと接地にそれぞれ連結する。演算増幅器３１８を、負の入力ノードがＶcolに連結し、出力を電流ミラートランジスタ３１４、３１６のゲートに連結した状態で、Ｒ＿ｒｅｆ信号を正の入力ノードへの入力として使用して、電流ミラー回路にドレイン電圧制御を提供する。実際には、ＭＲＡＭセルを精密に検出するため、入力電圧Ｖsenseは非常に小さく、例えば０．５ボルトのオーダーであり、セルの反対側のＶcolノードにおける電圧を、Ｒ＿ｒｅｆ入力を使用して、接地電位に近いレベルに保持する。電流ミラー回路の機能はノードＶ1からのトランジスタ３１６を通る電流を保持することであり、この電流はノードＶcolからトランジスタ３１４を通る電流と同じ（またはその既知の係数（factor)）である。このように、トランジスタ３１６を通る電流を、ＭＲＡＭセルの抵抗３１１の測定として使用できる。
【００２５】
ｐ型トランジスタ３２０を、ノードＶ1と供給電圧ＶＤＤの間に連結し、リセット信号が制御する。図において回路部分３２２と３３２と３４２と、抵抗試験回路３０２とに示している４つの回路の分岐もまた、ノードＶ1に連結する。回路部分３２２と３２４と３２６とは、トリプルサンプルセンスアンプ回路３０４の一部を形成し、回路３０２は、上述した組み込み自己試験の目的で含まれるＭＲＡＭ素子ハイ／ロー抵抗試験回路を含む。明確にするため、トリプルサンプルセンスアンプ回路の動作について説明して、試験回路３０２の動作をより良く理解する。
【００２６】
回路部分３２２と、３３２と、３４２とは、サンプル信号回路（３２２）と、サンプル「１」回路（３３２）と、サンプル「０」回路（３４２）とも呼ぶことができる。サンプル信号回路３２２は、ノードＶ1と信号集積ノードの間にパストランジスタ３２４を連結する。パストランジスタ３２４を、サンプル信号入力が制御する。サンプル信号回路３２２はまた、信号集積ノードと接地の間に信号保持コンデンサ３２６を連結し、トランジスタ３２４およびコンデンサ３２６は共に、電圧集積およびサンプル／保持回路として動作できる。その他の回路部分３３２および３４２を同様に構築する。特に、サンプル「１」回路３３２は、ノードＶ1を選択的に「１」保持集積および保持コンデンサ３３６に接続するか、あるいはそれらからノードＶ1を絶縁することができるパストランジスタ３３４を有する。サンプル「０」回路３４２もまた、パストランジスタ３４４と集積および保持コンデンサ３４６とを有する。トランジスタ３３４および３４４を、サンプル「１」入力およびサンプル「０」入力がそれぞれ制御する。
【００２７】
サンプル信号回路３２２の集積ノードを、シフトトランジスタ３２８を介して演算増幅器３５０の正の入力に連結する。同様に、回路部分３３２および３４２の集積ノードを、各シフトトランジスタ３３８および３４８を介して演算増幅器３５０の負の入力に双方とも連結する。シフトトランジスタ３２８と３３８と３４８とは、共通に、比較器シフト信号が制御する。演算増幅器を、その出力をシフトレジスタ３５４に別のシフトトランジスタ３５２を介して連結する。演算増幅器３５０の出力を、コンパレータクロック入力信号が制御し、シフトトランジスタ３５２は、レジスタ出力シフト信号が制御する。シフトレジスタ３５４は、既知の様式で接続した、弱フィードバック（weak feedback）連結したインバータ３５６および３５８を含み、演算増幅器３５０からの出力を格納するように設けられる。基本的に、演算増幅器３５０は、正および負の入力によって存在する信号レベル間のコンパレータとして動作し、それに従って、レジスタ３５４を検出したＭＲＡＭセルの状態を示す「１」または「０」の状態にする出力を提供する。これについては、さらに詳細に後述する。
【００２８】
トリプルサンプルセンスアンプ回路３０４は、検出手順中にＭＲＡＭセルに格納したデータを破壊するデータ破壊回路である。したがって、データを検出した後、データをＭＲＡＭアレイに保持すべき場合には、データを検出したセルに書き戻すべきである。
【００２９】
センスアンプ動作の初期リセットフェーズ中に、トランジスタ３２０をオンにするために、リセット信号を加え、これが効果的にノードＶ1を供給電圧ＶＤＤに引き上げる。このとき、サンプル信号入力がトランジスタ３２４のオンを表明（assert）する。これにより、集積および保持コンデンサ３２６をＶＤＤに充電できる。リセットトランジスタ３２０は、集積コンデンサを充電可能とするために、ある時間期間オンに保たれ、また、これは、ＭＲＡＭアレイをアドレス指定して、選択したＭＲＡＭセル３１０を通る電流が定常状態（数マイクロ秒まで）に達することが可能になる間に達成できる。次に、リセットトランジスタ３２０を、センスアンプ動作の第１の、信号サンプリングフェーズのためにオフにする。リセットトランジスタ３２０は、サンプリング動作全体にわたってオフのままである。
【００３０】
センスアンプのサンプリング動作の第１のフェーズ中、サンプル信号入力を、所定のサンプリング期間オンに保持する。このとき、トランジスタ３１６を通る電流は、検出しているＭＲＡＭセルを通る電流を反映する定常状態に達している。ＭＲＡＭセル３１０を通る電流は、勿論、その抵抗に依存し、この抵抗をセルに格納しているデータの状態が支配する。例えば、データ「０」をＭＲＡＭセルに格納している場合、抵抗値Ｒ＿ＭＲＡＭは抵抗値のメジアンよりも比例的に高い（例えば、５％から２０％の量）。トランジスタ３１６を通る電流はＲ＿ＭＲＡＭ抵抗に依存しており、したがって、ＭＲＡＭセルが「０」を格納している場合よりも「１」を格納している場合により大きくなる。リセットトランジスタ３２０をオフにし、サンプル信号トランジスタ３２４をオンにした状態で、コンデンサ３２６からトランジスタ３１６を通る電流を引き出す。このように、コンデンサ３２６は、パストランジスタ３２４をオフにするまでのサンプリング期間中に、トランジスタ３１６を介して引き出した電流を集積する。トランジスタ３２４がオフの状態で、集積した電圧レベルは、コンデンサ３２６が保持し、ＭＲＡＭセル３１０に格納しているデータを表す。
【００３１】
コンデンサ３２６における電圧レベルがデータ「１」またはデータ「０」のいずれを表すかを決定するために、トリプルサンプルセンスアンプが比較電圧を生成する。「１」をＭＲＡＭセル３１０に書き込み（それによって、先に格納していたデータを破壊する）、Ｒ＿ＭＲＡＭ抵抗値をサンプリングしてから、セルに「０」を書き込んで再びサンプリングすることで比較電圧を生成する。既知の「１」および「０」のセル状態から得られるサンプルを、「平均」値に組み合わせ、これを使用して、信号サンプルとの比較を行う。その手順については、以下にさらに詳細に説明する。
【００３２】
センスアンプのサンプリング動作の第２のフェーズ中に、データ「１」をＭＲＡＭセル３１０に書き込む。次に、サンプル "1"信号を表明して、集積コンデンサ３３６をＶＤＤに充電するためトランジスタ３２０がオンであるリセット期間中、トランジスタ３３４をオンにし、そして、続くサンプリング期間でもオンのままにする。サンプリング期間中、コンデンサ３３６は、ミラートランジスタ３１６を介して引き出した電流を集積するため、コンデンサ３３６の結果得られる電圧レベルは、既知の「１」状態のＲ＿ＭＲＡＭ抵抗を表す。トランジスタ３３４を第２のフェーズサンプリング期間の終わりにオフにすると、「１」電圧をコンデンサ３３６が保持する。
【００３３】
同様に、センスアンプサンプリング動作の第３のフェーズ中に、データ「０」をＭＲＡＭセル３１０に書き込む。次に、サンプル「０」信号を表明して、集積コンデンサ３４６をＶＤＤに充電するためトランジスタ３２０がオンであるリセット期間中、トランジスタ３４４をオンにし、そして、続くサンプリング期間でもオンのままにする。サンプリング期間中、コンデンサ３４６はミラートランジスタ３１６から引き出された電流を集積するため、結果としてコンデンサ３４６上の電圧レベルは既知の「０」状態のＲ＿ＭＲＡＭ抵抗を表す。トランジスタ３４４を第３のフェーズサンプリング期間の終わりにオフにすると、「０」電圧をコンデンサ３４６が保持する。
【００３４】
３つのサンプリングフェーズ後、集積および保持コンデンサ３２６と３３６と３４６とは、ＭＲＡＭセル３１０の検出した元の格納しているデータと、既知の検出したデータ「１」と、既知の検出したデータ「０」とを表す電圧レベルをそれぞれ保持する。そして、パストランジスタ３２８と３３８と３４８とを、比較器シフト信号を表明することでオンにする。回路部分３３２および３４２の出力を、演算増幅器３５０の負の入力ノードに共に連結するため、比較器シフト入力の表明した後に結果的に得られる電圧レベルは、既知の「１」および既知の「０」の電圧レベルの「平均」である。この「平均」電圧レベルは、ＶＲ／２と呼ばれ、信号集積および保持コンデンサ３２６が格納する電圧はＶsigと呼ばれる。
【００３５】
比較器クロック入力を演算増幅器３５０にすると、演算増幅器３５０は、入力ＶsigおよびＶＲ／２の比較を表す出力を提供する。例えば、信号電圧レベルＶsigが「平均」電圧レベルＶＲ／２よりも大きい場合、演算増幅器３５０の出力は比較的高電圧である。反対に、ＶsigがＶＲ／２よりも小さい場合、演算増幅器の出力は比較的低い。次に、レジスタ出力シフト信号を表明し、トランジスタ３５２をオンにすることで、演算増幅器３５０の出力がレジスタセル３５４をドライブ可能にする。したがって、演算増幅器３５０の出力が比較的低い場合、レジスタセルは、データ「１」を格納する（レジスタセル出力Reg_outはインバータ３５６の出力にある）。演算増幅器３５０の出力が比較的高い場合、レジスタセル３５４に格納した出力はデータ「０」である。レジスタセル３５４の構造は、格納した値が、弱フィードバックインバータ３５８によってインバータ３５８に打ち勝つレジスタへの入力を提供するまで残るようにするものである。
【００３６】
ハイ／ローＭＲＡＭセル抵抗試験回路３０２もまた、ノードＶ1に連結し、トランジスタ３１６を通る電流を反映したものを入力として使用する。試験回路３０２は、図１において参照する試験ＦＳＭ回路１１２から供給する２つの入力を使用して動作する。第１の入力は、パストランジスタ３６０を制御する列テスト可能信号である。パストランジスタ３６０は、試験回路３０２をノードＶ1に連結し、また、選択的に試験集積および保持コンデンサ３６２をノードＶ1に接続または接続解除するように列テスト可能信号によって制御可能である。トランジスタ３６０とコンデンサ３６２との集積および保持動作は、概して回路部分３２２、３３２、３４２の同等機能の動作と同様である。しかし、試験回路３０２は、回路部分３２２、３３２、３４２とは別個に動作するため、トランジスタ３６０を、センスアンプサンプリング機能が試験回路３０２の動作を妨害しないように、サンプリングパストランジスタ３２４、３３４、３４４（および逆の場合も同様）の排他的にオンにする。
【００３７】
試験回路３０２は、一方はセルの抵抗Ｒ＿ＭＲＡＭが高すぎるか否かを決定し、他方はそれが低すぎるか否かを決定するためのものである２つの別個のフェーズにおいて動作する。試験回路３０２の動作の本質は、トランジスタ３１６を通る電流による充電集積が所定の電圧レベルに達するのに要する時間と、所定の制限時間との比較である。インバータ３６４を、コンデンサ３６２の集積ノードに連結し、所定の電圧レベルを設定する閾値デバイスの形態で動作する。インバータ３６４の出力を、パストランジスタ３６６を介して、比較結果を格納するために使用するシフトレジスタセル３５４に連結する。パストランジスタ３６６への入力信号列テストリファレンスを、上記所定の時間制限を適用するために使用する。リセットトランジスタ３６８は、レジスタセル３５４への入力ノードと接地との間に連結され、例えばレジスタセル３５４を試験開始時の既知の状態に初期化するためにトランジスタ３２０に使用される逆リセット信号によって制御できる。
【００３８】
試験回路３０２の第１の試験フェーズ中に、リセットおよび列テスト可能信号をまず表明し、それによってコンデンサ３６２を供給電圧ＶＤＤに近いレベルに充電できる。次に、リセットトランジスタ３２０をオフにして、コンデンサ３６２にわたる電圧が、トランジスタ３１６を通る電流（測定している抵抗Ｍ＿ＭＲＡＭに反比例する）に従って電荷を集積可能になる。一般に、抵抗Ｒ＿ＭＲＡＭが比較的低い場合、インバータ３６４の入力における電圧は、電荷集積中に、Ｒ＿ＭＲＡＭが比較的高い場合よりもはやくインバータ切り替え閾値に達する。第１の試験フェーズは、インバータの出力により、遷移がはやくなりすぎる（Ｒ＿ＭＲＡＭ値が低すぎることを示す）か否かを決定することである。第２の試験フェーズは、インバータの出力により、遅くなりすぎる前に遷移する（Ｒ＿ＭＲＡＭ値が高くなりすぎないことを示す）か否かを決定する。第２の試験フェーズを、ＭＲＡＭセルが最初のフェーズの試験をパスした場合にのみ実行する。試験手順のより良い理解を得るには、試験回路３０２からの関連信号レベルの相対的なタイミングを示すタイミング図である図５を参照することが有用である。
【００３９】
図５は、相対的なタイミングを示すいくつかの電圧信号表現を示している。入力リセット信号を５０２に示し、ＭＲＡＭアレイアドレス指定入力を５０４に示し、列テスト可能入力を５０６に示している。仕様制限内にあるインバータ３６４の出力Comp_outの遷移についての時間範囲を５０８に示している。時間範囲の終端は時間ｔLであり、試験中に所与のＭＲＡＭセルについてのComp_outの遷移がｔL前に発生すると、そのセルは低すぎる抵抗Ｒ＿ＭＲＡＭ値を有するものと考慮される。時間範囲の始端は時間ｔHであり、試験中に、所与のＭＲＡＭセルについてComp_outの遷移がｔH後に発生すると、そのセルは高すぎる抵抗＿ＭＲＡＭ値を有するものと考慮される。
【００４０】
Ｒ＿ＭＲＡＭが低すぎるか否かを試験するために、５１０で示すように、トランジスタ３６６が時間ｔLにおいてオフになるように、列テストリファレンス信号を制御する。この場合、トランジスタ３６６を、図に示すように時間ｔLの前の期間オン状態に保持する。列テストリファレンスを表明する時間の長さは、インバータ３６４の出力Comp_outがレジスタセル３５４をドライブするのに十分なだけ必要である。
【００４１】
試験のこのフェーズに従って、抵抗Ｒ＿ＭＲＡＭが特定の範囲内にある場合、以下の作用が発生する。
ｉ）トランジスタ３１４および３１６を通る電流は許容範囲内にある。
ｉｉ）コンデンサ３６２の集積ノードにおける電圧は、許容するレートでＶＤＤから減少する。
ｉｉｉ）インバータ出力Comp_outを、時間ｔL前にローからハイにドライブせず、そのため、
ｉｖ）時間ｔLに続くレジスタセル３５４に格納する値は、トランジスタ３６８を使用して予め設定した値と同じままであり（すなわち、時間＞ｔLの場合、Reg_out＝「１」）、
ｖ）トランジスタ３６６を時間ｔLにおいてオフにするため、ｔL後にComp_outに発生するいずれの遷移もレジスタ出力Reg_outに影響を与えない。
したがって、特定の下限よりも高い抵抗値Ｒ＿ＭＲＡＭを有するＭＲＡＭセル３１０の場合、列テストリファレンス信号をローにドライブした後（すなわち、ｔL後）は、レジスタセル出力Reg_outは「１」である。ＭＲＡＭセルが下限仕様に見合う抵抗を有する場合のComp_outおよびReg_outを表す信号表現例を、５１２および５１４にそれぞれ示している。
【００４２】
最初の試験フェーズにおいて、ＭＲＡＭセル抵抗が高すぎる場合に許容可能なセルとしての同じ試験出力を得る。したがって、ＭＲＡＭセルが最初のフェーズに おける試験にパスした場合、Ｒ＿ＭＲＡＭが高すぎるか否かを決定するために、第２のフェーズ試験を実行する必要がある。ＭＲＡＭセルが最初のフェーズ試験 に失敗した場合には、セルはすでに失敗しており、かついかなる場合であっても高すぎる抵抗および低すぎる抵抗のどちらも持ちえないため試験を続ける必要はない。しかし、手順の一貫性のために、第２のフェーズ試験をとりあえず実行し、その結果を無視してもよい。
【００４３】
一方、抵抗Ｒ＿ＭＲＡＭが特定の範囲よりも低い場合、以下の作用が発生する。
ｉ）トランジスタ３１４および３１６を通る電流は、許容できるものよりも高い。
ｉｉ）コンデンサ３６２の集積ノードにおける電圧は、許容するレートよりも速くＶＤＤから減少する。
ｉｉｉ）その結果、インバータ出力Comp_outを、下限時間ｔL前にローからハイにドライブし、そのため、
ｉｖ）パストランジスタを時間ｔLにおいて閉じる前に、レジスタセル３５４への入力を、開いたパストランジスタ３６６を介してハイにドライブし、
ｖ）トランジスタ３６６を時間ｔLにおいてオフにした後、レジスタ出力Reg_outは、予め設定した「１」の値とは異なる「０」である。
したがって、特定の下限よりも低い抵抗値Ｒ＿ＭＲＡＭを有するＭＲＡＭセル３１０の場合、列テストリファレンス信号をローにドライブした後（すなわち、ｔL後）は、レジスタセル出力Reg_outは「０」である。ＭＲＡＭセルが下限仕様に見合わない抵抗を有する場合のComp_outおよびReg_outを表す信号表現例を、５１６および５１８にそれぞれ示している。
【００４４】
Ｒ＿ＭＲＡＭが高すぎるか否かを試験するために、列テストリファレンス信号を、５２０で示すように、トランジスタ３６６が時間ｔHにおいてオフになるように制御する。この場合、トランジスタ３６６を、図に示すように時間ｔHの前の期間オン状態に保持する。列テストリファレンスを表明する時間の長さは、インバータ３６４の出力Comp_outがレジスタセル３５４をドライブするのに十分なだけ必要である。
【００４５】
第２のフェーズ抵抗仕様試験について、ＭＲＡＭセルの抵抗が仕様上限よりも低い場合、Comp_out信号の遷移は、５２２に示すように、ｔLからｔHの時間期間内で発生する。次に、列テストリファレンス信号５２０を表明している間、インバータ出力は５２４に示すように、最初はハイであるレジスタセル３５４のReg_out出力をロー（「０」）レベルにドライブする。抵抗が高すぎるＭＲＡＭセルの場合、Comp_outの遷移は、パストランジスタ３６６がオフになる前には発生しないため、その場合Reg_outはハイ（「１」）レベルのままである（図５の５２６および５２８参照）。その結果、高すぎる抵抗を有するＭＲＡＭセルは、第２のフェーズ試験後にReg_out＝「１」を戻す。一方、特定した下限よりも低い抵抗を有するＭＲＡＭセルは、Reg_out＝「０」という第２のフェーズ試験結果を戻す。
【００４６】
第１および第２のフェーズ試験を組み合わせて、第１の試験結果がReg_out(1)＝「１」を戻し、かつ第２の試験結果がReg_out(2)＝「０」を戻す場合にのみ、ＭＲＡＭセルを許容可能な抵抗を有するものと判定できる。他の組み合わせの第１および第２のフェーズ試験結果はすべて、試験下のＭＲＡＭセルの抵抗値が、許容可能な抵抗仕様外であるために受け入れられないことを示している。試験結果は、試験ＦＳＭ１１２（図１）によって、または単純なロジック回路（図示せず）を使用し、所定の許容可能な結果と比較できる。ＭＲＡＭアレイの所与の列におけるセルについての試験結果もまた、図１に示す列エラーカウンタ１１０がカウントすることができる。
【００４７】
図４は、ハイおよびロー抵抗仕様試験のための対策（provision）を含むシングルサンプルＭＲＡＭセンスアンプ回路４００を示している。シングルサンプルセンスアンプ回路の基本的な動作は、検出しているＭＲＡＭセルと比較するために使用する予め設定した許容範囲を有するリファレンス回路に依存する。回路４００の詳細な動作について、以下に説明する。
【００４８】
シングルサンプルセンスアンプ回路４００は、リファレンス回路４５０および信号回路４０２という２つの主要な回路部分を含んでいる。図４からわかるように、リファレンス回路４５０および信号回路４０２は、概して構造が同様であり、プリアンプ段およびコンパレータ段をそれぞれ含んでいる。シングルサンプルセンス回路４００は、上述したトリプルサンプルセンス回路において電流ミラー段を採用するのとは異なり、バッファリングしたダイレクトインジェクション（direct injection）プリアンプ段を利用する。信号回路４０２に関して、検出すべきＭＲＡＭセル（４１０）を、演算増幅器４１４の負の入力においてセンス回路に連結する。上述したように、ＭＲＡＭセルは、コンデンサ素子４１２と並列な抵抗素子Ｒ＿ＭＲＡＭ（アレイ）４１１として考慮することができる。演算増幅器４１４は、R_ref制御信号を受け取るように正の入力に連結しており、R_ref制御信号は、上述したセンス回路でのように、ダイレクトインジェクショントランジスタ４１６のバイアスを制御するために使用可能である。トランジスタ４１６は、信号回路４０２のコンパレータ段のＳＩＧ１とラベルする入力ノードにプリアンプ段を連結する。
【００４９】
リファレンス回路４５０のプリアンプ段は、信号回路４０２のものと同じ構造を有する。ＭＲＡＭセル４６０を、ダイレクトインジェクショントランジスタ４６６のバイアスを制御する演算増幅器４６４に連結する。しかし、リファレンス回路では、ＭＲＡＭセル４６０は、ＭＲＡＭアレイ記憶セルではなく、リファレンス比較のために特に設けるＭＲＡＭセルである。ＭＲＡＭセル４６０は、抵抗素子Ｒ＿ＭＲＡＭ（リファレンス）４６１を有し、これは、公称ＭＲＡＭ抵抗値を有する。リファレンスＭＲＡＭセルは、検出しているアレイにおけるＭＲＡＭセルと同じ方法で製造することが好ましく、これによって静電容量値４１２および４６２のマッチングを促進する。ダイレクトインジェクショントランジスタ４６６は、リファレンスＭＲＡＭセルをＲＥＦ１とラベルするリファレンス回路コンパレータ段の入力ノードに連結する。
【００５０】
再び信号回路４０２を参照して、コンパレータ段への入力は、入力ノードＳＩＧ１と接地の間に連結する集積コンデンサ４２０を有する。入力ノードＳＩＧ１をまた、ＳＩＧ１と電圧源ＶＤＤとの間に連結し、リセット信号が制御するｐ型トランジスタ４１８の形態をなして、それに連結したリセット回路も有する。ノードＳＩＧ１をさらに、第１のインバータ４２２の入力に連結する。第１のインバータ４２２の出力を、第２のインバータ４２４の入力に連結する。第２のインバータの出力は、ＳＩＧ２とラベルするコンパレータ段の出力ノードを提供する。信号回路の出力ノードＳＩＧ２を、ロジックゲートパストランジスタ４３０を介してレジスタセル４４０の入力に連結する。レジスタセル４４０は、上述した回路３００のレジスタセル３５４に略等しい。ロジックゲートパストランジスタ４３０を、後述するように、リファレンス回路４５０の出力が制御する。
【００５１】
リファレンス回路４５０のコンパレータ段は、信号回路のコンパレータ段と略同じ構造である。特に、リファレンス回路のコンパレータ段ＲＥＦ１の入力ノードを、集積コンデンサ４７０と、リセットトランジスタ４６８と、第１のインバータ４７２との入力に連結する。第１のインバータ４７２の出力は、第２のインバータ４７４へ入力を提供する。第２のインバータ４７４の出力は、Run制御信号が制御するパストランジスタ４７６を介して、ノードＲＥＦ２においてリファレンス回路４５０の出力を提供する。出力ノードＲＥＦ２は、上記ロジックゲートパストランジスタ４３０を制御する。
【００５２】
上述したように、レジスタセル４４０は、格納インバータ４４２および弱フィードバックインバータ４４４を備え、上述したレジスタセル３５４と略同じ構造をしている。この場合、レジスタセル４４０は、リセット信号が制御するリセットプルアップトランジスタ４４６を介して所定の状態にすることができる。
【００５３】
シングルサンプルセンス回路４００は、少々、信号回路４０２とリファレンス回路４５０との間の信号レースのように動作する。リファレンス回路４５０はパストランジスタ４３０を制御し、信号回路４０２がレースに「勝つ」と、ＳＩＧ２における出力が、パストランジスタ４３０がオフになる前にレジスタセル４４０の状態を変えることができる。逆に、リファレンス回路４５０が「勝つ」と、レジスタセルが変わる前にトランジスタ４３０をオフにする。
【００５４】
検出手順の開始時において、コンデンサ４２０および４７０の集積ノードＳＩＧ１およびＲＥＦ１は、制御信号リセットをパルス生成することで略電圧ＶＤＤに共に上げられる。これはまた、レジスタセル４４０の入力をハイにプル（pull）することにより、レジスタセル出力の初期状態をReg_out＝「０」にして、レジスタセル４４０をリセットする作用も有する。パストランジスタ４７６は、センス回路が動作中である間、Run信号の表明により開いたままである。Run信号を、さらに後述する組み込み自己試験のためにオフにする。ＲＥＦ１およびＳＩＧ１ノードをＶＤＤに充電した状態では、出力ノードＲＥＦ２およびＳＩＧ２もまたハイであり、これは、ロジックゲートパストランジスタ４３０が開いており、かつレジスタ出力Reg_outがロー（ロジック「０」）のままであることを意味する。Reset信号をオフにすると、プリチャージしたコンデンサ４２０および４７０が、各Ｒ＿ＭＲＡＭ抵抗素子４１１および４６１を通る電流を放電することで集積を開始する。集積ノードＳＩＧ１における電圧が第１のインバータ４２２の閾値電圧に達すると、そのインバータの出力が変わり、出力ノードＳＩＧ２が初期ロジック「１」状態からロジック「０」状態に変化する。遷移が起こる時間は、集積コンデンサ４２０の静電容量や、アレイの抵抗Ｒ＿ＭＲＡＭ４１１の値によって影響を受ける集積レートに依存する。Ｒ＿ＭＲＡＭ４１１の値は、格納した状態に従って変化するため、アレイＭＲＡＭセル４１０の状態は、ＳＩＧ２遷移のタイミングに影響を与える。
【００５５】
リファレンス回路４５０は、信号回路４０２と同様な構造であるため、出力ノードＲＥＦ２の初期状態もまたロジック「１」である。ＲＥＦ２のロジック「１」からロジック「０」への遷移のタイミングは、コンデンサ４７０およびリファレンスＭＲＡＭセル４６０の抵抗Ｒ＿ＭＲＡＭ４６１による影響を受ける。リファレンスセル４６０は、アレイのＭＲＡＭセルのようにプログラムすることができず、したがって、抵抗４６１の値は固定している。コンデンサ４７０の静電容量値もまた、コンデンサ４２０の値のように固定している。したがって、所与の値のコンデンサ４２０および４７０について、出力ノードＳＩＧ２およびＲＥＦ２の遷移の相対的なタイミングを、Ｒ＿ＭＲＡＭ（アレイ）４１１にプログラムする抵抗が支配する。したがって、ＭＲＡＭセル４１０が第１の状態である場合、ＳＩＧ２の遷移がＲＥＦ２前に発生し、かつセル４１０が第２の状態である場合、ＳＩＧ２の遷移はＲＥＦ２後に発生するように、コンデンサ４２０および４７０の相対的な値を選択できる。これは、セル４１０の第１の状態では、ＳＩＧ２の遷移により、レジスタ出力Reg_outが「０」から「１」に遷移し、セル４１０の第２の状態では、Reg_outはロジック「０」のままであることを意味する。このため、センスＭＲＡＭセルの状態を、レジスタセル出力Reg_outが示している。この検出方式は、トリプルサンプル検出手順の場合のようにデータ破壊的ではないことに留意する。
【００５６】
シングルサンプルセンス回路４００の場合、単一のパストランジスタ４８０を使用して、ハイ／ロー抵抗仕様試験を追加できる。試験パストランジスタ４８０は、ノードＲＥＦ２においてロジックゲートトランジスタ４３０のゲートに制御入力列テストリファレンスを連結する。試験トランジスタ４８０を、別の制御信号列テスト可能がオン／オフする。制御信号列テストリファレンスおよび列テスト可能は、図１において試験ＦＳＭ１１２と呼ばれるような制御回路によって共に提供できる。列テスト可能信号およびRun信号を、一度のトランジスタ４７６および４８０の一方のみがオンになるように制御する。これは、トランジスタ４８０がオンであるとき、ノードＲＥＦ２は、リファレンス回路４５０からの妨害なく、列テストリファレンス信号によって制御可能であることを意味する。Ｒ＿ＭＲＡＭ（アレイ）抵抗４１１が特定した限度内にあるか否かを決定するために、以下に説明するように列テストリファレンス信号を制御する。
【００５７】
試験トランジスタ４８０の使用可能（enable）に伴って、抵抗Ｒ＿ＭＲＡＭ４１１が仕様内にあるか否かを決定するために、列テストリファレンス信号を制御する試験手順は、上述した回路３０２におけるトランジスタ３６６の制御と同様である。信号回路４０２の検出サイクル中に、第１の試験パルスを加え、セルの抵抗が低すぎるか否かを決定する。第１のパルスの終わりは、許容下限にあるＳＩＧ２の遷移のタイミングに対応するため、セル抵抗の特定した下限に対応する。第１の試験パルスの後に、出力Reg_outが「０」のままである場合、素子４１１の抵抗を、特定した下限よりも大きいと判定する。次に、第２の試験パルスを、回路４０２の別の検出サイクル中に列テストリファレンス信号に加える。第２の試験パルスの終わりは、許容上限にあるＳＩＧ２の遷移のタイミングと一致しているため、セル抵抗の特定した上限に対応する。第２の試験パルスの後に、出力Reg_outが「１」に変化した場合、素子４１１の抵抗を、特定した上限よりも低いと判定する。したがって、第１の試験サイクルの結果がReg_out＝「０」であり、かつ第２の試験サイクルの結果がReg_out＝「１」である場合、ＭＲＡＭセル４１０は、特定された許容可能な限度内にある公称抵抗値を有すると決定される。相対的なタイミングは、上述した図５のタイミング図を参照して、容易に確認できる。
【００５８】
図３および図４に示した上述した回路は、本発明の特定の実施形態によるハイ／ロー抵抗試験を行うように構成したアナログセンスアンプの特定の例であり、ハイおよびロー抵抗を検出するこの方法は、他のタイプのセンスアンプとも機能する。特に、ハイおよびロー抵抗限度を検出する上記技法は、アナログおよびデジタル双方のセンスアンプを含む任意の集積センスアンプに適用可能であるものと予期される。
【００５９】
組み込み自己試験の第３のセットは、従来のパターン試験である。すべて「１」と、すべて「０」と、「０」−「１」が交互になったものと、「１」−「０」が交互になったもののパターンとを、ＭＲＡＭアレイに書き込み、そして読み出しする。パターンを、アレイ全体に書き込んでから、行毎に読み出しする。行読み出しプロセス中に、パターン値を排他的ＯＲ回路への入力として表明し、センスアンプが検出した値と比較し、その結果をセンスアンプデータＩ／Ｏ走査レジスタに格納する。
【００６０】
ハイ／ロー抵抗試験またはパターン試験によって検出したエラーを、センスアンプデータＩ／Ｏ走査レジスタに格納する。１つまたは複数のエラーを検出した場合、エラーフラグを行全体について報告する。図６に示す回路６００は、すべてのセンスアンプデータＩ／Ｏ走査レジスタを監視し、データをワイヤードＯＲ回路と組み合わせるために使用できる。センスアンプデータＩ／Ｏ走査レジスタをワイヤードＯＲ回路に接続するため、１つはインバータを介し、１つは上述した抵抗仕様試験のエラー報告の形態を明らかにするため直接に接続する２つのパスを示している。
【００６１】
図示の回路６００は、シフトクロック信号ＳＣＬＫおよびＳＣＬＫＢが同期するシフトレジスタの様式をなして配置する２つのセンスアンプ走査レジスタセル６０２および６０４を有する。第１の走査レジスタ６０２は、図４および図３に関連して上述したタイプのシングルまたはトリプルサンプルセンスアンプのようなＭＲＡＭセンスアンプ回路からの入力をそれぞれ受け取る。
【００６２】
また、第１の走査レジスタの入力には、パターン試験回路６１０も連結する。パターン試験回路６１０は、テストパターン入力「１」または「０」を表すため、入力ノードＴ1をそれぞれプルアップまたはプルダウンするために配置するトランジスタ６１２および６１４を含む試験パターン表明部分を有する。プルアップおよびプルダウンの各トランジスタを、入力書き込み信号Ｗ１およびＷ０が制御する。ノードＴ1を、試験パターン読み出し回路および試験パターン書き込み回路の双方に連結する。試験パターン読み出し回路は、パストランジスタ６１８に直列接続した排他的ＯＲゲート６１６を含む。排他的ＯＲゲートの入力を、センスアンプおよびノードＴ1から与える。パストランジスタ６１８からの試験パターン読み出し回路の出力を、次に、走査レジスタの入力に接続する。ＣＬＫＢが制御するクロックトランジスタは、試験パターン回路６１０の入力と出力を分ける。試験パターン書き込み回路は、ノードＴ1から走査レジスタの入力まで試験パターン読み出し回路に並列接続する別のパストランジスタ６２０を含む。
【００６３】
データを走査レジスタがＭＲＡＭアレイに対して入出力する方法を鑑みて、試験パターン書き込み回路および読み出し回路は並列に接続できる。要するに、走査レジスタを、データの入力および出力の双方に使用する。パストランジスタ６１８および６２０への制御信号は、相互に排他的であるため、試験パターン書き込み動作および読み出し動作の一方のみを一度に使用可能にすることができる。書き込み動作中、パストランジスタ６２０を使用可能にし、選択した二値状態を、プルアップトランジスタ６１２およびプルダウントランジスタ６１４の一方を使用して表明する。これにより、選択したパターンを、標準的な様式で走査レジスタＩ／Ｏを介して、関連するＭＲＡＭセルに書き込める。次に、ＭＲＡＭセルを上述したようにセンスアンプ回路を介して読み出し、検出した二値レベルが回路６１０の入力時に現れる。排他的ＯＲゲート６１６は、書き込んだデータと、読み出したデータとのあらゆる相違を検出し、パストランジスタ６１８が使用可能であるときに、パターン試験の結果を走査レジスタに格納する。
【００６４】
回路６００内の走査レジスタセル６０４のノードＴ2における出力は、連鎖回路のようにアレイの次の列の走査レジスタ回路の入力に連結してもよい。このようにして連鎖した走査レジスタは、例えば、列エラーカウンタ１１０（図１）によって利用可能なパターン試験エラーベクトルを格納できる。
【００６５】
上記説明からわかるように、回路６００内の走査レジスタの出力におけるノードＴ2は、上記抵抗仕様試験およびパターン試験の双方の組み込み自己試験結果を、個々の試験を実行する際に受け取る。すべての試験結果を登録可能にするため、回路６００内の走査レジスタ出力から提供する試験結果を、図２に関連して説明した行ワイヤードＯＲ回路と同様の構造である列ワイヤードＯＲ試験回路６３０に接続する。列ワイヤードＯＲ回路６３０を、Test_Col入力信号が制御し、Test_Col入力信号は、例えばテストＦＳＭ１１２（図１）が考慮している行を選択したとき、ワイヤードＯＲ回路の出力をエラーフラグ列レジスタ６４０にのみ使用可能にする。
【００６６】
ノードＴ2と列ワイヤードＯＲ回路６３０との間には、自己試験回路からの一貫性すなわちエラー報告を確実にするために使用する選択回路６２２がある。選択回路６２２は、パストランジスタ６２４を含む第１の回路アームを有する。ＭＲＡＭセルが試験をパスした場合、実行している特定の自己試験が論理「１」を戻すときに、パストランジスタ６２４を使用可能にする。選択回路６２２の第２の回路アームは、パストランジスタ６２８と直列接続したインバータ６２６を有する。実行している特定の試験がロジック「０」という予期されるパス結果を有する場合に、選択回路６２２の第２の回路アームを使用可能にする。選択回路６２２は、試験回路が検出したＭＲＡＭセルエラーをテストＦＳＭ（図１）へと組み込み可能なエラーフラグ列レジスタ６４０に一貫して記録できるようにする。
【００６７】
列試験回路が報告したエラーは、ＥＣＣ（エラー修正回路）で修正可能な単一ビットエラーであっても、またはその行を「不良」な行としてマークするよう保証するマルチビットエラーであってもよい。行を「不良」とマークするのに十分な数のエラーがあるか否かを決定するために、カウンタを使用する。列エラーフラグが、エラー状態が存在することを示す場合、センスアンプデータＩ／Ｏ走査レジスタ内のデータを、列エラーカウンタ（図１における１１０）にシフトする。行エラーカウンタが外部ＥＣＣで修正不可能であると決定する値を超えると、該行を「不良」とマークすることができる。組み込み自己試験回路が生成したエラーデータは、さらなる処理またはテスタへの報告のために外部回路で収集してもよい。組み込み自己試験データを保持するための外部回路の１つは、ＭＲＡＭを使用して既知の良好な記録領域にデータを書き込むように指示するシステムが使用する「状態レジスタ」である。
【００６８】
本発明の好ましい実施は、広範囲にわたる試験セットを行って、ＭＲＡＭメモリアレイ内の欠陥を見つけるために使用できるいくつかの組み込み試験集積回路に関連する。行ワイヤードＯＲ試験回路を使用して、短絡した素子および開いた行を検出できる。動的ハイ／ローメモリセル抵抗試験を、特別に構築したセンスアンプ回路の使用を介して実行する。パターン試験は、センスアンプに集積した排他的ＯＲ回路および走査データＩ／Ｏレジスタを使用して行うことができる。ハイ／ロー試験およびパターン試験からの出力は、個々のＭＲＡＭメモリ素子のパフォーマンスを検査する。ワイヤードＯＲ回路は、ハイ／ロー試験結果とパターン試験結果を組み合わせて、単一の列エラーフラグにするために使用される。列エラーフラグを設定している場合、不良とマークした行におけるセルの数をカウントするようにエラー試験カウンタを含んでいる。列エラーカウントは、その行のデータがＥＣＣ修正可能であるか否かを決定するために使用しうる。
【００６９】
いくつかの回路が利用する信号制御の要件を含む、本発明およびその好ましい実施形態の機能の詳細な説明に基づき、当業者の能力内で、図１におけるブロック形態で示すテストＦＳＭ回路１１２等の制御回路を構築すること可能である。制御回路は、上記において詳細に考察かつ説明した制御信号を提供するために任意の所望の形態で構築することができ、集積回路の組み込み試験の分野の当業者は、例えば、回路に必要なシリコン領域を保持する望ましさを容易に認識するであろう。
【００７０】
本発明の上記詳細な説明は、例としてのみ提示したものであり、当業者は、本発明の範囲から逸脱せずに、本発明の特定の要素および配置に対して変更および変形を行いうる。例えば、本発明の原理を理解するために、いくつかの特定の回路を図示かつ説明しているが、本発明はこれらの構造に制限されない。
【図面の簡単な説明】
【図１】本発明の実施形態による組み込み自己試験回路を含むＭＲＡＭアレイのシステムブロック図である。
【図２】開いた行およびＭＲＡＭ素子試験回路の短絡を示す簡略化した回路図である。
【図３】トリプルサンプルセンスアンプの一部としてのハイ／ローＭＲＡＭ素子抵抗試験回路の回路図である。
【図４】シングルサンプルセンスアンプの一部としてのハイ／ローＭＲＡＭ素子抵抗試験回路の回路図である。
【図５】ハイ／ローＭＲＡＭ素子抵抗試験のタイミングシーケンスを示すタイミング図である。
【図６】列のハイ／ロー抵抗試験およびパターン試験ワイヤードＯＲ回路の簡略化した回路図である。
【符号の説明】
１０２、２０２ メモリアレイ
１０６、２００ 第２の試験回路
１０８、３００、４００ 第１の抵抗仕様試験回路
１０８、６１０ 第３の試験回路
２１６、２１８、６３０ ワイヤードＯＲ回路
２０４ 列線
２０６ 行線
２０８ 出力
２０９ 開いた行アドレス指定線
２１１ 短絡したメモリセル
３００、４００ センスアンプ回路
２１０、３１０、４１０ 各メモリセル
２２２ 行エラーフラグレジスタ
３５４、４４０、６０２、６０４ 走査レジスタ
３６０、３６２、３６４、３６６、４８０ 抵抗仕様試験回路
３６２、４２０、６０２、６０４ 電荷集積回路
３６４、４２２、４２４ 閾値回路
３６６、４８０、４３０ スイッチング回路
５１０、５２０ 第１および第２の所定のタイミング信号
５１８、５２８ 第１および第２の所定のタイミング信号限度
６４０ エラーフラグ列レジスタ
Claims (14)
- メモリアレイのビット線に連結されて、前記メモリアレイ内の各メモリセルの抵抗を試験する第１の抵抗仕様試験回路を含んでいる、磁気抵抗メモリアレイ集積回路のための組み込み自己試験システムであって、
前記第１の抵抗仕様試験回路は、前記集積回路のセンスアンプ回路の一部をなすものであり、試験されているメモリセルを通る検出電流に従って電荷を充放電するように配置した電荷集積回路と、集積素子から二値出力を提供できるように連結した閾値回路と、第１および第２の所定のタイミング信号に従って前記センスアンプの走査レジスタに前記二値出力を提供するために連結したスイッチング回路とを含み、
前記第１の抵抗仕様試験回路は、
各メモリセルからそれぞれ生成した信号を前記電荷集積回路で所定の電圧レベルに達するのに要する時間に比例した試験信号に変換し、
前記試験信号の大きさが変化するタイミングと、所定のメモリセル抵抗仕様の上限および下限を表す第１および第２の所定のタイミング信号の大きさが変化するそれぞれのタイミングとを比較し、
前記比較結果に基づいて前記各メモリセルの抵抗が所定の上限および下限内にあるか否かを決定する磁気抵抗メモリアレイ集積回路のための組み込み自己試験システム。 - 前記第１の抵抗仕様試験回路は、前記集積回路のセンスアンプ回路内に含まれているものである請求項１に記載の組み込み自己試験システム。
- 前記メモリアレイ内のメモリセルの行に連結し、前記メモリアレイの各行において短絡したメモリセルと開いた行アドレス指定線とを検出するように配置した第２の試験回路をさらに含んでいる請求項１に記載の組み込み自己試験システム。
- 前記第２の試験回路は、入力を提供するように前記メモリアレイの行に連結し、出力を提供するように任意の短絡セルまたは開いた行アドレス指定線を前記メモ リアレイ内において検出するか否かを記録する行エラーフラグレジスタに連結しているワイヤードＯＲ回路を含んでいる、請求項３に記載の組み込み自己試験シ ステム。
- 前記メモリアレイの走査レジスタに連結して所定のデータパターンをメモリアレイへと書き込み、該メモリアレイからデータを読み出し、前記読み出したデータ と前記書き込んだデータとを比較するように配置した第３の試験回路をさらに含んでいる請求項１に記載の組み込み自己試験システム。
- 前記第３の試験回路をワイヤードＯＲ回路を介して前記第１の試験回路に連結し、該試験回路の出力をエラーフラグ列レジスタに組み合わせる請求項５に記載の組み込み自己試験システム。
- 前記エラーフラグ列レジスタは、各列に対するエラーの数が所定の許容できる数よりも大きいかどうかを判断するために、前記メモリ内の各列に対する前記第１ および第３の試験回路によって検出された前記エラーの数を記録するものである、請求項６に記載の組み込み自己試験システム。
- メモリセルのアレイを有し、前記メモリセルは前記アレイの各行線と各列線との間にそれぞれ連結し、前記メモリセルに格納したデータを検出するためにセンスアンプが前記アレイの前記列線に連結しており、走査レジスタが、前記センスアンプから出力を受け取り、前記アレイ内の前記メモリセルに入力を提供するように連結している磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験システムであって、
前記センスアンプのそれぞれに連結し、前記メモリアレイ内の各メモリセルの抵抗を試験して、該抵抗が所定の上限および下限内にあるか否かを決定する抵抗仕様試験回路を含む第１の試験回路と、
前記メモリアレイの行線に連結し、前記アレイの各行において短絡したメモリセルと開いた行アドレス指定線とを検出するために配置する第２の試験回路と、
前記メモリアレイの前記走査レジスタに連結して所定のデータパターンをメモリアレイに書き込み、該メモリアレイからデータを読み出し、前記読み出したデータと前記書き込 んだデータとを比較するために配置する第３の試験回路と、
を含み、
前記抵抗仕様試験回路は、試験下のメモリセルを通る検出電流に従って電荷を充放電するように配置した電荷集積回路と、集積素子から二値出力を提供するように連結した閾値回路と、第１および第２の所定のタイミング信号に従って前記走査レジスタに前記二値出力を提供するように連結したスイッチング回路とを含み、
前記第１の抵抗仕様試験回路は、
各メモリセルからそれぞれ生成した信号を前記電荷集積回路で所定の電圧レベルに達するのに要する時間に比例した試験信号に変換し、
前記試験信号の大きさが変化するタイミングと、所定のメモリセル抵抗仕様の上限および下限を表す第１および第２の所定のタイミング信号の大きさが変化するそれぞれのタイミングとを比較し、
前記アレイ内のメモリセルについての試験信号が第１および第２の所定のタイミング信号の範囲外にある場合にはエラーフラグ信号を生成してなる組み込み自己試験システム。 - 第１の試験と第２の試験と第３の試験とを前記メモリアレイにおいてそれぞれ行うために、前記第１の試験回路と第２の試験回路と第３の試験回路とを制御するように結合された試験状態マシン回路をさらに含む請求項８に記載の組み込み自己試験システム。
- 前記第１および第２の所定のタイミング信号が、前記試験状態マシン回路によって生成されている、請求項８に記載の組み込み自己試験システム。
- 前記メモリアレイの行線からの入力を受信するように結合され、前記メモリアレイにおいて任意の短絡セルまたは開いた行アドレス指定線を検出した場合に記録する行エラーフラグレジスタへの出力を与えるように結合されたワイヤードＯＲ回路を前記第２の試験回路が含んでいる、請求項９に記載の組み込み自己試験システム。
- エラーフラグ列レジスタへとその出力同士を組み合わせるように、前記第３の試験回路がワイヤードＯＲ回路を介して前記第１の試験回路に結合されている、請求項９に記載の組み込み自己試験システム。
- 前記エラーフラグ列レジスタは、各列に対するエラーの数が所定の許容できる数よりも大きいかどうかを判断するために、前記メモリ内の各列に対する前記第１および第３の試験回路によって検出された前記エラーの数を記録するものである、請求項１２に記載の組み込み自己試験システム。
- メモリセルに記録されるデータを検出するために少なくとも１つのセンスアンプを備えた該メモリセルのアレイを有する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）集積回路用の組み込み自己試験システムの組み込み自己試験方法であって、
前記センスアンプを用いて、前記アレイ内のメモリセルを通る検出電流を表す電流信号を生成するステップと、
バイナリ出力を生成するために該電流信号を時間に依存した時間信号に変換し、それに対してある閾値を適用するステップと、
第１および第２の時間に前記バイナリ出力をサンプリングするステップと、
前記第１および第２のサンプリングされたバイナリ出力に基づいて、所定の抵抗仕様外のものとして前記メモリセルを記録するステップと
を含んでなる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/498,588 US6584589B1 (en) | 2000-02-04 | 2000-02-04 | Self-testing of magneto-resistive memory arrays |
| US09/498588 | 2000-02-04 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001273799A JP2001273799A (ja) | 2001-10-05 |
| JP2001273799A5 JP2001273799A5 (ja) | 2005-07-21 |
| JP4169484B2 true JP4169484B2 (ja) | 2008-10-22 |
Family
ID=23981678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001028595A Expired - Fee Related JP4169484B2 (ja) | 2000-02-04 | 2001-02-05 | 磁気抵抗メモリアレイの自己試験システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6584589B1 (ja) |
| EP (1) | EP1132924A3 (ja) |
| JP (1) | JP4169484B2 (ja) |
| CN (1) | CN1252724C (ja) |
| HK (1) | HK1041361A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101670962B (zh) * | 2008-09-11 | 2012-07-18 | 东芝电梯株式会社 | 电梯 |
| US8496091B2 (en) | 2008-07-23 | 2013-07-30 | Mitsubishi Electric Corporation | Elevator car layout information editing system, destination information input device, display device and edition operating device |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299575A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
| US6594606B2 (en) * | 2001-05-09 | 2003-07-15 | Clare Micronix Integrated Systems, Inc. | Matrix element voltage sensing for precharge |
| US7079130B2 (en) * | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Method for periodic element voltage sensing to control precharge |
| US7079131B2 (en) * | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Apparatus for periodic element voltage sensing to control precharge |
| DE10133689C2 (de) * | 2001-07-11 | 2003-12-18 | Infineon Technologies Ag | Testverfahren und Testvorrichtung für elektronische Speicher |
| US6574130B2 (en) | 2001-07-25 | 2003-06-03 | Nantero, Inc. | Hybrid circuit having nanotube electromechanical memory |
| US6981196B2 (en) | 2001-07-25 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Data storage method for use in a magnetoresistive solid-state storage device |
| US20030023922A1 (en) | 2001-07-25 | 2003-01-30 | Davis James A. | Fault tolerant magnetoresistive solid-state storage device |
| US7036068B2 (en) | 2001-07-25 | 2006-04-25 | Hewlett-Packard Development Company, L.P. | Error correction coding and decoding in a solid-state storage device |
| US20030151570A1 (en) * | 2001-10-19 | 2003-08-14 | Lechevalier Robert E. | Ramp control boost current method |
| WO2003034385A2 (en) * | 2001-10-19 | 2003-04-24 | Clare Micronix Integrated Systems, Inc. | System and method for illumination timing compensation in response to row resistance |
| US20030169241A1 (en) * | 2001-10-19 | 2003-09-11 | Lechevalier Robert E. | Method and system for ramp control of precharge voltage |
| JP4073690B2 (ja) | 2001-11-14 | 2008-04-09 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| JP4698715B2 (ja) * | 2002-02-04 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100638951B1 (ko) * | 2002-02-14 | 2006-10-26 | 지멘스 악티엔게젤샤프트 | 센서 엘리먼트들에 대한 전기 공급 리드의 전기 저항을 측정하는 방법 및 센서 장치 |
| US6801471B2 (en) * | 2002-02-19 | 2004-10-05 | Infineon Technologies Ag | Fuse concept and method of operation |
| US6973604B2 (en) | 2002-03-08 | 2005-12-06 | Hewlett-Packard Development Company, L.P. | Allocation of sparing resources in a magnetoresistive solid-state storage device |
| US7058849B2 (en) * | 2002-07-02 | 2006-06-06 | Micron Technology, Inc. | Use of non-volatile memory to perform rollback function |
| JP2004055001A (ja) | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 記憶装置 |
| US6954392B2 (en) | 2003-03-28 | 2005-10-11 | Micron Technology, Inc. | Method for reducing power consumption when sensing a resistive memory |
| US6870784B2 (en) * | 2003-05-28 | 2005-03-22 | Micron Technology, Inc. | Integrated charge sensing scheme for resistive memories |
| US7042783B2 (en) * | 2003-06-18 | 2006-05-09 | Hewlett-Packard Development Company, L.P. | Magnetic memory |
| JP3866701B2 (ja) * | 2003-08-25 | 2007-01-10 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びそのテスト方法 |
| US7031866B1 (en) * | 2003-11-05 | 2006-04-18 | Virage Logic Corp. | System and method for testing a memory |
| US7472330B2 (en) * | 2003-11-26 | 2008-12-30 | Samsung Electronics Co., Ltd. | Magnetic memory which compares compressed fault maps |
| US6999366B2 (en) * | 2003-12-03 | 2006-02-14 | Hewlett-Packard Development Company, Lp. | Magnetic memory including a sense result category between logic states |
| US7370260B2 (en) * | 2003-12-16 | 2008-05-06 | Freescale Semiconductor, Inc. | MRAM having error correction code circuitry and method therefor |
| US7085183B2 (en) * | 2004-07-13 | 2006-08-01 | Headway Technologies, Inc. | Adaptive algorithm for MRAM manufacturing |
| US7360112B2 (en) * | 2005-02-07 | 2008-04-15 | International Business Machines Corporation | Detection and recovery of dropped writes in storage devices |
| GB0507912D0 (en) * | 2005-04-20 | 2005-05-25 | Ibm | Disk drive and method for protecting data writes in a disk drive |
| US8281221B2 (en) * | 2005-10-18 | 2012-10-02 | Nec Corporation | Operation method of MRAM including correcting data for single-bit error and multi-bit error |
| US7260004B2 (en) * | 2006-01-12 | 2007-08-21 | International Busniess Machines Corporation | Method and apparatus for increasing yield in a memory circuit |
| US7562273B2 (en) * | 2006-06-02 | 2009-07-14 | International Business Machines Corporation | Register file cell with soft error detection and circuits and methods using the cell |
| US7872645B2 (en) * | 2006-12-28 | 2011-01-18 | Aptina Imaging Corporation | On-chip test system and method for active pixel sensor arrays |
| WO2008133087A1 (ja) * | 2007-04-17 | 2008-11-06 | Nec Corporation | 半導体記憶装置及びその動作方法 |
| US7778070B2 (en) * | 2007-06-29 | 2010-08-17 | Qimonda Ag | Memory with dynamic redundancy configuration |
| US7898885B2 (en) * | 2007-07-19 | 2011-03-01 | Micron Technology, Inc. | Analog sensing of memory cells in a solid state memory device |
| US20090103350A1 (en) * | 2007-10-18 | 2009-04-23 | Michael Kund | Method of Testing an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Integrated Circuit |
| US7609579B2 (en) * | 2007-11-21 | 2009-10-27 | Etron Technology Inc. | Memory module with failed memory cell repair function and method thereof |
| US7639527B2 (en) * | 2008-01-07 | 2009-12-29 | Macronix International Co., Ltd. | Phase change memory dynamic resistance test and manufacturing methods |
| WO2010125941A1 (ja) * | 2009-04-28 | 2010-11-04 | 日本電気株式会社 | 磁気抵抗記憶装置のスクリーニング方法 |
| US8329480B2 (en) * | 2010-09-28 | 2012-12-11 | Macronix International Co., Ltd. | Test pattern for detecting piping in a memory array |
| US8750031B2 (en) * | 2011-12-16 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test structures, methods of manufacturing thereof, test methods, and MRAM arrays |
| JP5727948B2 (ja) * | 2012-01-16 | 2015-06-03 | 株式会社東芝 | 半導体記憶装置 |
| US9069719B2 (en) | 2012-02-11 | 2015-06-30 | Samsung Electronics Co., Ltd. | Method and system for providing a smart memory architecture |
| US9679664B2 (en) | 2012-02-11 | 2017-06-13 | Samsung Electronics Co., Ltd. | Method and system for providing a smart memory architecture |
| CN102818985B (zh) * | 2012-09-10 | 2014-09-24 | 中国航空工业集团公司第六三一研究所 | 多路地/开离散量输入信号的bit测试电路 |
| US8929167B2 (en) * | 2013-01-31 | 2015-01-06 | Qualcomm Incorporated | MRAM self-repair with BIST logic |
| US9875810B2 (en) * | 2013-07-24 | 2018-01-23 | Microsoft Technology Licensing, Llc | Self-identifying memory errors |
| US9348697B2 (en) | 2013-09-10 | 2016-05-24 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US9455014B1 (en) | 2015-03-19 | 2016-09-27 | Qualcomm Incorporated | Adjusting resistive memory write driver strength based on write error rate (WER) to improve WER yield, and related methods and systems |
| US10387244B2 (en) | 2016-07-01 | 2019-08-20 | Nantero, Inc. | Methods for error correction with resistive change element arrays |
| WO2018005187A1 (en) * | 2016-07-01 | 2018-01-04 | Nantero, Inc. | Methods for error correction with resistive change element arrays |
| CN110082672B (zh) * | 2018-01-25 | 2020-09-11 | 大唐移动通信设备有限公司 | 一种芯片内逻辑模型的测试方法及装置 |
| WO2019212488A1 (en) | 2018-04-30 | 2019-11-07 | Hewlett Packard Enterprise Development Lp | Acceleration of model/weight programming in memristor crossbar arrays |
| CN111223518B (zh) * | 2018-11-27 | 2021-08-20 | 中电海康集团有限公司 | 用于阻性存储单元的测试结构及耐久性测试方法 |
| US11862271B2 (en) * | 2018-12-17 | 2024-01-02 | Arm Limited | Memory testing techniques |
| CN112230112A (zh) * | 2019-06-28 | 2021-01-15 | 中电海康集团有限公司 | 测试结构和测试方法 |
| CN112259153B (zh) * | 2019-07-22 | 2022-06-24 | 中电海康集团有限公司 | Mram阵列的测试电路 |
| CN112259151B (zh) * | 2019-07-22 | 2022-06-24 | 中电海康集团有限公司 | Mram阵列的测试电路 |
| KR20210109085A (ko) | 2020-02-26 | 2021-09-06 | 삼성전자주식회사 | 메모리 장치에 대한 테스트 방법, 메모리 장치를 테스트하는 테스트 장치의 동작 방법, 및 셀프-테스트 기능을 구비한 메모리 장치 |
| CN114267405B (zh) * | 2020-09-16 | 2023-08-22 | 长鑫存储技术有限公司 | 电流测试电路、装置、方法及存储介质 |
| US11482295B2 (en) * | 2020-09-25 | 2022-10-25 | Infinitum Solutions, Inc. | Testing magnetoresistive random access memory for low likelihood failure |
| CN112767989A (zh) * | 2021-01-06 | 2021-05-07 | 波平方科技(杭州)有限公司 | 新型存储器测试结构 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2061674A1 (de) | 1969-12-30 | 1971-07-01 | Honeywell Inf Systems | Prufschaitung zum Überprüfen von elektronischen Speichern |
| US3655959A (en) | 1970-08-17 | 1972-04-11 | Computer Test Corp | Magnetic memory element testing system and method |
| US4236231A (en) * | 1979-10-09 | 1980-11-25 | Harris Corporation | Programmable threshold switchable resistive memory cell array |
| JPS57191900A (en) | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Method for junction destructive prom test |
| US4718042A (en) | 1985-12-23 | 1988-01-05 | Ncr Corporation | Non-destructive method and circuit to determine the programmability of a one time programmable device |
| JP2558904B2 (ja) * | 1990-01-19 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
| US5117426A (en) * | 1990-03-26 | 1992-05-26 | Texas Instruments Incorporated | Circuit, device, and method to detect voltage leakage |
| US5233614A (en) * | 1991-01-07 | 1993-08-03 | International Business Machines Corporation | Fault mapping apparatus for memory |
| US5420819A (en) * | 1992-09-24 | 1995-05-30 | Nonvolatile Electronics, Incorporated | Method for sensing data in a magnetoresistive memory using large fractions of memory cell films for data storage |
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5952833A (en) | 1997-03-07 | 1999-09-14 | Micron Technology, Inc. | Programmable voltage divider and method for testing the impedance of a programmable element |
| US6259644B1 (en) * | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
| US5930164A (en) | 1998-02-26 | 1999-07-27 | Motorola, Inc. | Magnetic memory unit having four states and operating method thereof |
| US6115763A (en) * | 1998-03-05 | 2000-09-05 | International Business Machines Corporation | Multi-core chip providing external core access with regular operation function interface and predetermined service operation services interface comprising core interface units and masters interface unit |
| US6097625A (en) * | 1998-07-16 | 2000-08-01 | International Business Machines Corporation | Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes |
-
2000
- 2000-02-04 US US09/498,588 patent/US6584589B1/en not_active Expired - Lifetime
- 2000-10-11 EP EP00122088A patent/EP1132924A3/en not_active Withdrawn
- 2000-11-03 CN CNB001323563A patent/CN1252724C/zh not_active Expired - Lifetime
-
2001
- 2001-02-05 JP JP2001028595A patent/JP4169484B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-08 HK HK02102603.3A patent/HK1041361A1/zh unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8496091B2 (en) | 2008-07-23 | 2013-07-30 | Mitsubishi Electric Corporation | Elevator car layout information editing system, destination information input device, display device and edition operating device |
| CN101670962B (zh) * | 2008-09-11 | 2012-07-18 | 东芝电梯株式会社 | 电梯 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1132924A2 (en) | 2001-09-12 |
| EP1132924A3 (en) | 2002-12-04 |
| US6584589B1 (en) | 2003-06-24 |
| CN1317797A (zh) | 2001-10-17 |
| HK1041361A1 (zh) | 2002-07-05 |
| JP2001273799A (ja) | 2001-10-05 |
| CN1252724C (zh) | 2006-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4169484B2 (ja) | 磁気抵抗メモリアレイの自己試験システム | |
| US6785629B2 (en) | Accuracy determination in bit line voltage measurements | |
| KR100478764B1 (ko) | 외부테스트신호를사용하여온-칩신호를측정하는온-칩테스트회로 | |
| US6907555B1 (en) | Self-test circuit and memory device incorporating it | |
| US5682352A (en) | Digital testing of analog memory devices | |
| US6816422B2 (en) | Semiconductor memory device having multi-bit testing function | |
| US5936892A (en) | Memory cell DC characterization apparatus and method | |
| US6236219B1 (en) | Programmable voltage divider and method for testing the impedance of a programmable element | |
| Niggemeyer et al. | Integration of non-classical faults in standard march tests | |
| US6418044B1 (en) | Method and circuit for determining sense amplifier sensitivity | |
| US6714469B2 (en) | On-chip compression of charge distribution data | |
| US5923601A (en) | Memory array sense amplifier test and characterization | |
| US6590799B1 (en) | On-chip charge distribution measurement circuit | |
| US7355902B2 (en) | Methods and apparatus for inline characterization of high speed operating margins of a storage element | |
| US6327198B1 (en) | Semiconductor memory device having a test mode setting circuit | |
| US6804141B1 (en) | Dynamic reference voltage calibration integrated FeRAMS | |
| US5920517A (en) | Memory array test and characterization using isolated memory cell power supply | |
| US8233341B2 (en) | Method and structure for SRAM cell trip voltage measurement | |
| TW588373B (en) | Method of testing memory device | |
| JPS62103894A (ja) | 読取り完了信号発生回路 | |
| Vollrath | Tutorial: synchronous dynamic memory test construction-a field approach | |
| JP2831683B2 (ja) | 半導体記憶装置 | |
| US8174914B2 (en) | Method and structure for SRAM Vmin/Vmax measurement | |
| KR20080046877A (ko) | 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041209 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041209 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070706 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080805 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4169484 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |