KR20090116906A - 반도체 메모리장치 - Google Patents

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KR20090116906A
KR20090116906A KR1020080042711A KR20080042711A KR20090116906A KR 20090116906 A KR20090116906 A KR 20090116906A KR 1020080042711 A KR1020080042711 A KR 1020080042711A KR 20080042711 A KR20080042711 A KR 20080042711A KR 20090116906 A KR20090116906 A KR 20090116906A
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박문필
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Abstract

본 발명은 번인 테스트와 병렬 테스트를 동시에 실시할 때 과도한 전류가 소모되는 문제점을 개선한 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 한번에 하나의 뱅크를 동작시켜 상기 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제1병렬 테스트모드시 인에이블되는 제1병렬 테스트모드 신호를 생성하는 제1병렬 테스트모드 신호 발생부; 및 한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제2병렬 테스트모드 신호시 인에이블되는 제2병렬 테스트모드 신호를 생성하는 제2병렬 테스트모드 신호 발생부를 포함한다.
Figure P1020080042711
메모리장치, 번인 테스트, 병렬 테스트

Description

반도체 메모리장치{Semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 병렬 테스트와 번인 테스트를 같이 실시하더라도 메모리장치에서 과도한 전류소모가 일어나지 않도록 하는 기술에 관한 것이다.
공정 기술의 발달과 더불어 반도체 메모리장치가 고직접화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.
반도체 메모리장치의 테스트에는 테스트의 시간을 단축하기 위한 병렬 테스트(parallel test)와 칩의 신뢰성을 보증하기 위한 번인 테스트(burn in test)가 있는데, 우선 병렬 테스트에 대해 알아본다.
소자 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만 개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비 용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리칩(memory chip)을 생산하여 셀의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 셀(cell)씩 테스트를 할 경우, 고직접화된 메모리장치의 테스트시간은 오래 걸릴 뿐만 아니라 비용의 증가를 가져온다.
따라서, 테스트시간을 줄이고자 하는 목적으로 병렬 테스트모드를 사용한다.
병렬 테스트는 다수의 셀에 같은 데이터를 라이트(write)한 후 리드(read)시에 배타적 오아(exclusive or) 논리 게이트를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트시간을 줄인다.
이러한 병렬 테스트시에는 한꺼번에 많은 뱅크를 동시에 활성화시켜 데이터의 리드/라이트 동작을 수행하며, 여러 뱅크가 동시에 동작하기 때문에 노멀 동작시보다 더 많은 전류를 소모하게 된다.
이제, 메모리장치의 신뢰성을 높이기 위한 테스트인 번인 테스트에 대해 알아보기로 한다.
앞서 언급한 바와 같이, 반도체 메모리장치는 점점 고용량화 고직접화되고 있으며, 이에 따라 칩내의 미세 회로들의 선폭은 점점 미세해지고 있다. 점점 더 미세 회로 선 폭으로 되면서 메모리셀을 구성하는 트랜지스터와 캐패시터의 크기도 같은 비율로 작아지는데, 이때 트랜지스터나 캐패시터들의 특성을 균일하게 맞추기 는 매우 어렵다. 칩 내의 메모리 셀은 서로간의 특성의 차이가 나지 않는 균일한 특성을 가져야 하는데 그 중 하나라도 취약한 특성을 갖는 메모리 셀이 존재한다면 그 메모리는 더 이상 사용할 수 없는 상황이 된다.
이러한 메모리 셀 중 취약한 부분을 걸러내기 위해 여러 가지 테스트를 거치게 되는데 그 중의 하나가 바로 번인 테스트로, 웨이퍼를 번인 상태인 높은 온도로 유지를 시킨 상태에서, 전원전압(VDD)의 레벨을 동작범위(operation range)보다 훨씬 높은 값으로 하여 테스트해 취약한 메모리 셀을 걸러내게 된다. 즉, 메모리장치에 높은 스트레스를 가해 스트레스를 버틸 수 없는 메모리 셀을 걸러내게 된다.
이러한 번인 테스트의 경우에도 테스트시간을 단축해야할 필요가 있음은 물론이다. 그러나 번인 테스트 중 병렬 테스트를 사용하면, 동작 전원이 높아진 상태에서 동시에 다수의 뱅크 내의 수많은 메모리 셀이 동작하게 되어, 메모리장치의 소모 전류가 급격히 늘어나게 된다. 이와 같이, 메모리장치의 전류 소모가 늘어나면 테스트장비에서 이러한 전류를 감당할 수 없는 경우가 생기기도 하고 심하면 메모리장치의 패키지볼(package ball)이 녹는 현상까지도 발생한다.
이러한 이유로 인해 번인 테스트와 병렬 테스트를 병행하는 데에는 많은 어려움이 따르며, 이는 메모리장치의 테스트시간을 늘어나게 한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 번인 테스트 중에도 병렬 테스트가 가능하게 하기 위한 기술에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 한번에 하나의 뱅크를 동작시켜 상기 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제1병렬 테스트모드시 인에이블되는 제1병렬 테스트모드 신호를 생성하는 제1병렬 테스트모드 신호 발생부; 및 한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제2병렬 테스트모드 신호시 인에이블되는 제2병렬 테스트모드 신호를 생성하는 제2병렬 테스트모드 신호 발생부를 포함한다.
또한, 본 발명에 따른 반도체 메모리장치는, 한번에 하나의 뱅크를 동작시켜 상기 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제1병렬 테스트모드시 인에이블되는 제1병렬 테스트모드 신호를 생성하는 제1병렬 테스트모드 신호 발생부; 한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제2병렬 테스트모드시 인에이블되는 제2병렬 테스트모드 신호를 생성하는 제2병렬 테스트모드 신호 발생부; 및 한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하며, 상기 뱅크 내의 노멀 셀과 리던던시 셀 모두를 테스트하는 제3병렬 테스트모드시 인에이블되는 제3병렬 테스트모드 신호 발생부를 포함한다.
본 발명은 다수개의 뱅크를 동작시키는 제2병렬 테스트모드와 하나의 뱅크를 동작시키는 제1병렬 테스트모드를 따로 구비한다. 따라서 일반적인 테스트 때에는 제2병렬 테스트모드를 사용해 테스트시간의 단축을 꾀할 수 있으며, 번인 상황에서는 한번에 하나의 뱅크를 동작시키는 제1병렬 테스트 모드를 사용함으로써 상대적으로 전류를 적게 소모하게 하면서도, 병렬 테스트를 진행할 수 있게 해준다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 메모리장치가 제1병렬 테스트모드와 제2병렬 테스트모드를 구비하는 경우 테스트모드 신호를 생성하는 부분에 대해서 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는 제1병렬 테스트모드 신호 발생부와 제2병렬 테스트모드 신호발생부를 포함한다.
먼저 제1병렬 테스트모드와 제2병렬 테스트모드에 대해 설명하고, 도면을 참조하여 테스트모드 신호(IO_COMPB, TM_COMPB)의 생성에 대해 설명하기로 한다.
제1병렬 테스트모드는, 한번에 하나의 뱅크를 동작시켜 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 테스트모드이다. 배경기술에서 설명한 바와 같이, 전압 온도 등을 정상범위보다 높게 설정하는 번인 테스트에서는 메모리장치가 많은 전류를 소모하게 되는데, 이 상태에서 병렬 테스트까지 진행한다면, 전류소모가 급격히 늘어나게 되고, 이로 인해 패키지볼이 녹는다던지, 테스트장비가 감당할 수 있는 전류량을 넘어버리는 문제 등이 발생한다.
제1병렬 테스트모드는 이러한 상황에 대비하기 위한 병렬 테스트모드로서, 이때는 병렬 테스트를 진행하더라도 한번에 하나의 뱅크씩만 동작을 시키게 된다. 따라서 여러 뱅크를 동시에 동작시키는 경우보다 시간은 더 걸리겠지만, 전류소모는 감소시키기 때문에 번인 테스트 중에도 사용할 수 있다는 장점이 있다.
제2병렬 테스트모드는, 한번에 다수의 뱅크를 동작시켜 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩 외부로 출력하는 테스트모드이다. 즉, 제2병렬 테스트모드는 기존의 병렬 테스트모드라 할 수 있다. 한번에 하나씩의 뱅크만이 동작하는 것이 아니라 다수개의 뱅크가 동작하므로 제1병렬 테스트모드보다 더 빨리 테스트를 할 수 있다는 장점이 있다. 하지만, 과도한 전류소모가 일어나므로 번인 테스트와의 병행은 불가능하다.
이제 도면을 참조해, 테스트모드 신호의 생성에 대해 알아보자.
래치회로(110, 120)는 입력되는 신호(TM0~TM5)의 조합에 의해 자신의 출력 신호를 '로우'로 인에이블시키고, 리셋신호(RESET)에 응답해 자신의 출력신호를 '하이'로 디스에이블시키는 SR래치로 구성될 수 있다. 도면의 TM0,1,2,3,4,5 메모리장치의 MRS 셋팅 등에 의해 논리값이 정해지는 임의의 신호를 나타낸 것으로 신호의 갯수 종류 등은 물론 변경 가능하다.
제1병렬 테스트모드 시에 TM0,1,2의 조합에 의해 래치회로(110)의 출력신호가 '로우'로 인에이블된다. 그러면 낸드게이트(101)에 '로우'의 신호가 입력되므로, 제1병렬 테스트모드 신호(IO_COMPB)도 이에 응답해 '로우'로 인에이블된다.
제2병렬 테스트모드 시에 TM3,4,5의 조합에 의해 래치회로(120)의 출력신호가 '로우'로 인에이블되고, 이를 두번 반전한 신호인 제2병렬 테스트모드 신호(TM_COMPB)도 '로우'로 인에이블된다. 뿐만 아니라 래치회로(120)의 출력신호는 낸드게이트(101)에도 입력되므로 제1병렬 테스트모드 신호(IO_COMPB)도 이에 응답해 '로우'로 인에이블된다.
제1병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)가 인에이블되고, 제2병렬 테스트모드시에는 제2병렬 테스트모드 신호(TM_COMPB)와 제1병렬 테스트모드 신호(IO_COMPB)가 둘다 인에이블된다. 즉, 제2병렬 테스트모드는 제1병렬 테스트모드의 상위 모드라고 할 수 있다.
래치회로(110)의 일예를 도면의 하단에 도시하였다. 그 동작을 살펴보면, TM0, TM1, TM2 신호가 모두 '하이'로 인에이블되면 래치회로(110)의 출력신호(COMPB)가 '로우'로 인에이블되고, 리셋신호(RESET)가 '로우'로 인에이블되면 출력신호(COMPB)가 '하이'로 디스에이블된다.
본 발명의 핵심은 메모리장치가 상술한 제1병렬 테스트모드와 제2병렬 테스트모드를 구비하며, 제2병렬 테스트모드가 제1병렬 테스트모드의 상위 모드(제1모드의 동작을 포함하는 모드)이기 때문에, 제2병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)와 제2병렬 테스트모드신호(TM_COMPB)가 모두 인에이블된다는 것이다. 따라서 각각의 테스트모드를 어떠한 신호의 조합으로 생성할 것인지는 설계의 변경에 따라 달라질 수 있다.
도 2는 본 발명에 따른 반도체 메모리장치가 각각의 테스트모드에 따라 어떻게 동작하는지를 설명하기 위한 도면이다.
병렬 테스트시 리드된 데이터들을 압축하는 방식은 설계에 따라 여러가지가 있을 수 있는데, 도 2에는 병렬 테스트시 각각의 뱅크별(221~228)로 데이터 핀(DQ)이 별도로 배정되어 있는 경우를 도시하였다.
뱅크 제어회로(210)는 각 뱅크(221~228)의 인에이블 여부를 제어한다. 뱅크 제어회로(210)는 뱅크 어드레스에 의해 선택된 뱅크(221~228)를 인에이블시킨다. 따라서 뱅크 제어회로(210)는 기본적으로는 뱅크 어드레스에 의해 선택되는 하나의 뱅크(221~228)를 인에이블시킨다(TM_COMPB 디스에이블시).
그러나 제2병렬 테스트모드 신호(TM_COMPB)가 인에이블된 경우에는 뱅크 어드레스에 의해 선택되는 뱅크(221~228)만을 인에이블시키지 않고 다수개의 뱅크(221~228)를 인에이블시킨다. 예를 들어, 뱅크0(221)을 선택하는 뱅크 어드레스가 입력되면 뱅크0,1,2,3(221~224)을 동시에 인에이블 시키고, 뱅크4(225)를 선택하는 뱅크 어드레스가 입력되면 뱅크4,5,6,7(225~228)을 인에이블시킨다. 또는 제2 병렬 테스트모드 신호(TM_COMPB)가 인에이블되면 뱅크 어드레스와는 상관 없이 모든 뱅크(221~228)를 인에이블시킨다.
즉, 뱅크 제어회로(210)는 제2병렬 테스트모드가 아닐 시(노멀모드 또는 제1병렬 테스트모드)에는 뱅크 어드레스에 의해 선택된 뱅크(221~228)만을 인에이블시키지만, 제2병렬 테스트모드시에는 한번에 다수개의 뱅크(221~228)를 인에이블시킨다.
경로선택부(231~238)는 뱅크로부터 리드된 데이터(DATA)를 노멀 경로로 또는 병렬 테스트경로로 전달하는 역할을 한다. 제1병렬 테스트모드 신호(IO_COMPB)가 인에이블된 경우(즉, 제1병렬 테스틀모드이던지 제2병렬 테스트모드이던지 병렬테스트 모드인 경우) 뱅크(221~228)로부터 리드된 데이터는 병렬 테스트 경로로 전달되고, 제1병렬 테스트모드 신호(IO_COMPB)가 디스에이블된 경우(즉, 노멀모드인 경우) 뱅크(221~228)로부터 리드된 데이터는 노멀 경로로 전달된다.
노멀 경로란 병렬 테스트시가 아닌 노멀 동작시 데이터(DATA)가 전달되는 경로를 의미하며, 데이터가 압축회로(241~248)를 거치지 않고 메모리장치 외부로 출력되는 경로를 의미한다. 그리고 병렬 테스트 경로란 리드된 데이터(DATA)가 압축회로(241~248)를 통해 압축되어 압축된 결과가 칩(chip) 외부로 출력되는 경로를 말한다. 본 발명은 병렬 테스트시의 동작과 관련있는 발명으로, 노멀 모드의 동작과는 직접적인 관련이 없으며, 노멀 모드시에 데이터(DATA)가 어떠한 방식으로 출력되는지는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 잘 알고있는 부분에 해당하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
압축회로(241~248)는 뱅크로부터 출력되는 데이터들을 압축해 출력한다. 예를들어, 뱅크(221~228)로부터 4개의 데이터(DATA)가 출력되면 압축회로(241~248))는 4개의 데이터들(DATA)을 배타적 오아 게이트를 사용해 논리조합해 모든 데이터(DATA)가 동일하면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 있으면 '0'으로 불량 판정을 내린다.
압축회로(241~248)를 통해 압축된 결과(즉, 우량인지 불량인지의 여부)는 데이터 핀(DQ)을 통해 칩 외부로 출력되어, 메모리셀의 이상 유무를 판단할 수 있도록한다.
이제 제1병렬 테스트모드시와 제2병렬 테스트모드시를 나누어 전체적인 동작을 순서대로 살펴본다.
제1병렬 테스트모드시에, 뱅크 제어회로(210)는 입력된 뱅크 어드레스가 지정하는 뱅크 하나만을 인에이블시킨다(뱅크0이 인에이블 되었다고 가정). 따라서 어드레스에 의해 지정된 뱅크(221)만이 병렬 테스트 동작을 한다. 제1병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)가 인에이블되어 있으므로, 뱅크(221)로부터 리드된 데이터(DATA)는 노멀 경로가 아닌 병렬 테스트 경로로 전달된다. 그러면 압축회로(241)는 데이터들을 압축해 우량/불량의 결과를 나타내는 정보를 데이터핀(DQ)을 통해 출력한다. 이 경우 각 뱅크(221~228)별로 병렬 테스트를 따로 실시해야 하므로 다수개의 뱅크(221~228)를 동시에 병렬테스트하는 경우보다는 시간이 더 걸리지만, 전류소모 또한 줄일 수 있으므로, 번인(burn in) 상황에서도 병렬 테스트를 진행할 수 있다는 장점이 있다.
제2병렬 테스트모드시에는, 뱅크 제어회로(210)는 입력되는 뱅크 어드레스가 지정하는 뱅크만이 아니라 여러개의 뱅크(221~228)를 동시에 인에이블시킨다(모든 뱅크가 인에이블 되었다고 가정). 따라서 뱅크들(221~228)이 동시에 병렬 테스트 동작을 한다. 제2병렬 테스트모드시에도 제1병렬 테스트모드 신호(IO_COMPB)는 인에이블되어 있으므로, 뱅크들(221~228)로부터 리드된 데이터(DATA)는 모두 압축회로(241~248)로 전달된다. 그러면 압축회로(241~248)는 데이터들(DATA)을 압축하고, 우량/불량의 결과를 나타내는 정보를 각각의 데이터핀(DQ)을 통해 출력한다. 이 경우 다수개의 뱅크(221~228)로부터 동시에 데이터를 리드하며 병렬 테스트를 진행하므로, 앞선 제1병렬 테스트모드시보다 테스트시간을 줄일 수 있다는 장점이 있다.
도 3은 도 2와 마찬가지로 본 발명에 따른 반도체 메모리장치가 각각의 테스트모드에 따라 어떻게 동작하는지를 설명하기 위한 도면인데, 다만 데이터를 압축하는 스킴이 다른 경우를 도시한다.
도 3은 데이터를 압축하는 스킴만이 도 2와 다르기 때문에 도면의 뱅크 제어회로(310), 뱅크(321~328), 경로선택부(331~338)의 동작은 도 2와 동일하다.
제1병렬 테스트모드 신호(IO_COMPB)가 인에이블되면(즉, 제1 또는 제2병렬 테스트모드시에) 경로선택부(331~338)는 뱅크로부터 리드된 데이터를 제1압축회로(341~348)로 전달한다. 그리고 제1병렬 테스트모드 신호(IO_COMPB)가 디스에이블되면 경로선택부(331~338)는 데이터(DATA)를 노멀 경로로 전달한다.
제1병렬 테스트모드 신호(IO_COMPB)가 인에이블된 경우에만, 제1압축회로(341~348)는 데이터를 전달받아 압축한다. 도면과 같이 뱅크(321~338)로부터 각 각 4개의 데이터(DATA)가 리드되는 경우 제1압축회로(341~348)는 4개의 데이터(DATA)를 압축해 하나의 압축결과를 출력한다.
제1압축회로(341~348)로부터 출력된 압축결과는 압축률 선택회로(350)로 입력된다. 제2병렬 테스트신호(TM_COMPB)가 디스에이블된 경우(즉, 제1병렬 테스트모드인 경우)에 압축률 선택회로(350)는 제1압축회로(341~348)로부터 출력된 압축결과를 그대로 데이터핀(DQ)을 통해 칩 외부로 출력한다. 제1병렬 테스트모드시에는 하나의 뱅크만이 동작하므로 제1압축회로(341~348) 중 하나의 압축회로에서만 압축결과가 출력되는데, 압축률 선택회로(350)는 현재 동작을 하고 있는 제1압축회로(341~348)의 압축결과를 칩 외부로 출력한다. 현재 동작하고 있는 제1압축회로(341~348)가 어느 것인지는 압축률 선택회로(350)가 입력받는 뱅크 어드레스에 의해 판단할 수 있다.
제2병렬 테스트신호(TM_COMPB)가 인에이블된 경우(즉, 제2병렬 테스트모드인 경우), 압축률 선택회로(350)는 제1압축회로(341~348)로부터 출력되는 모든 압축결과를 제2압축회로(360)로 전달한다.
제2압축회로(360)는 제2병렬 테스트신호(TM_COMPB)가 인에이블되어 제1압축회로(341~348)의 압축결과가 전달된 경우 동작한다. 제2압축회로(360)는 제1압축회로(341~348)로부터 입력된 압축결과를 다시 한번 압축해 데이터핀(DQ)으로 출력한다. 압축률 선택회로(350)로부터 전달받은 압축결과가 모두 '1'인 경우(모든 뱅크가 우량), 이상이 없음을 알리는 '1'의 결과를 데이터핀(DQ)으로 출력하고, 압축결과 중 하나라도 '1'이 아닌 값을 가지는 압축결과가 있으면 불량임을 알리는 '0'의 결과를 데이터 핀(DQ)으로 출력한다.
이제 제1병렬 테스트모드시와 제2병렬 테스트모드시를 나누어 전체적인 동작을 순서대로 살펴본다.
제1병렬 테스트모드시에, 뱅크 제어회로(310)는 입력된 뱅크 어드레스가 지정하는 뱅크 하나만을 인에이블시킨다(뱅크0이 인에이블 되었다고 가정). 따라서 어드레스에 의해 지정된 뱅크(321)만이 병렬 테스트 동작을 한다. 제1병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)가 인에이블되어 있으므로, 뱅크(321)로부터 리드된 데이터는 노멀 경로가 아닌 병렬 테스트 경로로 전달된다. 그러면 제1압축회로(341)는 데이터들을 압축해 우량/불량의 결과를 출력한다. 제1병렬 테스트모드시에는 제2병렬 테스트모드 신호(TM_COMPB)가 디스에이블되어 있으므로, 압축률 선택부(350)는 제1압축회로(341)의 압축결과를 그대로 데이터 핀(DQ)을 통해 칩 외부로 출력한다.
제2병렬 테스트모드시에, 뱅크 제어회로(310)는 입력되는 뱅크 어드레스가 지정하는 뱅크만이 아니라 여러개의 뱅크(321~328)를 동시에 인에이블시킨다(모든 뱅크가 인에이블 되었다고 가정). 따라서 뱅크들(321~328)이 동시에 병렬 테스트 동작을 한다. 제2병렬 테스트모드시에도 제1병렬 테스트모드 신호(IO_COMPB)는 인에이블되어 있으므로, 뱅크들(321~328)로부터 리드된 데이터는 모두 제1압축회로(341~348)에 전달된다. 그러면 제1압축회로(341~348)는 데이터들을 압축하고, 우량/불량의 결과를 나타내는 정보를 압축률 선택부(350)로 전달한다. 제2병렬 테스트모드시에는 제2병렬 테스트모드 신호(TM_COMPB)가 인에이블되어 있으므로, 압축 률 선택부(350)는 제1압축회로들(341~348)로부터 입력된 압축결과를 모두 제2압축회로(360)로 전달한다. 제2압축회로(360)는 전달받은 압축결과들을 다시 한번 압축하고 그 결과를 데이터 핀(DQ)을 통해 칩 외부로 출력한다. 여기서 다시 한번 압축한다는 의미는 제1압축회로들(341~348)의 압축결과가 모두 동일한지, 아니면 하나라도 다른 결과가 있는지의 여부를 판단한다는 것을 의미한다.
도 3의 경우에는 제2병렬 테스트모드에서는 2번의 압축과정을 거치고, 제1병렬 테스트모드에서는 1번의 압축과정을 거친다. 따라서 어떤 테스트모드이냐에 따라 압축률(압축결과가 몇개의 데이터로부터 얻어진 결과인지)이 달라진다.
도 3은 도 2와 비교하여 데이터의 압축방식만이 달라졌을 뿐, 제1병렬 테스트모드시에는 하나의 뱅크만이 동작하고, 제2병렬 테스트모드시에는 다수의 뱅크가 동작한다는 사실에는 변함이 없다. 따라서 병렬 테스트모드가 서로 다른 모드로 나뉘어짐으로서 얻어지는 이점은 도 2의 경우와 동일하다.
도 4는 메모리장치가 제1병렬 테스트모드와 제2병렬 테스트모드 이외에 제3병렬 테스트모드를 더 구비하는 경우, 테스트모드 신호를 생성하는 부분을 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명에 따른 메모리장치는, 제1병렬 테스트모드 신호 발생부, 제2병렬 테스트모드 신호 발생부, 제3병렬 테스트모드 신호 발생부를 포함한다.
제3병렬 테스트모드는 상술한 제1병렬 테스트모드와 제2병렬 테스트모드 상위의 모드로, 제3병렬 테스트모드시에는 제2병렬 테스트모드와 마찬가지로 다수의 뱅크가 동시에 병렬 테스트 동작을 한다. 이에 더해 제3병렬 테스트모드시에는 메모리장치의 노멀셀 뿐만이 아니라 리던던시(redundancy) 셀에까지 병렬 테스트를 실시한다.
도 4에서 제1병렬 테스트모드 신호(IO_COMPB)와 제2병렬 테스트모드 신호(TM_COMPB)는 도 1과 동일한 방식으로 생성된다. 다만 상위의 테스트모드로서 제3병렬 테스트모드 신호(PT_COMPB)가 존재한다.
제3병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB), 제2병렬 테스트모드 신호(TM_COMPB), 제3병렬 테스트모드 신호(PT_COMPB)가 모두 인에이블된다. 제3병렬 테스트모드가 가장 상위의 테스트모드이기 때문이다.
제2병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)와 제2병렬 테스트모드 신호(TM_COMPB)가 인에이블된다.
그리고 제1병렬 테스트모드시에는 제1병렬 테스트모드 신호(IO_COMPB)가 인에이블된다.
도 4는 제1병렬 테스트모드 신호(IO_COMPB)와 제2병렬 테스트모드 신호(TM_COMPB) 상위의 신호인 제3병렬 테스트모드 신호(PT_COMPB)가 추가되었을 뿐, 기본적인 신호 생성방식은 도 1에서 설명한 것과 동일하므로, 이에 대한 더 이상의 설명은 생략하기로 한다.
도 5는 제3병렬 테스트모드 신호(PT_COMPB)가 하는 역할을 설명하기 위한 도면이다.
각각의 뱅크에는 셀어레이 내의 특정 셀을 선택하기 위해 로우 어드레스를 디코딩해 워드라인을 선택하기 위한 X디코더(510)와 Y어드레스를 디코딩해 특정 센스앰프로부터 증폭된 데이터를 선택하기 위한 Y디코더(520)가 있다. 즉, X디코더(510)와 Y디코더(520)는 어드레스를 입력받아 억세스할 셀을 선택하는 역할을 한다.
잘 알려진 바와 같이, 메모리장치 내에는 일반적인 노멀셀 이외에 리페어(repair)를 위한 여분의 리던던시(redundancy) 셀을 구비된다. 따라서 노멀 셀과 리던던시 셀을 구별해주기 위한 여분의 (X, Y)어드레스가 따로 존재한다. 그러나 이러한 여분의 어드레스는 항상 X디코더(510)와 Y디코더(520)로 입력되는 것이 아니라 필요한 경우에만 입력받도록 되어 있으며, 보통의 경우에는 이러한 여분의 어드레스를 입력받는 경로는 비활성화되어 있다.
제3병렬 테스트모드 신호(PT_COMPB)는, X디코더(510)와 Y디코더(520)가 이러한 여분의 어드레스(노멀 셀과 리던던시 셀을 구별해 주는 어드레스)를 입력받을 수 있는 경로의 활성화/비활성화 여부를 제어한다. 제3병렬 테스트모드 신호(PT_COMPB)가 디스에이블되면 노멀 셀과 리던던시 셀을 구별해주는 여분의 어드레스가 X디코더(510)와 Y디코더(520)로 입력되는 경로는 비활성화된다. 따라서 병렬 테스트시 리던던시 셀을 제외한 노멀 셀만이 테스트된다.
제3병렬 테스트모드 신호(PT_COMPB)가 인에이블되면 노멀 셀과 리던던시 셀을 구별해주는 여분의 어드레스가 X디코더(510)와 Y디코더(520)로 입력되는 경로가 활성화된다. 따라서 제3병렬 테스트모드시에는 메모리장치의 노멀 셀 뿐만이 아니라 리던던시 셀도 테스트할 수 있게 된다.
간단히 말해, 제3병렬 테스트모드 신호(PT_COMPB)가 디스에이블된 때에는 노멀 셀을 대상으로 해서만 병렬 테스트가 이루어지며, 제3병렬 테스트모드 신호(PT_COMPB)가 인에이블된 때에는 노멀 셀뿐만이 아니라 리던던시 셀에 대해서도 병렬 테스트가 이루어진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 메모리장치가 제1병렬 테스트모드와 제2병렬 테스트모드를 구비하는 경우 테스트모드 신호를 생성하는 부분에 대해서 도시한 도면.
도 2는 본 발명에 따른 반도체 메모리장치가 각각의 테스트모드에 따라 어떻게 동작하는지를 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리장치가 각각의 테스트모드에 따라 어떻게 동작하는지를 설명하기 위한 도면(도 2와 스킴이 다름).
도 4는 메모리장치가 제1병렬 테스트모드와 제2병렬 테스트모드 이외에 제3병렬 테스트모드를 더 구비하는 경우, 테스트모드 신호를 생성하는 부분을 도시한 도면.
도 5는 제3병렬 테스트모드 신호(PT_COMPB)가 하는 역할을 설명하기 위한 도면.

Claims (10)

  1. 한번에 하나의 뱅크를 동작시켜 상기 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제1병렬 테스트모드시 인에이블되는 제1병렬 테스트모드 신호를 생성하는 제1병렬 테스트모드 신호 발생부; 및
    한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제2병렬 테스트모드 신호시 인에이블되는 제2병렬 테스트모드 신호를 생성하는 제2병렬 테스트모드 신호 발생부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 제1병렬 테스트모드는,
    메모리장치의 번인 테스트시 과도한 전류 소모를 막기 위한 병렬 테스트모드인 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    각 뱅크별로 구비되며, 상기 제1병렬 테스트모드 신호에 응답해 뱅크로부터 리드된 데이터를 압축해 출력하는 다수의 제1압축회로; 및
    상기 제2병렬 테스트모드 신호에 응답해 상기 다수의 제1압축회로의 출력신호를 압축해 출력하는 제2압축회로
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 제2병렬 테스트모드시에는,
    상기 제1병렬 테스트모드 신호와 상기 제2병렬 테스트모드 신호는 모두 인에이블되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 제2병렬 테스트모드 신호 인에이블시에는 상기 제2압축회로의 압축결과가 메모리장치 외부로 출력되지만,
    상기 제2병렬 테스트모드 신호 디스에이블시에는 상기 제1압축회로의 압축결과가 메모리장치 외부로 출력되는 것을 특징으로 하는 반도체 메모리장치.
  6. 한번에 하나의 뱅크를 동작시켜 상기 하나의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제1병렬 테스트모드시 인에이블되는 제1병렬 테스트모드 신호를 생성하는 제1병렬 테스트모드 신호 발생부;
    한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하는 제2병렬 테스트모드시 인에이블되는 제2병렬 테스트모드 신호를 생성하는 제2병렬 테스트모드 신호 발생부; 및
    한번에 다수의 뱅크를 동작시켜 상기 다수의 뱅크로부터 데이터를 리드하고, 리드된 데이터를 압축시켜 칩외부로 출력하며, 상기 뱅크 내의 노멀 셀과 리던던시 셀 모두를 테스트하는 제3병렬 테스트모드시 인에이블되는 제3병렬 테스트모드 신호 발생부
    를 포함하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 제1병렬 테스트모드는,
    메모리장치의 번인 테스트시 과도한 전류 소모를 막기 위한 병렬 테스트모드인 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6항에 있어서,
    상기 반도체 메모리장치는,
    각 뱅크별로 구비되며, 상기 제1병렬 테스트모드 신호에 응답해 뱅크로부터 리드된 데이터를 압축해 출력하는 다수의 제1압축회로;
    상기 제2병렬 테스트모드 신호에 응답해 상기 다수의 제1압축회로의 출력신호를 압축해 출력하는 제2압축회로; 및
    상기 제3병렬 테스트모드 신호에 응답해 노멀 셀과 리던던시 셀을 구별해주는 어드레스가 입력되도록 활성화되는 어드레스 디코딩부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 제3병렬 테스트모드시에는, 상기 제1병렬 테스트모드 신호와 상기 제2병렬 테스트모드 신호와 상기 제3병렬 테스트모드 신호가 인에이블되며,
    상기 제2병렬 테스트모드시에는, 상기 제1병렬 테스트모드 신호와 상기 제2병렬 테스트모드신호가 인에이블되며,
    상기 제1병렬 테스트모드시에는, 상기 제1병렬 테스트모드 신호가 인에이블되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 8항에 있어서,
    상기 제2병렬 테스트모드 신호 인에이블시에는 상기 제2압축회로의 압축결과 가 메모리장치 외부로 출력되지만,
    상기 제2병렬 테스트모드 신호 디스에이블시에는 상기 제1압축회로의 압축결과가 메모리장치 외부로 출력되는 것을 특징으로 하는 반도체 메모리장치.
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