JPS5947658A - デ−タ処理装置の診断方式 - Google Patents
デ−タ処理装置の診断方式Info
- Publication number
- JPS5947658A JPS5947658A JP57159105A JP15910582A JPS5947658A JP S5947658 A JPS5947658 A JP S5947658A JP 57159105 A JP57159105 A JP 57159105A JP 15910582 A JP15910582 A JP 15910582A JP S5947658 A JPS5947658 A JP S5947658A
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- Japan
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- data processing
- processing device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はデータ処理装置の診断方式に関し、特に、デー
タ処理装置の動作状態があらかじめ設定された動作イ￥
止条件と一致したときデータ処理装置の動作を停止せし
めるようにした診断方式に関する。
タ処理装置の動作状態があらかじめ設定された動作イ￥
止条件と一致したときデータ処理装置の動作を停止せし
めるようにした診断方式に関する。
（ロ）従来技術と問題点
従来技術としては、
■ 操作盤から主ｌ１ｉ１′２億部の停止させたいアク
セスアドレスを′ｔｔ鍵等により直接指定し、この指定
されたアドレス情報と主記憶部のアドレスレジスタの内
容との比較を行ない、両者が一致したとき動作停止させ
る方法。
セスアドレスを′ｔｔ鍵等により直接指定し、この指定
されたアドレス情報と主記憶部のアドレスレジスタの内
容との比較を行ない、両者が一致したとき動作停止させ
る方法。
■ アドレス又、ト１．プ用ンジスタをもうけ、このレ
ジスタにサービスプロセッサ（ＳＶＰ ）、りるいは操
作盤または命令等によりアドレスをセットし、当該レジ
スタの内容と主記憶部のアドレスレジスタの内容とを比
較し、両者が一致したとき動作停止させる方法。
ジスタにサービスプロセッサ（ＳＶＰ ）、りるいは操
作盤または命令等によりアドレスをセットし、当該レジ
スタの内容と主記憶部のアドレスレジスタの内容とを比
較し、両者が一致したとき動作停止させる方法。
が一般的に採用されている。
しかしながら、従来技術の欠点として、■ 多重のアド
レスに対して同時にアドレスストップをかけることがで
きないこと。
レスに対して同時にアドレスストップをかけることがで
きないこと。
■ ＶＭｐの動作モードで同時にアドレスストップをか
けることができないこと。
けることができないこと。
■ 主記憶の容量が多い場合、比較回路のノ・−ド景が
態別すること。
態別すること。
などがあげられる。
（ハ）発明の目的
本発明の目的なよ上記ｉ、ｉと同一のアドレスでアクセ
スされる診断用補助記憶部を持つことにより、従来方式
の欠点を解消するとともに、データ処理装置のΩ１１ノ
１をより容易に行う手段を提供することにある。
スされる診断用補助記憶部を持つことにより、従来方式
の欠点を解消するとともに、データ処理装置のΩ１１ノ
１をより容易に行う手段を提供することにある。
に）発明の構成
上記目的を達成するために本発明は、主記憶部を４１し
、該主記憶部の記す、α内容にもとづいて各種の処理が
実行されるよう構成されたデータ処理装置において、上
記主記憶部のすべてのアドレスまたはその一部のアドレ
スに対応するアドレスを有し各アドレスが１ビツトまた
は複数ビットで構成される診断用補助記憶部と、該診１
ノ１用補助記１．は部の任益のアドレスに動作停止条件
指示情報を設定する手段とを有し、上記データ処理装置
の保守診断動作時に上記診断用補助記憶′ｆ１μの所要
のアドレスに所要の動作σ止条件指示情報を設定すると
ともに、上記主記憶部にアクセス動作が実行されたとき
、上記上記・ｉ煮部のアドレスに対応した上記診断用補
助記憶部の内容を祝出し、その内容で指示された動作停
止条件と上記データ処理装置ばの動作状態が一致した場
合、上記データ処理装置の動作を停止することを特徴と
する。
、該主記憶部の記す、α内容にもとづいて各種の処理が
実行されるよう構成されたデータ処理装置において、上
記主記憶部のすべてのアドレスまたはその一部のアドレ
スに対応するアドレスを有し各アドレスが１ビツトまた
は複数ビットで構成される診断用補助記憶部と、該診１
ノ１用補助記１．は部の任益のアドレスに動作停止条件
指示情報を設定する手段とを有し、上記データ処理装置
の保守診断動作時に上記診断用補助記憶′ｆ１μの所要
のアドレスに所要の動作σ止条件指示情報を設定すると
ともに、上記主記憶部にアクセス動作が実行されたとき
、上記上記・ｉ煮部のアドレスに対応した上記診断用補
助記憶部の内容を祝出し、その内容で指示された動作停
止条件と上記データ処理装置ばの動作状態が一致した場
合、上記データ処理装置の動作を停止することを特徴と
する。
（ホ）発明の実施例
第１図は本発明による実施例のデータ処理装置歳のブロ
ック図であり、図中、ｌは上記＋１部（ＭＭ）、２は診
断用補助記憶部（ＤＢＧＭ’） 、３は比較回路（ＣＯ
ＭＰ）、４は制御回路（ＰＵ）、５はテストパネル（Ｔ
ｌまたはサービスプロセッサ（ＳＶＰ ）６と７は切替
回路（ｆｖＪＰＸ）、８は優先選択回路（ＳＥＬ）、９
はメモリアドレスレジスタ（ＭＡ］、？ｌ、１０は診１
υ「用補助記憶部書込みレジスタ（ＳＴＰＤ）、１１４
４ｉｉＢ憶都書込みレジスタ（ＭＷＲ’）１２は状態保
持レジスタ（ＳＴＳＲ）、１３は比較回路イ１効指示澗
号緋、１４はテストパネル゛またはサービスプロセッサ
からのメモリアドレス信号線、１５Ｃよテストパネルま
たはサービスプロセッサからの主記憶ｔ″１■）込みデ
ータ信号線、１６はテストパネルまたはサービスプロセ
ッサからの１曲用補助記憶部、ｌ′Ｉ）込みデータ信号
ｉθ、１７は通常のメモリアドレス信号線、１８は通常
の上記備品書込みデータ信号沼Ｊ１１９は上記１．は部
アクセス制御信号線、２０は上記１．１２１−Ｉ（Ｓｌ
、Ｊｔ、出しデータ信号線、２１は比軟回路出力信号謀
、２２は上記１５０邸および診断用補助記１．ｉ２部へ
のアドレス信号；掠である。
ック図であり、図中、ｌは上記＋１部（ＭＭ）、２は診
断用補助記憶部（ＤＢＧＭ’） 、３は比較回路（ＣＯ
ＭＰ）、４は制御回路（ＰＵ）、５はテストパネル（Ｔ
ｌまたはサービスプロセッサ（ＳＶＰ ）６と７は切替
回路（ｆｖＪＰＸ）、８は優先選択回路（ＳＥＬ）、９
はメモリアドレスレジスタ（ＭＡ］、？ｌ、１０は診１
υ「用補助記憶部書込みレジスタ（ＳＴＰＤ）、１１４
４ｉｉＢ憶都書込みレジスタ（ＭＷＲ’）１２は状態保
持レジスタ（ＳＴＳＲ）、１３は比較回路イ１効指示澗
号緋、１４はテストパネル゛またはサービスプロセッサ
からのメモリアドレス信号線、１５Ｃよテストパネルま
たはサービスプロセッサからの主記憶ｔ″１■）込みデ
ータ信号線、１６はテストパネルまたはサービスプロセ
ッサからの１曲用補助記憶部、ｌ′Ｉ）込みデータ信号
ｉθ、１７は通常のメモリアドレス信号線、１８は通常
の上記備品書込みデータ信号沼Ｊ１１９は上記１．は部
アクセス制御信号線、２０は上記１．１２１−Ｉ（Ｓｌ
、Ｊｔ、出しデータ信号線、２１は比軟回路出力信号謀
、２２は上記１５０邸および診断用補助記１．ｉ２部へ
のアドレス信号；掠である。
データ処理装置の±記゛Ｉ、は；ｊ５１にはデータ処理
装置が走Ｙテする制Ｂ１１１ｌブロク′ラム、周辺部が
動作するためのチャネルコマンドワードあるいはデータ
処理装置の処理情報が格納されている。主記憶部１をア
クセスするブロックとしては制御回路４２周辺部（図示
せず）、テストパネル／サービスプロセッサ５があシ、
制御回路４ （１） Ｕ ）からの場合、命令アドレス
レジスタ（ＩＡＲ）（図示せず）による命令挽出し、あ
るいは命令実行による主記憶部流出し／書込み（ＰＵＡ
Ｄ：制御回路からの主記憶部アドレス、ＰＵＤＴ：制御
回路からの書込み情報）が行なわれ、周辺部からの場合
、主記憶１＄属出し／書込み（ＭＣＣＡＤ ：周辺部か
らの上記１怠部ザイクルスチールアドレス）が行なわれ
、テストパネル（ＴＰ）あるいはサービスプロセッサ（
ＳＶＰ ）からの場合、上記憶部銃出し／書込みが行な
われる。以上の構成例は一般的なデータ処理装置の構成
例である。
装置が走Ｙテする制Ｂ１１１ｌブロク′ラム、周辺部が
動作するためのチャネルコマンドワードあるいはデータ
処理装置の処理情報が格納されている。主記憶部１をア
クセスするブロックとしては制御回路４２周辺部（図示
せず）、テストパネル／サービスプロセッサ５があシ、
制御回路４ （１） Ｕ ）からの場合、命令アドレス
レジスタ（ＩＡＲ）（図示せず）による命令挽出し、あ
るいは命令実行による主記憶部流出し／書込み（ＰＵＡ
Ｄ：制御回路からの主記憶部アドレス、ＰＵＤＴ：制御
回路からの書込み情報）が行なわれ、周辺部からの場合
、主記憶１＄属出し／書込み（ＭＣＣＡＤ ：周辺部か
らの上記１怠部ザイクルスチールアドレス）が行なわれ
、テストパネル（ＴＰ）あるいはサービスプロセッサ（
ＳＶＰ ）からの場合、上記憶部銃出し／書込みが行な
われる。以上の構成例は一般的なデータ処理装置の構成
例である。
診断用補助記憶部（ＤＢＧＭ’）２は本発明の特徴とす
る動作停止ｉ； トＦ指示情報を格納するメモリでら９
、アクセスするための胱出し／−督込み制御回路（図示
せず）及びアドレスは主記憶部１のそれと共用させてい
る。診〜「用補助記１．ハ部（ＤＢＧＭ）の へＩｌ、書込みに際してはテストパネルまたはサービス
プロセッザが使用され、テストパネルまたはサービスプ
ロセッサｑよメモリアドレスを与えると共に、動作１？
止条１’ｆ’ ｋ Ｊ込、ぴデータとして与え所要のア
ドレスに、２Ｆ込む。第２図に簡ｆａｒ用補Ｊジノ記憶
部（ｉＪＢ（ＱＭ ）全３ビツトで構１ｉｊ、した動作
・１ノを止条件の一しリを示す。以１′：本発明による
アドレス停止方法を述べる。
る動作停止ｉ； トＦ指示情報を格納するメモリでら９
、アクセスするための胱出し／−督込み制御回路（図示
せず）及びアドレスは主記憶部１のそれと共用させてい
る。診〜「用補助記１．ハ部（ＤＢＧＭ）の へＩｌ、書込みに際してはテストパネルまたはサービス
プロセッザが使用され、テストパネルまたはサービスプ
ロセッサｑよメモリアドレスを与えると共に、動作１？
止条１’ｆ’ ｋ Ｊ込、ぴデータとして与え所要のア
ドレスに、２Ｆ込む。第２図に簡ｆａｒ用補Ｊジノ記憶
部（ｉＪＢ（ＱＭ ）全３ビツトで構１ｉｊ、した動作
・１ノを止条件の一しリを示す。以１′：本発明による
アドレス停止方法を述べる。
データ処理説１４の抹ζｔ、テバック時に、！６アクセ
スノｃのブロックが上記僧都に対しである条件で指′、
ｉした′アドレスをアクセスした場合にデータ処理装［
ｌｔの励ｉ’ｉ：全１・す止（ハードストップ）さ−ご
之り、プログラムストップ４行う場合、めら〃）しめ予
想される上記１．は部アドレスに対応したＣ迎防用補助
記１．１ａ部ＣＤＢＧｆＡ）の１つあるいは複数のアド
レスに動作停止条件（例えばｎｔｉｆ地にＭＣＣが訃込
み動作を行った場合にハードストップさせる）を設定す
る。そして、テストパネル（Ｔ ）”）よシ比較回路有
効指示沼号を比威回路３に指示するとともに、データ処
理装置江の！υｂ作を開始させる。診断用補助舵１．航
２１＋ （Ｄ）ＪＧＩＶＩ ）においては、主記憶部が
アクセスされる毎にその内容が同時にｍｔ出され、比較
回路（ＣＯＭＰ ）３に送られ、主記憶部アクセスの状
態を保持する状態保持レジスタ（５ＴＳＲ）１２の内容
と比較される。そして一致すれば制御回路（ＰＵ）４に
対してアドレスストップ信号奢送り、データ処理装置べ
のハードストップあるいはプログラムストップを実行さ
せる。比較回路（ＣＯＭＰ）３による比較条件は第２図
の定義によシ行なえばよい。動作停止条件の設定を解除
する場合は、テストパネル（ＴＰ）よシェアドレス毎に
行うか、あるいはテストパネル（ＴＰ）からの指示でデ
ータ処理装置の図示しないファームウェア（マイクロプ
ログラム）を起動させ全領域をクリアさせる方法がある
。
スノｃのブロックが上記僧都に対しである条件で指′、
ｉした′アドレスをアクセスした場合にデータ処理装［
ｌｔの励ｉ’ｉ：全１・す止（ハードストップ）さ−ご
之り、プログラムストップ４行う場合、めら〃）しめ予
想される上記１．は部アドレスに対応したＣ迎防用補助
記１．１ａ部ＣＤＢＧｆＡ）の１つあるいは複数のアド
レスに動作停止条件（例えばｎｔｉｆ地にＭＣＣが訃込
み動作を行った場合にハードストップさせる）を設定す
る。そして、テストパネル（Ｔ ）”）よシ比較回路有
効指示沼号を比威回路３に指示するとともに、データ処
理装置江の！υｂ作を開始させる。診断用補助舵１．航
２１＋ （Ｄ）ＪＧＩＶＩ ）においては、主記憶部が
アクセスされる毎にその内容が同時にｍｔ出され、比較
回路（ＣＯＭＰ ）３に送られ、主記憶部アクセスの状
態を保持する状態保持レジスタ（５ＴＳＲ）１２の内容
と比較される。そして一致すれば制御回路（ＰＵ）４に
対してアドレスストップ信号奢送り、データ処理装置べ
のハードストップあるいはプログラムストップを実行さ
せる。比較回路（ＣＯＭＰ）３による比較条件は第２図
の定義によシ行なえばよい。動作停止条件の設定を解除
する場合は、テストパネル（ＴＰ）よシェアドレス毎に
行うか、あるいはテストパネル（ＴＰ）からの指示でデ
ータ処理装置の図示しないファームウェア（マイクロプ
ログラム）を起動させ全領域をクリアさせる方法がある
。
像
以上の説明で明らか〃様に、詮所用補助記憶部を持つこ
とにより主記憶部アクセスのアドレスストップが多重に
、かつ異なった条件で指定可能であり、アドレスストッ
プを行う診１す「方式が従来に比較してよシ少ないハー
ドウェア構成で実現できるとともに、プログラムのデパ
ックあるいはデータ処理装置のハードウェアデパックが
よシ容易にかつ早くできる。
とにより主記憶部アクセスのアドレスストップが多重に
、かつ異なった条件で指定可能であり、アドレスストッ
プを行う診１す「方式が従来に比較してよシ少ないハー
ドウェア構成で実現できるとともに、プログラムのデパ
ックあるいはデータ処理装置のハードウェアデパックが
よシ容易にかつ早くできる。
本発明の応用例として
■ 主記憶部の容−はが大きい場合、診断用補助記憶部
の容吐を騒ｎ（ｎ：１以上の整数）にして、主記憶部ア
ドレスの下位のアドレスに割当て、上位アドレスは固定
的に外部レジスタで指定する方法。
の容吐を騒ｎ（ｎ：１以上の整数）にして、主記憶部ア
ドレスの下位のアドレスに割当て、上位アドレスは固定
的に外部レジスタで指定する方法。
■ 診断用補助記憶部の挽出し内容を各ブロックに送り
、各ブロックで処理する方法。
、各ブロックで処理する方法。
などがあるが、本発明と同様な効果が得られる。
（へ）発明の効果
本発明によれば、データ処理装置の保守及び診断（デパ
ック）時間の短縮が計られ、かつハードウェア量の少な
い構成で効果的なアト喝スストップ方式が得られる。
ック）時間の短縮が計られ、かつハードウェア量の少な
い構成で効果的なアト喝スストップ方式が得られる。
帛１図は本発明による実施例のデータ処理装置のブロッ
ク図１、ｒ＋ ２図は診断用補助記憶部のビット構成例
でるる。 第１図において、１は主記憶部、２は診断用補助記憶部
、３は比較回路、４は制御回路、５はテストパネルまた
はサービスプロセッサ、１２［状態保持レジスタである
。
ク図１、ｒ＋ ２図は診断用補助記憶部のビット構成例
でるる。 第１図において、１は主記憶部、２は診断用補助記憶部
、３は比較回路、４は制御回路、５はテストパネルまた
はサービスプロセッサ、１２［状態保持レジスタである
。
Claims (1)
- 主記憶部を有し、該主記憶部の記憶内容にもとづいて各
種の処理が実行されるよう構成されたデータ処理装置に
おいて、上記主記憶部のすべてのアドレス′またはその
一部のアドレスに対応するアドレスを有し、各アドレス
が１ビツトまたは複数ビットで構成される診断用補助記
憶部と、該診断用補助記憶部の任意のアドレスに動作停
止条件指示情報を設定する手段とを有し、上記データ処
理装置ｄの保守診断動作時に上記診断用補助記憶部の所
要のアドレスに所要の動作停止条件指示情報を設定する
とともに、上記主記憶部にアクセス動作が実行されたと
き、上記主記憶部のアドレスに対応した上記診断用補助
記憶部の内容を読出し、その内容で指示された動作停止
秦件と上記データ処理装置の動作状態が一致した場合、
上記データ処理装置の動作を停止することを特徴とする
データ処理装置の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159105A JPS5947658A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159105A JPS5947658A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置の診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5947658A true JPS5947658A (ja) | 1984-03-17 |
| JPS6252335B2 JPS6252335B2 (ja) | 1987-11-05 |
Family
ID=15686346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159105A Granted JPS5947658A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947658A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS63124145A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPH01102936U (ja) * | 1987-12-28 | 1989-07-12 | ||
| US5983367A (en) * | 1996-10-29 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having a CPU and at least two memory cell arrays on the same semiconductor chip, including a shared sense amplifier |
-
1982
- 1982-09-13 JP JP57159105A patent/JPS5947658A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS63124145A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPH01102936U (ja) * | 1987-12-28 | 1989-07-12 | ||
| US5983367A (en) * | 1996-10-29 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having a CPU and at least two memory cell arrays on the same semiconductor chip, including a shared sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252335B2 (ja) | 1987-11-05 |
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