JPS59165158A - デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、例えばマイクロプロセッサ等のプロセッサを
実装した機器のデバッグを行なうデバッグ装置に関し、
特に実機コンピュータのメモリの特定のアドレスが参照
されかつ該アドレスのデータが特定の値をとる場合にブ
レーク動作を行なうようにしたデバッグ装置に関する。

（発明の背景） 従来形のデバッグ装置に設けられたブレーク機能は、主
に以下のいずれかの条件が成立した場合ニ実機コンピュ
ータシステムを停止させる等のブレーク動作を行なって
いた。

Ａ、・実機コン♂ユータシステムのメモリの特定アドレ
スにある命令を実行した場合　　　　′Ｂ、実機コンピ
ュータシステムのメモリの特定アドレスにあるデータを
参照した場合 このような従来形の装置においては、上記Ｂの条件によ
るブレークは、特定アドレスにあるデータが参照された
ことのみで行なわれ、該データの内容はブレーク条件の
判定の対照とならず該データの格納されたアドレスのみ
がブレーク条件とされていた。そのだめ、前記従来形に
おいては、実機コンピュータシステムのメモリの特定ア
ドレスに格納されたデータが予め指定された単数または
複数の所定値である場合にのみブレークが必要なときに
も上記Ｂの条件でブレークさせ、参照アドレスのデータ
が該所定値になってい冬か否かを人手によシ判定してい
たため余分のブレークが発生しデバッグの効率が悪くな
るという不都合があった。

（発明の目的） 本発明の目的は、前述の従来形におけや問題点に鑑み、
ブレーク機能を有するデバッグ装置において、実機コン
ピュータシステムのメモリの特定のアドレスが参照され
該アドレスのデータが特定の値をとる場合にのみブレー
ク動作が行なわれるようにし、無用のブレークの発生を
防止すると共にデバッグの効率を向上させることにある
。

（発明の構成および効果） 本発明は、ブレーク機能を有するデバッグ装置において
、該デバッグ装置に実機コンピュータシステムのデータ
バス上のデータ信号をアドレスとして用いるビットマツ
プメモリを設けるという構想に基づくものであシ、この
ような構想を用いることによシ実機コンピュータシステ
ムめメモリの特定アドレスが参照され、該アドレスの内
容が特定の値をとる場合にのみブレーク動作を行なわし
めることが可能になり、無用のブレークの発生が防止さ
れると共にデバッグの効率が向上する。

（実施例の説明） 以下、図面によｐ本発明の詳細な説明する。

第１図は、本発明の１実施例に係わるデバッグ装置の概
略の構成を示す。同図において、デバッグ装置１はプロ
セッサ２、マルチプレクサ３、ビットマツプメモリ４、
比較回路５、レジスタ６、ブレークポイントコントロー
ル回路７、アンドダート８等によって構成される。また
、デバッグされるべきプロ′グラムを実行する実機コン
ピュータ１０は、プロセッサ１１および図示しないメモ
リ、等を具備する。デバッグ装置１は、実機コンピュー
タ１ｏのプロセッサ１１に接続されたデータバス１２１
アドレスバス１３、おヨヒコントロールバス１４等によ
って実機コンピュータ１０と接続されている。ビットマ
ッグメモリ４は、実機コンピュータ１０のゾロセッサ１
１が８ビツトのものである場合は例えば２５６Ｘ１ビツ
トの記憶容量のものが使用される。ビットマツプメモリ
４のアドレス入力にはマルチプレクサ３を介して実機コ
ンピュータ１０のデータバス１２あるいはデバッグ装置
１のゾロセッサ２に接続されたアドレスバス１５が接続
される。レジスタ６は、ブレークすべきアドレス値を格
納するものであシ、比較回路５は、レジスタ６の内容と
実機コン、ピユータ１０のアドレスバス１３上のデータ
との比較を行なうものである。レジスタ６へのアドレス
データの書き込みはプロセッサ２からデバッグ装置１の
データバス１６を介して行なわれる。

第２図を参照して第１図の装置の動作を説明する。オペ
レータは、まず、図示しないキーデートを介してデバッ
グ装置のプロセッサ２にブレーク機能きアドレス値およ
びデータ値を入力する。プロセッサ２はこの入力情報に
しだがってデータバス１６を介してブレークすべきアド
レス値を格納する。また、アドレスバス１５およびマル
チプレクサ３を介してビットマツツメモリ４のアドレス
入力にブレークすべきデータ値を入力し、該データ値で
表わされるアドレスのビラトラオン、例えば°′１”と
する。この時、指定以外のビットはオフ、例えば０”と
する。もし、ブビークすべきデータ値が複数ある場合は
、ビットマツプメモリ４の複数のアドレスのビットがそ
れぞれオンとされる。次に、実機コンピュータ１ｏによ
りデバッグの対象となるプログラムを実行させる。これ
にＪ、ｂ、実機コンピュータ１０のアドレスバス１３お
よびデータバス１２上にそれぞれ該プログラムの各命令
に応じてアドレス値およびデータ値が表われる。デバッ
グ装置１においては、比較回路５によシレジ′スタ６に
格納されたアドレス値と実機コンピュータ１０のアドレ
スバス１３上のアドレスデータとが比較される。もし両
者が一致すれば、比較回路５は例えば高レベルの信号を
出力してアンドゲート８の１つの入力に印加する。また
、実機コンピュータ１０のデータバス１２上のデータ信
号がマルチプレクサ５を介してビットマッグメモリ４の
アドレス入力に印加される。ビットマツプメモリ４は該
データ値をアドレスとして読み出しを行ない該アドレス
のビットがオ・ンであれば高レベルの信号を出力してア
ンドゲート８に印加する。このようにして、ビットマツ
プメモリ４および比較回路５からアンドダート８に入力
される信号が共に高レベルの場合はアンドダート８の出
力が高レベルとなシ、該高レベルの信号はブレークポイ
ント検出信号としてブレークポイントコントロール回路
７およびプロセッサ２に入力される。

ブレークポイントコントロール回路７は、該ブレークポ
イント検出信号の１人力に応じて実機コンピュータ１０
のゾロセッサ１１をホールトさせる。

このようにして、実機コンピータ１０のメモリデータが
予め指定された値であればブレーク動作が行なわれる。

なお、プロセッサ２からビットマッグメモリ４およびマ
ルチプレクサ３に入力されている書き込み信号Ｗはビッ
トマツプメモリ４の書き込みモードと読み出しモードと
の切シ換えを行なうと共に、マルチプレクサ３の入力の
切り換え動作を制御するために使用される。

【図面の簡単な説明】

第１図は本発明の１実施例に係わるデバッグ装置の構成
を示す概略的ブロック回路図、そして第２図は第１図の
装置の動作を説明するだめのフローチャートである。 １・・・デバッグ装置、２・・・ゾロセッサ、３・・・
マルチプレクサ、４・・・ビットマツプメモリ、５・・
・比較回路、６・・・レジスタ、７・・・ブレークポイ
ントコントロール回路、８・・・アンドゲート、１０・
・・実機コンピュータ、１１・・・プロセッサ、１２・
・・データバス、１３・・・アドレスバス、１４・・・
コントロールバス、１５・・ｊアドレスバス、１６・・
・データバス。

Claims (1)

【特許請求の範囲】
1. 実機コンピュータシステムからアドレス信号、データ信
   号およびコントロール信号を取出してプログラムデバッ
   グを行なうデバッグ装置であって、該デバッグ装置はブ
   レークすべきアドレス値を格納するレジスタと、ブレニ
   クすべきデータ値に対応するアドレスのビットに所定値
   のデータを記憶したビットマツプメモリと、実機コンピ
   ュータシステムからのアドレス信号と該レジスタから読
   み出したアドレス信号との一致を検出する比較回路とを
   具備し、実根コンピュータ７ステムの動作時に該比較回
   路で一致が検出され、かつ実機コンビュ、−タシステム
   のデータ信号をアドレスとして読み出した該ビットマツ
   プメモリの出力が前記所定値を有する場合にブレーク動
   作を行なうことを、特徴とするデバッグ装置。