JPH0740581B2 - 半導体集積回路及び製造方法 - Google Patents
半導体集積回路及び製造方法Info
- Publication number
- JPH0740581B2 JPH0740581B2 JP62120608A JP12060887A JPH0740581B2 JP H0740581 B2 JPH0740581 B2 JP H0740581B2 JP 62120608 A JP62120608 A JP 62120608A JP 12060887 A JP12060887 A JP 12060887A JP H0740581 B2 JPH0740581 B2 JP H0740581B2
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- circuit
- development
- development support
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路及びその製造方法であって、開
発支援回路を回路本体より分離して半導体チップの周縁
部に配置することにより、開発効率を向上させ、開発期
間を短縮する。
発支援回路を回路本体より分離して半導体チップの周縁
部に配置することにより、開発効率を向上させ、開発期
間を短縮する。
本発明は半導体集積回路及び製造方法に関し、開発支援
回路を用いて回路本体のハードウェア評価を行ない、上
記回路本体を開発する半導体集積回路及び製造方法に関
する。
回路を用いて回路本体のハードウェア評価を行ない、上
記回路本体を開発する半導体集積回路及び製造方法に関
する。
従来より、ユーザの仕様に応じた回路構成のカスタム回
路としてASIC（アプリケーション・スペシフィック・イ
ンテグレーテッド・サーキット）半導体集積回路があ
る。
路としてASIC（アプリケーション・スペシフィック・イ
ンテグレーテッド・サーキット）半導体集積回路があ
る。
このような半導体集積回路には、予め記憶したソフトウ
ェアでハードウェアの制御を行なうもの、例えばシング
ルチップ・マイクロコンピュータがある。
ェアでハードウェアの制御を行なうもの、例えばシング
ルチップ・マイクロコンピュータがある。
上記ASICの半導体集積回路のシングルチップ・マイクロ
コンピュータを開発する場合には、このマイクロコンピ
ュータのハードウェアが仕様どうりに動作するかどうか
を評価し、かつマイクロコンピュータ内部のマスクROM
に書き込まれてマイクロコンピュータを動作させるプロ
グラムを開発する必要がある。
コンピュータを開発する場合には、このマイクロコンピ
ュータのハードウェアが仕様どうりに動作するかどうか
を評価し、かつマイクロコンピュータ内部のマスクROM
に書き込まれてマイクロコンピュータを動作させるプロ
グラムを開発する必要がある。
上記のシングルチップ・マイクロコンピュータの如きAS
ICの半導体集積回路を開発する場合、ハードウェア評価
用の開発支援半導体集積回路、プログラム開発用の開発
支援半導体集積回路、量産用の半導体集積回路夫々を独
立して開発している。
ICの半導体集積回路を開発する場合、ハードウェア評価
用の開発支援半導体集積回路、プログラム開発用の開発
支援半導体集積回路、量産用の半導体集積回路夫々を独
立して開発している。
ハードウェア評価用又はプログラム開発用の開発支援半
導体集積回路は第３図に示す構成であり、量産用の半導
体集積回路は第４図に示す構成である。
導体集積回路は第３図に示す構成であり、量産用の半導
体集積回路は第４図に示す構成である。
第３図及び第４図中、10はCPU、11はROM、12はタイマ、
A/Dコンバータ等の周辺回路である。半導体チップの周
縁部にはI/Oインターフェース13〜18が設けられてい
る。上記CPU10,ROM11,周辺回路12,I/Oインターフェース
13〜18夫々の間は図中斜線を施して示すバスライン19に
より接続されている。
A/Dコンバータ等の周辺回路である。半導体チップの周
縁部にはI/Oインターフェース13〜18が設けられてい
る。上記CPU10,ROM11,周辺回路12,I/Oインターフェース
13〜18夫々の間は図中斜線を施して示すバスライン19に
より接続されている。
また、開発支援半導体集積回路には開発支援回路20が設
けられている。この開発支援回路20は、ハードウェア評
価用の集積回路においてはハードウェア評価用の開発支
援回路であって、ソフトウェア開発用の集積回路におい
てはソフトウェア開発用の開発支援回路である。
けられている。この開発支援回路20は、ハードウェア評
価用の集積回路においてはハードウェア評価用の開発支
援回路であって、ソフトウェア開発用の集積回路におい
てはソフトウェア開発用の開発支援回路である。
従来はハードウェア評価用，ソフトウェア開発用，量産
用の３種類の半導体集積回路を独立して開発しなければ
ならず、開発効率が悪く、量産用の半導体集積回路の論
理及びレイアウトの確定が早期に行なわれず開発期間が
長くなるという問題点があった。
用の３種類の半導体集積回路を独立して開発しなければ
ならず、開発効率が悪く、量産用の半導体集積回路の論
理及びレイアウトの確定が早期に行なわれず開発期間が
長くなるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、開発効
率が向上し、開発期間が短縮化する半導体集積回路を提
供することを目的とする。
率が向上し、開発期間が短縮化する半導体集積回路を提
供することを目的とする。
本発明の半導体集積回路は、開発支援回路（41,42）を
回路本体（30〜32,34〜39）より離間した、後に切断分
離されるべき半導体チップ（33）の周縁部（33a,33b）
に配置している。
回路本体（30〜32,34〜39）より離間した、後に切断分
離されるべき半導体チップ（33）の周縁部（33a,33b）
に配置している。
また、本発明の半導体集積回路の製造方法は、開発支援
回路（41,42）を回路本体（30〜32,34〜39）より離間し
た、後に切断分離されるべき半導体チップ（33）の周縁
部（33a,33b）に配置して開発支援用の半導体集積回路
を製造し、 半導体チップ（33）から該周縁部（33a,33b）を切離し
て該量産用の半導体集積回路を製造する。
回路（41,42）を回路本体（30〜32,34〜39）より離間し
た、後に切断分離されるべき半導体チップ（33）の周縁
部（33a,33b）に配置して開発支援用の半導体集積回路
を製造し、 半導体チップ（33）から該周縁部（33a,33b）を切離し
て該量産用の半導体集積回路を製造する。
本発明回路においては、開発時に半導体チップ（33）上
の周縁部（33a,33b）にある開発支援回路（41,42）を用
いて回路本体（30〜32,34〜39）の少なくともハードウ
ェア評価が行なわれる。上記開発支援回路（41,42）は
半導体チップ（33）上の周縁部（33a,33b）に回路本体
（30〜32,34〜39）より離間されて配置されているた
め、開発後、周縁部（33a,33b）を切離して回路本体（3
0〜32,34〜39）のみをそのレイアウトを変更することな
く簡単に取り出すことができ、開発支援用の半導体集積
回路と量産用の半導体集積回路とを別々に開発する必要
がない。
の周縁部（33a,33b）にある開発支援回路（41,42）を用
いて回路本体（30〜32,34〜39）の少なくともハードウ
ェア評価が行なわれる。上記開発支援回路（41,42）は
半導体チップ（33）上の周縁部（33a,33b）に回路本体
（30〜32,34〜39）より離間されて配置されているた
め、開発後、周縁部（33a,33b）を切離して回路本体（3
0〜32,34〜39）のみをそのレイアウトを変更することな
く簡単に取り出すことができ、開発支援用の半導体集積
回路と量産用の半導体集積回路とを別々に開発する必要
がない。
また、本発明方法においては、開発支援用の半導体集積
回路の半導体チップ（33）から周縁部（33a,33b）を切
離すだけで簡単に量産用の半導体集積回路を製造でき
る。
回路の半導体チップ（33）から周縁部（33a,33b）を切
離すだけで簡単に量産用の半導体集積回路を製造でき
る。
第１図は本発明の半導体集積回路の一実施例の構成図を
示す。この集積回路はシングルチップ・マイクロコンピ
ュータである。
示す。この集積回路はシングルチップ・マイクロコンピ
ュータである。
第１図中、30はCPUであり、31はCPU30で実行するプログ
ラム等を格納するマスクROMである。周辺回路32はユー
ザの仕様に応じたタイマ,A/Dコンバータ，レジスタ等で
ある。
ラム等を格納するマスクROMである。周辺回路32はユー
ザの仕様に応じたタイマ,A/Dコンバータ，レジスタ等で
ある。
上記のCPU30,ROM31,周辺回路32は半導体チップ33の略中
央部に集めてレイアウトされており、これらを囲んでI/
Oインターフェース34〜39が設けられており、I/Oインタ
ーフェース34,39夫々は半導体チップ33の周縁部に位置
している。
央部に集めてレイアウトされており、これらを囲んでI/
Oインターフェース34〜39が設けられており、I/Oインタ
ーフェース34,39夫々は半導体チップ33の周縁部に位置
している。
CPU30,ROM31,周辺回路32,I/Oインターフェース34〜39夫
々は図中斜線を施したバスライン40により相互に接続さ
れて量産される製品としての回路本体を構成している。
々は図中斜線を施したバスライン40により相互に接続さ
れて量産される製品としての回路本体を構成している。
また、半導体チップ33の図中左右の周縁部33a,33bには
ブロック化された開発支援回路41,42夫々が設けられて
いる。この開発支援回路41,42夫々はバスライン40に接
続されている。
ブロック化された開発支援回路41,42夫々が設けられて
いる。この開発支援回路41,42夫々はバスライン40に接
続されている。
開発支援回路41,42にはハードウェア評価用回路とソフ
トウェア開発用回路とが設けられている。
トウェア開発用回路とが設けられている。
ハードウェア評価用回路は、例えばバスライン40に接続
されたバッファ回路，内部クロック信号，タイミング信
号，アドレス等をデータと時分割してI/Oインターフェ
ース34,39より外部に出力するための回路、CPU30をレデ
ィ状態，ストップ状態とするための回路等である。
されたバッファ回路，内部クロック信号，タイミング信
号，アドレス等をデータと時分割してI/Oインターフェ
ース34,39より外部に出力するための回路、CPU30をレデ
ィ状態，ストップ状態とするための回路等である。
これによって、外部に接続されるテスタ等でCPU30を動
作中に中断させ、その動作状態を示すアドレス，タイミ
ング信号等で外部に読み出し、ハードウェアの評価がで
きる。
作中に中断させ、その動作状態を示すアドレス，タイミ
ング信号等で外部に読み出し、ハードウェアの評価がで
きる。
ソフトウェア開発用回路は、バスライン40に接続された
バッファ回路，アドレス及びデータを外部に出力するI/
Oインターフェース等である。
バッファ回路，アドレス及びデータを外部に出力するI/
Oインターフェース等である。
これによって、バスライン40に外部のEPROM（イレーザ
ブル・プログラマブルROM）を接続し、開発中のプログ
ラムをマスクROM31の代りにEPROMに格納し、プログラム
・デバッグを行ない、ソフトウェア開発を行なうことが
できる。
ブル・プログラマブルROM）を接続し、開発中のプログ
ラムをマスクROM31の代りにEPROMに格納し、プログラム
・デバッグを行ない、ソフトウェア開発を行なうことが
できる。
上記の開発支援回路41,42を用いてハードウェア評価及
びソフトウェア開発が終了した後、開発されたプログラ
ムに応じてマスクROM31のマスクパターンが決定されて
第１図示の半導体集積回路の量産が行なわれる。
びソフトウェア開発が終了した後、開発されたプログラ
ムに応じてマスクROM31のマスクパターンが決定されて
第１図示の半導体集積回路の量産が行なわれる。
量産時においては、半導体チップ33のうち一点鎖線50よ
り左方の周縁部33a及び一点鎖線51より右方の周縁部33b
は切離される。これは量産用の半導体集積回路では開発
支援回路41,42が不要であるからであり、これによって
量産品即ち製品の半導体集積回路は第２図に示す構成と
なる。第２図において第１図と同一部分には同一符号を
付し、その説明を省略する。
り左方の周縁部33a及び一点鎖線51より右方の周縁部33b
は切離される。これは量産用の半導体集積回路では開発
支援回路41,42が不要であるからであり、これによって
量産品即ち製品の半導体集積回路は第２図に示す構成と
なる。第２図において第１図と同一部分には同一符号を
付し、その説明を省略する。
このように半導体チップ33の周縁部33a,33bを切離すだ
けで、回路本体のレイアウトを何ら変更することなく量
産品の半導体集積回路が得られるので、従来の如く開発
支援半導体集積回路と量産用の半導体集積回路とを別々
に開発する必要がない。これによって、開発効率が向上
し、また開発期間が短縮化される。
けで、回路本体のレイアウトを何ら変更することなく量
産品の半導体集積回路が得られるので、従来の如く開発
支援半導体集積回路と量産用の半導体集積回路とを別々
に開発する必要がない。これによって、開発効率が向上
し、また開発期間が短縮化される。
なお、半導体チップ33上でマスクROM31の代りにEPROMを
用いた半導体集積回路においては、開発支援回路41,42
内にソフトウェア開発用回路を設ける必要はなく、上記
実施例に限定されない。
用いた半導体集積回路においては、開発支援回路41,42
内にソフトウェア開発用回路を設ける必要はなく、上記
実施例に限定されない。
上述の如く、本発明の半導体集積回路によれば、開発支
援，量産用夫々の半導体集積回路を別々に開発する必要
がなく、開発効率が向上し、かつ開発期間が短縮化さ
れ、実用上きわめて有用である。
援，量産用夫々の半導体集積回路を別々に開発する必要
がなく、開発効率が向上し、かつ開発期間が短縮化さ
れ、実用上きわめて有用である。
また、本発明の製造方法によれば、開発支援用の半導体
集積回路の周縁部を切離すだけで簡単に量産用の半導体
集積回路を製造でき、実用上きわめて有用である。
集積回路の周縁部を切離すだけで簡単に量産用の半導体
集積回路を製造でき、実用上きわめて有用である。
第１図は本発明の半導体集積回路の一実施例の構成図、 第２図は本発明の製造方法で製造された量産用の半導体
集積回路の一実施例の構成図、 第３図は従来の開発支援半導体集積回路の一例の構成
図、 第４図は従来の量産用の半導体集積回路の一例の構成図
である。 第１図及び第２図において、 30はCPU、31はマスクROM、32は周辺回路、33は半導体チ
ップ、33a,33bは周縁部、34〜39はI/Oインターフェー
ス、40はバスライン、41,42は開発支援回路である。
集積回路の一実施例の構成図、 第３図は従来の開発支援半導体集積回路の一例の構成
図、 第４図は従来の量産用の半導体集積回路の一例の構成図
である。 第１図及び第２図において、 30はCPU、31はマスクROM、32は周辺回路、33は半導体チ
ップ、33a,33bは周縁部、34〜39はI/Oインターフェー
ス、40はバスライン、41,42は開発支援回路である。
Claims (2)
- 【請求項１】開発時に開発支援回路（41,42）を用いて
製品となる回路本体（30〜32,34〜39）の少なくともハ
ードウェア評価を行なう半導体集積回路において、 該開発支援回路（41,42）を該回路本体（30〜32,34〜3
9）より離間した、後に切断分離されるべき該半導体チ
ップ（33）の周縁部（33a,33b）に配置したことを特徴
とする半導体集積回路。 - 【請求項２】開発時に開発支援回路（41,42）を用いて
製品となる回路本体（30〜32,34〜39）の少なくともハ
ードウェア評価を行なう開発支援用の半導体集積回路及
び製品となる量産用の半導体集積回路を製造する半導体
集積回路の製造方法において、 該開発支援回路（41,42）を該回路本体（30〜32,34〜3
9）より離間した、後に切断分離されるべき該半導体チ
ップ（33）の周縁部（33a,33b）に配置して該開発支援
用の半導体集積回路を製造し、 該半導体チップ（33）から該周縁部（33a,33b）を切離
して該量産用の半導体集積回路を製造することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120608A JPH0740581B2 (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120608A JPH0740581B2 (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285945A JPS63285945A (ja) | 1988-11-22 |
| JPH0740581B2 true JPH0740581B2 (ja) | 1995-05-01 |
Family
ID=14790457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120608A Expired - Lifetime JPH0740581B2 (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740581B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219254A (ja) * | 1989-02-20 | 1990-08-31 | Hitachi Ltd | 半導体集積回路装置 |
| JP2901156B2 (ja) * | 1990-08-31 | 1999-06-07 | 三菱電機株式会社 | 半導体集積回路装置 |
| DE10018230A1 (de) * | 2000-04-12 | 2001-10-25 | Webasto Vehicle Sys Int Gmbh | Antrieb für ein verstellbares Fahrzeugteil |
| US11195820B2 (en) * | 2020-03-03 | 2021-12-07 | Sandisk Technologies Llc | Semiconductor device including fractured semiconductor dies |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200549A (ja) * | 1982-05-18 | 1983-11-22 | Mitsubishi Electric Corp | 半導体評価用装置 |
-
1987
- 1987-05-18 JP JP62120608A patent/JPH0740581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285945A (ja) | 1988-11-22 |
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