JPS58200549A - 半導体評価用装置 - Google Patents
半導体評価用装置Info
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- JPS58200549A JPS58200549A JP8520182A JP8520182A JPS58200549A JP S58200549 A JPS58200549 A JP S58200549A JP 8520182 A JP8520182 A JP 8520182A JP 8520182 A JP8520182 A JP 8520182A JP S58200549 A JPS58200549 A JP S58200549A
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- JP
- Japan
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- chip
- stress
- evaluation
- semiconductor
- semiconductor chip
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- Granted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の信頼性試験の用に供される半
導体評価用装置に関するものである。
導体評価用装置に関するものである。
従来、この種の装置として第１図に示すものがあった。
同図において、（１）は半導体チップ、（２）は上記チ
ップ（１）に設けられた外部電極接続用パッドで、上記
チップ（１）の周辺部（ｌａ）に配置されている。（３
）は上記チップ（１）に設けられ九評価用素子であシ、
上記パッド（２）の内側部分、換言すれば上記チップ（
１）の中央部（Ｌ’ｂ）に配置されている。
ップ（１）に設けられた外部電極接続用パッドで、上記
チップ（１）の周辺部（ｌａ）に配置されている。（３
）は上記チップ（１）に設けられ九評価用素子であシ、
上記パッド（２）の内側部分、換言すれば上記チップ（
１）の中央部（Ｌ’ｂ）に配置されている。
この半導体評価用装置を用いて、信頼性試験を実施する
ことによ〕、ストレスが半導体チップ（１）に設けられ
九評価用素子（３）に印加される。評価用素子（１）Ｋ
対するストレスの度合を外部電極接続用パッド（！）を
介して検出し、これによシ該評価用素子の電気的特性を
調査していた。
ことによ〕、ストレスが半導体チップ（１）に設けられ
九評価用素子（３）に印加される。評価用素子（１）Ｋ
対するストレスの度合を外部電極接続用パッド（！）を
介して検出し、これによシ該評価用素子の電気的特性を
調査していた。
ところで、温度サイクル試験、プレッシャクツ力試験等
の環境試験において、半導体チップに印加されるストレ
スは周辺部根太きく、中央部は小さ％ｌｈものである。
の環境試験において、半導体チップに印加されるストレ
スは周辺部根太きく、中央部は小さ％ｌｈものである。
したがって、従来の半導体評価用装置では、評価用素子
（３）が上記チップ（１）の中央部（ｌｌ））寄）に位
置しているため、ストレスが半導体チップ（１）の周辺
または外部電４１ｉ接続用パッド（２）のｌ１分におよ
んでも、検出しにくい欠点があった。
（３）が上記チップ（１）の中央部（ｌｌ））寄）に位
置しているため、ストレスが半導体チップ（１）の周辺
または外部電４１ｉ接続用パッド（２）のｌ１分におよ
んでも、検出しにくい欠点があった。
この発明は上記のような従来のものの欠点を除去する九
めＫなされたもので、評価用素子を少なくともストレス
の影響を最も受けやすいチップ周辺部に配列することに
よ）、小さなストレスでも短時間にかつ容易に検知でき
る半導体評価用装置を提供することを目的としたもので
ある。
めＫなされたもので、評価用素子を少なくともストレス
の影響を最も受けやすいチップ周辺部に配列することに
よ）、小さなストレスでも短時間にかつ容易に検知でき
る半導体評価用装置を提供することを目的としたもので
ある。
以下、この発明の一実施例を図面について説明する。
第２図において、（１）は半導体チップ、（りは半導体
チップ（１） Ｋ設けられた外部電極接続用パッドで、
上記チップ（１）の中央部（１１）） Ｋ位置している
。（３）は上記半導体チップ（１）に設けられた評価用
素子であシ、上記パッド（２）の外側部分、つま多上記
チップ（１）の周辺部（ｌａ）に配置されている。
チップ（１） Ｋ設けられた外部電極接続用パッドで、
上記チップ（１）の中央部（１１）） Ｋ位置している
。（３）は上記半導体チップ（１）に設けられた評価用
素子であシ、上記パッド（２）の外側部分、つま多上記
チップ（１）の周辺部（ｌａ）に配置されている。
前記半導体評価用装置を用いて種々の信頼性試験ｔ＊施
することＫよシ、ストレスが半導体チップ（１）の周辺
部（ｌａ）Ｋある評価用素子（３）に印加されるが、こ
のストレスの影響は上記チップ（１）の中央部（１１）
）に比較して、周辺部（１ａ）はどその影響を受けやす
い、したがって、半導体チップ（１）の周辺部Ｑａ）に
配置されている評価用素子（ａ）の特性を、外部電極接
続用パッド（２）を介して測定することＫよシ、微少な
ストレスでも容１に検出できることとなる。
することＫよシ、ストレスが半導体チップ（１）の周辺
部（ｌａ）Ｋある評価用素子（３）に印加されるが、こ
のストレスの影響は上記チップ（１）の中央部（１１）
）に比較して、周辺部（１ａ）はどその影響を受けやす
い、したがって、半導体チップ（１）の周辺部Ｑａ）に
配置されている評価用素子（ａ）の特性を、外部電極接
続用パッド（２）を介して測定することＫよシ、微少な
ストレスでも容１に検出できることとなる。
前記実施例では、評価用素子（３）を半導体チップ（１
）の周辺部（１〜のみに配置し九例を示し九が、当然の
ことながら上記チップ（１）の中央部（ｌｂ）にも評価
用素子（３）を配置してもよいことは明らかである。
）の周辺部（１〜のみに配置し九例を示し九が、当然の
ことながら上記チップ（１）の中央部（ｌｂ）にも評価
用素子（３）を配置してもよいことは明らかである。
以上のように、この発明によれば外部電極接続用パッド
を半導体チップ中央部寄シに設け、評価用素子を少なく
とも前記パッド配設部とチップ周縁との間に設けること
によシ、ストレスの影響を受けやすい上記チップ周辺部
の評価が容易にかつ短時間で検出し得る半導体評価用装
置を抛供することができる。
を半導体チップ中央部寄シに設け、評価用素子を少なく
とも前記パッド配設部とチップ周縁との間に設けること
によシ、ストレスの影響を受けやすい上記チップ周辺部
の評価が容易にかつ短時間で検出し得る半導体評価用装
置を抛供することができる。
第１図は、従来の半導体評価用装置を示す上面図、第２
図は、この発明に係る半導体評価用装置〇−例を示す上
面図である。 （１）・・・半導体チップ、Ｑａ）・・・周辺部、（ｌ
ｂ）・・・中央部、（り・・・外部電極接続用パッド、
（３）・・・評価用素子。 な、お、肉牛、同一符号は同一もしくは相当部分を示す
。 代理人 葛野信−（外１名）
図は、この発明に係る半導体評価用装置〇−例を示す上
面図である。 （１）・・・半導体チップ、Ｑａ）・・・周辺部、（ｌ
ｂ）・・・中央部、（り・・・外部電極接続用パッド、
（３）・・・評価用素子。 な、お、肉牛、同一符号は同一もしくは相当部分を示す
。 代理人 葛野信−（外１名）
Claims (1)
- （ｌ＞半導体チップの中央部寄ルに外部電極接続用パッ
ドを設け、このパッドに電気的に接続された評価用素子
を、少なくとも前記パッド配設部と上記チップ周縁との
間に配置したことを特徴とする半導体評価用装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8520182A JPS58200549A (ja) | 1982-05-18 | 1982-05-18 | 半導体評価用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8520182A JPS58200549A (ja) | 1982-05-18 | 1982-05-18 | 半導体評価用装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200549A true JPS58200549A (ja) | 1983-11-22 |
| JPH0355982B2 JPH0355982B2 (ja) | 1991-08-27 |
Family
ID=13852003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8520182A Granted JPS58200549A (ja) | 1982-05-18 | 1982-05-18 | 半導体評価用装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285945A (ja) * | 1987-05-18 | 1988-11-22 | Fujitsu Ltd | 半導体集積回路及び製造方法 |
| JP2012169524A (ja) * | 2011-02-16 | 2012-09-06 | Mitsubishi Electric Corp | 半導体装置及びその試験方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140878A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
-
1982
- 1982-05-18 JP JP8520182A patent/JPS58200549A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140878A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285945A (ja) * | 1987-05-18 | 1988-11-22 | Fujitsu Ltd | 半導体集積回路及び製造方法 |
| JP2012169524A (ja) * | 2011-02-16 | 2012-09-06 | Mitsubishi Electric Corp | 半導体装置及びその試験方法 |
| US8884383B2 (en) | 2011-02-16 | 2014-11-11 | Mitsubishi Electric Corporation | Semiconductor device and method of testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355982B2 (ja) | 1991-08-27 |
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